JP2006513563A - 半導体部品の製造方法 - Google Patents
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Abstract
少なくとも１つの第１の垂直方向の電力部品（５、９）、少なくとも１つの側方の能動部品（６）及び／又は少なくとも１つの第２の垂直方向の電力部品（１０）を備え、これらの間に絶縁体（４）が埋め込まれた少なくとも１つのトレンチ（２）が配置される半導体部品の製造方法が開示される。また、かかる方法で製造される半導体部品が開示される。半導体部品は、トレンチ分離によって互いから分離されるそれぞれの機能部品（５、６、９、１０）の偏心配置又は同心配置によって分けられる。このような半導体部品を製造するために、少なくとも前面の１つの部分を完全に取り囲み、絶縁体（４）が埋め込まれる少なくとも１つのトレンチ（２）が、シリコン基板（１）中にエッチングにより形成される。本方法の更なる工程では、シリコン基板（１）の全領域が前記裏面から前記絶縁体（４）まで、すなわち、絶縁体の底面まで薄くされる。電力部品（５、９、１０）の接触は、裏面から行われる。
Description
本発明は、共に製造される半導体部品に加え、少なくとも１つの第１の垂直方向の電力部品、少なくとも１つの側方の能動部品及び／又は少なくとも１つの第２の垂直方向の電力部品を備える半導体部品の製造方法に関する。
モノリシック集積は、異なる部品を個別に調整して接着する必要はないが、チップ全体が一体として製造されるマイクロチップの製造方法である。多少の調整が必要であることは別として、このようなシステムは異常に頑丈（robust）である。
電力部品は、特に、ＰＶ＞５ワットの迷走電力を有し、より高い電流（Ｉ＞ １アンペア）を処理するためのバイポーラ段及びＭＯＳ段では、当面はモノリシック集積に対して利用可能である。現在、これらの部品は、電力が１ｋＷまで、電流が５０Ａまでそれぞれ達している。
このような概念で良く見られる用途は、電力段をアクティブにする駆動回路と熱及び電気の過負荷から保護する保護回路である。最終的には、情報処理でさえ集積化の概念に組み込まれる。
チップ上の電力部品に加えて情報処理回路の部品を含むこのような集積回路は、スマート電力回路（smart power circuits）と呼ばれている。
これらのスマート電力回路を使用するには、部品特有及びプロセス特有の利点と欠点の両方がある。いずれの場合でも、特に、垂直方向の電流の流れがチップで利用可能なＭＯＳ電力段に対するバイポーラプロセス、ＣＭＯＳプロセス及びＰＭＯＳプロセスを有することが利点である。このようなバイポーラ、ＣＭＯＳ、ＰＭＯＳ及びＢＣＤの概念でさえ、継続的にさらに開発されている。
上述した電力部品のモノリシック集積は、電圧クラスに依存する様々な方法で実現される。ＢＣＤＭＯＳなどのいわゆるスマート電力処理は、およそ１００Ｖまでの電圧に対して用いられる。異なる部分の側方の分離は、ドーピング領域又は誘電体分離により行われる。
垂直方向の電力半導体では、制御回路からの電力部品の絶縁は、通常、ｐｎ接合によって実現される。しかしながら、このようなｐｎ接合の問題点は、ｎチャネルトランジスタのソース・ドレイン領域とｐチャネルトランジスタのソース・ドレイン領域との間にサイリスタ構造が存在することである。このサイリスタ構造が起動すると（ignite）、結果としてインバータの動作を悪化させ、それぞれ部品を破壊しうる。この望ましくない効果は、‘ラッチアップ効果'と呼ばれる。要求される集積度が高くなればなるほど、ｐチャネル構造とｎチャネル構造とをより近づけて配置しようとし、この攪乱要因が更に増大する。
そのため、回路の異なる部品を互いから誘電体で分離する技術に基づく様々なプロセスが開発されている。例えば、ｐｎ接合の代わりに、対応する電力部品も誘電体分離を用いて制御回路から絶縁されうる。このタイプの絶縁の欠点は、現在、電力部品のモノリシック集積に対するこれらの手法が依然として極めて高価なＳＯＩ技術（ＳＯＩ）に基づくことである。異なる部品を絶縁するためには、トレンチが埋め込み酸化物層にエッチングされ、これらのトレンチが酸化物又は酸化物及びポリシリコンで埋め込まれなければならない。
ＳＯＩ技術の根本的な欠点は、基板の不要な制御効果が避けられないことである。基板は、トランジスタ上の第２のゲート電極や層内に集積される第２のゲート電極のように、埋込み絶縁体の上で動作する。ポテンシャルの差が基板と対応する層との間に生じると、トランジスタのしきい値電圧のシフトやスイッチング状態の変化につながる。
このような状況において、DE 42 01 910 A1は、更なる発展を提示する。この刊行物は、少なくとも２つの垂直方向の電力部品を有する集積回路を製造する方法を記載している。この方法の目的は、主に制御回路に影響を及ぼす垂直方向の電力部品と第２の垂直方向の電力部品のそれぞれの手順を切り換えることを避けることである。この刊行物に記載されている半導体部品は、裏面の上でエッチング凹部の上方にあり、エッチング停止層によってエッチング凹部から区切られている制御回路によって本質的に分けられる。さらに、制御回路は、ＬＯＣＯＳ分離によって電力部品から側方の方向で絶縁される。しかしながら、この刊行物に記載される電力部品の欠点は、第一に、非常に多くのシリコン表面が側方の絶縁領域のために必要とされることであり、第二に、このタイプ絶縁に適した半導体部品はより高い電圧クラスに適合しないことである。
従来の技術に基づいて、本発明の目的は、垂直方向の電力部品、側方の能動部品及び／又は付加的な垂直方向の電力部品の費用対効果に優れた集積が可能な半導体部品及びその製造方法を提供することである。特に、上述の目的を解決する部品を用いて、半導体部品の上により高い電圧クラスの電力部品を集積することが可能であろう。
本目的は、請求項１に係る方法と請求項１０に係る半導体部品で解決される。本発明の概念のより有利な発展は、従属請求項の主題であり、好適な実施の形態を参照した以下の説明中に記載される。
本発明によれば、第１の垂直方向の電力部品及び少なくとも１つの側方の能動部品及び／又は少なくとも１つの第２の垂直方向の電力部品を有する半導体部品の製造方法であって、前面と裏面とを有するシリコン基板を準備する工程と、前記前面の少なくとも一部の表面を完全に取り囲む少なくとも１つのトレンチを前記シリコン基板中にエッチングにより形成する工程と、少なくとも１つの誘電体を含む絶縁体又は誘電体である絶縁体を用いて前記少なくとも１つのトレンチを埋め込む工程と、前記シリコン基板の前記前面の上で処理工程を実行して、前記基板の上で前記第１の電力部品、前記少なくとも１つの側方の能動部品及び／又は前記１つの第２の垂直方向の電力部品が共通の基準点の周りに同心円状に又は偏心して配置され、かつ、前記少なくとも１つのトレンチによって互いから分離されるように、前記第１の垂直方向の電力部品、前記少なくとも１つの側方の能動部品及び／又は前記少なくとも１つの第２の垂直方向の電力部品を形成する工程と、前記裏面から前記絶縁体まで前記シリコン基板の表面全体を薄くする工程と、前記電力部品を前記裏面から接触させる工程と、を含むことを特徴とする半導体部品の製造方法が提供される。
本発明の方法によれば、半導体部品の上に多数の垂直方向の電力部品及び側方の能動部品を集積することができる。様々な部品の電気的な絶縁は、誘電体が埋め込まれ、シリコンウエハ中にエッチングされる第１のトレンチによって実現される。トレンチの深さは、薄くする工程の後のウエハの厚さに対応する深さとなるように設定される。単一の部品を絶縁するために１つ又は多数のトレンチが使用されうる。
本発明の方法の特別な実施の形態では、前記第１の電力部品、前記少なくとも１つの側方の能動部品及び／又は前記少なくとも１つの第２の垂直方向の電力部品が、略リング状又は略ディスク状に形成される。好適には、前記側方の能動部品は、ディスク状に形成され、かつ、前記第１の電力部品中のトレンチによって完全に取り囲まれるように前面の上に配置される。
この方法で実現されるのは、側方の能動部品を含む半導体部品の内側の領域を用いたそれぞれの機能部品と側方の能動部品の周りのリングに外側に向かって配置される電力部品の同心配置である。
本発明の方法の更なる発展では、前記薄くする工程の後で、かつ、前記少なくとも１つの電力部品の前記接触させる工程の前に、前記基板の前記裏面の上に誘電体が堆積される方法が提供される。
シリコン基板の前面には、好適には、前面の少なくとも１つの部分を完全に取り囲む少なくとも１つのトレンチが表面にエッチングされる。前記少なくとも１つのトレンチの深さは、前記薄くする工程の後のウエハの厚さに対応する深さとなるように設定される。側方の電界分布のために、トレンチを埋め込むために誘電体とドープされたポリシリコンとの組合せが用いられうる。
本発明の方法の特に適した好適な実施の形態では、多数の垂直方向の電力部品及び側方の能動部品が基板の上の共通の基準点の周りに同心円状に又は偏心して配置され、前記方法を用いて形成されるトレンチによって互いから絶縁されるように、シリコン基板上に配置される。
１つの電力部品又は多数の電力部品の接触は、好適には、前記裏面から前記少なくとも１つの電力部品を接触させるために前記誘電体に開口部を形成する工程と、前記裏面の上にメタライゼーションを提供する工程とを用いて行われる。
特別な更なる発展では、適用されるメタライゼーションは構造化される。
さらに、特に適した好適な実施の形態は、前記少なくとも１つの側方の能動部品が、ドーピングされた溝に配置されることを提供する。この方法では、ウエハ表面上の側方の能動部品がウエハの実際の裏面からポテンシャルが切り離されることが保証される。好適には、この目的のために、前記少なくとも１つの側方の能動部品は、ｐドープされた溝に配置されることが望ましい。
さらに、特に適するのは、前記少なくとも１つの側方の能動部品をバイポーラ、ＣＭＯＳ、ＮＭＯＳ及び／又はＰＭＯＳ技術を用いて前記半導体部品内に集積することである。
本発明の半導体は、少なくとも１つの第１の垂直方向の電力部品、少なくとも１つの側方の能動部品及び／又は少なくとも１つの第２の垂直方向の電力部品を備え、これらの間に絶縁体が埋め込まれた少なくとも１つのトレンチが配置される。上述の半導体部品は、少なくとも１つの誘電体を有する絶縁体、及び、シリコン基板上の共通の基準点の周りに同心状に又は偏心して配置される略リング状又は略ディスク状に形成された前記少なくとも１つの垂直方向の電力部品及び少なくとも１つの側方の能動部品によって分けられる。
発明の実施によって、上述の半導体部品は、１つの部品上に多数の垂直方向の電力部品及び側方の能動部品を集積することができる。さらに、本発明の半導体の本質的な利点は、垂直方向及び側方の能動部品が１つの部品上に特に省スペース化する方法で配置されることである。
好適には、本発明の半導体部品は、１７００Ｖまでの電圧用の電力部品を利用する。使用する電力部品によって、電力クラスは６００Ｖ〜１７００Ｖの間で変化する。従って、電力ＭＯＳ部品を１００〜２００Ｖの電力クラスで使用するか、ＩＧＢＴを１７００Ｖまで、好適には、６００〜１２００Ｖの電力クラスで使用するか、又は、ダイオードを電力部品として用いることができる。
遮蔽に関しては、活性領域での強い電界強度を抑えるために、上述の電力部品は、いずれにせよエッジ縁取り構造（edge bordering structure）を必要とする。従って、１２００Ｖまでの電圧に対する部品では、これらのエッジ縁取り（edge borderings）の長さは、例えば、６００μｍまでである。部品がウエハ上に従来の方法で平行に配置され、従来行われるトレンチ分離によって分離される場合には、その上をメタライゼーションが通るエッジ縁取りがそれぞれ単一の部品に設けられなければならない。これとは反対に、半導体部品の上に集積されたそれぞれの機能部品（functional elements）の本発明に係る好適な同心配置は、上述のエッジ縁取り構造に必要なスペースを大幅に低減する。さらに、機能部品のこの特に適した配置は、接触の複雑さを低減する。
特に好適な実施の形態では、電力部品は、内側から外側にリング状に配置される。好適には、少なくとも１つの側方の能動部品が少なくとも１つの埋め込まれたトレンチと１つの垂直方向の電力部品によって完全に取り囲まれる。
さらに、ウエハ表面の上の側方の能動部品はまた、ウエハの実際の裏面からポテンシャルが切り離される（decoupled）ことが保証され、他の特に好適な実施の形態では、少なくとも１つの側方の能動部品が、ｐドープされた溝に配置される。
さらに、ウエハ基板を薄くする工程の後でも完全に電気的なデカップリング（decoupling）が保証されるように、半導体部品の裏面の上に誘電体を提供することが特に有利である。電力部品の裏面接触のために、誘電体は開口部を有することが望ましい。
半導体部品及び半導体を製造する本発明の方法は、発明の概念全体の範囲及び思想を限定する意図はなく、図面を参照して以下に示されるように明らかにされる。
本発明の簡単な説明
本発明は、発明の概念全体の範囲及び思想を限定する意図はなく、一例として図面を参照して好適な実施の形態を用いて以下に記述される。
本発明は、発明の概念全体の範囲及び思想を限定する意図はなく、一例として図面を参照して好適な実施の形態を用いて以下に記述される。
図１は、ウエハ上の部品の電気的な絶縁のためのプロセス工程を示す図である。異なる部品の電気的な絶縁は、まず、シリコン基板１中にトレンチ２をエッチングにより形成することによって実現される。次いで、第２のプロセス工程では、トレンチ２が絶縁層４としての誘電体又は誘電体とポリシリコンとの組合せにより埋め込まれる。この後、シリコン基板１は、裏面でシリコン基板１中にエッチングされたトレンチ２の底部３まで薄くされる。このようにして、トレンチ２中に埋め込まれた絶縁層４は裏面で露出される。トレンチ２の深さは、薄膜化処理の後のウエハの厚さに対応するように設定される。
これに対し、図２は、本発明によって実施される半導体部品を示す図である。それぞれの機能部品５、６は、基板上で同心円状に配置され、トレンチ分離４によって分離される。もう１つの選択肢としては、機能部品５、６は、偏心して配置される。チップの内側領域は、例えばバイポーラ、ＣＭＯＳ、ＮＭＯＳ又はＰＭＯＳ技術を用いて実施される部品などの側方の能動部品６を含む。例えば、ＩＧＢＴ及び／又はダイオードなどの電力部品５は、側方の能動部品６の周りのリングに配置される。もちろん、電力部品５及び／又は側方の能動部品６の両方は、中心に配置されたディスク状の機能部品の周りのそのようなリングに配置されうる。
図３は、発明された半導体部品の断面を示す図である。半導体部品の上に配置されているのは、ＩＧＢＴ９、ダイオード１０及び側方の能動部品６であり、これらはトレンチ分離４によって電気的に絶縁される方法で互いから分離される。前面に提供されるのは、はんだ付けの形態での多数の前面コンタクト１１である。さらに、側方の能動部品６は、深いｐドーピングとして実施されるドーピングされた溝１２に埋め込まれる。このようにして、ウエハ表面の上に配置される側方の能動部品６は、ウエハの実際の裏面からポテンシャルが切り離される（potentially decoupled）。
電界が発生すると、ドーピングされた溝１２の空間電荷領域を通して受信される。完全な電気的なデカップリングに関しては、ウエハ基板を薄くした後に、誘電体１３が裏面に配置される。電力部品６に接触する裏面が図３ｂに示されているように、誘電体１３は、最終ステップとして半導体の裏面に提供される裏面メタライゼーション８のために対応する位置で開口される。
１ シリコン基板
２ トレンチ
３ トレンチの底部
４ 絶縁層
５ 電力部品
６ 側方の能動部品
７ エッジ縁取り構造
８ メタライゼーション
９ ＩＧＢＴ
１０ ダイオード
１１ 前面接触
１２ ドーピング溝
１３ 誘電体
１４ Ｐ+注入
１５ n+注入
２ トレンチ
３ トレンチの底部
４ 絶縁層
５ 電力部品
６ 側方の能動部品
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９ ＩＧＢＴ
１０ ダイオード
１１ 前面接触
１２ ドーピング溝
１３ 誘電体
１４ Ｐ+注入
１５ n+注入
Claims (18)
- 第１の垂直方向の電力部品（５、９）及び少なくとも１つの側方の能動部品（６）及び／又は少なくとも１つの第２の垂直方向の電力部品（１０）を有する半導体部品の製造方法であって、
前面と裏面とを有するシリコン基板（１）を準備する工程と、
前記前面の少なくとも一部を完全に取り囲む少なくとも１つのトレンチ（２）を前記シリコン基板（１）中にエッチングにより形成する工程と、
少なくとも１つの誘電体を含む絶縁体（４）又は誘電体である絶縁体（４）を用いて前記少なくとも１つのトレンチ（２）を埋め込む工程と、
前記シリコン基板（１）の前記前面の上で処理工程を実行し、前記基板（１）の上に前記第１の電力部品（５、９）、前記少なくとも１つの側方の能動部品（６）及び／又は前記少なくとも１つの第２の垂直方向の電力部品（１０）が共通の基準点の周りに同心円状に又は偏心して配置され、かつ、少なくとも１つの前記トレンチ（２）によって互いから分離されるように、前記第１の垂直方向の電力部品（５、９）、前記少なくとも１つの側方の能動部品（６）及び／又は前記少なくとも１つの第２の垂直方向の電力部品（１０）を形成する工程と、
前記裏面から前記絶縁体（４）まで前記シリコン基板（１）の表面全体を薄くする工程と、
前記電力部品（５、９、１０）を前記裏面から接触させる工程と、
を含むことを特徴とする半導体部品の製造方法。 - 前記第１の電力部品（５、９）、前記少なくとも１つの側方の能動部品（６）及び／又は前記少なくとも１つの第２の垂直方向の電力部品（１０）は、略リング状及び／又は略ディスク状に形成されることを特徴とする請求項１に記載の方法。
- 前記側方の能動部品（６）は、ディスク状に形成され、かつ、前記トレンチ（２）及び前記第１の垂直方向の電力部品（５、９）によって完全に取り囲まれるように前記前面の上に配置されることを特徴とする請求項１又は請求項２に記載の方法。
- 前記薄くする工程の後で、かつ、前記少なくとも１つの電力部品（５、９）の前記接触させる工程の前に、前記基板（１）の前記裏面の上に誘電体が堆積されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の方法。
- 前記電力部品（５、９）の前記接触させる工程は、前記裏面から前記少なくとも１つの電力部品（５、９）を接触させるために前記誘電体に開口部を形成する工程と、前記裏面の上にメタライゼーション（８）を提供する工程とを含むことを特徴とする請求項４に記載の方法。
- 前記メタライゼーション（８）は、構造化されていることを特徴とする請求項５に記載の方法。
- 前記少なくとも１つの側方の能動部品（６）は、ドーピングされた溝に配置されることを特徴とする請求項１乃至請求項６のいずれか１項に記載の方法。
- 前記少なくとも１つの側方の能動部品（６）は、ｐドープされた溝に配置されることを特徴とする請求項７に記載の方法。
- 前記少なくとも１つの側方の能動部品（６）は、バイポーラ、ＣＭＯＳ、ＮＭＯＳ及び／又はＰＭＯＳ技術を用いて前記半導体部品内に集積されることを特徴とする請求項１乃至請求項８のいずれか１項に記載の方法。
- 少なくとも１つの第１の垂直方向の電力部品（５、６）及び前記少なくとも１つの側方の能動部品（６）及び／又は少なくとも１つの第２の垂直方向の電力部品（１０）を備え、これらの間に絶縁体（４）が埋め込まれた少なくとも１つのトレンチ（２）が配置される半導体部品であって、
前記絶縁体（４）は、少なくとも１つの誘電体を部分的に含み、前記少なくとも１つの垂直方向の電力部品（５、９）及び前記少なくとも１つの側方の能動部品（６）は、略リング状及び／又は略ディスク状に形成され、かつ、シリコン基板（１）の上の共通の基準点の周りに同心円状に又は偏心して配置されることを特徴とする。 - 前記少なくとも１つの電力部品（５、９）は、ＩＧＢＴ、ＰＭＯＳ及び／又はダイオードであることを特徴とする請求項１０に記載の半導体部品。
- 前記少なくとも１つの電力部品（５、９）は、１７００Ｖまでの電圧に適合することを特徴とする請求項１０又は請求項１１に記載の半導体部品。
- 前記絶縁体（４）は、絶縁体材料、半導体材料及び／又は導電性材料の組合せで構成されることを特徴とする請求項１０乃至請求項１２のいずれか１項に記載の半導体部品。
- 前記絶縁体（４）は、誘電体及びポリシリコンの組合せで構成されることを特徴とする請求項１０乃至請求項１３のいずれか１項に記載の半導体部品。
- 前記第１の垂直方向の電力部品（５、９）及び／又は前記少なくとも１つの側方の能動部品（６）は、少なくとも１つの埋め込まれたトレンチ（２）及び／又は前記少なくとも１つの第２の垂直方向の電力部品（１０）によって完全に取り込まれることを特徴とする請求項１０乃至請求項１４のいずれか１項に記載の半導体部品。
- 前記少なくとも１つの側方の能動部品（６）は、ドーピングされた溝に配置されることを特徴とする請求項１０乃至請求項１５のいずれか１項に記載の半導体部品。
- 前記半導体部品の裏面の上に誘電体が適用されることを特徴とする請求項１０乃至請求項１６のいずれか１項に記載の半導体部品。
- 前記誘電体は開口部を備え、該開口部を通して前記電力部品（５、９、１０）が接触可能であることを特徴とする請求項１７に記載の半導体部品。
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