JP2004006555A

JP2004006555A - 半導体装置

Info

Publication number: JP2004006555A
Application number: JP2002168131A
Authority: JP
Inventors: Shinichi Jinbo; 神保　信一; Jun Saito; 齋藤　順
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-06-11
Filing date: 2002-06-10
Publication date: 2004-01-08
Anticipated expiration: 2022-06-10
Also published as: JP3951815B2

Abstract

【課題】誤動作や素子破壊が生じ難い高耐圧ドライバを実現する。
【解決手段】高耐圧ＩＣチップ１０内の電位が異なる２つの領域（具体的には浮遊電位基準回路形成領域２１を囲う高耐圧接合終端構造２３及びＧＮＤ基準回路形成領域２２）を、さらにトレンチ構造７で囲う。該トレンチ構造７は、トレンチを形成した後に、その側壁に高濃度ｐ^＋型領域を形成するか、若しくは、該トレンチ内部にｐ^＋型にドープしたポリシリコンまたは絶縁物を埋め込むことで形成する。
【選択図】　　　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、電源装置等の制御駆動用に高耐圧ドライバとして使用される集積回路の半導体装置に関する。
【０００２】
【従来の技術】
従来、電源装置等の制御駆動用に高耐圧ドライバとして使用される集積回路では、高電位部と低電位部を分離する構造が採用されている。
上記の分離構造としては、ｐｎ接合を用いる接合分離構造と、ＳｉＯ_２などの誘電体を用いる誘電体分離構造が一般的である。
【０００３】
上記の接合分離構造では、例えば、ｐ型基板を用いる場合に、その表面に低濃度のｎ型のエピタキシャル層を形成したウエハを用い、そのエピタキシャル層に深いｐ型層の拡散をなさしめてｐｎ接合によって３次元的にｎ層の島を形成し、その中にＣＭＯＳにより構成するドライバ回路などを造り込む。このｎ層の島（ｎ層領域）とｐ型基板に逆バイアス電圧を印加することで、接合容量によってｎ層の島を電気的に分離して、高耐圧を実現することができる。
【０００４】
また、上記の誘電体分離構造では、例えば、シリコン基板上に選択的に形成したＳｉＯ_２によって電気的に分離されたシリコン領域に回路を構成するもので、分離されたシリコン領域毎に異なる基準電位で動作をさせて、高耐圧を実現することができる。
特許出願を遡及調査すると、特開平９−５５４９８号公報には、従来の接合分離構造で用いていたエピタキシャルウエハを使用せずに、通常のシリコンウエハを用い、プレーナ接合のみによって接合分離を行う方法、即ち、一種の自己分離構造とも見なせる分離構造が開示されている。
【０００５】
また、特開２０００−５８６７３号公報には、接合分離とトレンチ分離との組み合わせ構造が開示されている
さらに、トレンチの表面に沿って絶縁層が形成されるタイプのトレンチ分離構造も開示されている。
なお、上記の接合分離構造においては、基板表面に現れるｐｎ接合の電界集中を緩和する必要があるが、そのための一般的な構成として、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ　　ＳＵＲｆａｃｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ）構造が用いられている。
【０００６】
この構造は、分離されたｎ型領域とｐ型基板との間に逆バイアスが加わると、プレーナ接合の底部に当たる平行平板接合は、基板面に対して平行に空乏層が広がるのに対して、この領域の端部では、一般的に空乏層が広がりにくく、電界が集中し易いため、このｎ型領域の濃度を低めに設定することにより、該端部を空乏化し易くするものである。
【０００７】
また、他の構造として、ダブルＲＥＳＵＲＦ構造も用いられている。この構造は、単純なシングルＲＥＳＵＲＦ構造と比べて、ｎ型領域端部の表面に低濃度のｐ⁻領域が追加されていることが特徴である。この構造で、分離されたｎ型領域と基板との間に逆バイアスが加わると、このｎ型領域端部では表面側のｐ⁻領域及びｐ⁻基板の両方の界面から空乏層が広がっていく。
【０００８】
以下、上記のダブルＲＥＳＵＲＦ構造を有する集積回路の具体的な構造例と、その動作について説明する。
図９は、従来の集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
図９に示す高耐圧ドライバは、ダブルＲＥＳＵＲＦ構造を有する。
高耐圧ＩＣチップ９０上には、３相の上アーム（Ｕ，Ｖ，Ｗ）分の浮遊電位基準回路形成領域９０１と、ＧＮＤ基準回路形成領域９０２が形成されている。
【０００９】
また、浮遊電位基準回路形成領域９０１は、高耐圧接合終端構造９０３でそれぞれ囲まれている。
図１０は、従来の集積回路（図９）の線分Ｂ−Ｂ‘で示す箇所での断面の構造を示す断面図である。
図１１は、従来の集積回路（図９）の線分Ｃ−Ｃ‘で示す箇所での断面の構造を示す断面図である。
【００１０】
図１０，１１に示す従来の集積回路では、ｐ⁻基板９１０の表面層のｎ領域９２（Ｕ相）に浮遊電位基準回路を構成するための浮遊電位基準回路形成領域９０１を形成しており、また、ｎ領域７０２にＧＮＤ基準回路を構成するためのＧＮＤ基準回路形成領域９０２を形成している。
ｎ領域９２，７０２には、それぞれ、制御回路を構成するための種々の半導体装置を含んでいる。このような半導体装置として、図１０，１１では、１個のＰ−ＭＯＳ（ＰチャネルＭＯＳトランジスタ）と、１個のＮ−ＭＯＳ（ＮチャネルＭＯＳトランジスタ）を、それぞれの領域に例示している。
【００１１】
ｎ領域７０２の符号Ｖｃｃは、図示しない下アーム電源の配線を示し、ＧＮＤ（接地）に対する配線Ｖｃｃの電位は、任意であるが、例えば、１０〜２０（Ｖ）程度に設定されることもある。
ｎ領域９２の周囲には、高耐圧接合終端構造９０３が形成されているが、該高耐圧接合終端構造９０３は、ｎ領域９２に接しているｎ領域９８に形成される。
【００１２】
上記のｎ領域９８は、ｎ領域９２と同一プロセスで同時に形成されることもある。
ｎ領域９２において、符号Ｖ_ＵＬは、浮遊電位基準回路の基準電位を示し、符号Ｖ_ＵＨは、浮遊電位基準回路の電源電位を示す。電源（上アーム電源）の電圧は、電位Ｖ_ＵＨと電位Ｖ_ＵＬとの電位差、即ち、（Ｖ_ＵＨ−Ｖ_ＵＬ）で与えられ、任意の例えば、１０〜２０（Ｖ）程度に設定される。
【００１３】
基準電位Ｖ_ＵＬを有する配線は、この高耐圧ドライバが駆動する図示しない上下アームの２個のＩＧＢＴ（Ｉｎｓｕｌａｔｏｒ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）の中点（より具体的には、上アームＩＧＢＴのエミッタと下アームＩＧＢＴのコレクタの接続点）に配線で接続されており、これらのＩＧＢＴのスイッチングに応じて、６００（Ｖ）仕様では、０〜６００（Ｖ）、１２００（Ｖ）仕様では、０〜１２００（Ｖ）程度まで激しく変動する。この際の電圧Ｖ_ＵＬの変化率ｄＶ／ｄｔは、１万〜２万（Ｖ／μｓ）程度にまで達することがある。
【００１４】
なお、図９は、３相ドライバＩＣの場合を示しているが、この場合、ｐ⁻基板９１０上に、ｎ領域９２（Ｕ相）と同様の浮遊電位基準回路を有するｎ型の領域（Ｖ相、Ｗ相）が、他に２つ存在するが、これらのｎ領域においても、ｎ領域９２と同様に、基準電位Ｖ_ＶＬ、Ｖ_ＷＬは、ＩＧＢＴのスイッチングに応じて激しく変動する。
【００１５】
【発明が解決しようとする課題】
ところで、上記従来の集積回路に形成されているｐｎ接合の各々には、接合容量が存在するので、一種のコンデンサが形成されていることになる。
この一つのコンデンサの容量値をＣとすると、そのコンデンサに急峻な変化（ｄＶ／ｄｔ）波形を伴う電圧を印加する時、Ｃ×ｄＶ／ｄｔなる充電電流（変位電流）がｐｎ接合の接合面全面に流れることになり、該充電電流が、後述する図１０，１１の符号９１１，９１２で例示するような寄生トランジスタを動作させ、回路の誤動作や素子破壊を引き起こす場合が有るといった問題点が有った。
【００１６】
図１２は、従来の集積回路（図９）の線分Ｂ−Ｂ’で示す断面の構造にラッチアップ電流の１例を加えた断面図である。
図１３は、図９に示す従来の集積回路の線分Ｃ−Ｃ’で示す箇所の断面の構造にラッチアップ電流の１例を加えた断面図である。
従来、自己分離構造の場合、図１２，１３に例示するような寄生サイリスタ（ｐ領域９３、ｎ領域９２、ｐ⁻基板９１０およびｎ領域７０２）のラッチアップ電流（太い矢印部分）が流れる可能性があった。
【００１７】
図１４は、ラッチアップ電流を防止する手段を備えた従来の集積回路の線分Ｂ−Ｂ’で示す箇所での構造を示す断面図である。
これまでは、図１４に示すように、デバイスを形成している拡散層の周囲に深いガードリングを、イオン注入と熱拡散の手段により形成していたが、深いガードリングを得るには、横方向にも拡散層が広がることを考慮し、デバイスを形成している拡散層の間隔を広げておく必要があった。
【００１８】
このような事情は、チップサイズの拡大を招くので、好ましい対策ではなかった。
また、誘電体分離構造の場合は、寄生サイリスタや寄生トランジスタが存在しないので、上記の寄生動作は生じないが、ウエハのプロセスコストが高くなるといった欠点を有していた。
【００１９】
さらに、接合分離構造の場合は、エピタキシャルウエハを使用するため、不純物濃度や分離領域の深さの調整が自己分離構造の場合よりも容易であり、これにより、寄生動作が生じない構造にすることも可能であるが、やはり、ウエハのプロセスコストが自己分離構造よりも高くなるといった欠点を有していた。
なお、特開２０００−５８６７３号公報により開示されている接合分離とトレンチ分離との組合せ構造については、１チップ上で、高電位部と低電位部の間で６００〜１２００（Ｖ）クラスの分離が必要な高耐圧ＩＣに適用可能な技術ではなかった。
【００２０】
また、従来のトレンチ分離では、トレンチの表面に沿って絶縁層が形成されたタイプのみが開示されているが、本発明に係る半導体装置のように、トレンチ表面の導電膜またはトレンチに埋め込まれたポリシリコンが、トレンチ周辺のＰ⁻基板と電気的な接触を有するタイプについては開示されていない。
本発明は、以上のような従来の集積回路における問題点に鑑みてなされたものであり、誤動作や素子破壊が生じ難い高耐圧ドライバとして使用することができる半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明では上記の課題を解決するために、２種類の集積回路構造を用意している。即ち、「自己分離構造とトレンチ分離（トレンチ構造に依る電気的な分離）との組合せによる集積回路構造」と、「接合分離構造とトレンチ分離との組合せによる集積回路構造」との２種類である。
【００２２】
最初に、上記の「自己分離構造とトレンチ分離との組合せによる集積回路構造」について説明する。
この構造では、まず、異なる電位を持つ可能性のある拡散層の周囲（例えば、高耐圧接合終端構造とＧＮＤ基準回路形成領域の周囲）のｐ⁻基板の表面層に深いトレンチ（溝）を形成する。
【００２３】
その後、上記のトレンチに関し、下記の（１）〜（３）のいずれか一つの手段を実行する。
（１）ｐ⁻基板の表面層に形成した上記トレンチの内壁に、高濃度のｐ^＋型領域を形成する。また、その領域の表面に金属膜などの導電膜（一種の電極）を形成すると共に、該導電膜の電位を上記トレンチ周辺のｐ⁻基板の電位（即ち、ＧＮＤの電位）と同電位となるように該導電膜を接地している。これにより、上記導電膜の電位（即ち、上記高濃度のｐ^＋型拡散層の電位）が、例えばＧＮＤ基準回路形成領域のような領域のＶｃｃ電位よりも低いＧＮＤ電位に保たれるようにしている。
【００２４】
（２）上記トレンチに高濃度のｐ^＋型シリコンを埋め込んだ後に熱処理を行うことによって電気抵抗を下げてｐ⁻基板と上記の高濃度のｐ^＋型シリコンの電気的な接続を高めている。かつ上記の高濃度のｐ^＋型シリコンの表面に電極を配し、該電極の電位を上記トレンチ周辺のｐ⁻基板の電位（即ち、ＧＮＤの電位）と同電位となるように該電極を接地している。これにより、上記高濃度のｐ^＋型シリコンの電位が、例えばＧＮＤ基準回路形成領域を構成しているｎ型の領域２０２の電位よりも低く保たれるようにしている。
【００２５】
（３）上記トレンチに絶縁物を埋め込む。ちなみに、この構造は、見方を変えれば、自己分離構造と誘電体分離構造との融合となっている。これにより、全てを誘電体分離として作製する場合よりもコスト的に有利にしている。
次に、上記の「接合分離構造とトレンチ分離との組み合わせによる集積回路構造」について説明する。
【００２６】
この構造では、エピタキシャル層にトレンチを形成して領域分離を行う。
その後、上記のトレンチに関し、上記の（１）〜（３）のいずれか一つの手段と同様の手段を実行する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【００２８】
高耐圧ＩＣチップ１０上には、３相の上アーム（Ｕ，Ｖ，Ｗ）分の浮遊電位基準回路形成領域２１と、ＧＮＤ基準回路形成領域２２が形成されている。
また、浮遊電位基準回路形成領域２１は、高耐圧接合終端構造２３でそれぞれ囲まれている。
図１に示す高耐圧ドライバは、高耐圧接合終端構造２３をダブルＲＥＳＵＲＦ構造とすることが可能である。
【００２９】
図２は、本発明の第１の実施の形態に係る集積回路（図１）の線分Ａ−Ａ’で示す箇所での断面の構造を示す断面図である。
図２に示す集積回路では、ｐ⁻基板１の表面層にｎ領域２（Ｕ相）を形成し、該ｎ領域２に、浮遊電位基準回路を構成するための浮遊電位基準回路形成領域２１を形成しており、また、ｎ領域２０２に、ＧＮＤ基準回路を構成するためのＧＮＤ基準回路形成領域２２を形成している。
【００３０】
また、ｎ領域２の周囲には、高耐圧接合終端構造２３を形成しているが、該高耐圧接合終端構造２３は、ｎ領域２に接しているｎ領域８に形成している。
図２では、このｎ領域２，２０２に、制御回路を構成するための半導体素子として、１個のＰ−ＭＯＳと、１個のＮ−ＭＯＳを、それぞれの領域に例示している（より具体的には、ｎ領域２に直接に上記１個のＰ−ＭＯＳを設け、かつｎ領域２に第４の領域となるｐ領域３を形成した上で、該ｐ領域３上に上記１個のＮ−ＭＯＳを設けている）が、本発明に係る集積回路では、ｎ領域２，２０２には、それぞれ、任意個数のＮ−ＭＯＳ、Ｐ−ＭＯＳトランジスタを含めることが可能である。
【００３１】
なお、図２において、符号Ｄ，Ｇ，Ｓは、それぞれ、Ｐ−ＭＯＳまたはＮ−ＭＯＳのドレイン電極、ゲート電極、ソース電極を示すものとする。各ゲート電極Ｇは、それぞれ所定の領域の表面上に絶縁膜を介して形成している。
また、図２ではｎ領域２０２における各領域の導電型の図示を省略しているが、ｎ領域２のそれぞれの領域に示した導電型と同じである。
【００３２】
本実施の形態に係る集積回路では、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２の周囲にトレンチを形成した後、その側壁に、高濃度ｐ^＋型領域であるトレンチ壁ｐ^＋領域５１を形成し、その後、アルミ等の金属を材料に含む電極１６をスパッタリング又はＣＶＤで形成して該トレンチ壁ｐ^＋領域５１とのコンタクトをとる。該トレンチ壁ｐ^＋領域５１をｐ⁻基板１に接続した構造としているので、該トレンチ壁ｐ^＋領域５１がｐ⁻基板１と同電位となっている。
【００３３】
なお、これにより、該トレンチ壁ｐ^＋領域５１の電位は、ｎ領域２０２の電位よりも低く保たれる。
ｎ領域２０２の符号Ｖｃｃは、図示しない下アーム電源の配線を示し、ＧＮＤ（接地）に対する配線Ｖｃｃの電位は、任意であるが、例えば、＋１０〜２０（Ｖ）程度に設定する。
【００３４】
このトレンチ壁ｐ^＋領域５１の効果について説明する。図２の構造においても、ｐ領域３、ｎ領域２、ｐ⁻基板１およびｎ領域２０２からなるｐｎｐｎ構造の寄生サイリスタが存在している。このため、ｐ領域３に急峻な電圧が印加された場合に、ｎ領域２とｐ⁻基板１との接合部には接合容量Ｃに比例した変位電流Ｃ×（ｄＶ／ｄｔ）が流れることとなる。このときにｐ⁻基板１中には上記変位電流に対応する充電電流が流れ、これによって、ｐ⁻基板１の電位がＧＮＤレベル以上となる部分が発生する。ｄＶ／ｄｔが大きくなると、上記充電電流が大きくなるため、ｐ⁻基板１の電位上昇は増加する。ｐ⁻基板１の電位が高くなり、ｐ⁻基板１とｎ領域２０２の間が順バイアス状態になると、寄生サイリスタのゲート電流が流れることとなる。このゲート電流値が増加して所定の値に達すると、寄生サイリスタのアノードに相当するｐ領域３とカソードに相当するｎ領域２０２間の電位差が、寄生サイリスタのブレークオーバ電圧より低くてもサイリスタがオン状態となってラッチアップする。このラッチアップ現象により過電流が流れ半導体装置は破壊にいたる。しかし、トレンチ壁ｐ^＋領域５１上に形成した電極１６がゲート電極の役目を果たすこととなる。この電極１６をＧＮＤに接続して電位をＧＮＤレベルに固定することにより、上記充電電流のうちトレンチへ流れ込む電流の割合が増加し、ｎ領域２０２周辺のｐ⁻基板１に流れる電流を減らすことができる。このため、ｎ領域２０２周辺のｐ⁻基板１の電位上昇を小さくできるため、ｐ⁻基板１とｎ領域２０２との間が順バイアスされて寄生サイリスタのゲート電流が流れるのを抑えることができる。こうして寄生サイリスタがラッチアップしにくい構造とすることができる。
【００３５】
ｎ領域２において、符号Ｖ_ＵＬは、浮遊電位基準回路形成領域２１に含まれる浮遊電位基準回路の基準電位を示し、符号Ｖ_ＵＨは、該浮遊電位基準回路の電源電位を示す。通常使用時の電源（上アーム電源）の電圧は、電位Ｖ_ＵＨと電位Ｖ_ＵＬとの電位差、即ち、（Ｖ_ＵＨ−Ｖ_ＵＬ）で与えられ、任意であるが、例えば、＋１０〜２０（Ｖ）程度に設定する。
【００３６】
基準電位Ｖ_ＵＬを有する配線は、この高耐圧ドライバが駆動する図示しない上下アームの２個のＩＧＢＴの中点（より具体的には、上アームＩＧＢＴのエミッタと下アームＩＧＢＴのコレクタの接続点）に配線で接続することが可能である。なお、図１は、３相ドライバＩＣの場合を示しているが、この場合、ｐ⁻基板１上に、ｎ領域２（Ｕ相）と同様の浮遊電位基準回路を有するｎ型の領域（Ｖ相、Ｗ相）が、他に２つ存在する。
【００３７】
高耐圧接合終端構造２３の構造は、ｎ領域２に接してｎ領域８を形成し、さらにｐ⁻型とｐ型が隣接する領域を該ｎ領域８の表面層に形成している。このｎ領域８は、ｎ領域２と同一プロセスで同時に形成することも可能である。
さらに、ｎ領域８の表面層においてｐ⁻型とｐ型が隣接する上記の領域を形成するに際しては、ｐ⁻基板１とｎ領域８との間の第１のｐｎ接合と、該ｐ⁻型とｐ型の接続領域とｎ領域８との間の第２のｐｎ接合とが共に逆バイアスされた時に、第１のｐｎ接合の両側に広がる第１の空乏層と、第２のｐｎ接合の両側に広がる第２の空乏層とがｎ領域８で結合し、かつ該第２の空乏層が該ｐ⁻型とｐ型の接続領域の表面まで達するようにするのがよい。
【００３８】
なお、高耐圧接合終端構造２３の構造は、上記の他にも種々の構造に変形が可能である。
また、このｐ⁻型とｐ型の接続領域を挟んで、一方の側に第３のドレイン電極を備え、他方に第３のソース電極及び第３のゲート電極を備えて成る横型の高耐圧ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを配する変形例とすることも可能である。この変形例を示したのが図３であり、図３は、図１のＤ−Ｄ‘で示す箇所での断面図である。図３において、ｎ領域８のｐ⁻領域９に囲まれた部分にｎ型の高濃度領域が設けられ、これが第３のドレイン領域となる。そして、ｐ⁻領域９の外側（トレンチ構造側）に第３のゲート電極と、ソース領域、第３のソース電極が設けられている。
【００３９】
以下、本実施の形態に係る集積回路の構造を形成するに際しての様々な可能性について、さらに詳しく説明する。
まず、上記のｐ⁻基板１とｎ領域２との間の第３のｐｎ接合に逆バイアス電圧を印加した時、該ｎ領域２に形成される第３の空乏層の先端がｐ領域３に達しないように上記のｎ領域２の厚さと不純物濃度を選定することが望ましい。
【００４０】
また、該トレンチ壁ｐ^＋領域５１の電位をｎ領域２０２の電位よりも低く保つ方法については上述したが、上記のｐ⁻基板１とｎ領域２０２との間の内蔵電位をＶｂｉとするとき、該ｐ⁻基板１と該ｎ領域２０２との間の第４のｐｎ接合の間に電圧値Ｖｃｃの逆バイアス電圧を印加した状態で、該ｐ⁻基板１に広がる第４の空乏層の先端における該ｐ⁻基板１の電位Ｖ１が、動作時において常にＶ１＜Ｖｃｃ＋Ｖｂｉなる不等式を成立させるように上記トレンチ構造を形成することが望ましい。
【００４１】
さらに、上記トレンチ構造が上記ｎ領域２の周囲を取り囲むように上記トレンチ構造を形成することがよい。
また、上記トレンチ構造が上記ｎ領域２０２の周囲を取り囲むように上記トレンチ構造を形成することがよい。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【００４２】
本実施の形態に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路の構造に比べて、トレンチ構造７のみが変わっており、その他の構造、及びその形成方法については本発明の第１の実施の形態に係る集積回路と同じである。
本実施の形態に係る集積回路では、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記の周囲にトレンチを形成した後、該トレンチ内部にｐ^＋型にドープしたポリシリコンをＣＶＤで埋め込んで、埋め込みｐ^＋領域４１を形成する。その後、金属電極１７を用いて該埋め込みｐ^＋領域４１とのコンタクトをとり、該埋め込みｐ^＋領域４１をＧＮＤに接続した構造とし、該埋め込みｐ^＋領域４１がｐ⁻基板１と同じＧＮＤ電位となるようにしている。第１の実施の形態の場合、トレンチ内に金属の電極をスパッタリングで形成するため、金属膜の被覆性を考慮してトレンチの幅を５μｍ以上の深さと同程度の５μｍとしているが、第２の実施の形態では、トレンチ内部をポリシリコンで埋めるため、そのトレンチの幅は２μｍ程度とすることができ、より半導体装置の小型化が達成できる。
【００４３】
なお、これにより、該埋め込みｐ^＋領域４１の電位は、ｎ領域２０２の電位よりも低いＧＮＤ電位に保たれる。
ここで、上記ポリシリコンに接する上記ｐ⁻基板１の表面層に、高濃度にドープしたｐ型の領域を形成することも可能である。
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【００４４】
本実施の形態に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路の構造に比べて、トレンチ構造７のみが変わっており、その他の構造、及びその形成方法については本発明の第１の実施の形態に係る集積回路と同じである。本実施の形態に係る集積回路のトレンチ構造は、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記の周囲にトレンチを形成した後、該トレンチ内部に絶縁物６１を埋め込む。そして、絶縁物６１を埋め込んだトレンチの両側のｐ⁻領域１の表面に高濃度のｐ^＋領域を形成して電極１７によりＧＮＤ電位に接続する。この構造によりｐ⁻領域１の電位上昇を防ぎ、寄生サイリスタがラッチアップしにくくしている。
【００４５】
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本実施の形態に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。
【００４６】
従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。トレンチ構造７の形状は図２の構造と同じである。また、この実施の形態では、ｎ領域８において、ＧＮＤ電位に接続されている金属電極１７とトレンチとの間にｐ⁻領域９ｂが設けられており、金属電極１７と浮遊電位基準回路形成領域２１との間にｐ⁻領域９ａが設けられている。このうちのｐ⁻領域９ｂによりｐ⁻領域９ｂ下のｎ領域８を空乏化しやすくしている。なお、高い電位がかかるのは、浮遊電位基準回路形成領域２１に近いｐ⁻領域９ａ側であるので、ｐ⁻領域９ｂの幅よりもｐ⁻領域９ａの幅を大きくしておく。
【００４７】
（第５の実施の形態）
図７は、本発明の第５の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本実施の形態に係る集積回路の構造は、図４に示す本発明の第２の実施の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。　従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。
【００４８】
（第６の実施の形態）
図８は、本発明の第６の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本実施の形態に係る集積回路の構造は、図５に示す本発明の第３の実施の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。　従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。
【００４９】
なお、上記の各実施の形態で説明したＭＯＳの各領域の導電型（ｐ型またはｎ型）は、一斉に反転させることが可能である。
【００５０】
【発明の効果】
以上に説明したとおり、本発明では、電位が異なる領域間にトレンチ構造を形成したので、半導体装置内に寄生的に形成されている寄生トランジスや寄生サイリスタが、ＩＧＢＴ等の大容量電源半導体のスイッチング動作による急峻な電圧変化によって寄生動作（バイポーラ動作やラッチアップ動作）を引き起こしていた従来の現象を抑制することが可能となり、よって、誤動作や素子破壊が生じ難い高耐圧ドライバを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【図２】本発明の第１の実施の形態に係る集積回路（図１）の線分Ａ−Ａ’で示す箇所での断面の構造を示す断面図である。
【図３】本発明の第１の実施の形態に係る集積回路（図１）の線分Ｄ−Ｄ｀で示す箇所での変形例の構造を示す断面図である。
【図４】本発明の第２の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図５】本発明の第３の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図６】本発明の第４の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図７】本発明の第５の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図８】本発明の第６の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図９】従来の集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【図１０】従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造を示す断面図である。
【図１１】従来の集積回路（図９）の線分Ｃ−Ｃ’で示す箇所での断面の構造を示す断面図である。
【図１２】従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造にラッチアップ電流の１例を加えた断面図である。
【図１３】図９に示す従来の集積回路の線分Ｃ−Ｃ’で示す箇所での断面の構造にラッチアップ電流の１例を加えた断面図である。
【図１４】ラッチアップ電流を防止する手段を備えた従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造を示す断面図である。
【符号の説明】
１　ｐ⁻基板
２　ｎ領域（Ｕ相）
３　ｐ領域
７　トレンチ構造
１０　高耐圧ＩＣチップ
２１　浮遊電位基準回路形成領域
２２　ＧＮＤ基準回路形成領域
２３　高耐圧接合終端構造
１６　電極
１７　金属電極
４１　埋め込みｐ^＋領域
５１　トレンチ壁ｐ^＋領域
６１　絶縁物
７１　埋め込みｐ^＋領域
９０　高耐圧ＩＣチップ
９１　絶縁物

Claims

第１導電型の半導体基板と、該半導体基板上の第２導電型の半導体領域と、該第２導電型の半導体領域から第１導電型の半導体基板に達するトレンチ構造を有し、該トレンチ構造によって、前記半導体領域を第１と第２の領域に分離し、第１と第２の領域の少なくとも一方に、第１導電型ドレイン領域と第１導電型ソース領域を形成しての第１導電型ＭＯＳと、前記半導体領域に形成した第１導電型領域内に第２導電型ドレイン領域と第２導電型ソース領域を形成しての第２導電型ＭＯＳとを有することを特徴とする半導体装置。
第１導電型の半導体基板と、該半導体基板上の第２導電型の第１と第２の半導体領域と、該第２導電型の第１と第２の半導体領域の間にあって第１と第２の半導体領域より深く、かつ第１導電型の半導体基板に形成したトレンチ構造を有し、第１と第２の半導体領域の少なくとも一方に、第１導電型ドレイン領域と第１導電型ソース領域を形成しての第１導電型ＭＯＳと、前記半導体領域に形成した第１導電型領域内に第２導電型ドレイン領域と第２導電型ソース領域を形成しての第２導電型ＭＯＳとを有することを特徴とする半導体装置。
トレンチ構造が半導体装置の最低電位に接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
第１と第２の半導体領域あるいは第１と第２の領域の基準電位が異なることを特徴とする請求項１又は請求項２に記載の半導体装置。
第１と第２の領域のうち浮遊電位を基準とする領域の周囲に、前記トレンチ構造と接する高耐圧接合終端構造を有することを特徴とする請求項１記載の半導体装置。
第１と第２の半導体領域のうち浮遊電位を基準とする半導体領域の周囲に、該半導体領域と接し、かつ前記トレンチ構造とは接しない高耐圧接合終端構造を有することを特徴とする請求項２記載の半導体装置。
前記トレンチ構造に、高濃度にドープされた第１の導電型のポリシリコンが前記半導体基板との電気的な接触を保って埋め込まれ、かつ前記ポリシリコンが半導体装置の最低電位に電気的に接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記トレンチ構造に絶縁物が埋め込まれていることを特徴とする請求項１、２、４、５又は６のいずれか１項に記載の半導体装置。