WO2015029456A1 - 半導体装置 - Google Patents

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WO2015029456A1
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semiconductor
circuit
semiconductor region
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顕寛 上西
赤羽　正志
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富士電機株式会社
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures

Definitions

  • a is a VB terminal for connecting a high potential side terminal of the bootstrap capacitor 1138
  • b is a VS terminal for connecting a low potential side terminal of the bootstrap capacitor 1138
  • c is a bootstrap diode 1129.
  • a connection terminal connected to the anode of the circuit d is an input terminal for the ON / OFF signal
  • e is a VCC terminal
  • f is an output terminal for the ON / OFF signal
  • g is a VS terminal connected to the intermediate potential point of the bridge circuit
  • h is Psub.
  • Terminal i is a GND terminal.
  • h and i are one terminal. Each of these terminals is each terminal of the semiconductor device 200.
  • a micro black circle indicates a connection point of the circuit, and a micro square indicates a connection to each circuit area.
  • An object of the present invention is to provide a semiconductor device capable of solving the above-described problems and preventing a malfunction of a high-side gate drive circuit due to a negative voltage surge.
  • a VS potential that is an intermediate potential is supplied to an intermediate point between the high-side power device 501 and the low-side power device 502.
  • a case where the high-side power device 501 of the power conversion bridge circuit 500 is driven will be described as an example.
  • the case where the high voltage power supply is a commercial power supply of 400 V, for example, will be described.
  • a drain drift region of the first field effect transistor Q1 constituting the Pch level shifter 131 is formed, and an n ⁇ diffusion region 104 and a p ⁇ diffusion region 118 formed across the n diffusion region 102 are provided. Further, a p + diffusion region 113 that forms the drain and is formed in the surface layer of the p ⁇ diffusion region 118 and a p + diffusion region 121 that forms the source and is formed in the surface layer of the n diffusion region 102 are provided.
  • a first high-breakdown-voltage junction termination structure 130 is formed around the high-side circuit region 135, and the high-side circuit region 135 is configured to be able to apply a voltage about 1200 V higher than the potential of the low-side circuit region 133.
  • the first high withstand voltage junction termination structure 130 is constituted by a double resurf structure including an n ⁇ diffusion region 105 which is a thin n type diffusion region, a p ⁇ diffusion region 120 which is a shallow p type diffusion region, and a p type bulk substrate 101.
  • the Nch level shifter 132 is composed of an Nch second field effect transistor Q2 formed integrally with the first high breakdown voltage junction termination structure 130.
  • the cathode of the components of the first diode 128 becomes a drift region, is formed in the surface layer of the p-type bulk substrate 101, n surround the n diffusion region 144 - p-type bulk substrate 101 to reduce the dynamic resistance and the diffusion region 145
  • the n diffusion region 144 formed in the surface layer of is provided. Further, in order to make a contact, an n + diffusion region 148 and a cathode electrode 150 formed in the surface layer of the n diffusion region 144 are provided.
  • the anode component includes a p ⁇ diffusion region 146 that forms a double RESURF structure, and a p diffusion region 143 for lowering the operating resistance.
  • a p + diffusion region 153 and an anode electrode 149 for making contact are provided.
  • the anode component surrounds the cathode component.
  • the anode electrode 149 is connected to the anode electrode 172 of FIG. 2 via a metal wiring 128a formed on an interlayer insulating film, and the cathode electrode 150 (also used as the cathode terminal j) is a GND terminal via a bonding wire 128b.
  • the bonding wire 128b is by releasing sufficient distance between said p + but crossing over diffusion region 153 p + diffusion region 153 and the bonding wires 128b, can ensure a withstand voltage of the first diode 128.
  • first diode 128 By forming the first diode 128 on the surface layer of the p-type bulk substrate 101 in this way, a double resurf structure can be adopted and a high breakdown voltage can be easily achieved. Further, as described above, since it is not necessary to attach a diode externally, it is possible to reduce the size and cost as compared with a semiconductor device having an externally attached diode. In FIG. 1, two first diodes 128 are formed. This is intended to reduce the on-resistance by connecting the first diodes 128 in parallel.
  • the VB terminal a and the VS terminal b are connected to the input terminal of the high side gate drive circuit 137 via a power supply line, and the output terminal of the high side gate drive circuit 137 is connected to the output terminal f and the VS terminal g.
  • the bootstrap capacitor 138 is a first low voltage source that is charged so as to have a fourth potential that is a VB potential that is 9 to 24 V higher than a second potential that is a VS potential.
  • the input terminal d is connected to the input terminal of the input / control circuit 136, the VCC terminal e is connected to the power supply terminal of the input / control circuit 136, and is connected to the connection terminal c.
  • the first level down circuit 139 is composed of a series circuit of a first level shift resistor 126 and a first field effect transistor Q1 constituting a Pch level shifter 131.
  • the first level-up circuit 140 is configured by a series circuit of a second level shift resistor 127 and a second field effect transistor Q2 constituting the Nch level shifter 132.
  • the first gate control signal output from the input / control circuit 136 is input to the gate of the first field effect transistor Q1, and the first level down circuit 139 is intermediate between the first level shift resistor 126 and the first field effect transistor Q1.
  • the first level down circuit 139 is provided between the input / control circuit 136 and the first level up circuit 140.
  • a normal signal can be output even when a negative voltage surge is applied to the p-type bulk substrate 101 via the VS terminal or during a normal operation where no negative voltage surge is applied.
  • the signal can be transmitted from the input / control circuit 136 to the gate of the second field effect transistor Q2 constituting the Nch level shifter 132 via the first field effect transistor Q1 constituting the Pch level shifter 131.
  • the first level shift resistor 126 of the first level down circuit 139 can be replaced with a diode whose anode is on the Psub side.
  • the first level up circuit 140 and the first level down circuit 139 constitute a first level shift circuit.
  • the gate control signal with the Psub potential as the reference potential is input to the gate of the second field effect transistor Q2 constituting the Nch level shifter 132 of the first level-up circuit 140, and the gate control with the second potential as the VS potential as a reference. Converted to a signal.
  • the gate control signal based on the second potential is transmitted to the high side gate driving circuit 137.
  • the high side gate drive circuit 137 outputs a gate control signal for driving an external high side power device (IGBT) 501.
  • the gate control signal is normally transmitted to the Nch level shifter 132 even when the third potential is lowered by about 1200 V from the first potential by the Pch level shifter 131 having a breakdown voltage of about 1200 V.
  • the third diode 128c has an anode connected to the Psub terminal h and a cathode connected to the GND terminal i. Further, the cathode of the third diode 128c can be directly connected to a reference potential (ground (GND) potential).
  • GND ground
  • the third diode 128c a high voltage diode can be used, and it is desirable to use a high voltage diode chip that allows current to flow between two main surfaces of the semiconductor substrate.
  • this high voltage diode chip is used, as shown in FIG. 7, the third diode 128c is joined to the wiring pattern 171, and the wiring pattern 171 and the cathode electrode (not shown) on the back side of the third diode 128c are joined. Arrange to do.
  • the electrode connected to the p + diffusion region 114 shown in FIG. 2 is an anode electrode 172a, and the anode electrode 172a and the anode electrode 128f of the high voltage diode chip are connected by a bonding wire 128d.
  • FIG. 10 is a circuit diagram of a drive circuit including the semiconductor device 300 according to the third embodiment.
  • k is a cathode terminal (cathode electrode 150b).
  • the semiconductor device 100 shown in the first embodiment can suppress a surge current when a negative voltage surge occurs and prevent malfunction of the high side gate drive circuit 137, but the fourth potential which is the VB potential is Psub. Since the first level-up circuit 140 does not operate normally during a period lower than the third potential, which is the potential, the gate control signal cannot be transmitted to the high side gate drive circuit 137.
  • the fourth embodiment has the same configuration as that of the first embodiment except that the formation position of the first diode 128 in the first embodiment is changed.
  • the first diode 128 is formed integrally with the second high voltage junction termination structure 130 a surrounding the low side circuit region 133. That is, the first diode 128 is formed in the p ⁇ diffusion region 117 opposite to the first level down circuit 139 of the second high breakdown voltage junction termination structure 130a with the low side circuit region 133 interposed therebetween.
  • the p-type bulk substrate 101 has a specific resistance of 300 ⁇ cm to 500 ⁇ cm.
  • N a fifth semiconductor region - diffusion region 104, n - the diffusion region 145 Na 7 ⁇ 10 15 / cm 3
  • Xj 10 ⁇ m - diffusion region 105, seventh the semiconductor region n - diffusion region 106, n is there.
  • the second diode 128n is formed on the opposite side of the high-side circuit region 135 with respect to the first level-up circuit 140 in the first high breakdown voltage junction termination structure 130.
  • the main part of the second diode 128n has a configuration obtained by rotating the configuration of FIG. 13 of the fourth embodiment described above by 180 degrees as shown in FIG.
  • the n ⁇ diffusion region 105 constituting the cathode of the second diode 128n is electrically separated from the n ⁇ diffusion region 105 constituting the first high breakdown voltage junction termination structure 130 by the p ⁇ diffusion region 180n. By this separation, current leakage between the second diode 128n and the first high-voltage junction termination structure 130 is prevented.
  • the anode electrode 149n is connected to the anode electrode 172, and the cathode electrode 150n of the second diode 128n is connected to the VS terminal 181.
  • the semiconductor device 100 shown in the fourth embodiment described above can suppress a surge current when a negative voltage surge occurs and prevent malfunction of the high-side gate drive circuit 137, but the VB potential is lower than the Psub potential. Since the first level-up circuit 140 does not operate normally during the period, the gate control signal cannot be transmitted to the high-side gate drive circuit 137.
  • the first level down circuit 139 in the first embodiment described above is omitted. That is, in the sixth embodiment, as shown in FIG. 19, the first level down circuit 139 is omitted in the configuration of FIG. 4 in the first embodiment, and the gate resistor 201 is applied instead. .
  • One end of the gate resistor 201 is connected to the gate control signal output terminal 204 of the input / control circuit 136, and the other end is connected to the gate of the second field effect transistor Q2 constituting the Nch level shifter 132 of the first level up circuit 140. Yes.
  • the seventh embodiment shows an example applied to the case where only the abnormality detection circuit 137b is mounted without mounting the gate drive circuit in the high side circuit region 135. That is, in the seventh embodiment, as shown in FIG. 20, no gate drive circuit is mounted in the high side circuit region 135.
  • an abnormality detection circuit 137b for detecting an overcurrent of the high side power device 501 is formed in the high side circuit region 135, for example.
  • a terminal voltage of a shunt resistor 503 that detects a current flowing through the high-side power device 501 is input to the abnormality detection circuit 137b as a current detection value via the current detection terminal k and the VS terminal g.
  • the shunt resistor 503 is disposed between the connection point between the high-side power device 501 and the VS terminal g.
  • the abnormality detection circuit 137b determines that the current detection value that is the terminal voltage of the shunt resistor 503 input from the current detection terminal k and the VS terminal g is within the allowable current value of the high-side power device 501, and determines that the current is normal. When the detected value exceeds the allowable current value of the high-side power device 501, it is determined that the overcurrent is abnormal, and the first abnormality detection signal is output from the abnormality signal output terminal 137b1.
  • the abnormality detection circuit 137b is connected to the output / control circuit 136b serving as the low side circuit region 133 via the second level down circuit 139b and the second level up circuit 140b.
  • connection end of the first level shift resistor 126b opposite to the first field effect transistor Q1b is connected to the connection point of the first parasitic diode 141, the second parasitic diode 142, and the first diode 128 similar to the first embodiment. Has been. Then, the second abnormality detection signal leveled down is output from the connection point between the drain of the first field effect transistor Q1b and the first level shift resistor 126b.
  • the second level up circuit 140b is configured by a series circuit of an Nch level shifter 132b and a second level shift resistor 127b.
  • the Nch level shifter 132b includes an Nch second field effect transistor Q2 formed integrally with the first high voltage junction termination structure 130.
  • the source of the second field effect transistor Q2b is connected between the second level down circuit 139b and the connection point of the first parasitic diode 141 and the second parasitic diode.
  • a connection end of the second level shift resistor 127b opposite to the second field effect transistor Q2b is connected to the VCC terminal e and to the connection terminal c.
  • the second level-up circuit in the seventh embodiment is omitted. That is, in the eighth embodiment, as shown in FIG. 21, the level-down second abnormality detection signal output from the second level-down circuit 139b is sent to the output / control circuit 136b via the high withstand voltage resistor 301. It is input as three abnormality detection signals.
  • the gate of the Pch first field effect transistor Q1b constituting the high breakdown voltage Pch level shifter 131b constituting the second level down circuit 139b is connected to the abnormal signal output terminal 137b1 of the abnormality detection circuit 137b.
  • the first abnormality detection signal output from the abnormality signal output terminal 137c2 of the composite circuit 137c is supplied to the input / output / control circuit 136c as a third abnormality detection signal via the second level down circuit 139b and the second level up circuit 140b. It is input to the abnormal signal input terminal 204b. Further, the connection point between the second level down circuit 139b and the first level up circuit 140, the second level up circuit 140b, the first level down circuit 139, the first parasitic diode 141 and the second parasitic diode 142, and the ground (GND) terminal. A first diode 128 is connected to i.
  • the first diode 128 prevents the surge current from flowing to the composite circuit 137c, as in the first and seventh embodiments. Thus, the malfunction of the composite circuit 137c is prevented.
  • the first abnormality detection signal output from the abnormality signal output terminal 137c2 of the composite circuit 137c becomes an abnormality signal of the input / output / control circuit 136c as a third abnormality detection signal via the second level down circuit 139b and the high breakdown voltage resistor 301.
  • the signal is input to the input terminal 204b.
  • the first diode 128 is connected between the connection point of the second level down circuit 139b and the first level up circuit 140, the first parasitic diode 141 and the second parasitic diode 142, and the ground (GND) terminal i. Yes.
  • protection diodes 203 and 303 are individually connected between the ground (GND) terminal i and the input / output circuit 136c side of the gate resistor 201 and the high withstand voltage resistor 301.
  • the formation position of the first diode is changed. That is, in the eleventh embodiment, as shown in FIGS. 25 and 26, the first formed on the front surface side of the p-type bulk substrate 101 connected to the anode electrode 172 in the first embodiment. The diode 128 is omitted, and instead, the first diode 128 is formed on the back side of the p-type bulk substrate 101.
  • the areas of the second high breakdown voltage junction termination structure 130a and the Pch level shifter 131 can be reduced by a small amount.
  • the second high voltage junction termination structure 130a is not necessarily required when the voltage of the negative voltage surge is low.
  • the drain region of the Pch level shifter 131 can be formed in the low side circuit region.
  • the withstand voltage 130 of the first high withstand voltage junction termination structure has been described as being 1200V. However, when the high voltage power supply is 200V, it is about 600V or more. When the high voltage power supply is 100V, it may be about 400V or more.

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Abstract

　負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる半導体装置を提供する。半導体層となるｐ型バルク基板（１０１）と第一電位（ＧＮＤ電位）との間にダイオード（１２８）を接続し、第一半導体領域となるｎ拡散領域（１０２）に形成した制御回路１３６から第一レベルダウン回路（１３９）および第一レベルアップ回路（１４０）を介して第二半導体領域となるｎ拡散領域（１０３）に形成したハイサイドゲート駆動回路（１３７）へ信号を伝達することで、負電圧サージによるハイサイドゲート駆動回路（１３７）の誤動作を防止できる。

Description

半導体装置
　この発明は高耐圧集積回路装置である高耐圧ＩＣなどの半導体装置に関する。
　従来、産業用インバータ等の電力変換装置では、電力変換用ブリッジ回路を構成するＩＧＢＴ等の半導体パワースイッチング素子のゲートを駆動する場合に、制御装置とゲート駆動回路との間に電気的絶縁のために絶縁トランスやフォトカプラが用いられている。しかし、近年では主に低容量の用途において、低コスト化のために電気的な絶縁を行わない高耐圧集積回路装置（以下、ＨＶＩＣと称す）が用いられている。
　従来のＨＶＩＣは、例えば、非特許文献１や特許文献１に記載されている。非特許文献１にはバルク基板を用いる自己分離型プロセスによるＨＶＩＣが記載されている。自己分離型プロセスによる従来のＨＶＩＣ２００の例を図２６，図２７および図２８に示す。
　図２６は、従来のＨＶＩＣ２００の要部平面図である。このＨＶＩＣ２００は、一般にハイサイドゲート駆動回路１１３７、Ｎｃｈレベルシフタ１１３２を含むレベルアップ回路１１４０、入力・制御回路１１３６、高耐圧接合終端構造１１３０を備える。Ｎｃｈレベルシフタ１１３２は高耐圧接合終端構造１１３０と一体で形成されたＮｃｈ電界効果トランジスタであり、セット信号用とリセット信号用の２つを備えている。図中の符号でＨＩはハイレベル、ＬＯはローレベル、ＩＮは入力、ＯＵＴは出力を示し、ＩＮ側の信号はＧＮＤ電位を基準にした信号で、ＯＵＴ側はＶＳ電位を基準にした信号である。
　図２７は、図２６のXXVII－XXVII線で切断した要部断面図である。従来のＨＶＩＣ２００の断面構造は、ｐ型バルク基板１１０１（Ｐｓｕｂ）のおもて面に深いｎ型拡散領域であるｎ拡散領域１１０２とｎ拡散領域１１０３が形成されている。さらに、ｎ拡散領域１１０２のおもて面には入力・制御回路１１３６が形成され、ｎ拡散領域１１０３のおもて面にはハイサイドゲート駆動回路１１３７が形成されている。バルク基板とは拡散領域が形成される前の最初の基板のことである。ｎ拡散領域１１０２およびｎ拡散領域１１０３のおもて面にはＮｃｈ電界効果トランジスタ等を形成するための比較的浅いｐ型拡散領域であるｐ拡散領域１１１１およびｐ拡散領域１１１２が個別にかつ部分的に形成されている。ｐ拡散領域１１１１は入力・制御回路１１３６の基準電位であるグランド（ＧＮＤ）端子にｐ＋拡散領域１１０９を介して接続されている。ｐ拡散領域１１１２はハイサイドゲート駆動回路１１３７の基準電位であるＶＳ端子にｐ＋拡散領域１１１０を介して接続されている。また、ｎ拡散領域１１０２は入力・制御回路１１３６の電源端子であるＶＣＣ端子にｎ＋拡散領域１１０７を介して接続されている。ｎ拡散領域１１０３はハイサイドゲート駆動回路１１３７の電源端子であるＶＢ端子にｎ＋拡散領域１１０８を介して接続されている。ＶＢ端子とＶＳ端子間にはハイサイドゲート駆動回路１１３７の電源電圧である９Ｖ～２４Ｖが印加される。
　ｎ拡散領域１１０２とｐ型バルク基板１１０１の接合部１１０２ａ、およびｎ拡散領域１１０３とｐ型バルク基板１１０１の接合部１１０３ａには第一寄生ダイオード１１４１および第二寄生ダイオード１１４２が個別に形成されている。
　以降、ハイサイドゲート駆動回路１１３７が形成されたｎ拡散領域１１０３の領域をハイサイド回路領域１１３５とし、また入力・制御回路１１３６が形成されたｎ拡散領域１１０２の領域をローサイド回路領域１１３３とする。つまり、符号１１０３と１１３５、および１１０２と１１３３は同一領域を示す。
　ハイサイド回路領域１１３５の周囲には高耐圧接合終端構造１１３０が形成されており、ハイサイド回路領域１１３５にはローサイド回路領域１１３３の電位よりも６００Ｖ程度以上高い電圧を印加できる構成となっている。高耐圧接合終端構造１１３０は薄いｎ型拡散領域であるｎ－拡散領域１１０５と、浅いｐ型拡散領域であるｐ－拡散領域１１２０、およびｐ型バルク基板１１０１によるダブルリサーフ構造により構成されている。
　Ｎｃｈレベルシフタ１１３２は高耐圧接合終端構造１１３０と一体で形成されたＮｃｈ電界効果トランジスタである。その構成要素は、耐圧構造とドレインドリフト領域を構成する深くて薄いｎ型拡散領域であるｎ－拡散領域１１０６、高耐圧接合終端構造１１３０を構成する浅いｐ型拡散領域のｐ－拡散領域１１１９、ドレインを構成する浅くて濃いｎ型拡散領域のｎ＋拡散領域１１１６、ソースを構成する浅くて濃いｎ型拡散領域のｎ＋拡散領域１１１５、チャネルを構成する比較的浅くて濃いｐ型拡散領域のｐ拡散領域１１２２、バックゲートのピックアップを構成する浅くて濃いｐ型拡散領域のｐ＋拡散領域１１１４、ゲート酸化膜１１２５、ゲート電極１１２４である。
　ＶＢ端子とＮｃｈレベルシフタ１１３２のドレイン端子の間にレベルアップ抵抗１１２７を形成するため、ＶＢ端子に接続されたｎ拡散領域１１０３と、ドレイン端子に接続されたｎ－拡散領域１１０６は、ｐ－拡散領域１１４７により電気的に分離されている。
　尚、ｎ拡散領域１１０２はｐ＋拡散領域１１２１を介してＶＣＣ端子に接続されている。また、ＶＢ端子は点線図示のブートストラップダイオード１１２９を介してＶＣＣ端子に接続されている。さらに、ＶＢ端子およびＶＳ端子間にブートストラップコンデンサ（ハイサイド側の電源コンデンサ）１１３８が接続されている。
　図２８は、図２６のＨＶＩＣ２００の等価回路図である。なお、レベルアップ回路１１４０はセット用の回路のみについて記載してあり、リセット用の回路は省略してある。
　従来のＨＶＩＣ２００の動作を、ブリッジ回路のハイサイド側デバイス（ハイサイド側のパワーデバイス）を駆動する場合について、図２８を用いて説明する。ＶＳ端子は図２７に示した通り、ブリッジ回路を構成するローサイド側デバイス（ローサイド側のパワーデバイス）とハイサイド側デバイスの接続点に接続され、ハイサイド駆動回路は前述のとおりＶＳ電位を基準電位として、ＶＳ電位とＶＢ電位の間で動作する。ＶＢ電位はＶＳ電位＋９Ｖ～２４Ｖ程度である。
　入力・制御回路１１３６に入力されたセット信号、リセット信号はレベルアップ回路１１４０を介して、ＶＳ電位を基準に動作するハイサイドゲート駆動回路１１３７に伝達される。
　セット信号伝達時にはブリッジ回路のハイサイド側デバイスのゲートがターンオンされ、リセット信号伝達時にはブリッジ回路のハイサイド側デバイスのゲートがターンオフされる。ＨＶＩＣ２００の動作中、ＶＳ端子は０Ｖから数百Ｖまで電位が変化する。
　また、ハイサイドゲート駆動回路１１３７は、バッファ回路ＲとＮｃｈ電界効果トランジスタおよびＰｃｈ電界効果トランジスタなどで構成される。
　尚、図中の符号で、ａはブートストラップコンデンサ１１３８の高電位側の端子を接続するＶＢ端子、ｂはブートストラップコンデンサ１１３８の低電位側の端子を接続するＶＳ端子、ｃはブートストラップダイオード１１２９のアノードに接続する接続端子、ｄはＯＮ／ＯＦＦ信号の入力端子、ｅはＶＣＣ端子、ｆはＯＮ／ＯＦＦ信号の出力端子、ｇはブリッジ回路の中間電位点に接続するＶＳ端子、ｈはＰｓｕｂ端子、ｉはＧＮＤ端子である。ｈとｉは一つの端子である。これらの各端子は半導体装置２００の各端子である。微小黒丸は回路の接続点を示し、微小四角は各回路領域への接続を示す。
　また、特許文献１には、高電圧用金属クロスオーバ（ローサイド領域からハイサイド領域に跨る金属配線）がなく、エピタキシャル層の抵抗Ｒｅｐｉと並列に（拡散またはポリシリコン）レベルシフト抵抗を更に設けることにより、印加高電圧のより広範囲にわたって集積回路のより安定した動作が得られることが記載されている。
また、特許文献２、特許文献３には、負電圧電源を用いて基板電位に負バイアスをかけることにより、寄生ダイオードが順バイアスされることを防ぎ、ハイサイドゲート駆動回路１１３７が誤動作することを防止する手法が記載されている。
特許第３２１４８１８号公報 米国特許第６２１１７０６号明細書 米国特許第６９６７５１８号明細書
Ｐｒｏｃ．ｏｆ Ｔｈｅ １１ｔｈ Ｉｎｔ．Ｓｙｍｐ．ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ ＩＥＥＥａｎｄ ＩＥＥＪ １９９９年 ｐｐ．３３３－３３６
　ＨＶＩＣ２００が駆動するパワーデバイス（例えば、ブリッジ回路を構成するＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）に接続された負荷が誘導性の場合、ハイサイド側のパワーデバイスをターンオフした瞬間に負荷に発生した逆起電力により瞬間的にＶＳ電位がＧＮＤよりも下がる負電圧サージが生じる。
　負電圧サージの電圧（絶対値）がＶＢ端子とＶＳ端子間の電圧よりも大きい場合、ＶＳ電位だけでなく、ＶＢ電位もＧＮＤ電位より低下する。例えば負電圧サージが－２００Ｖ、ＶＢ端子とＶＳ端子間の電圧が１５Ｖの場合、ＶＢ電位はＧＮＤ電位（Ｐｓｕｂ電位）よりも１８５Ｖ（１５Ｖ－２００Ｖ）低下することになる。
　上述した自己分離型プロセスを用いる従来のＨＶＩＣ２００では、ＶＢ端子とＧＮＤ端子間に第二寄生ダイオード１１４２が形成されている。ＶＢ電位がＧＮＤ電位よりも低下し、第二寄生ダイオード１１４２が順バイアスされ、その電圧が順方向電圧０．６Ｖ以上になると、第二寄生ダイオード１１４２が導通する。この導通により、ＧＮＤ端子に接続されたｐ型バルク基板１１０１（Ｐｓｕｂ）からＶＢ端子に接続されたハイサイド回路領域１１３５であるｎ拡散領域１１０３にサージ電流が流れ込む。このサージ電流によりハイサイドゲート駆動回路１１３７の誤作動が引き起こされる。従来のＨＶＩＣ２００の負電圧サージに対する耐量は、－２００Ｖ程度である。つまり、－２００Ｖ程度を超えない負電圧サージが印加された場合には、ハイサイドゲート駆動回路１１３７は誤動作しない設計になっている。この問題は接合分離プロセスを用いるＨＶＩＣでも同様に存在する。
　前記した特許文献２、特許文献３に記載の負電圧電源を用いて基板電位に負バイアスをかけることにより、寄生ダイオードが順バイアスされることを防ぐ手法は負電圧電源が必要なため、コストが大幅にアップするという問題がある。
　この発明の目的は、前記の課題を解決して、負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる半導体装置を提供することである。
　前記の目的を達成するために、本発明の一態様に係る半導体装置は、第一導電型の半導体層と、この半導体層の表面層または半導体層の上に配置された半導体層との間で第一寄生ダイオード及び第二寄生ダイオードが個別に形成される第二導電型の第一半導体領域及び第二半導体領域と、第一半導体領域に配置され、且つ、第一半導体領域の電位である第一電位を基準として動作する制御回路と、第二半導体領域の表面層に配置された第一導電型の第三半導体領域に配置され、第二半導体領域の電位である第二電位を基準電位として動作するゲート駆動回路と、第二寄生ダイオードを通る負サージ電圧によるサージ電流経路にサージ電流に対して逆方向特性に配置された第一ダイオードと、制御回路より出力される第一電位を基準電位とする第一ゲート制御信号を、第二電位を基準とする第三ゲート制御信号に変換し、ゲート駆動回路に出力する第一レベルシフト回路と、を備えている。
　この発明により、負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる半導体装置を提供することができる。
この発明の第１の実施形態に係る半導体装置の要部平面図である。 図１のII－II線で切断した要部断面図である。 第一ダイオードの要部断面図である。 図１の半導体装置を備えた駆動回路の回路図である。 第１の実施形態の変形例を示す図１のII－II線で切断した要部断面図である。 第一ダイオードの要部断面図である。 この発明の第２の実施形態に係る半導体装置の要部平面図である。 この発明の第２の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第３の実施形態に係る半導体装置の要部平面図である。 この発明の第３の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第４の実施形態に係る半導体装置の要部平面図である。 図１１のXII－XII線で切断した要部断面図である。 第三ダイオードの要部平面図である。 この発明の第４の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第５の実施形態に係る半導体装置の要部平面図である。 図１５のXVI－XVI線で切断した要部断面図である。 第三ダイオードの要部平面図である。 この発明の第５の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第６の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第７の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第８の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第９の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第１０の実施形態に係る半導体装置を備えた駆動回路の回路図である。 この発明の第１１の実施形態に係る半導体装置の要部平面図である。 図２４のXXV－XXV線で切断した要部断面図である。 従来の高耐圧集積回路装置の要部平面図である。 図２６のXXVI－XXVI線で切断した要部断面図である。 図２６の高耐圧集積回路装置の回路図である。
　以下、この発明の一例である実施の形態を説明する。
　本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、＋または－の付されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低いことを意味する。
　なお、以下の第１の実施形態ないし第１１の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
　また、第１の実施形態ないし第１１の実施形態で説明および添付図面は、見やすくまたは理解し易くするために正確なスケール、寸法比で描かれていない。この発明はその要旨を超えない限り、以下に説明する第１の実施形態ないし第１１の実施形態の記載に限定されるものではない。
　また、第１の実施形態ないし第１１の実施形態で説明される添付図面のうち、図２、図３、図５、図６、図１２、図１６、図２５および図２７では、図面を見易くするために断面を表すハッチングを省略している。
　以下の第１の実施形態ないし第１１の実施形態では、この発明の「半導体装置」の代表例として高耐圧集積回路装置（ＨＶＩＣ）に着目して例示的に説明する。
〔第１の実施形態〕
　図１は、この発明に係る半導体装置１００の要部平面図である。この半導体装置１００の一態様は高耐圧集積回路装置（ＨＶＩＣ）である。
　半導体装置１００は、図４に示す、例えば産業用インバータ等の電力変換装置に適用される電力変換用ブリッジ回路５００を駆動する。この電力変換用ブリッジ回路５００は、ＩＧＢＴ等の電圧制御型のハイサイド側パワーデバイス５０１及びローサイド側パワーデバイス５０２が高電圧電源から数百Ｖの電圧が供給される電源ラインおよび共通電位であるグランド間に直列に接続されている。そして、ハイサイド側パワーデバイス５０１およびローサイド側パワーデバイス５０２の中間点に中間電位となるＶＳ電位が供給される。本実施形態では、電力変換用ブリッジ回路５００のハイサイド側パワーデバイス５０１を駆動する場合を例に説明する。なお、本実施形態では、高電圧電源は例えば４００Ｖの商用電源の場合について説明する。
　半導体装置１００は、半導体層となるｐ型バルク基板（Ｐｓｕｂ）１０１の一方の側に形成された入力・制御回路１３６、２つのＰｃｈレベルシフタ１３１（セット信号用、リセット信号用）を含む第一レベルダウン回路１３９、第二高耐圧接合終端構造１３０ａを備えている。バルク基板とは拡散領域が形成される前の最初の基板のことである。
　ここで、入力・制御回路１３６はｐ型バルク基板１０１のおもて面側に形成されたローサイド回路領域１３３に配置されている。
　このローサイド回路領域１３３を囲むように例えばｐバルク基板１０１とローサイド回路領域１３３との分離耐圧が１２００Ｖに設定された第二高耐圧接合終端構造１３０ａが形成されている。この第二高耐圧接合終端構造１３０ａにより、ｐ型バルク基板１０１の第三電位（Ｐｓｕｂ電位）が－１２００Ｖ程度となった場合でもローサイド回路領域１３３とｐ型バルク基板１０１の間の耐圧を保つことができ、ローサイド回路領域１３３の破壊を防止することができる。
　Ｐｃｈレベルシフタ１３１は第二高耐圧接合終端構造１３０ａと一体で形成されたＰｃｈの第一電界効果トランジスタＱ１で構成されており、セット信号用とリセット信号用の２つを備えている。
　また、半導体装置１００は、ｐ型バルク基板１０１の他方の側に形成されたハイサイドゲート駆動回路１３７、２つのＮｃｈレベルシフタ１３２（セット信号用、リセット信号用）を含む第一レベルアップ回路１４０、第一高耐圧接合終端構造１３０を備えている。ここで、ハイサイドゲート駆動回路１３７はｐ型バルク基板１０１のおもて面側に形成されたハイサイド回路領域１３５に配置されている。このハイサイド回路領域１３５を囲むように耐圧が例えば１２００Ｖに設定された第一高耐圧接合終端構造１３０が形成されている。この第一高耐圧接合終端構造１３０により、ハイサイド回路領域１３５にはローサイド回路領域１３３の電位よりも１２００Ｖ程度高い電圧を印加できる構成となっている。
　Ｎｃｈレベルシフタ１３２は第一高耐圧接合終端構造１３０と一体に形成された後述するＮｃｈの第二電界効果トランジスタＱ２で構成されており、セット信号用とリセット信号用の２つを備えている。
　図中の符号でＨＩはハイレベル、ＬＯはローレベル、ＩＮは入力、ＯＵＴは出力を示し、ＩＮ側の信号はＧＮＤ電位である第一電位を基準にした信号で、ＯＵＴ側はＶＳ電位である第二電位を基準にした信号である。
　さらに半導体装置１００は、ｐ型バルク基板１０１の浮遊電位である第三電位をＧＮＤ電位である第一電位と分離するためにｐ型バルク基板１０１のおもて面側に形成された２つの第一ダイオード１２８を備えている。２つの第一ダイオード１２８は、第一レベルダウン回路１３９と入力・制御回路１３６のＧＮＤ端子間に並列に接続されている。
　図２は、図１の半導体装置１００のII－II線で切断した要部断面図である。
　すなわち、半導体層となるｐ型バルク基板１０１には、おもて面側から形成されたローサイド回路領域１３３を構成する第一半導体領域となるｎ拡散領域１０２が形成されている。このｎ拡散領域１０２のおもて面側に入力・制御回路１３６が形成されている。この入力・制御回路１３６は基準電位であるグランド（ＧＮＤ）端子にｐ＋拡散領域１０９および第三半導体領域となるｐ拡散領域１１１を介して接続されている。
　また、ｎ拡散領域１０２がｎ＋拡散領域１０７を介してＶＣＣ端子に接続されている。第一半導体領域となるｎ拡散領域１０２と半導体層となるｐ型バルク基板１０１の接合部１０２ａには第一寄生ダイオード１４１が形成されている。ＶＣＣ端子および基準電位となる共通の第一電位のグランド（ＧＮＤ）端子間に、入力・制御回路１３６を駆動する５Ｖ程度の第二低電圧電源１５２から駆動電圧が印加されている。
　ｎ拡散領域１０２の周囲には後述する第一高耐圧接合終端構造１３０より高い耐圧例えば１２００Ｖの第二高耐圧接合終端構造１３０ａが形成されている。第二高耐圧接合終端構造１３０ａは薄い第五半導体領域となるｎ型拡散領域であるｎ－拡散領域１０４と、浅いｐ型拡散領域であるｐ－拡散領域１１７および第六半導体領域となるｐ－拡散領域１１８と、ｐ型バルク基板１０１によるダブルリサーフ構造により構成されている。
　Ｐｃｈレベルシフタ１３１は第二高耐圧接合終端構造１３０ａと一体で形成されたＰｃｈの第一電界効果トランジスタＱ１である。その構成要素は次のとおりである。Ｐｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１のドレインドリフト領域を構成し、ｎ－拡散領域１０４とｎ拡散領域１０２に跨って形成されるｐ－拡散領域１１８を備えている。また、ドレインを構成しｐ－拡散領域１１８の表面層に形成されるｐ＋拡散領域１１３、およびソースを構成しｎ拡散領域１０２の表面層に形成されるｐ＋拡散領域１２１を備えている。
　また、バックゲートのピックアップを構成しｐ＋拡散領域１２１と接してｎ拡散領域１０２のおもて面層に形成されるｎ＋拡散領域１０７を備える。また、ゲート酸化膜１２５、ゲート電極１２３を備える。
　また、ｐ型バルク基板１０１には、おもて面側からハイサイド回路領域１３５を構成する第二半導体領域となるｎ拡散領域１０３が形成されている。このｎ拡散領域１０３には、そのおもて面側にハイサイドゲート駆動回路１３７が形成されている。このハイサイドゲート駆動回路１３７は、基準電位である第二電位となるＶＳ電位が与えられるＶＳ端子にｐ＋拡散領域１１０および第四半導体領域となるｐ拡散領域１１２を介して接続されている。ｎ拡散領域１０３はハイサイドゲート駆動回路１３７の電源端子である第四電位となるＶＢ電位が与えられるＶＢ端子にｎ＋拡散領域１０８を介して接続されている。ＶＢ端子とＶＳ端子間にはＶＳ電位である第二電位を基準とするハイサイドゲート駆動回路１３７の電源電圧である９Ｖ～２４Ｖが第一低電圧源となるブートストラップコンデンサ１３８から印加される。第二半導体領域となるｎ拡散領域１０３と半導体層となるｐ型バルク基板１０１の接合部１０３ａには第二寄生ダイオード１４２が形成されている。
　ハイサイド回路領域１３５の周囲には第一高耐圧接合終端構造１３０が形成されており、ハイサイド回路領域１３５にはローサイド回路領域１３３の電位よりも１２００Ｖ程度高い電圧を印加できる構成となっている。第一高耐圧接合終端構造１３０は薄いｎ型拡散領域であるｎ－拡散領域１０５と、浅いｐ型拡散領域であるｐ－拡散領域１２０、およびｐ型バルク基板１０１によるダブルリサーフ構造により構成されている。
　Ｎｃｈレベルシフタ１３２は第一高耐圧接合終端構造１３０と一体で形成されたＮｃｈの第二電界効果トランジスタＱ２で構成されている。その構成要素は、耐圧構造とドレインドリフト領域を構成する深くて薄い第七半導体領域となるｎ型拡散領域であるｎ－拡散領域１０６、第一高耐圧接合終端構造１３０を構成する浅い第八半導体領域となるｐ型拡散領域のｐ－拡散領域１１９、ドレインを構成する浅くて濃いｎ型拡散領域のｎ＋拡散領域１１６、ソースを構成する浅くて濃いｎ型拡散領域のｎ＋拡散領域１１５、チャネルを構成する比較的浅くて濃いｐ型拡散領域のｐ拡散領域１２２、バックゲートのピックアップを構成する浅くて濃いｐ型拡散領域のｐ＋拡散領域１１４、ゲート酸化膜１２５、ゲート電極１２４である。
　そして、ｐ型バルク基板１０１がそのおもて面側に形成されたｐ＋拡散領域１１４およびアノード電極１７２を介してサージ電流阻止用の第一ダイオード１２８のアノードに接続され、この第一ダイオード１２８のカソードがグランド（ＧＮＤ）端子に接続されている。
　図３は，第一ダイオード１２８の要部断面図である。第一ダイオード１２８はｐ型バルク基板１０１に内蔵され、耐圧が１２００Ｖ程度の横型の高耐圧ダイオードである。耐圧構造は、ｐ型バルク基板１０１、ｐ型バルク基板１０１の表面層に形成されるｎ－拡散領域１４５、ｎ－拡散領域１４５の表面層に形成されるｐ－拡散領域１４６によるダブルリサーフ構造である。第一ダイオード１２８のカソードの構成要素は、ドリフト領域となり、ｐ型バルク基板１０１の表面層に形成され、ｎ拡散領域１４４を取り囲むｎ－拡散領域１４５と動作抵抗を下げるためのｐ型バルク基板１０１の表面層に形成されるｎ拡散領域１４４を備える。また、コンタクトをとるため、ｎ拡散領域１４４の表面層に形成されるｎ＋拡散領域１４８およびカソード電極１５０を備える。また、アノードの構成要素は、ダブルリサーフ構造を構成するｐ－拡散領域１４６、動作抵抗を下げるためのｐ拡散領域１４３を備える。また、コンタクトをとるためのｐ＋拡散領域１５３およびアノード電極１４９を備える。この第一ダイオード１２８の平面形状は、図示しないが、カソードの構成要素の周りをアノードの構成要素が取り囲む形状になっている。前記のアノード電極１４９は図２のアノード電極１７２に層間絶縁膜上に形成した金属配線１２８ａを介して接続し、カソード電極１５０（カソード端子ｊと兼用）はボンディングワイヤ１２８ｂを介してＧＮＤ端子であるカソード電極１７３に接続する。このボンディングワイヤ１２８ｂは前記のｐ＋拡散領域１５３上を横切るがｐ＋拡散領域１５３とボンディングワイヤ１２８ｂの間の距離を十分離すことで、第一ダイオード１２８の耐圧を確保できる。
　このようにｐ型バルク基板１０１の表面層に第一ダイオード１２８を形成することで、ダブルリサーフ構造が採用できて容易に高耐圧化を図ることができる。また、前記したようにダイオードを外付けする必要がないため、外付けしたダイオードを有する半導体装置に比べて小型化できて、低コスト化を図ることができる。
　なお、図１では第一ダイオード１２８を２つ形成している。これは、第一ダイオード１２８を並列に接続してオン抵抗を低減することを目的としている。ＶＳ電位が急激に上昇するいわゆるｄＶ／ｄｔサージによる変位電流発生時に第一ダイオード１２８のオン抵抗によりｐ型バルク基板１０１のｐｓｕｂ電位が上昇すると、入力・制御回路１３６およびハイサイドゲート駆動回路１３７において誤動作が発生する恐れがあるためである。勿論、オン抵抗の小さいダイオードを１つ設けてもよい。
　図４は、この発明に係る半導体装置１００を備えた駆動回路の回路図である。尚、図中の符号で、ａはブートストラップコンデンサ１３８の高電位側の端子が接続されるＶＢ端子、ｂはブートストラップコンデンサ１３８の低電位側の端子が接続されるＶＳ端子、ｃはブートストラップダイオード１２９のアノードに接続する接続端子、ｄはＯＮ／ＯＦＦ信号の入力端子、ｅはＶＣＣ端子、ｆはＯＮ／ＯＦＦ信号の出力端子、ｇは電力変換用ブリッジ回路５００の中間電位点に接続するＶＳ端子、ｊはカソード端子、ｉはＧＮＤ端子である。これらの各端子は半導体装置１００の各端子である。微小黒丸は回路の接続点を示し、微小四角は各回路領域への接続を示す。
　ＶＢ端子ａ及びＶＳ端子ｂがハイサイドゲート駆動回路１３７の入力端子に電源ラインを介して接続され、このハイサイドゲート駆動回路１３７の出力端子が出力端子ｆ及びＶＳ端子ｇに接続されている。ブートストラップコンデンサ１３８は、ＶＳ電位である第二電位を基準とし、これより９～２４Ｖ高いＶＢ電位である第四電位となるよう充電される第一低電圧源である。
　また、入力端子ｄが入力・制御回路１３６の入力端子に接続され、ＶＣＣ端子ｅが入力・制御回路１３６の電源端子に接続されているとともに、接続端子ｃに接続されている。入力・制御回路１３６から出力される第一ゲート制御信号が第一レベルダウン回路１３９に入力され、第一レベルダウン回路１３９から出力される第二ゲート制御信号が第一レベルアップ回路１４０に入力される。この第一レベルアップ回路１４０から出力される第三ゲート制御信号がハイサイドゲート駆動回路１３７のセット端子に入力される。
　第一レベルダウン回路１３９は第一レベルシフト抵抗１２６とＰｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１との直列回路で構成されている。第一レベルアップ回路１４０も同様に第二レベルシフト抵抗１２７とＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２との直列回路で構成されている。第一レベルダウン回路１３９は、第一電界効果トランジスタＱ１のゲートに入力・制御回路１３６から出力される第一ゲート制御信号が入力され、第一レベルシフト抵抗１２６及び第一電界効果トランジスタＱ１の中間点から出力される第二ゲート制御信号が第一レベルアップ回路１４０のＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートに入力される。第一レベルシフト抵抗１２６の第一電界効果トランジスタＱ１とは反対側の端子が第一レベルアップ回路１４０の第二電界効果トランジスタＱ２のソースに接続されているとともに、第一寄生ダイオード１４１及び第二寄生ダイオード１４２の接続点に接続されている。
　また、第一レベルアップ回路１４０の第二レベルシフト抵抗１２７の第二電界効果トランジスタＱ２とは反対側の端子がＶＢ端子ａに接続され、第二レベルシフト抵抗１２７および第二電界効果トランジスタＱ２の接続点から出力される第三ゲート制御信号がハイサイドゲート駆動回路１３７のセット端子に入力される。
　さらに、第一ダイオード１２８のアノード電極１４９は金属配線１２８ａでＰｓｕｂ端子ｈに接続され、Ｐｓｕｂ端子ｈは第一寄生ダイオード１４１及び第二寄生ダイオード１４２の接続点に接続されている。第一ダイオード１２８のカソード電極１５０（＝カソード端子ｊ）はボンディングワイヤ１２８ｂでグランド（ＧＮＤ）端子ｉに接続されている。
　このように、入力・制御回路１３６と第一レベルアップ回路１４０の間に、第一レベルダウン回路１３９が設けられている。この第一レベルダウン回路１３９を設けることで、ＶＳ端子を介してｐ型バルク基板１０１に負電圧サージが印加された場合でも、負電圧サージが印加されない通常動作時の場合でも、正常な信号を入力・制御回路１３６からＰｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１を介してＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートに伝達することができる。
　尚、図示しないが、第一レベルダウン回路１３９の第一レベルシフト抵抗１２６をＰｓｕｂ側をアノードとするダイオードに置き換えることもできる。また、第一レベルアップ回路１４０と第一レベルダウン回路１３９とで第一レベルシフト回路が構成されている。
　また、ｐ型バルク基板１０１の端子であるＰｓｕｂ端子ｈとＧＮＤ端子ｉの間に、ＧＮＤ側をカソードとした第一ダイオード１２８が設けられている。この第一ダイオード１２８を設けることで、ＶＳ端子ｇに負電圧サージが印加された場合に、ｐ型バルク基板１０１とＧＮＤとの間のインピーダンスは、寄生ダイオード１４２のインピーダンスの１０倍以上高くなる。これにより、ＧＮＤ端子ｉから第二寄生ダイオード１４２を通るサージ電流経路を通じてｎ拡散領域１０３に流れる負サージ電流を阻止することができる。負サージ電流が阻止されることで、ハイサイドゲート駆動回路１３７の誤動作が防止される。
　次に、ゲート制御信号の流れを図２および図４を用いて説明する。マイコン等からのＧＮＤ電位基準のゲート制御信号はＧＮＤ電位を基準に動作する入力・制御回路１３６に入力される。入力・制御回路１３６より出力されたＧＮＤ電位基準のゲート制御信号は、第一レベルダウン回路１３９のＰｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１のゲートに入力され、ｐ型バルク基板１０１の浮遊電位であるＰｓｕｂ電位を基準としたゲート制御信号に変換される。Ｐｓｕｂ電位を基準電位としたゲート制御信号は、第一レベルアップ回路１４０のＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートに入力され、ＶＳ電位である第二電位を基準としたゲート制御信号に変換される。第二電位を基準としたゲート制御信号は、ハイサイドゲート駆動回路１３７に伝達される。ハイサイドゲート駆動回路１３７は外部のハイサイド側パワーデバイス（ＩＧＢＴ）５０１を駆動するゲート制御信号を出力する。
　図１に示す２つのＰｃｈレベルシフタ１３１は、それぞれゲート制御信号をオンにするセット用とオフにするリセット用であり、ゲート制御信号のレベルが変化するときにのみ動作する。
　これにより１つしか用いない場合よりもレベルシフタの消費電力を小さくできる。２つのＮｃｈレベルシフタ１３２の動作も同様である。なお、図４ではＰｃｈレベルシフタ１３１、Ｐｃｈレベルシフタ１３２はセット用のみ図示してある。
　つぎに、基板抵抗や主要拡散領域の濃度Ｎ、拡散深さＸｊについて説明する。ｐ型バルク基板１０１は比抵抗３００Ωｃｍ～５００Ωｃｍである。第一半導体領域であるｎ拡散領域１０２、第二半導体領域であるｎ拡散領域１０３、ｎ拡散領域１４４はＮａ＝４×１０１６／ｃｍ３、Ｘｊ＝１２μｍである。第五半導体領域であるｎ－拡散領域１０４、ｎ－拡散領域１０５、第七半導体領域であるｎ－拡散領域１０６、ｎ－拡散領域１４５はＮａ＝７×１０１５／ｃｍ３、Ｘｊ＝１０μｍである。ｐ－拡散領域１１７、第六半導体領域であるｐ－拡散領域１１８、第八半導体領域であるｐ－拡散領域１１９、ｐ－拡散領域１２０、ｐ－拡散領域１４６はＮａ＝６×１０１５／ｃｍ３、Ｘｊ＝２μｍである。ｐ－拡散領域１４７はＮａ＝４×１０１５／ｃｍ３、Ｘｊ＝１０μｍである。高耐圧接合終端構造の幅は約２００μｍである。
　つぎに、負電圧サージが発生した時の挙動を図２、図４を用いて説明する。負電圧サージによりＶＳ電位である第二電位、ＶＢ電位である第四電位がＧＮＤ電位である第一電位よりも例えば２００Ｖ低下すると、従来のＨＶＩＣ２００と同様に第二寄生ダイオード１４２が順バイアスとなってオン状態となる。一方、第一ダイオード１２８は負電圧サージ発生時には逆バイアスによりオフ状態になっている。ＧＮＤ端子ｉと第二寄生ダイオード１４２の間には、オフ状態の第一ダイオード１２８を通る経路しかないため、負電圧サージ発生時でも第二寄生ダイオード１４２には電流が流れない。そのため第二寄生ダイオード１４２を構成するｐ型バルク基板１０１とＶＢ端子ａの間には第二寄生ダイオード１４２の順方向電圧０．６Ｖ以上の電位差が生じない。負電圧サージ発生時にはＰｓｕｂ電位である第三電位はＶＳ電位である第二電位、ＶＢ電位である第四電位に対して一定の電位差を持って追従し、第一電位よりも低下する。前述の通りローサイド回路領域１３３は耐圧が１２００Ｖ程度の第二高耐圧接合終端構造１３０ａにより囲まれているため、第三電位が第一電位よりも１２００Ｖ程度低下しても、ローサイド回路領域１３３とｐ型バルク基板１０１の間の耐圧は保たれ、入力・制御回路１３６は第一電位を基準にして正常に動作することができる。また、耐圧が１２００Ｖ程度のＰｃｈレベルシフタ１３１により、第三電位が第一電位より１２００Ｖ程度低下した状態でも、ゲート制御信号はＮｃｈレベルシフタ１３２に正常に伝達される。
　上記の動作により、第１実施の形態の半導体装置１００は、負電圧サージが１２００Ｖ程度まで、ハイサイドゲート駆動回路１３７は誤動作せずに正常動作することができる。
　この第１の実施形態によれば、負電圧サージ発生時でも第三電位と第四電位の間に第二寄生ダイオード１４２の順方向電圧０．６Ｖ以上の電位差が生じることを防止できるため、第二寄生ダイオード１４２を通るサージ電流経路からハイサイドゲート駆動回路１３７に流れ込むサージ電流を抑制できる。この効果により、負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる。
　また、この半導体装置１００において、第三電位は付加した第一ダイオード１２８を通して第一電位から第一ダイオード１２８の順方向電圧＋０．６Ｖの間で固定されるために、常時、正常動作させることができる。
　また、この半導体装置１００では、特許文献２，３のような負電圧電源は必要ないため、低コスト化を図ることができる。さらに、誘電体分離型や接合分離型のプロセスを用いず、自己分離型のプロセスを用いているため低コスト化が期待できる。
　尚、第一レベルダウン回路１３９および第一レベルアップ回路１４０としては、Ｐｃｈレベルシフタ１３１，Ｎｃｈレベルシフタ１３２のドレイン（ｐ＋拡散領域１１３，ｎ＋拡散領域１１６）と第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７の間にカレントミラー回路を接続して第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７に電流を流す方法や、ドレインにｐｎｐトランジスタまたはｎｐｎトランジスタのベースを接続し、トランジスタを介して第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７に電流を流す方法などもある。
　次に、半導体装置１００を接合分離型に構成した場合の変形例を図５について説明する。
　図５は、図１のＸ－Ｘ線で切断した要部断面図である。
　図５は、接合分離型の例である。図２の自己分離型の例と異なり、ｐ型バルク基板１０１の上にエピタキシャル成長により形成されたｎ－エピタキシャル成長層１０４ａ，１０５ａ，１０６ａを備える。また、ローサイド回路領域１３３下方のｎ－エピタキシャル成長層層１０４ａとｐ型バルク基板１０１との間に埋込領域１０２ｂが配置されている。また、ハイサイド回路領域１３５の下方の１０５ａとｐ型バルク基板１０１との間に埋込領域１０３ｂが配置されている。
　エピタキシャル成長層層１０４ａとエピタキシャル成長層１０５ａおよびエピタキシャル成長層層１０６ａとは拡散領域であるｐ拡散分離領域１０１ａにより分離されている。ｐ拡散分離領域１０１ａの表面層にｐ＋拡散領域１１４が形成されている。その他の構成については、図２と同様である。
　図６は、第一ダイオード１２８の要部断面図である。
　図６は、接合分離型の例であり、図５と同一半導体基板に集積される第一ダイオード１２８について示している。図３の自己分離型の例と異なり、ｐ型バルク基板１０１の上にエピタキシャル成長により形成されたｎ－エピタキシャル成長層層１４５ａを備える。その他の構成については、図３と同様である。
　このような、接合分離型の場合であっても前述した第１の実施形態と同様の効果を奏する。
〔第２の実施形態〕
　次に、本発明の一例である第２の実施形態について図７及び図８を伴って説明する。
　図７は、この発明に係る半導体装置１００ａ及び半導体装置１００ｃの要部平面図である。図８は、この発明に係る半導体装置１００ａ及び半導体装置１００ｃを備えた駆動回路の回路図である。
　半導体装置１００ａは、図１～図４に示した半導体装置１００において第一ダイオード１２８を省略した点以外は半導体装置１００と同様である。ｐ型バルク基板１０１に第一ダイオード１２８を備えない代わりに外付けの第三ダイオード１２８ｃを半導体装置１００ａに外付けし半導体装置１００ｃとしている。
　第三ダイオード１２８ｃは、アノードをＰｓｕｂ端子ｈと接続し、カソードをＧＮＤ端子ｉと接続する。また、第三ダイオード１２８ｃのカソードは直接基準電位（グランド（ＧＮＤ）電位）と接続することもできる。
　第三ダイオード１２８ｃとしては、高耐圧ダイオードを用いることができ、半導体基板の２つの主面間で電流を流す高耐圧ダイオードチップを用いることが望ましい。この高耐圧ダイオードチップを用いた場合、図７に示すように、第三ダイオード１２８ｃを配線パターン１７１上に、配線パターン１７１と第三ダイオード１２８ｃの裏面側のカソード電極（図示せず）とが接合するように配置する。
　そして、図２で示すｐ＋拡散領域１１４と接続される電極をアノード電極１７２ａとし、このアノード電極１７２ａと高耐圧ダイオードチップのアノード電極１２８ｆとをボンディングワイヤ１２８ｄで接続する。また、図２で示すｐ＋拡散領域１０９と接続されるＧＮＤ端子をカソード電極１７３とし、このカソード電極１７３と配線パターン１７１とをボンディングワイヤ１２８ｅで接続する。高耐圧ダイオードチップのカソード電極は、半導体装置１００ａのＧＮＤパッド電極に接続せず、別途グランド（ＧＮＤ）と接続することもできる。
　この第２の実施形態においても第１の実施形態と同様の効果が得られる。
〔第３の実施形態〕
　次に、本発明の一例である第３の実施形態について図９を伴って説明する。
　図９は、この発明に係る半導体装置３００の要部平面図である。第１の実施形態で示した半導体装置１００と同様に、ハイサイドゲート駆動回路１３７、２つのＮｃｈレベルシフタ１３２（セット信号用、リセット信号用）を含む第一レベルアップ回路１４０、入力・制御回路１３６、第一高耐圧接合終端構造１３０、第一ダイオード１２８を備えている。第１の実施形態における半導体装置１００と異なるのは、第一ダイオード１２８とは別に、第一ダイオード１２８と同様の構造の第二ダイオード１２８ｊを備えている点である。
　第二ダイオード１２８ｊのアノード電極１４９ｂは金属配線１２８ｈでアノード電極１７２に接続し、第二ダイオード１２８ｊのカソード電極１５０ｂはボンディングワイヤ１２８ｉでＶＳ端子ｇ（カソード電極）に接続されている。
　図１０は、第３の実施形態に係る半導体装置３００を備えた駆動回路の回路図である。尚、図中の符号で、ｋはカソード端子（カソード電極１５０ｂ）である。
　第１の実施形態で示した半導体装置１００は、負電圧サージ発生時のサージ電流を抑え、ハイサイドゲート駆動回路１３７の誤作動を防止することはできるが、ＶＢ電位である第四電位がＰｓｕｂ電位である第三電位より低い期間は第一レベルアップ回路１４０が正常に動作しないため、ゲート制御信号をハイサイドゲート駆動回路１３７に伝達することができない。
　しかしながら、第３の実施形態による半導体装置３００は、第二ダイオード１２８ｊによりＶＢ電位である第四電位がＰｓｕｂ電位である第三電位より低下することを防止できるため、負電圧サージ発生時でも第一レベルアップ回路１４０が正常に動作し、ゲート制御信号をハイサイドゲート駆動回路１３７に伝達することができる。従って半導体装置３００は、ハイサイドゲート駆動回路１３７の誤作動を防止することができるだけでなく、負電圧サージ発生時においても、マイコン等からのゲート制御信号をＩＧＢＴ等のパワーデバイスに正常に伝達することができる。
　なお、図９では、第二ダイオード１２８ｊを２つ形成している。これは、２つの第二ダイオード１２８ｊを並列接続することにより、第二ダイオード１２８ｊのオン抵抗を低減するためである。勿論、オン抵抗の小さいダイオードを１つ設けてもよい。
〔第４の実施形態〕
　次に、この発明の第４の実施形態について図１１～図１４を伴って説明する。
　この第４の実施形態では、前述した第１の実施形態における第一ダイオード１２８の形成位置を変更したことを除いては第１の実施形態と同様の構成を有する。
　この第４の実施形態では、第一ダイオード１２８が、ローサイド回路領域１３３を取り囲む第二高耐圧接合終端構造１３０ａと一体に形成されている。
　すなわち、第一ダイオード１２８は、第二高耐圧接合終端構造１３０ａの第一レベルダウン回路１３９とはローサイド回路領域１３３を挟んで反対側のｐ－拡散領域１１７に形成されている。
　図１３は、第一ダイオード１２８の要部平面図である。第一ダイオード１２８は耐圧が１２００Ｖ程度の横型の高耐圧ダイオードで、第二高耐圧接合終端構造１３０ａと一体化されている。耐圧構造は、ｐ型バルク基板１０１、ｐ型バルク基板１０１の表面層に形成される第五半導体領域となるｎ－拡散領域１０４、ｎ－拡散領域１０４の表面層に形成されるｐ－拡散領域１１７によるダブルリサーフ構造である。
　第一ダイオード１２８のカソードの構成要素は、ドリフト領域となり、ｐ型バルク基板１０１の表面層に形成されるｎ－拡散領域１０４を備える。また、コンタクトをとるため、ｎ－拡散領域１０４の表面層に形成されるｎ＋拡散領域１４８およびカソード電極１５０を備える。また、アノードの構成要素は、ダブルリサーフ構造を構成するｐ－拡散領域１１７を備える。また、コンタクトをとるためのｐ＋拡散領域１５３およびアノード電極１４９を備える。
　第一ダイオード１２８のカソードを構成するｎ－拡散領域１０４は、ｐ－拡散領域１８０により、第二高耐圧接合終端構造１３０ａを構成するｎ－拡散領域１０４と電気的に分離されている。この分離により、第一ダイオード１２８と第二高耐圧接合終端構造１３０ａの間の電流リークが防止されている。
　アノード電極１４９は図１２のアノード電極１７２に層間絶縁膜上に形成した金属配線１２８ｍを介して接続し、同様にカソード電極１５０はカソード電極１７３に接続する。
　第一ダイオード１２８は第二高耐圧接合終端構造１３０ａと一体で形成されているため、第一ダイオード１２８を第二高耐圧接合終端構造１３０ａから独立して形成する場合よりも小型化できて、低コスト化を図ることができる。
　図１４は、第４の実施形態に係る半導体装置１００を備えた駆動回路の回路図である。この図１４は、前述した第１の実施形態における図４において、第一ダイオード１２８のアノード電極が金属配線１２８ｍを介してアノード電極１７２に接続されている。また、カソード電極が直接グランド（ＧＮＤ）端子ｉに接続されたカソード電極１７３に接続されていることを除いては同一の構成を有する。なお、図１４において、微小黒丸は回路の接続点もしくは電極を示し、微小四角は各回路領域への接続を示す。
　ゲート制御信号の流れを図１２および図１４を用いて説明する。マイコン等からのＧＮＤ電位基準のゲート制御信号はＧＮＤ電位である第一電位を基準に動作する入力・制御回路１３６に入力される。
　入力・制御回路１３６より出力された第一電位基準のゲート制御信号は、第一レベルダウン回路１３９のＰｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１のゲートに入力され、ｐ型バルク基板１０１の浮遊電位である第三電位を基準としたゲート制御信号に変換される。
　第三電位を基準電位としたゲート制御信号は、第一レベルアップ回路１４０のＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートに入力され、ＶＳ電位である第二電位を基準としたゲート制御信号に変換される。
　第二電位を基準としたゲート制御信号は、ハイサイドゲート駆動回路１３７に伝達される。ハイサイドゲート駆動回路１３７は外部のハイサイド側パワーデバイス（ＩＧＢＴ）５０１を駆動するゲート制御信号を出力する。
　２つのＰｃｈレベルシフタ１３１は、それぞれゲート制御信号をオンにするセット用とオフにするリセット用であり、ゲート制御信号のレベルが変化するときにのみ動作する。これにより１つしか用いない場合よりもレベルシフタの消費電力を小さくできる。２つのＮｃｈレベルシフタ１３２の動作も同様である。なお図１４ではＰｃｎレベルシフタ１３１、Ｎｃｈレベルシフタ１３２はセット用のみ図示してある。
　次に、基板抵抗や主要拡散領域の濃度Ｎ、拡散深さＸｊについて説明する。ｐ型バルク基板１０１は比抵抗３００Ωｃｍ～５００Ωｃｍである。第一半導体領域となるｎ拡散領域１０２、第二半導体領域となるｎ拡散領域１０３、ｎ拡散領域１４４はＮａ＝４×１０１６／ｃｍ３、Ｘｊ＝１２μｍである。第五半導体領域となるｎ－拡散領域１０４、ｎ－拡散領域１０５、第七半導体領域となるｎ－拡散領域１０６、ｎ－拡散領域１４５はＮａ＝７×１０１５／ｃｍ３、Ｘｊ＝１０μｍである。ｐ－拡散領域１１７、第六半導体領域となるｐ－拡散領域１１８、第八半導体領域となるｐ－拡散領域１１９、ｐ－拡散領域１２０、ｐ－拡散領域１４６はＮａ＝６×１０１５／ｃｍ３、Ｘｊ＝２μｍである。ｐ－拡散領域１４７はＮａ＝４×１０１５／ｃｍ３、Ｘｊ＝１０μｍである。第二高耐圧接合終端構造１３０ａの幅は約２００μｍである。ｐ－拡散領域１８０の幅は１μｍ～７μｍ、濃度はＮａ＝４×１０１５／ｃｍ３で、ＶＢ－Ｐｓｕｂ間に電圧が印加された際に、ｐ－拡散領域１８０が完全空乏化するように設計されている。
　次に、負電圧サージが発生した時の挙動を図２、図４を用いて説明する。負電圧サージによりＶＳ電位である第二電位、ＶＢ電位である第四電位がＧＮＤ電位である第一電位よりも例えば２００Ｖ低下すると、従来のＨＶＩＣ２００と同様に第二寄生ダイオード１４２が順バイアス状態となる。
　一方、第一ダイオード１２８は負電圧サージ発生時には逆バイアスによりオフ状態になっている。グランド（ＧＮＤ）端子ｉと第二寄生ダイオード１４２の間には、オフ状態の第一ダイオード１２８を通るサージ電流経路しかないため、負電圧サージ発生時でも第二寄生ダイオード１４２には電流が流れない。そのため第二寄生ダイオード１４２を構成するｐ型バルク基板１０１とＶＢ端子ａの間には第二寄生ダイオード１４２の順方向電圧０．６Ｖ以上の電位差が生じない。
　負電圧サージ発生時にはＰｓｕｂ電位はＶＳ電位、ＶＢ電位に対して一定の電位差を持って追従し、ＧＮＤ電位よりも低下する。前述の通りローサイド回路領域１３３は耐圧が１２００Ｖ程度の第二高耐圧接合終端構造１３０ａにより囲まれている。このため、Ｐｓｕｂ電位である第三電位がＧＮＤ電位である第一電位よりも１２００Ｖ程度低下しても、ローサイド回路領域１３３とｐ型バルク基板１０１の間の耐圧は保たれ、入力・制御回路１３６はＧＮＤ電位を基準にして正常に動作することができる。
　また、耐圧が１２００Ｖ程度のＰｃｈレベルシフタ１３１を構成する第一電界効果トランジスタＱ１により、第三電位が第一電位より１２００Ｖ程度低下した状態でも、ゲート制御信号はＮｃｈレベルシフタを構成する第二電界効果トランジスタＱ２に正常に伝達される。
　上記の動作により、第４実施例の半導体装置１００は、負電圧サージが１２００Ｖ程度まで、ハイサイドゲート駆動回路１３７は誤動作せずに正常動作することができる。
　この発明によれば、負電圧サージ発生時でも第三電位と第四電位の間に０．６Ｖ以上の電位差が生じることを防止できるため、第二寄生ダイオード１４２を通るサージ電流経路からハイサイドゲート駆動回路１３７に流れ込むサージ電流を抑制できる。この効果により、負電圧サージによるハイサイドゲート駆動回路１３７の誤動作を防止できる。
　また、この半導体装置１００において、第三電位は付加した第一ダイオード１２８を通して第一電位から＋０．６Ｖの間で固定されるために、常時、正常動作させることができる。
　また、この半導体装置１００では、特許文献２，３のような負電圧電源は必要ないため、低コスト化を図ることができる。さらに、誘電体分離型や接合分離型のプロセスを用いず、自己分離型のプロセスを用いているため低コスト化が期待できる。
　尚、第一レベルダウン回路１３９および第一レベルアップ回路１４０としては、Ｐｃｈレベルシフタ１３１，Ｎｃｈレベルシフタ１３２のドレイン（ｐ＋拡散領域１１３，ｎ＋拡散領域１１６）と第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７の間にカレントミラー回路を接続して第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７に電流を流す方法や、ドレインにｐｎｐトランジスタまたはｎｐｎトランジスタのベースを接続し、トランジスタを介して第一レベルシフト抵抗１２６と第二レベルシフト抵抗１２７に電流を流す方法などもある。
〔第５の実施形態〕
　次に、本発明の第５の実施形態について図１５～図１８を伴って説明する。
　図１５は、この発明に係る半導体装置１００ａの要部平面図、図１６は半導体装置１００ａの要部断面図、図１７は半導体装置１００ａを備えた駆動回路の回路図である。
　この第５の実施形態では、前述した第３の実施形態と同様に、第一ダイオード１２８とは別に、第一ダイオード１２８と同様の構造の第二ダイオード１２８ｎを備えている。
　この第二ダイオード１２８ｎは、図１５および図１６に示すように、ハイサイド回路領域１３５を取り囲む第一高耐圧接合終端構造１３０と一体に形成されている。
　すなわち、第二ダイオード１２８ｎは、第一高耐圧接合終端構造１３０における第一レベルアップ回路１４０とはハイサイド回路領域１３５を挟んで反対側に形成されている。この第二ダイオード１２８ｎの要部は、図１６に示すように、前述した第４の実施形態の図１３の構成を１８０度回転させた構成とされている。
　つまり、第二ダイオード１２８ｎは耐圧が１２００Ｖ程度の横型の高耐圧ダイオードで、第一高耐圧接合終端構造１３０と一体化されている。耐圧構造は、ｐ型バルク基板１０１、ｐ型バルク基板１０１の表面層に形成されるｎ－拡散領域１０５、ｎ－拡散領域１０５の表面層に形成されるｐ－拡散領域１２０によるダブルリサーフ構造である。
　第二ダイオード１２８ｎのカソードの構成要素は、ドリフト領域となり、ｐ型バルク基板１０１の表面層に形成されるｎ－拡散領域１０５を備えている。また、コンタクトをとるため、ｎ－拡散領域１０５の表面層に形成されるｎ＋拡散領域１４８ｎおよびカソード電極１５０ｎを備える。また、アノードの構成要素は、ダブルリサーフ構造を構成するｐ－拡散領域１２０を備える。また、コンタクトをとるためのｐ＋拡散領域１５３ｎおよびアノード電極１４９ｎを備える。
　第二ダイオード１２８ｎのカソードを構成するｎ－拡散領域１０５は、ｐ－拡散領域１８０ｎにより、第一高耐圧接合終端構造１３０を構成するｎ－拡散領域１０５と電気的に分離されている。この分離により、第二ダイオード１２８ｎと第一高耐圧接合終端構造１３０の間の電流リークが防止されている。
　アノード電極１４９ｎはアノード電極１７２に接続し、第二ダイオード１２８ｎのカソード電極１５０ｎはＶＳ端子１８１に接続されている。
　前述した第４の実施形態で示した半導体装置１００は、負電圧サージ発生時のサージ電流を抑え、ハイサイドゲート駆動回路１３７の誤作動を防止することはできるが、ＶＢ電位がＰｓｕｂ電位より低い期間は第一レベルアップ回路１４０が正常に動作しないため、ゲート制御信号をハイサイドゲート駆動回路１３７に伝達することができない。
　しかしながら、第５の実施形態における半導体装置１００ａは、第二ダイオード１２８ｎによりＶＢ電位である第四電位がＰｓｕｂ電位である第三電位より低下することを防止できる。このため、負電圧サージ発生時でも第一レベルアップ回路１４０が正常に動作し 、ゲート制御信号をハイサイドゲート駆動回路１３７に伝達することができる。従って半導体装置１００ａは、ハイサイドゲート駆動回路１３７の誤作動を防止することができるだけでなく、負電圧サージ発生時においても、マイコン等からのゲート制御信号をＩＧＢＴ等のハイサイド側パワーデバイス５０１に正常に伝達することができる。
〔第６の実施形態〕
　次に、本発明に係る第６の実施形態について図１９を伴って説明する。
　この第６の実施形態では、前述した第１の実施形態における第一レベルダウン回路１３９を省略するようにしたものである。
　すなわち、第６の実施形態では、図１９に示すように、第１の実施形態における図４の構成において、第一レベルダウン回路１３９が省略され、これに代えてゲート抵抗２０１が適用されている。ゲート抵抗２０１は一端が入力・制御回路１３６のゲート制御信号出力端子２０４に接続され、他端が第一レベルアップ回路１４０のＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートに接続されている。
　また、第二電界効果トランジスタＱ２のゲートおよびソース間にゲート保護ダイオード２０２が接続されている。さらに、入力・制御回路１３６のゲート制御信号出力端子２０４とゲート抵抗２０１との接続点に、アノードがグランド（ＧＮＤ）端子ｉに接続された保護ダイオード２０３のカソードが接続されている。
　この第６の実施形態の動作を説明する。負電圧サージが発生していない時、入力信号に応じてゲート制御信号出力端子２０４から出力されたゲート駆動信号は、ゲート抵抗２０１及び第一レベルアップ回路１４０を介してハイサイドゲート駆動回路１３７に伝達され、ハイサイド側パワーデバイス５０１のゲートが駆動される。
　ＶＳ端子に負電圧サージが発生した時、ｐ＋拡散領域１１４の電位はＶＳ端子の電位に一定の電圧差を持って追従する。これはｐ＋拡散領域１１４が、第二寄生ダイオード１４２、ブートストラップコンデンサ１３８を介してＶＳ端子と接続されているためである。
　この時、Ｐ＋拡散領域１１４とＧＮＤ間に接続された第一ダイオード１２８は逆バイアス状態となるため、第二寄生ダイオード１４２には回路誤動作の原因となるサージ電流が流れず、負電圧サージによる回路誤動作が防止される。
　また、Ｐ＋拡散領域１１４に接続された高耐圧のＮｃレベルシフタ１３２には負電圧サージにより大きな負電圧が印加されるが、ゲート保護ダイオード２０２によりゲートおよびソース間に高電圧がかかることが防止される。
　また、保護ダイオード２０３によりゲート制御信号出力端子２０４に大きな負電圧が印加されることが防止される。ゲート制御信号出力端子２０４と、高耐圧のＮｃｈレベルシフタ１３２を構成する第二電界効果トランジスタＱ２のゲートの間には負電圧サージにより大きな電位差が生じるが、ゲート抵抗２０１により大電流が流れることが防止される。
〔第７の実施形態〕
　次に、本発明の第７の実施形態について図２０を伴って説明する。
　この第７の実施形態は、ハイサイド回路領域１３５にゲート駆動回路を搭載せず、異常検出回路１３７ｂのみを搭載した場合に適用した一例を示している。
　すなわち、第７の実施形態では、図２０に示すように、ハイサイド回路領域１３５にゲート駆動回路を搭載せず。ハイサイド回路領域１３５には、例えばハイサイド側パワーデバイス５０１の過電流を検出するための異常検出回路１３７ｂが形成されている。この異常検出回路１３７ｂには、ハイサイド側パワーデバイス５０１に流れる電流を検出するシャント抵抗５０３の端子電圧が電流検出値として電流検出端子ｋおよびＶＳ端子ｇを介して入力されている。シャント抵抗５０３は、ハイサイド側パワーデバイス５０１とＶＳ端子ｇとの接続点との間に配置されている。
　異常検出回路１３７ｂは、電流検出端子ｋおよびＶＳ端子ｇから入力されるシャント抵抗５０３の端子電圧でなる電流検出値がハイサイド側パワーデバイス５０１の許容電流値以内であるときには正常と判断し、電流検出値がハイサイド側パワーデバイス５０１の許容電流値を超えている場合に過電流異常と判断し、異常信号出力端子１３７ｂ１から第一異常検出信号を出力する。
　そして、異常検出回路１３７ｂは、第二レベルダウン回路１３９ｂと第二レベルアップ回路１４０ｂを介して、ローサイド回路領域１３３となる出力・制御回路１３６ｂに接続されている。
　第二レベルダウン回路１３９ｂは、ＶＢ端子ａと異常検出回路１３７ｂのＶＢ入力端子との間に接続されたＰｃｈレベルシフタ１３１ｂと第一レベルシフト抵抗１２６ｂとの直列回路で構成されている。Ｐｃｈレベルシフタ１３１ｂは第二高耐圧接合終端構造１３０ｂと一体で形成された第一電界効果トランジスタＱ１ｂで構成されている。第一電界効果トランジスタＱ１ｂのゲートには異常検出回路１３７ｂの異常信号出力端子１３７ｂ１から出力される第一異常検出信号が入力されている。第一レベルシフト抵抗１２６ｂの第一電界効果トランジスタＱ１ｂとは反対側の接続端は第１の実施形態と同様の第一寄生ダイオード１４１、第二寄生ダイオード１４２および第一ダイオード１２８の接続点に接続されている。そして、第一電界効果トランジスタＱ１ｂのドレインと第一レベルシフト抵抗１２６ｂとの接続点からレベルダウンされた第二異常検出信号が出力される。
　第二レベルアップ回路１４０ｂは、Ｎｃｈレベルシフタ１３２ｂと第二レベルシフト抵抗１２７ｂとの直列回路で構成されている。Ｎｃｈレベルシフタ１３２ｂは、第一高耐圧接合終端構造１３０に一体で形成されたＮｃｈの第二電界効果トランジスタＱ２で構成されている。
　この第二電界効果トランジスタＱ２ｂのソースが第二レベルダウン回路１３９ｂと第一寄生ダイオード１４１及び第二寄生ダイオードの接続点との間に接続されている。第二レベルシフト抵抗１２７ｂの第二電界効果トランジスタＱ２ｂとは反対側の接続端がＶＣＣ端子ｅに接続されているとともに、接続端子ｃに接続されている。
　第二電界効果トランジスタＱ２ｂのゲートに第二レベルダウン回路１３９ｂから出力される第二異常検出信号が入力され、この第二電界効果トランジスタＱ２ｂと第二レベルシフト抵抗１２７ｂとの接続点からレベルアップされた第三異常検出信号が出力される。
　この第三異常検出信号は、出力・制御回路１３６ｂに入力され、この出力・制御回路１３６ｂから異常検出信号が信号出力端子ｄ１を介して外部の制御装置に出力される。
　次に、上記第７の実施形態の動作を説明する。異常検出回路１３７ｂはシャント抵抗５０３の両端電圧を常時モニタしており、ハイサイド側パワーデバイス５０１に過電流が流れると、シャント抵抗５０３の両端電圧上昇によりこれを検出する。すると、第二レベルダウン回路１３９ｂ、第二レベルアップ回路１４０ｂを介して出力・制御回路１３６ｂに異常検出信号が伝達され、出力・制御回路１３６ｂから異常検出信号が出力される。
　ＶＳ端子に負電圧サージが発生した時には、第１の実施形態と同様に第一ダイオード１２８によりグランド（ＧＮＤ）端子ｉから負サージ電流が異常検出回路１３７ｂに流れることが防止され、異常検出回路１３７ｂの誤動作が防止される。なお、本実施形態では、過電流の検出について説明したが、これに限るものではなく、ブートストラップコンデンサ１３８の電圧低下や上アーム側のパワーデバイス５０１の過熱など他の異常検出を行う異常検出回路にも適用できる。
〔第８の実施形態〕
　次に、本発明の一例を示す第８の実施形態について図２１を伴って説明する。
　この第８の実施形態では、第７の実施形態における第二レベルアップ回路を省略するようにしたものである。
　すなわち、第８の実施形態では、図２１に示すように、第二レベルダウン回路１３９ｂから出力されるレベルダウンされた第二異常検出信号が高耐圧抵抗３０１を介して出力・制御回路１３６ｂに第三異常検出信号として入力されている。
　第二レベルダウン回路１３９ｂを構成する高耐圧のＰｃｈレベルシフタ１３１ｂを構成するＰｃｈの第一電界効果トランジスタＱ１ｂのゲートは異常検出回路１３７ｂの異常信号出力端子１３７ｂ１と接続されている。高耐圧の第一電界効果トランジスタＱ１ｂのゲート・ソース間には、耐圧が約２５Ｖのゲート保護ダイオード３０２が接続されている。異常信号入力端子２０４ｂとＧＮＤ端子ｉとの間には、耐圧約２５Ｖの保護ダイオード３０３が接続されている。
　次に、第８の実施形態の動作を説明する。負電圧サージが発生していない時には、異常検出回路１３７ｂの異常検出に応じて異常信号出力端子１３７ｂ１から出力された第一異常検出信号は、第二レベルダウン回路１３９ｂでレベルダウンされ、レベルダウンされた第二異常検出信号が高耐圧抵抗３０１を介して出力・制御回路１３６ｂに伝達され、出力・制御回路１３６ｂから異常検出信号が出力される。
　これに対して、ＶＳ端子に負電圧サージが発生した時には、ｐ型バルク基板１０１がそのおもて面側に形成されたｐ＋拡散領域１１４の電位はＶＳ端子の電位に一定の電圧差を持って追従する。これはＰ＋拡散領域１１４が、第二寄生ダイオード１４２、ブートストラップコンデンサ１３８を介してＶＳ端子と接続されているためである。この時、Ｐ＋拡散領域１１４とＧＮＤ端子ｉ間に接続された第一ダイオード１２８は逆バイアス状態となるため、第二寄生ダイオード１４２には回路誤動作の原因となるサージ電流が流れず、ハイサイド回路領域１３５に形成された異常検出回路１３７ｂの負電圧サージによる回路誤動作が防止される。
　また、Ｐ＋拡散領域１１４に接続された高耐圧のＰｃｈレベルシフタ１３１ｂを構成する第一電界効果トランジスタＱ１ｂには負電圧サージにより大きな負電圧が印加されるが、ゲート保護ダイオード３０２によりゲート・ソース間に高電圧がかかることが防止される。また、保護ダイオード３０３により異常信号入力端子２０４ｂに大きな負電圧が印加されることが防止される。異常信号入力端子２０４ｂと、高耐圧のＮｃｈレベルシフタ１３１ｂを構成する第二電界効果トランジスタＱ２ｂのドレインの間には負電圧サージにより大きな電位差が生じるが、高耐圧抵抗３０１により大電流が流れることが防止される。
〔第９の実施形態〕
　次に、本発明の一例である第９の実施形態について図２２を伴って説明する。
　この第９の実施形態は、前述した第１の実施形態と第７の実施形態とを組み合わせたものである。
　すなわち、第９の実施形態では、図２２に示すように、ハイサイド回路領域１３５を構成する第二半導体領域となるｎ拡散領域１０３に第１の実施形態のハイサイドゲート駆動回路１３７と第８の実施形態の異常検出回路１３７ｂと合わせた構成を有する複合回路１３７ｃが形成されている。また、ローサイド回路領域１３３を構成する第一半導体領域となるｎ拡散領域１０２に入出力・制御回路１３６ｃが形成されている。
　そして、入出力・制御回路１３６ｃのゲート信号出力端子から出力される第一ゲート制御信号が第一レベルダウン回路１３９及び第一レベルアップ回路１４０を介して複合回路１３７ｃのセット端子１３７ｃ１に入力される。
　一方、複合回路１３７ｃの異常信号出力端子１３７ｃ２から出力される第一異常検出信号が第二レベルダウン回路１３９ｂ及び第二レベルアップ回路１４０ｂを介して第三異常検出信号として入出力・制御回路１３６ｃの異常信号入力端子２０４ｂに入力されている。
　さらに、第二レベルダウン回路１３９ｂおよび第一レベルアップ回路１４０と第二レベルアップ回路１４０ｂおよび第一レベルダウン回路１３９と第一寄生ダイオード１４１および第二寄生ダイオード１４２の接続点とグランド（ＧＮＤ）端子ｉとの間に第一ダイオード１２８が接続されている。
　この第９の実施形態でも、ＶＳ端子に負電圧サージが発生した時には、第１の実施形態及び第７の実施形態と同様に第一ダイオード１２８によりサージ電流が複合回路１３７ｃに流れることが防止され、複合回路１３７ｃの誤動作が防止される。
〔第１０の実施形態〕
　次に、本発明の一例である第１０の実施形態について図２３を伴って説明する。
　この第１０の実施形態は、上述した第６の実施形態及び第８の実施形態を組み合わせたものである。
　すなわち、第１０の実施形態では、図２３に示すように、ハイサイド回路領域１３５を構成する第二半導体領域となるｎ拡散領域１０３に第１の実施形態のハイサイドゲート駆動回路１３７と第８の実施形態の異常検出回路１３７ｂと合わせた構成を有する複合回路１３７ｃが形成されている。また、ローサイド回路領域１３３を構成する第一半導体領域となるｎ拡散領域１０２に入出力・制御回路１３６ｃが形成されている。
　そして、入出力・制御回路１３６ｃのゲート制御信号出力端子２０４から出力される第一ゲート制御信号がゲート抵抗２０１および第一レベルアップ回路１４０を介して複合回路１３７ｃのセット端子１３７ｃ１に入力される。
　一方、複合回路１３７ｃの異常信号出力端子１３７ｃ２から出力される第一異常検出信号が第二レベルダウン回路１３９ｂおよび高耐圧抵抗３０１を介して第三異常検出信号として入出力・制御回路１３６ｃの異常信号入力端子２０４ｂに入力されている。
　さらに、第二レベルダウン回路１３９ｂおよび第一レベルアップ回路１４０と第一寄生ダイオード１４１および第二寄生ダイオード１４２との接続点とグランド（ＧＮＤ）端子ｉとの間に第一ダイオード１２８が接続されている。
　また、グランド（ＧＮＤ）端子ｉとゲート抵抗２０１および高耐圧抵抗３０１の入出力・制御回路１３６ｃ側との間に個別に保護ダイオード２０３および３０３が接続されている。
　さらに、第二レベルダウン回路１３９ｂおよび第一レベルアップ回路１４０の第一ダイオード１２８との接続点とゲート抵抗２０１およびＮｃｈレベルシフタ１３２ｂを構成する第二電界効果トランジスタＱ２ｂのゲートとの接続点との間にゲート保護ダイオード２０２が接続されている。また、第二レベルダウン回路１３９ｂのＰｃｈレベルシフタ１３１ｂを構成する第一電界効果トランジスタＱ１ｂのゲートおよびソース間にゲート保護ダイオード３０２が接続されている。さらに、グランド（ＧＮＤ）端子ｉと入出力・制御回路１３６ｃの異常信号入力端子２０４ｂとの間に保護ダイオード３０３が接続されている。
　この第１０の実施形態でもＶＳ端子に負電圧サージが発生した時に、第６の実施形態および第８の実施形態と同様に第一ダイオード１２８によりサージ電流が複合回路１３７ｃに流れることが防止され、複合回路１３７ｃを構成するハイサイドゲート駆動回路および異常検出回路の誤動作が防止される。
〔第１１の実施形態〕
　次に、本発明の一例を示す第１１の実施形態について図２５および図２６を用いて説明する。
　この第１１の実施形態では、第一ダイオードの形成位置を変更したものである。
　すなわち、第１１の実施形態では、図２５および図２６に示すように、第１の実施形態におけるアノード電極１７２への接続されたｐ型バルク基板１０１のおもて面側に形成された第一ダイオード１２８を省略し、これに代えて、ｐ型バルク基板１０１の裏面側に第一ダイオード１２８を形成している。
　この第一ダイオード１２８の形成は、ｐ型バルク基板１０１の裏面側にｎ型層４０１を形成し、ｐ型バルク基板１０１をアノードとし、ｎ型層４０１をカソードとする第一ダイオード１２８を形成している。そして、ｎ型層４０１がグランド（ＧＮＤ）に接続されている。
　この第１１の実施形態でもＶＳ端子に負電圧サージが発生した時に、第１の実施形態と同様に第一ダイオード１２８によりサージ電流がハイサイドゲート駆動回路１３７に流れることが防止され、ハイサイドゲート駆動回路１３７の誤動作が防止される。
　しかも、第一ダイオード１２８が半導体層となるｐ型バルク基板１０１の裏面側に形成されているので、半導体装置１００の厚みが多少増加するが平面から見たｐ型バルク基板１０１の面積を第１の実施形態に比較して縮小することができ、半導体装置１００を小型化することができる。
　なお、第１～第１１の実施形態において、負電圧サージの電圧が１２００Ｖよりも小さい場合、小さい分だけ第二高耐圧接合終端構造１３０ａおよびＰｃｈレベルシフタ１３１の面積を小さくすることができる。また、第二高耐圧接合終端構造１３０ａは、負電圧サージの電圧が低い場合には必ずしも必要としない。第二高耐圧接合終端構造１３０ａを形成しない場合、Ｐｃｈレベルシフタ１３１のドレイン領域はローサイド回路領域内に形成することができる。
　また、第１～第１１の実施の形態において、第一高耐圧接合終端構造の耐圧１３０の耐圧は、１２００Ｖの場合について説明したが、高電圧電源が２００Ｖの場合は、６００Ｖ程度以上であればよく、高電圧電源が１００Ｖの場合は、４００Ｖ程度以上であればよい。
１００，３００…半導体装置
１０１…ｐ型バルク基板
１０１ａ…ｐ拡散分離領域
１０２…ｎ拡散領域（第一半導体領域）
１０３…ｎ拡散領域（第二半導体領域）
１０５１４４…ｎ－拡散領域
１０２ａ，１０３ａ…接合部
１０２ｂ，１０３ｂ…埋込領域
１０４…ｎ－拡散領域（第五半導体領域）
１０６…ｎ－拡散領域（第七半導体領域）
１０６，１４５…ｎ－拡散領域
１０４ａ，１０５ａ，１０６ａ，１４５ａ…ｎ－エピタキシャル成長層
１０７，１０８，１１５，１１６，１４８…ｎ＋拡散領域
１０９，１１０，１１３，１１４，１２１，１５３…ｐ＋拡散領域
１１１，１１２，１２２，１４３…ｐ拡散領域
１１７，１２０，１４６，１４７…ｐ－拡散領域
１１８…ｐ－拡散領域（第六半導体領域）
１１９…ｐ－拡散領域（第八半導体領域）
１２３，１２４…ゲート電極
１２５…ゲート酸化膜
１２６…第一レベルシフト抵抗
１２７…第二レベルシフト抵抗
１２８，１２８ｃ…第一ダイオード
１２８ｊ，１２８ｎ…第二ダイオード
１２８ａ、１２８ｈ…金属配線
１２８ｂ，１２８ｄ，１２８ｅ、１２８ｉ…ボンディングワイヤ
１２９…ブートストラップダイオード
１３０…第一高耐圧接合終端構造
１３０ａ…第二高耐圧接合終端構造
１３１…Ｐｃｈレベルシフタ
１３２…Ｎｃｈレベルシフタ
１３３…ローサイド回路領域
１３４…基板回路領域
１３５…ハイサイド回路領域
１３６…入力・制御回路
１３６ｂ…出力・制御回路
１３６ｃ…入出力・制御回路
１３７…ハイサイドゲート駆動回路
１３７ｂ…異常検出回路
１３７ｃ…複合回路
１３８…ブートストラップコンデンサ
１３９…第一レベルダウン回路
１３９ｂ…第二レベルダウン回路
１４０…第一レベルダウン回路
１４０ｂ…第二レベルアップ回路
１４１…第一寄生ダイオード
１４２…第二寄生ダイオード
１２８ｇ，１４９、１４９ｂ，１４９ｍ…アノード電極
１２８ｆ，１５０、１５０ｂ，１５０ｍ…カソード電極
１７１…配線パターン
１７２，１７２ａ…アノード電極
１７３…カソード電極
１８０…ｐ－拡散領域
２０１…ゲート抵抗
２０２…ゲート保護ダイオード
２０３…保護ダイオード
３０１…高耐圧抵抗
３０２…ゲート保護ダイオード
３０３…保護ダイオード
４０１…ｎ型領域
５００…電力変換用ブリッジ回路
５０１…ハイサイド側パワーデバイス
５０２…ローサイド側パワーデバイス
５０３…シャント抵抗
Ｑ１，Ｑ１ｂ…第一電界効果トランジスタ
Ｑ２，Ｑ２ｂ…第二電界効果トランジスタ

Claims (44)

  1. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された当該半導体層との間で第一寄生ダイオード及び第二寄生ダイオードが個別に形成される第二導電型の第一半導体領域及び第二半導体領域と、
    　前記第一半導体領域に配置される制御回路と、
    　前記第二半導体領域の表面層に配置されるゲート駆動回路と、
    　前記第二寄生ダイオードを通る負サージ電圧によるサージ電流経路にサージ電流に対して逆方向特性に配置された第一ダイオードと、
    　前記制御回路より出力される第一ゲート制御信号を前記ゲート駆動回路に出力するレベルシフト回路と、
    　を備えたことを特徴とする半導体装置。
  2. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
    　前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
    　前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と、
    　前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
    　前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作するゲート駆動回路と、
    　前記第三半導体領域にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
    　前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルシフト回路と、
    　を備えることを特徴とする半導体装置。
  3. 　前記レベルシフト回路は、前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記半導体層の電位である第三電位を基準とする第二ゲート制御信号に変換するレベルダウン回路と、前記第二ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルアップ回路とを備えていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記レベルシフト回路は、前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号がゲート抵抗を介して入力され、当該第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルアップ回路を備えていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 　前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力することを特徴とする請求項３又は４に記載の半導体装置。
  6. 　前記レベルダウン回路は、第一導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第二レベルシフト抵抗の直列回路で構成されていることを特徴とする請求項３に記載の半導体装置。
  7. 　前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力し、
    　前記レベルダウン回路は、第一導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第二レベルシフト抵抗の直列回路で構成されていることを特徴とする請求項３に記載の半導体装置。
  8. 　前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一電界効果トランジスタのゲートに前記ゲート抵抗を介して前記第一ゲート制御信号が入力され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力し、前記第一電界効果トランジスタのソース及びゲート間に保護ダイオードが接続されていることを特徴とする請求項４に記載の半導体装置。
  9. 　前記第二半導体領域の周囲が第一高耐圧接合終端構造により囲まれていることを特徴とする請求項１または２に記載の半導体装置。
  10. 　前記第一半導体領域の周囲が第二高耐圧接合終端構造により囲まれていることを特徴とする請求項９に記載の半導体装置。
  11. 　前記第二高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され、前記第一半導体領域に接し当該第一半導体領域を囲む第二導電型の第五半導体領域と、
    　該第五半導体領域の表面層に形成された第一導電型の第六半導体領域と、
    　を備えることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第五半導体領域を前記第一ダイオードのカソード領域とし、前記第六半導体領域を前記第一ダイオードのアノード領域とすることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記第五半導体領域が、第一導電型領域を介して隣接しそれぞれが前記第六半導体領域と接する複数の領域からなり、該複数の領域の一部が前記カソード領域であることを特徴とする請求項１２に記載の半導体装置。
  14. 　前記第一高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され前記第二半導体領域に接し該第二半導体領域を囲む第二導電型の第七半導体領域と、
    　前記第七半導体領域の表面層に形成された第一導電型の第八半導体領域と、
    　を備えることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第二電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第五半導体領域の表面層に形成された第一導電型の第六半導体領域をドレインドリフト領域とし、
    　前記第一電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第八半導体領域をドレインドリフト領域とすることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記第一ダイオードは、前記半導体層と同一の半導体基板内に配置されることを特徴とする請求項１又は２に記載の半導体装置。
  17. 　前記第一ダイオードは、前記半導体層と該半導体層の裏面側に形成された第二導電型の第九半導体領域とによって構成されていることを特徴とする請求項１又は２に係る半導体装置。
  18. 　前記第一ダイオードのカソードは、外部配線を介して前記第二半導体領域に接続されることを特徴とする請求項１又は２に記載の半導体装置。
  19. 　前記第一ダイオードのアノードは、当該第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極に接続され、
    　前記第一ダイオードのカソードは、当該第一ダイオードのカソードを接続するためのグランド端子または前記第一半導体領域の表面層に配置されたカソード電極に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  20. 　前記第二半導体領域にカソードが接続され、前記半導体層にアノードが接続される第二ダイオードを備えることを特徴とする、請求項１又は２に記載の半導体装置。
  21. 　前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
    　前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルシフト回路と、
    　を備えたことを特徴とする請求項２に記載の半導体装置。
  22. 　前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、前記第二異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルアップ回路とを備えることを特徴とする請求項２１に記載の半導体装置。
  23. 　前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、該第二レベルダウン回路から出力される第二異常検出信号を前記制御回路に供給する電流制限抵抗とを備えることを特徴とする請求項２１に記載の半導体装置。
  24. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された当該半導体層との間で第一寄生ダイオード及び第二寄生ダイオードが個別に形成される第二導電型の第一半導体領域及び第二半導体領域と、
    　前記第一半導体領域に配置される制御回路と、
    　前記第二半導体領域の表面層に配置される異常検出回路と、
    　前記第二寄生ダイオードを通る負サージ電圧によるサージ電流経路にサージ電流に対して逆方向特性に配置された第一ダイオードと、
    　前記異常検出回路より出力される異常検出信号を前記制御回路に出力する第二レベルシフト回路と、
    　を備えたことを特徴とする半導体装置。
  25. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
    　前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
    　前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と、
    　前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
    　前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
    　前記第三半導体領域にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
    　前記異常検出回路より出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準とする第三異常検出信号に変換する第二レベルシフト回路と、
    を備えることを特徴とする半導体装置。
  26. 　前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、前記第二異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルアップ回路とを備えることを特徴とする請求項２４又は２５に記載の半導体装置。
  27. 　前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、該第二レベルダウン回路から出力される第二異常検出信号を前記制御回路に供給する電流制限抵抗とを備えることを特徴とする請求項２４又は２５に記載の半導体装置。
  28. 　前記第二半導体領域の周囲が第一高耐圧接合終端構造により囲まれることを特徴とする請求項２４又は２５に記載の半導体装置。
  29. 　前記第一半導体領域の周囲が第二高耐圧接合終端構造により囲まれることを特徴とする請求項２８に記載の半導体装置。
  30. 　前記第二高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され、前記第一半導体領域に接し該第一半導体領域を囲む第二導電型の第五半導体領域と、
    　前記第五半導体領域の表面層に形成された第一導電型の第六半導体領域と、
    　を備えることを特徴とする請求項２９に記載の半導体装置。
  31. 　前記第五半導体領域を前記第一ダイオードのカソード領域とし、前記第六半導体領域を前記第一ダイオードのアノード領域とすることを特徴とする請求項３０に記載の半導体装置。
  32. 　前記第五半導体領域が、第一導電型領域を介して隣接しそれぞれが前記第六半導体領域と接する複数の領域からなり、該複数の領域の一部が前記カソード領域であることを特徴とする請求項３１に記載の半導体装置。
  33. 　前記第一高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され前記第二半導体領域に接し該第二半導体領域を囲む第二導電型の第七半導体領域と、
    　前記第七半導体領域の表面層に形成された第一導電型の第八半導体領域と、
    　を備えることを特徴とする請求項３０に記載の半導体装置。
  34. 　前記第二レベルダウン回路が、第一導電型の第一電界効果トランジスタと、前記第一電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第一レベルシフト抵抗を備え、
    　前記第二レベルアップ回路が、第二導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記第一半導体領域との間に接続された第二レベルシフト抵抗を備え、
    　前記第一異常検出信号が前記第一電界効果トランジスタのゲート電極に入力され、前記第一電界効果トランジスタのドレイン電極から出力される前記第二異常検出信号が前記第二電界効果トランジスタのゲート電極に入力されることを特徴とする請求項２６に記載の半導体装置。
  35. 　前記第二電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第五半導体領域の表面層に形成された第一導電型の第六半導体領域をドレインドリフト領域とし、
    　前記第一電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第七半導体領域をドレインドリフト領域とすることを特徴とする請求項３４に記載の半導体装置。
  36. 　前記第一ダイオードが、前記半導体層と同一の半導体基板内に配置されることを特徴とする請求項２４又は２５に記載の半導体装置。
  37. 　前記第一ダイオードのカソードは、外部配線を介して前記第三半導体領域に接続されることを特徴とする請求項２４又は２５に記載の半導体装置。
  38. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
    　前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
    　前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と
    　前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
    　前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
    　外付けの第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極と、
    　前記第一ダイオードのカソードを接続するためのグランド端子または前記第三半導体領域の表面層に配置されたカソード電極と、
    　前記異常検出回路より出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準とする第三異常検出信号に変換する第二レベルシフト回路と、
    　を備えることを特徴とする半導体装置。
  39. 　第一導電型の半導体層と、
    　前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
    　前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
    　前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と
    　前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
    　前記第三半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作するゲート駆動回路と、
    　外付けの第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極と、
    　前記第一ダイオードのカソードを接続するためのグランド端子または前記第二半導体領域の表面層に配置されたカソード電極と、
    　前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルシフト回路と、
    　を備えることを特徴とする半導体装置。
  40. 　前記第二半導体領域にカソードが接続され、前記半導体層にアノードが接続される第二ダイオードを備えることを特徴とする、請求項２４、２５、３８、３９のいずれか一つに記載の半導体装置。
  41. 　共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された１個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、ｐ型の半導体層の表面層または前記半導体層の上に配置されたｎ型の第一半導体領域に配置されるゲート駆動回路と、
    　外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたｎ型の第二半導体領域に配置される制御回路と、
    　前記共通電位を入力するための共通電位電極と、
    　前記共通電位電極にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
    　を備えることを特徴とする半導体装置。
  42. 　共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された１個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、ｐ型の半導体層の表面層または前記半導体層の上に配置されたｎ型の第一半導体領域に配置されるゲート駆動回路と、
    　外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたｎ型の第二半導体領域に配置される制御回路と、
    　前記共通電位を入力するための共通電位電極と、
    　外付けの第一ダイオードを接続するための前記半導体層の表面層に形成されたアノード電極と、
    　を備えることを特徴とする半導体装置。
  43. 　共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された１個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、ｐ型の半導体層の表面層または前記半導体層の上に配置されたｎ型の第一半導体領域に配置されるゲート駆動回路と、
    　外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたｎ型の第二半導体領域に配置される制御回路と、
    を備え、
    　前記主端子の他方の電位が前記共通電位よりも低い電位のとき、前記半導体層と前記共通電位との間のインピーダンスが前記第一半導体領域と前記半導体層とで形成される寄生ダイオードのインピーダンスより高いことを特徴とする半導体装置。
  44. 　共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された１個以上のパワーデバイスの異常を検出し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、ｐ型の半導体層の表面層または前記半導体層の上に配置されたｎ型の第一半導体領域に配置される異常検出回路と、
    　前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたｎ型の第二半導体領域に配置される制御回路と、
    を備え、
    　前記主端子の他方の電位が前記共通電位よりも低い電位のとき、前記半導体層と前記共通電位との間のインピーダンスが前記第一半導体領域と前記半導体層とで形成される寄生ダイオードのインピーダンスより高いことを特徴とする半導体装置。
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