JP2896342B2 - 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路 - Google Patents
半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路Info
- Publication number
- JP2896342B2 JP2896342B2 JP8111475A JP11147596A JP2896342B2 JP 2896342 B2 JP2896342 B2 JP 2896342B2 JP 8111475 A JP8111475 A JP 8111475A JP 11147596 A JP11147596 A JP 11147596A JP 2896342 B2 JP2896342 B2 JP 2896342B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ground potential
- output node
- power supply
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 13
- 230000010355 oscillation Effects 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007170 pathology Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0081—Power supply means, e.g. to the switch driver
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Power Conversion In General (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Inverter Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半波ブリッジ構成
における複数のパワートランジスタを駆動し、かつ出力
ノードの過度の負の振動（swing）を許容する方法及び
回路に関する。又、例えば単一のシリコンチップに集積
された回路を組み込んだ集積回路に関する。
における複数のパワートランジスタを駆動し、かつ出力
ノードの過度の負の振動（swing）を許容する方法及び
回路に関する。又、例えば単一のシリコンチップに集積
された回路を組み込んだ集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】例え
ば、電力設備を駆動するパワーＭＯＳＦＥＴのようなパ
ワートランジスタ用の駆動回路において、上記パワート
ランジスタは、しばしば大きな電流を切り替える。回路
におけるダイオードの順方向回復特性及び漂遊インダク
タンスを併せ持つ大きなスイッチ電流は、半波ブリッジ
の出力ノードにて負のスパイクを発生する。これらのス
パイク信号は、駆動回路に対して破壊的なものであり、
又、ノイズを生成する。したがって本発明の目的は、半
波ブリッジ構成におけるパワートランジスタを駆動し、
かつ出力ノードの過度の負の振動を許容するための方法
及び回路を提供することである。さらにまた、本発明の
目的は、単一のチップに集積可能な上記のような回路を
提供することを目的とする。
ば、電力設備を駆動するパワーＭＯＳＦＥＴのようなパ
ワートランジスタ用の駆動回路において、上記パワート
ランジスタは、しばしば大きな電流を切り替える。回路
におけるダイオードの順方向回復特性及び漂遊インダク
タンスを併せ持つ大きなスイッチ電流は、半波ブリッジ
の出力ノードにて負のスパイクを発生する。これらのス
パイク信号は、駆動回路に対して破壊的なものであり、
又、ノイズを生成する。したがって本発明の目的は、半
波ブリッジ構成におけるパワートランジスタを駆動し、
かつ出力ノードの過度の負の振動を許容するための方法
及び回路を提供することである。さらにまた、本発明の
目的は、単一のチップに集積可能な上記のような回路を
提供することを目的とする。
【０００３】
【課題を解決するための手段】本発明の第１態様におけ
る、半波ブリッジ構成における複数のパワートランジス
タを駆動し、かつ出力ノードの過度の負の振動を許容す
る方法は、第１及び第２のパワートランジスタの間に上
記出力ノードが位置する状態で第１電位と共通グランド
電位との間の半波ブリッジ構成における上記第１及び第
２のパワートランジスタを直列に配置し、第２の電源を
備え、上記パワートランジスタのための駆動回路の固有
のダイオード（複数）のアノードに結合される共通点に
結合される端子を備え、上記出力ノードでの負の遷移が
存在するときに上記固有のダイオードが順方向のバイア
スを生じないように上記共通点のレベルを移動するよう
に、上記共通グランド電位と上記端子との間に上記第２
の電源を結合することを特徴とする。
る、半波ブリッジ構成における複数のパワートランジス
タを駆動し、かつ出力ノードの過度の負の振動を許容す
る方法は、第１及び第２のパワートランジスタの間に上
記出力ノードが位置する状態で第１電位と共通グランド
電位との間の半波ブリッジ構成における上記第１及び第
２のパワートランジスタを直列に配置し、第２の電源を
備え、上記パワートランジスタのための駆動回路の固有
のダイオード（複数）のアノードに結合される共通点に
結合される端子を備え、上記出力ノードでの負の遷移が
存在するときに上記固有のダイオードが順方向のバイア
スを生じないように上記共通点のレベルを移動するよう
に、上記共通グランド電位と上記端子との間に上記第２
の電源を結合することを特徴とする。
【０００４】又、本発明の第２態様における、半波ブリ
ッジ構成における複数のパワートランジスタを駆動し、
かつ出力ノードの過度の負の振動を許容する回路は、上
記パワートランジスタが第１電源と共通グランド電位と
の間で直列に接続される、回路において、各パワートラ
ンジスタを駆動する少なくとも一つの駆動回路と、上記
パワートランジスタのための上記駆動回路の固有のダイ
オード（複数）のアノードに結合される共通点に接続さ
れる端子と、を備え、上記出力ノードでの負の遷移が存
在するとき上記固有のダイオードが順方向のバイアスを
生じないように上記共通点のレベルを移動するように、
上記端子は、上記共通グランド電位と上記端子との間に
設けられる第２電源に接続されることを特徴とする。
ッジ構成における複数のパワートランジスタを駆動し、
かつ出力ノードの過度の負の振動を許容する回路は、上
記パワートランジスタが第１電源と共通グランド電位と
の間で直列に接続される、回路において、各パワートラ
ンジスタを駆動する少なくとも一つの駆動回路と、上記
パワートランジスタのための上記駆動回路の固有のダイ
オード（複数）のアノードに結合される共通点に接続さ
れる端子と、を備え、上記出力ノードでの負の遷移が存
在するとき上記固有のダイオードが順方向のバイアスを
生じないように上記共通点のレベルを移動するように、
上記端子は、上記共通グランド電位と上記端子との間に
設けられる第２電源に接続されることを特徴とする。
【０００５】又、本発明の第３態様における、集積方法
は、半波ブリッジ構成における複数のパワートランジス
タを駆動し、かつ上記半波ブリッジ構成における上記パ
ワートランジスタ間の出力ノードの過度の負方向の振動
を許容する回路を、単一の集積回路チップの上に集積す
る方法において、第１及び第２のパワートランジスタの
間に上記出力ノードが位置する状態で第１電位と共通グ
ランド電位との間の半波ブリッジ構成における上記第１
及び第２のパワートランジスタを直列に配置し、第２の
電源を備え、上記パワートランジスタのための駆動回路
の固有のダイオード（複数）のアノードに結合される共
通点に結合される端子を備え、上記出力ノードでの負の
遷移が存在するときに、上記固有のダイオードが順方向
のバイアスを生じないように上記共通点のレベルを移動
するように、上記共通グランド電位と上記の端子との間
に上記第２の電源を接続することを特徴とする。
は、半波ブリッジ構成における複数のパワートランジス
タを駆動し、かつ上記半波ブリッジ構成における上記パ
ワートランジスタ間の出力ノードの過度の負方向の振動
を許容する回路を、単一の集積回路チップの上に集積す
る方法において、第１及び第２のパワートランジスタの
間に上記出力ノードが位置する状態で第１電位と共通グ
ランド電位との間の半波ブリッジ構成における上記第１
及び第２のパワートランジスタを直列に配置し、第２の
電源を備え、上記パワートランジスタのための駆動回路
の固有のダイオード（複数）のアノードに結合される共
通点に結合される端子を備え、上記出力ノードでの負の
遷移が存在するときに、上記固有のダイオードが順方向
のバイアスを生じないように上記共通点のレベルを移動
するように、上記共通グランド電位と上記の端子との間
に上記第２の電源を接続することを特徴とする。
【０００６】又、本発明の第４態様における、集積回路
は、半波ブリッジ構成において配置された複数のパワー
トランジスタを駆動し、かつ上記半波ブリッジ構成にお
ける上記トランジスタ間の出力ノードの過度の負方向の
振動を許容し、上記パワートランジスタが第１電源と共
通グランド電位との間に直列に接続される、単一の集積
回路チップ上の集積回路において、各パワートランジス
タを駆動するための少なくとも一つの駆動回路と、上記
パワートランジスタのための上記駆動回路の固有のダイ
オード（複数）のアノードに結合される共通点に接続さ
れる端子と、を備え、負の遷移が上記出力ノードに存在
するとき上記固有のダイオードが順方向のバイアスを生
じないように上記共通点のレベルを移動するように、上
記端子は、上記共通グランド電位と上記端子との間に設
けられる第２電源に接続されることを特徴とする。
は、半波ブリッジ構成において配置された複数のパワー
トランジスタを駆動し、かつ上記半波ブリッジ構成にお
ける上記トランジスタ間の出力ノードの過度の負方向の
振動を許容し、上記パワートランジスタが第１電源と共
通グランド電位との間に直列に接続される、単一の集積
回路チップ上の集積回路において、各パワートランジス
タを駆動するための少なくとも一つの駆動回路と、上記
パワートランジスタのための上記駆動回路の固有のダイ
オード（複数）のアノードに結合される共通点に接続さ
れる端子と、を備え、負の遷移が上記出力ノードに存在
するとき上記固有のダイオードが順方向のバイアスを生
じないように上記共通点のレベルを移動するように、上
記端子は、上記共通グランド電位と上記端子との間に設
けられる第２電源に接続されることを特徴とする。
【０００７】
【発明の実施の形態】図を参照して、図１は、典型的な
半波ブリッジ（half bridge）におけるパワートランジ
スタ、特に、パワーＭＯＳＦＥＴを示す。図示される配
列では、２つのパワートランジスタがトーテンポール配
列にて直列に構成されている。高側トランジスタ１０
は、電圧源ＶＬに接続されるドレインを有し、低側トラ
ンジスタ２０は、共通（common）の基準（reference）
点に接続されたソースを有する。出力端子は、２つのト
ランジスタ１０及び２０の間の共通のノードに設けるこ
とができ、上記パワートランジスタに接続される駆動回
路からＶＳピンに接続される。このことは、図３を参照
しより詳細に記載する。
半波ブリッジ（half bridge）におけるパワートランジ
スタ、特に、パワーＭＯＳＦＥＴを示す。図示される配
列では、２つのパワートランジスタがトーテンポール配
列にて直列に構成されている。高側トランジスタ１０
は、電圧源ＶＬに接続されるドレインを有し、低側トラ
ンジスタ２０は、共通（common）の基準（reference）
点に接続されたソースを有する。出力端子は、２つのト
ランジスタ１０及び２０の間の共通のノードに設けるこ
とができ、上記パワートランジスタに接続される駆動回
路からＶＳピンに接続される。このことは、図３を参照
しより詳細に記載する。
【０００８】半波ブリッジ回路において、上記の出力ノ
ードは、図２に示すように、典型的にグラウンド（ＣＯ
Ｍ）下で振動する。この負のスパイクは、典型的に高電
力回路又は高誘導性回路においてより高いものとなり、
数十ボルトにもなることがある。例えば、インターナシ
ョナル・レクチファイヤー・コーポレイション（Intern
ational Rectifier Corp.）から入手可能なＩＲ２１１
０である、インタフェース チップ２５により駆動され
る半波ブリッジ構成を示す図３を参照して、集積回路２
５から分離された接続部のように、上記ＶＳは、供給電
位ＶＢを超えることにより基準（reference）ＣＯＭ下
に下がることはできない。なぜならば、上記供給電位Ｖ
Ｂは、また、ＣＯＭ下に下がるであろうし、ＶＢとＣＯ
Ｍとの間の固有のダイオード２２がバイアスを助成する
（forward）。この固有の又は寄生のダイオード２２
は、図３に示されるタイプの駆動回路に典型的に存在す
る。幾つかの状態（situation）において、このダイオ
ードによるバイアスの助成は、回路のダイオード又は他
の素子にダメージを与える重大な電流を生成可能であ
る。よって、回路への損傷を防ぐように、できるなら
ば、寄生ダイオード２２がバイアスの助成をしないこと
が好ましい。寄生ダイオード２２に加えて、ＶＤＤとＣ
ＯＭとの間のダイオード２８、及びＶＣＣとＣＯＭとの
間の別の寄生ダイオード３０も存在する。
ードは、図２に示すように、典型的にグラウンド（ＣＯ
Ｍ）下で振動する。この負のスパイクは、典型的に高電
力回路又は高誘導性回路においてより高いものとなり、
数十ボルトにもなることがある。例えば、インターナシ
ョナル・レクチファイヤー・コーポレイション（Intern
ational Rectifier Corp.）から入手可能なＩＲ２１１
０である、インタフェース チップ２５により駆動され
る半波ブリッジ構成を示す図３を参照して、集積回路２
５から分離された接続部のように、上記ＶＳは、供給電
位ＶＢを超えることにより基準（reference）ＣＯＭ下
に下がることはできない。なぜならば、上記供給電位Ｖ
Ｂは、また、ＣＯＭ下に下がるであろうし、ＶＢとＣＯ
Ｍとの間の固有のダイオード２２がバイアスを助成する
（forward）。この固有の又は寄生のダイオード２２
は、図３に示されるタイプの駆動回路に典型的に存在す
る。幾つかの状態（situation）において、このダイオ
ードによるバイアスの助成は、回路のダイオード又は他
の素子にダメージを与える重大な電流を生成可能であ
る。よって、回路への損傷を防ぐように、できるなら
ば、寄生ダイオード２２がバイアスの助成をしないこと
が好ましい。寄生ダイオード２２に加えて、ＶＤＤとＣ
ＯＭとの間のダイオード２８、及びＶＣＣとＣＯＭとの
間の別の寄生ダイオード３０も存在する。
【０００９】図７は、従来のインタフェース チップ２
５をより詳しく示している。特に、図７は、従来のＩＲ
−２１１０集積回路駆動装置の詳細を示している。この
装置は、図４及び図５に詳細に示される本発明の実施形
態の回路を組み込むために本発明に従って変更可能であ
る。図７は、図３の集積回路２５内に含まれる回路の機
能ブロック図である。論理入力ピン１０，１１，１２
は、シュミットトリガ３２Ｘ，３２Ｙ，３２Ｚを介して
ＲＳラッチ３２Ｔ，３２Ｕ、及び論理回路３２Ｖ，３２
Ｗに接続される。論理回路３２Ｖ，３２Ｗの出力端子
は、レベルシフト回路３３Ａ，３３Ｂにそれぞれ接続さ
れる。示されるように、レベルシフト回路３３Ａ，３３
Ｂの出力は、ピン７，１にて、それぞれ、高側制御出力
及び低側制御出力を制御する。低電圧チャンネル（chan
nel）におけるレベルシフト回路３３Ｂからの出力は、
遅延回路２６Ａを介してゲート回路２６Ｂの一入力端子
に供給される。ゲート２６Ｂの出力端子は、駆動出力Ｍ
ＯＳＦＥＴトランジスタ２６Ｃ，２６Ｄのゲート電極に
接続される。後述するように、これらのトランジスタ
は、ピン１１，１２への論理入力によって要求があると
き、ピン１（Ｌ ＯＵＴ）にてゲート電圧を生成する。
５をより詳しく示している。特に、図７は、従来のＩＲ
−２１１０集積回路駆動装置の詳細を示している。この
装置は、図４及び図５に詳細に示される本発明の実施形
態の回路を組み込むために本発明に従って変更可能であ
る。図７は、図３の集積回路２５内に含まれる回路の機
能ブロック図である。論理入力ピン１０，１１，１２
は、シュミットトリガ３２Ｘ，３２Ｙ，３２Ｚを介して
ＲＳラッチ３２Ｔ，３２Ｕ、及び論理回路３２Ｖ，３２
Ｗに接続される。論理回路３２Ｖ，３２Ｗの出力端子
は、レベルシフト回路３３Ａ，３３Ｂにそれぞれ接続さ
れる。示されるように、レベルシフト回路３３Ａ，３３
Ｂの出力は、ピン７，１にて、それぞれ、高側制御出力
及び低側制御出力を制御する。低電圧チャンネル（chan
nel）におけるレベルシフト回路３３Ｂからの出力は、
遅延回路２６Ａを介してゲート回路２６Ｂの一入力端子
に供給される。ゲート２６Ｂの出力端子は、駆動出力Ｍ
ＯＳＦＥＴトランジスタ２６Ｃ，２６Ｄのゲート電極に
接続される。後述するように、これらのトランジスタ
は、ピン１１，１２への論理入力によって要求があると
き、ピン１（Ｌ ＯＵＴ）にてゲート電圧を生成する。
【００１０】図７の回路は、また、ピン１から動作され
るパワーＭＯＳＦＥＴ又はＩＧＢＴがオン状態となるの
を防ぐため、不足電圧がピン３（ＶＣＣ）にて検出され
たときゲート２６Ｂからの出力をディスエイブルにする
不足電圧検出回路２７を含む。上記回路の高電圧チャン
ネルにおけるレベルシフト回路３３Ａは、パルス発生器
２４Ａに接続される一つの入力端子を有する。不足電圧
検出回路２７は、また、パルス発生器２４Ａに接続さ
れ、ピン３（ＶＣＣ）での不足電圧の検出に応答して、
高電圧出力チャンネルをオフ状態とする。
るパワーＭＯＳＦＥＴ又はＩＧＢＴがオン状態となるの
を防ぐため、不足電圧がピン３（ＶＣＣ）にて検出され
たときゲート２６Ｂからの出力をディスエイブルにする
不足電圧検出回路２７を含む。上記回路の高電圧チャン
ネルにおけるレベルシフト回路３３Ａは、パルス発生器
２４Ａに接続される一つの入力端子を有する。不足電圧
検出回路２７は、また、パルス発生器２４Ａに接続さ
れ、ピン３（ＶＣＣ）での不足電圧の検出に応答して、
高電圧出力チャンネルをオフ状態とする。
【００１１】パルス発生器２４Ａは、ＭＯＳＦＥＴ２４
Ｂのゲートに接続されるセット出力端子（Ｓ）、及びＭ
ＯＳＦＥＴ２４Ｃのゲートに接続されるリセット出力端
子（Ｒ）の２つの出力端子を有する。ＭＯＳＦＥＴ２４
Ｂ，２４Ｃのソースは、共通（common）接続線に接続さ
れ、それらのドレインは、抵抗２４Ｄ，２４Ｅにそれぞ
れ接続される。通常の動作において、パルス発生器２４
ＡからＭＯＳＦＥＴ２４Ｂ，２４Ｃへパルスを加えるこ
とは、ＭＯＳＦＥＴ２４Ｂ，２４Ｃと、それらのそれぞ
れの抵抗２４Ｄ，２４Ｅとの間のノードに、出力電圧パ
ルスＶｓｅｔ，Ｖｒｓｔを生成するであろう。
Ｂのゲートに接続されるセット出力端子（Ｓ）、及びＭ
ＯＳＦＥＴ２４Ｃのゲートに接続されるリセット出力端
子（Ｒ）の２つの出力端子を有する。ＭＯＳＦＥＴ２４
Ｂ，２４Ｃのソースは、共通（common）接続線に接続さ
れ、それらのドレインは、抵抗２４Ｄ，２４Ｅにそれぞ
れ接続される。通常の動作において、パルス発生器２４
ＡからＭＯＳＦＥＴ２４Ｂ，２４Ｃへパルスを加えるこ
とは、ＭＯＳＦＥＴ２４Ｂ，２４Ｃと、それらのそれぞ
れの抵抗２４Ｄ，２４Ｅとの間のノードに、出力電圧パ
ルスＶｓｅｔ，Ｖｒｓｔを生成するであろう。
【００１２】そして上記パルスＶｓｅｔ，Ｖｒｓｔは、
パルスフィルタ２４Ｆに加えられる。フィルタ２４Ｆの
出力チャンネルは、ラッチ２４ＧのＲ入力端子及びＳ入
力端子に接続される。第２不足電圧検出回路２４Ｈは、
もし不足電圧がピン６にて検出されたならば、ピン７に
信号が供給されないことを確保するため、ラッチ２４Ｇ
への入力として設けられる。ＲＳラッチ２４Ｇの出力
は、駆動ＭＯＳＦＥＴ２４Ｉ，２４Ｊをオン状態及びオ
フ状態とするために使用される。よって、もしハイ信号
がＲＳラッチ２４Ｇの入力Ｒに加えられたならば、ピン
７での出力はオフ状態となる。もしハイ信号がＲＳラッ
チ２４Ｇの入力Ｓに加えられたならば、ピン７での出力
はオン状態となる。
パルスフィルタ２４Ｆに加えられる。フィルタ２４Ｆの
出力チャンネルは、ラッチ２４ＧのＲ入力端子及びＳ入
力端子に接続される。第２不足電圧検出回路２４Ｈは、
もし不足電圧がピン６にて検出されたならば、ピン７に
信号が供給されないことを確保するため、ラッチ２４Ｇ
への入力として設けられる。ＲＳラッチ２４Ｇの出力
は、駆動ＭＯＳＦＥＴ２４Ｉ，２４Ｊをオン状態及びオ
フ状態とするために使用される。よって、もしハイ信号
がＲＳラッチ２４Ｇの入力Ｒに加えられたならば、ピン
７での出力はオフ状態となる。もしハイ信号がＲＳラッ
チ２４Ｇの入力Ｓに加えられたならば、ピン７での出力
はオン状態となる。
【００１３】図７は、ＶＢとＣＯＭとの間に存在し、図
３にも示される固有のダイオード２２を示す。さらに、
また、固有のダイオードがＶＤＤとＣＯＭとの間、及び
ＶＣＣとＣＯＭとの間に見られる。図７におけるダイオ
ード２８，３０を参照のこと。図４及び図５は、半波ブ
リッジ構成におけるトランジスタが安全な方法にてどの
ように動作可能であり、駆動回路へ損傷を与えることな
く出力ノードの過度な負の振動を許容するのかを示す、
２つの例を示す。それらの図は、図７の回路が本発明に
従いどのように変更可能であるかを示す。トランジスタ
１０とトランジスタ２０との間の出力ノードでの許容可
能な負のスパイクは、図４又は図５に示される２つの回
路のいずれか一つを使用して増加することができる。
３にも示される固有のダイオード２２を示す。さらに、
また、固有のダイオードがＶＤＤとＣＯＭとの間、及び
ＶＣＣとＣＯＭとの間に見られる。図７におけるダイオ
ード２８，３０を参照のこと。図４及び図５は、半波ブ
リッジ構成におけるトランジスタが安全な方法にてどの
ように動作可能であり、駆動回路へ損傷を与えることな
く出力ノードの過度な負の振動を許容するのかを示す、
２つの例を示す。それらの図は、図７の回路が本発明に
従いどのように変更可能であるかを示す。トランジスタ
１０とトランジスタ２０との間の出力ノードでの許容可
能な負のスパイクは、図４又は図５に示される２つの回
路のいずれか一つを使用して増加することができる。
【００１４】本発明に従い、作成された図に示されるよ
うに常に存在する、固有の（intrinsic）ダイオード２
２，２８，３０の共通の（common）アノードは、第２の
電源に相当する電圧Ｖｓｕｂによって、低側駆動回路２
６の基準ＣＯＭに対してフロート状態である。示される
ように、フローティング電圧供給Ｖｓｕｂは、固有のダ
イオード２２，２８，３０のアノードがＣＯＭに対して
負の電位−Ｖｓｕｂであるように、極性が与えられる。
この方法において、ＶＳは、Ｖｓｕｂ電位へ上昇するま
でにＣＯＭ下に下がることができる。この構成は、所定
の応用に関して出力ノードＶＳにて許容できる負のスパ
イクのカスタム セッティング（customsetting）を考
慮（allow）に入れている。
うに常に存在する、固有の（intrinsic）ダイオード２
２，２８，３０の共通の（common）アノードは、第２の
電源に相当する電圧Ｖｓｕｂによって、低側駆動回路２
６の基準ＣＯＭに対してフロート状態である。示される
ように、フローティング電圧供給Ｖｓｕｂは、固有のダ
イオード２２，２８，３０のアノードがＣＯＭに対して
負の電位−Ｖｓｕｂであるように、極性が与えられる。
この方法において、ＶＳは、Ｖｓｕｂ電位へ上昇するま
でにＣＯＭ下に下がることができる。この構成は、所定
の応用に関して出力ノードＶＳにて許容できる負のスパ
イクのカスタム セッティング（customsetting）を考
慮（allow）に入れている。
【００１５】図４及び図５の２つの回路は、入力論理回
路３２ａ及び３２ｂが異なって参照付けられるというこ
とのみが異なる。図４及び図５には、図７に示されるイ
ンタフェース回路２５の細部は示されていない。図４及
び図５において、入力回路３２ａ，３２ｂから駆動回路
２４，２６へ駆動信号を供給するため、適切なレベルシ
フト回路が必要である。そのようなレベルシフト回路
は、本願と同時に出願されその開示内容が本明細書内に
参考として組み込まれている、係属中の出願番号ＩＲ−
１１２２の出願に開示されるタイプのものとすることが
できる。図４において、入力回路３２ａは、電圧−Ｖｓ
ｕｂの上方に浮く（float）。従って、図４の回路にお
いて、レベルシフト回路４０は、入力回路３２ａの出力
レベルを最初に−Ｖｓｕｂ基準レベルまで変更する必要
がある。レベルシフト回路４０の出力端子は、バッファ
４１に接続され、バッファ４１の出力端子はレベルシフ
ト回路４４，４２に接続される。レベルシフト回路４２
は、低側駆動回路２６を駆動するため、−Ｖｓｕｂレベ
ルからＣＯＭレベルまで信号レベルを変更する必要があ
り、レベルシフト回路４４は、高側駆動回路２４を駆動
するため、−Ｖｓｕｂレベルから基準レベルＶＢまで信
号レベルを変更する必要がある。
路３２ａ及び３２ｂが異なって参照付けられるというこ
とのみが異なる。図４及び図５には、図７に示されるイ
ンタフェース回路２５の細部は示されていない。図４及
び図５において、入力回路３２ａ，３２ｂから駆動回路
２４，２６へ駆動信号を供給するため、適切なレベルシ
フト回路が必要である。そのようなレベルシフト回路
は、本願と同時に出願されその開示内容が本明細書内に
参考として組み込まれている、係属中の出願番号ＩＲ−
１１２２の出願に開示されるタイプのものとすることが
できる。図４において、入力回路３２ａは、電圧−Ｖｓ
ｕｂの上方に浮く（float）。従って、図４の回路にお
いて、レベルシフト回路４０は、入力回路３２ａの出力
レベルを最初に−Ｖｓｕｂ基準レベルまで変更する必要
がある。レベルシフト回路４０の出力端子は、バッファ
４１に接続され、バッファ４１の出力端子はレベルシフ
ト回路４４，４２に接続される。レベルシフト回路４２
は、低側駆動回路２６を駆動するため、−Ｖｓｕｂレベ
ルからＣＯＭレベルまで信号レベルを変更する必要があ
り、レベルシフト回路４４は、高側駆動回路２４を駆動
するため、−Ｖｓｕｂレベルから基準レベルＶＢまで信
号レベルを変更する必要がある。
【００１６】図５において、入力回路３２ｂは、常に−
Ｖｓｕｂレベルに参照付けられるので、２つのレベルシ
フト回路のみが必要であり、その一方（４６）は、低側
駆動回路２６を駆動するため入力回路３２ｂの出力レベ
ルをＣＯＭ基準レベルへ変更するものであり、他方（４
８）は、高側駆動回路２４の基準レベルＶＢへ基準（re
ference）レベルを変更するものである。固有のダイオ
ード２２のアノードは、図４及び図５の回路において、
基準レベルＣＯＭに対して、今、レベル−Ｖｓｕｂであ
るので、もしＶｓｕｂ電位へ上昇するまでにＶＳがＣＯ
Ｍ下に下がるならば、このダイオードは、バイアスを助
成しないであろう。このことは、−Ｖｓｕｂ電位の上方
の出力ノードＶｓでの負のスパイクを示す図６にグラフ
的に示され、よって固有ダイオードが伝導を助成するの
を防ぐ。従って、固有ダイオードのバイアスの助成のた
め、図３の従来の回路にて引き起こされた高電流状態は
生じ得ない。
Ｖｓｕｂレベルに参照付けられるので、２つのレベルシ
フト回路のみが必要であり、その一方（４６）は、低側
駆動回路２６を駆動するため入力回路３２ｂの出力レベ
ルをＣＯＭ基準レベルへ変更するものであり、他方（４
８）は、高側駆動回路２４の基準レベルＶＢへ基準（re
ference）レベルを変更するものである。固有のダイオ
ード２２のアノードは、図４及び図５の回路において、
基準レベルＣＯＭに対して、今、レベル−Ｖｓｕｂであ
るので、もしＶｓｕｂ電位へ上昇するまでにＶＳがＣＯ
Ｍ下に下がるならば、このダイオードは、バイアスを助
成しないであろう。このことは、−Ｖｓｕｂ電位の上方
の出力ノードＶｓでの負のスパイクを示す図６にグラフ
的に示され、よって固有ダイオードが伝導を助成するの
を防ぐ。従って、固有ダイオードのバイアスの助成のた
め、図３の従来の回路にて引き起こされた高電流状態は
生じ得ない。
【００１７】図８及び図９は、図４及び図５のそれぞれ
の回路の部分がどのように集積回路において形成可能か
を示している。図８は、図４の回路の一部分を示し、図
９は、図５の回路の一部分を示す。２つの回路構造は、
基本的に同一である。唯一異なるのは、種々の端子が異
なる電位点に接続されることである。それらは図８及び
図９に示されている。図８について説明する。簡潔のた
め、図９の詳細な説明は行わない。本明細書を読む者
は、２つの図を比較することで電位の違いを認識可能で
あろう。
の回路の部分がどのように集積回路において形成可能か
を示している。図８は、図４の回路の一部分を示し、図
９は、図５の回路の一部分を示す。２つの回路構造は、
基本的に同一である。唯一異なるのは、種々の端子が異
なる電位点に接続されることである。それらは図８及び
図９に示されている。図８について説明する。簡潔のた
め、図９の詳細な説明は行わない。本明細書を読む者
は、２つの図を比較することで電位の違いを認識可能で
あろう。
【００１８】通常（common）のチップにおいて図４の回
路を形成するとき、高側、及び低側電圧回路は互いに横
に分離される。図８は、そのようなチップの一部の断面
を示す。よって、図８において、シリコンチップ１２０
は、Ｎ-シリコンのエピタキシャル層１２２が上に成長
されるＰ-基板１２１からなる。Ｎ-領域１２２は、Ｐ+
分離層（sinker）１３０，１３１，１３２によって高電
圧領域及び低電圧領域に分離される。よって、分離層１
３０，１３１は、低電圧領域１４１から分離して、エピ
タキシャル層１２２に高電圧デバイス領域１４０の範囲
を明確にする。領域１４０，１４１は、要求されたいず
れかのパソロジー（pathology）を有することができ
る。さらに、所望の分離技術が領域１４０と領域１４１
との間に使用可能である。典型的に、図４における駆動
回路２４のようなＭＯＳＦＥＴ駆動回路は、Ｐチャネル
及びＮチャネルＭＯＳＦＥＴトランジスタを備える。こ
れは、この出願の受譲人に譲渡された、共に係属中の特
許出願番号０８／２７４０１２（ＩＲ−１１３１）に記
述されている。その出願の開示内容は、本明細書に参考
として組み込まれている。図４の駆動回路２４の高電圧
回路ＭＯＳＦＥＴは、高電圧領域１４０内に形成される
ように示される。層１２２に拡散されたＰ+コンタクト
領域１６２，１６３は、駆動デバイス２４のＰチャネル
ＭＯＳＦＥＴのソース及びドレインのいずれかを表す。
Ｐ領域１６４は、Ｐ型のウエル領域を形成するため、層
１２２内へ拡散される。Ｐ型領域６４に拡散されるＮ+
コンタクト領域１６０，１６１は、図４の駆動デバイス
２４のＮチャネルＭＯＳＦＥＴのソース及びドレインの
いずれかを表す。
路を形成するとき、高側、及び低側電圧回路は互いに横
に分離される。図８は、そのようなチップの一部の断面
を示す。よって、図８において、シリコンチップ１２０
は、Ｎ-シリコンのエピタキシャル層１２２が上に成長
されるＰ-基板１２１からなる。Ｎ-領域１２２は、Ｐ+
分離層（sinker）１３０，１３１，１３２によって高電
圧領域及び低電圧領域に分離される。よって、分離層１
３０，１３１は、低電圧領域１４１から分離して、エピ
タキシャル層１２２に高電圧デバイス領域１４０の範囲
を明確にする。領域１４０，１４１は、要求されたいず
れかのパソロジー（pathology）を有することができ
る。さらに、所望の分離技術が領域１４０と領域１４１
との間に使用可能である。典型的に、図４における駆動
回路２４のようなＭＯＳＦＥＴ駆動回路は、Ｐチャネル
及びＮチャネルＭＯＳＦＥＴトランジスタを備える。こ
れは、この出願の受譲人に譲渡された、共に係属中の特
許出願番号０８／２７４０１２（ＩＲ−１１３１）に記
述されている。その出願の開示内容は、本明細書に参考
として組み込まれている。図４の駆動回路２４の高電圧
回路ＭＯＳＦＥＴは、高電圧領域１４０内に形成される
ように示される。層１２２に拡散されたＰ+コンタクト
領域１６２，１６３は、駆動デバイス２４のＰチャネル
ＭＯＳＦＥＴのソース及びドレインのいずれかを表す。
Ｐ領域１６４は、Ｐ型のウエル領域を形成するため、層
１２２内へ拡散される。Ｐ型領域６４に拡散されるＮ+
コンタクト領域１６０，１６１は、図４の駆動デバイス
２４のＮチャネルＭＯＳＦＥＴのソース及びドレインの
いずれかを表す。
【００１９】典型的に、図４の回路２４のような駆動デ
バイスは、また、Ｎチャネル及びＰチャネルＭＯＳＦＥ
Ｔを有する低電圧部を有する。図４の駆動回路２４の低
電圧制御回路のＭＯＳＦＥＴは、領域１４１内に形成さ
れるように図示される。Ｎ+コンタクト領域１２５は、
領域１４１内に拡散され、電位Ｖ１にてなる電極が与え
られる。低電極制御領域１２４は、また、低電圧トラン
ジスタの高電圧領域４０内の拡散領域１６０から１６４
と同一の、不図示の拡散領域を含む。しかしながら、低
電圧制御領域１２４におけるすべてのＮ+及びＰ+拡散領
域は、−ＶｓｕｂとＶ１との間のレベルの電極が与えら
れる。これらは、図４の駆動回路２４の低電圧ＭＯＳＦ
ＥＴのソース及びドレインを表す。Ｎ+コンタクト領域
１２６，１２７は、層１２２内へ拡散され、ＶB（６１
５Ｖ）とＶs（６００Ｖ）との間の電位となることがで
きる金属電極が与えられる。Ｐ+分離層１３０，１３
１，１３２は、−Ｖｓｕｂ電位である電極が与えられ
る。Ｐ（−）リサーフ（resurf）領域１５０，１５１
は、低電圧領域１４１から分離を提供するため、高電圧
領域１４０を取り囲むことができる。
バイスは、また、Ｎチャネル及びＰチャネルＭＯＳＦＥ
Ｔを有する低電圧部を有する。図４の駆動回路２４の低
電圧制御回路のＭＯＳＦＥＴは、領域１４１内に形成さ
れるように図示される。Ｎ+コンタクト領域１２５は、
領域１４１内に拡散され、電位Ｖ１にてなる電極が与え
られる。低電極制御領域１２４は、また、低電圧トラン
ジスタの高電圧領域４０内の拡散領域１６０から１６４
と同一の、不図示の拡散領域を含む。しかしながら、低
電圧制御領域１２４におけるすべてのＮ+及びＰ+拡散領
域は、−ＶｓｕｂとＶ１との間のレベルの電極が与えら
れる。これらは、図４の駆動回路２４の低電圧ＭＯＳＦ
ＥＴのソース及びドレインを表す。Ｎ+コンタクト領域
１２６，１２７は、層１２２内へ拡散され、ＶB（６１
５Ｖ）とＶs（６００Ｖ）との間の電位となることがで
きる金属電極が与えられる。Ｐ+分離層１３０，１３
１，１３２は、−Ｖｓｕｂ電位である電極が与えられ
る。Ｐ（−）リサーフ（resurf）領域１５０，１５１
は、低電圧領域１４１から分離を提供するため、高電圧
領域１４０を取り囲むことができる。
【００２０】従来のように、シリコン表面のすべての素
子は、例えば、約１．５マイクロメータ厚を有すること
ができる低温二酸化シリコン（silox）層１８０の絶縁
物によって覆われる。すべての表面電極へのコンタクト
は、絶縁層１８０を貫通し、不図示の適宜な外部ピンに
導かれる。図８のデバイスは、また、図８に図示される
ように、完成したチップの上面に重なり接触するプラス
チックのハウジング１８１にて従来のように収容され
る。上記ハウジングに使用されるプラスチックは、商品
名、ニットー（Nitto）ＭＰ−１５０ＳＧ，ニットーＭ
Ｐ−１８０，及びハイソル（Hysol）ＭＧ１５−Ｆにて
販売されるような適宜な絶縁材とすることができる。図
８は、図４におけるＶBとＶSとの間に接続される回路に
関する回路の断面を示す。図４のＶDD−ＶSS及びＶCC−
ＣＯＭに接続される回路と同様の構造とすることができ
る。それらの回路は同一のものであろうが分離されてい
る。図４のＶDD−ＶSS回路に関して、唯一の違いは、Ｖ
CC−ＣＯＭ回路又はＶDD−ＶSS回路が論点（issue）と
なるかどうかに依存して、それぞれ、ＶBと記された図
８の点がＶCC若しくはＶDDに接続され、及び図８のＶS
と記された点がＣＯＭ若しくはＶSSに接続されることで
ある。
子は、例えば、約１．５マイクロメータ厚を有すること
ができる低温二酸化シリコン（silox）層１８０の絶縁
物によって覆われる。すべての表面電極へのコンタクト
は、絶縁層１８０を貫通し、不図示の適宜な外部ピンに
導かれる。図８のデバイスは、また、図８に図示される
ように、完成したチップの上面に重なり接触するプラス
チックのハウジング１８１にて従来のように収容され
る。上記ハウジングに使用されるプラスチックは、商品
名、ニットー（Nitto）ＭＰ−１５０ＳＧ，ニットーＭ
Ｐ−１８０，及びハイソル（Hysol）ＭＧ１５−Ｆにて
販売されるような適宜な絶縁材とすることができる。図
８は、図４におけるＶBとＶSとの間に接続される回路に
関する回路の断面を示す。図４のＶDD−ＶSS及びＶCC−
ＣＯＭに接続される回路と同様の構造とすることができ
る。それらの回路は同一のものであろうが分離されてい
る。図４のＶDD−ＶSS回路に関して、唯一の違いは、Ｖ
CC−ＣＯＭ回路又はＶDD−ＶSS回路が論点（issue）と
なるかどうかに依存して、それぞれ、ＶBと記された図
８の点がＶCC若しくはＶDDに接続され、及び図８のＶS
と記された点がＣＯＭ若しくはＶSSに接続されることで
ある。
【００２１】図５の回路の一部の構造を示す図９の回路
は、領域１２５がＶDDに接続されることを除いて、図８
の回路に同一である。領域１３０，１３１，１３２は、
−Ｖｓｕｂに接続されたままである。ＶB−ＶS回路（図
５の駆動回路２４）は、図５に示される。同様の構成が
ＶCC−ＣＯＭ回路（図５の駆動回路２６）に適用できる
が、図９のＶBと記された点はＶCCに接続され、ＶSと記
された点はＣＯＭに接続されるであろう。このように、
損傷を与えることなく、半波ブリッジ構成において、出
力ノードにおける過度な負の振動を許容するパワートラ
ンジスタ用の駆動方法及び回路を開示している。本発明
の回路は、例えばシリコンチップの単一のチップに集積
可能なことが好ましい。例えば、本発明は、例えばＩＲ
２１１０デバイスのような、従来のＭＯＳＦＥＴ駆動チ
ップの設計にて集積化可能である。
は、領域１２５がＶDDに接続されることを除いて、図８
の回路に同一である。領域１３０，１３１，１３２は、
−Ｖｓｕｂに接続されたままである。ＶB−ＶS回路（図
５の駆動回路２４）は、図５に示される。同様の構成が
ＶCC−ＣＯＭ回路（図５の駆動回路２６）に適用できる
が、図９のＶBと記された点はＶCCに接続され、ＶSと記
された点はＣＯＭに接続されるであろう。このように、
損傷を与えることなく、半波ブリッジ構成において、出
力ノードにおける過度な負の振動を許容するパワートラ
ンジスタ用の駆動方法及び回路を開示している。本発明
の回路は、例えばシリコンチップの単一のチップに集積
可能なことが好ましい。例えば、本発明は、例えばＩＲ
２１１０デバイスのような、従来のＭＯＳＦＥＴ駆動チ
ップの設計にて集積化可能である。
【００２２】本発明は、本発明の特別な実施形態に関し
て記述されているが、他の多くの種類、変更、及び他の
使用は、当業者に明らかになろう。それゆえに、本発明
は、ここの特別な開示内容に限定されるべきではなく、
特許請求の範囲の記載によってのみ限定されるものであ
る。
て記述されているが、他の多くの種類、変更、及び他の
使用は、当業者に明らかになろう。それゆえに、本発明
は、ここの特別な開示内容に限定されるべきではなく、
特許請求の範囲の記載によってのみ限定されるものであ
る。
【図１】 半波ブリッジ構成に配列された、パワーＭＯ
ＳＦＥＴにて説明された、パワートランジスタを示す。
ＳＦＥＴにて説明された、パワートランジスタを示す。
【図２】 従来の回路にて遭遇するような、負のスパイ
クを含む、パワートランジスタの共通出力ノードにおけ
る典型的な出力パルスを示す。
クを含む、パワートランジスタの共通出力ノードにおけ
る典型的な出力パルスを示す。
【図３】 パワートランジスタを駆動するための駆動信
号を提供する駆動インタフェースＩＣにインタフェース
される典型的な半波ブリッジ構成を示す。
号を提供する駆動インタフェースＩＣにインタフェース
される典型的な半波ブリッジ構成を示す。
【図４】 損傷なしに、パワートランジスタ及び駆動回
路が出力ノードでの負のスパイクにて動作するような本
発明の配列を示す。
路が出力ノードでの負のスパイクにて動作するような本
発明の配列を示す。
【図５】 損傷なしに、パワートランジスタ及び駆動回
路が出力ノードでの負のスパイクにて動作するような本
発明の配列を示す。
路が出力ノードでの負のスパイクにて動作するような本
発明の配列を示す。
【図６】 本発明の回路がどのように駆動回路の固有ダ
イオードがバイアスを助成するのを防ぎ、それによって
負の出力ノードのスパイクによる損傷なしに回路動作を
許容するのかを示す、図４又は図５の回路の出力パルス
を示す。
イオードがバイアスを助成するのを防ぎ、それによって
負の出力ノードのスパイクによる損傷なしに回路動作を
許容するのかを示す、図４又は図５の回路の出力パルス
を示す。
【図７】 本発明の回路を組み込むように本発明に従い
変更可能な集積回路ドライバを示す。
変更可能な集積回路ドライバを示す。
【図８】 図４の回路の一部がどのように集積回路に形
成されるかを示す。
成されるかを示す。
【図９】 図５の回路の一部がどのように集積回路に形
成されるかを示す。
成されるかを示す。
１０，２０…パワートランジスタ、２２…ダイオード、
２４，２６…駆動回路、２８，３０…ダイオード、４
６，４８…レベルシフト回路。
２４，２６…駆動回路、２８，３０…ダイオード、４
６，４８…レベルシフト回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・シー・タム アメリカ合衆国90278カリフォルニア州 レドンド・ビーチ、ステインハート1733 番 (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 1/08 H01L 21/8234 H01L 27/088 H03F 1/52
Claims (11)
- 【請求項１】 半波ブリッジ構成における複数のパワー
トランジスタを駆動し、かつ上記半波ブリッジ構成にお
ける上記パワートランジスタ間の出力ノードの過度の負
方向の振動を許容する方法において、 第１及び第２のパワートランジスタ（１０、２０）の間
に上記出力ノード（Ｖｓ）が位置する状態で第１電位
（ＶL）と共通グランド電位（ＣＯＭ）との間の半波ブ
リッジ構成における上記第１及び第２のパワートランジ
スタ（１０、２０）を直列に配置し、 第２の電源（−ＶSUB）を備え、 上記パワートランジスタ（１０、２０）のための駆動回
路（２４、２６）の固有の複数のダイオード（２２、２
８、３０）のアノードに結合される共通点に結合される
端子を備え、 上記出力ノードでの負の遷移が存在するときに上記固有
のダイオード（２２、２８、３０）が順方向のバイアス
を生じないように上記共通点のレベルを移動するよう
に、上記共通グランド電位（ＣＯＭ）と上記端子との間
に上記第２の電源（−ＶSUB）を結合する、 ことを備えた方法。 - 【請求項２】 請求項１に記載した方法において、さら
に、上記の共通点が上記共通グランド電位に関して負の
電位にあるように、上記第２電源が、上記共通グランド
電位と、上記固有の複数のダイオード（２２、２８、３
０）のアノードに結合される上記共通点との間に結合さ
れる方法。 - 【請求項３】 半波ブリッジ構成において配置された複
数のパワートランジスタを駆動し、かつ上記半波ブリッ
ジ構成における上記パワートランジスタ（１０、２０）
間の出力ノード（ＶS）の過度の負方向の振動を許容す
る回路であって、上記パワートランジスタは第１電源
（ＶL）と共通グランド電位（ＣＯＭ）との間で直列に
接続される回路において、 各パワートランジスタ（１０、２０）を駆動する少なく
とも一つの駆動回路（２４、２６）と、 上記パワートランジスタ（１０、２０）のための上記駆
動回路（２４、２６）の固有の複数のダイオード（２
２、２８、３０）のアノードに結合される共通点に接続
される端子と、を備え、 上記出力ノードでの負の遷移が存在するとき上記固有の
ダイオード（２２、２８、３０）が順方向のバイアスを
生じないように上記共通点のレベルを移動するように、
上記端子は、上記共通グランド電位（ＣＯＭ）と上記端
子との間に設けられる第２電源（−ＶSUB）に接続され
る回路。 - 【請求項４】 請求項３に記載した回路において、上記
第２電源（−ＶSUB）は、上記共通点が上記共通グラン
ド電位に関して負の電位にあるように、上記共通グラン
ド電位と、上記固有の複数のダイオード（２２、２８、
３０）のアノードに結合される上記共通点との間に結合
される回路。 - 【請求項５】 半波ブリッジ構成における複数のパワー
トランジスタを駆動し、かつ上記半波ブリッジ構成にお
ける上記パワートランジスタ間の出力ノード（ＶS）の
過度の負方向の振動を許容する回路を、単一の集積回路
チップ（１２１）の上に集積する方法において、 第１及び第２のパワートランジスタ（１０、２０）の間
に上記出力ノードが位置する状態で第１電位（ＶL）と
共通グランド電位（ＣＯＭ）との間の半波ブリッジ構成
における上記第１及び第２のパワートランジスタ（１
０、２０）を直列に配置し、 第２の電源（−ＶSUB）を備え、 上記パワートランジスタ（１０、２０）のための駆動回
路（２４、２６）の固有の複数のダイオード（２２、２
８、３０）のアノードに結合される共通点に結合される
端子を備え、 上記出力ノードでの負の遷移が存在するときに、上記固
有のダイオード（２２、２８、３０）が順方向のバイア
スを生じないように上記共通点のレベルを移動するよう
に、上記共通グランド電位（ＣＯＭ）と上記の端子との
間に上記第２の電源（−ＶSUB）を接続する、集積方
法。 - 【請求項６】 請求項５に記載した集積方法において、
さらに、上記共通点が共通グランド電位に関して負の電
位にあるように、上記第２電源が、上記共通グランド電
位と、上記固有の複数のダイオード（２２、２８、３
０）のアノードに結合される上記共通点との間に結合さ
れる、集積方法。 - 【請求項７】 半波ブリッジ構成において配置された複
数のパワートランジスタ（１０、２０）を駆動し、かつ
上記半波ブリッジ構成における上記トランジスタ間の出
力ノード（ＶS）の過度の負方向の振動を許容し、上記
パワートランジスタが第１電源（ＶL）と共通グランド
電位（ＣＯＭ）との間に直列に接続される、単一の集積
回路チップ（１２１）上の集積回路において、 各パワートランジスタ（１０、２０）を駆動するための
少なくとも一つの駆動回路（２４、２６）と、 上記パワートランジスタ（１０、２０）のための上記駆
動回路（２４、２６）の固有の複数のダイオード（２
２、２８、３０）のアノードに結合される共通点に接続
される端子と、を備え、 負の遷移が上記出力ノードに存在するとき上記固有のダ
イオード（２２、２８、３０）が順方向のバイアスを生
じないように上記共通点のレベルを移動するように、上
記端子は、上記共通グランド電位（ＣＯＭ）と上記端子
との間に設けられる第２電源（−ＶSUB）に接続され
る、集積回路。 - 【請求項８】 請求項７に記載した集積回路において、
上記共通点が共通グランド電位に関して負の電位にある
ように、上記第２電源（−ＶSUB）が、上記共通グラン
ド電位と、上記固有の複数のダイオード（２２、２８、
３０）のアノードに結合される上記共通点との間に結合
される、集積回路。 - 【請求項９】 少なくとも一つの高電圧部（１４０）及
び少なくとも一つの低電圧部（１４１）を有するＮ型シ
リコン基板と、 上記少なくとも一つの高電圧部（１４０）と上記少なく
とも一つの低電圧部（１４１）とを分離するための少な
くとも一つの分離部（１３１）と、 接続受け入れ面と、 上記高電圧部（１４０）に形成され上記接続受け入れ面
から延在するＰ型ウエル領域（１６４）と、 上記ウエル領域内に形成され上記接続受け入れ面から延
在する、間隔を置いて配置される上記Ｎ型の少なくとも
第１及び第２の拡散部（１６０、１６１）と、 上記高電圧部内に形成され上記接続受け入れ面から延在
する、間隔を置いて配置される上記Ｐ型の少なくとも第
３及び第４の拡散部（１６２、１６３）と、 上記第１及び第２の拡散部（１６０、１６１）は、上記
Ｎ型のＭＯＳトランジスタ内に含まれ、 上記第３及び第４の拡散部（１６２、１６３）は、上記
Ｐ型のＭＯＳトランジスタ内に含まれ、 上記シリコン基板の上記低電圧部の領域内に形成される
上記Ｎ型の接触拡散部（１２５）と、 上記接触拡散部は、第１基準電源（Ｖ１）に接続され、 負の遷移が存在するとき固有の複数のダイオード（２
２、２８、３０）が順方向のバイアスを生じないように
集積回路チップに形成された上記固有のダイオード（２
２、２８、３０）のアノードのレベルを移動するよう
に、上記少なくとも一つの分離部（１３１）は、上記第
１基準電源に関して上記少なくとも一つの分離部をバイ
アスするために第２基準電源（−ＶSUB）に接続され
る、集積回路チップ。 - 【請求項１０】 請求項９に記載した集積回路チップに
おいて、間隔を置いて配置される上記第１、第２、第３
及び第４の各拡散部（１６０、１６１、１６２、１６
３）は、上記第１基準電圧と上記第２基準電圧との間の
電圧を有するそれぞれの電源に接続される、集積回路チ
ップ。 - 【請求項１１】 請求項９に記載した集積回路チップに
おいて、上記第２基準電源は、共通グランド電位（ＣＯ
Ｍ）に関して負の電位である、集積回路チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43479195A | 1995-05-04 | 1995-05-04 | |
| US434791 | 1995-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH099608A JPH099608A (ja) | 1997-01-10 |
| JP2896342B2 true JP2896342B2 (ja) | 1999-05-31 |
Family
ID=23725718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8111475A Expired - Lifetime JP2896342B2 (ja) | 1995-05-04 | 1996-05-02 | 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6211706B1 (ja) |
| JP (1) | JP2896342B2 (ja) |
| KR (1) | KR100250245B1 (ja) |
| DE (1) | DE19617832A1 (ja) |
| FR (2) | FR2733861B1 (ja) |
| GB (1) | GB2300532B (ja) |
| IT (1) | IT1282405B1 (ja) |
| SG (1) | SG48434A1 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69834321T2 (de) * | 1998-07-31 | 2006-09-14 | Freescale Semiconductor, Inc., Austin | Halbleiterstruktur für Treiberschaltkreise mit Pegelverschiebung |
| FI110898B (fi) * | 1998-10-26 | 2003-04-15 | Abb Industry Oy | Vaihtosuuntaaja |
| JP2001128464A (ja) * | 1999-10-26 | 2001-05-11 | Fuji Electric Co Ltd | 電力変換装置 |
| DE10056833C2 (de) * | 1999-11-24 | 2003-03-20 | Int Rectifier Corp | Integrierte Treiberschaltung für Halbbrückenschaltung mit zwei Leistungstransistoren |
| US6353345B1 (en) * | 2000-04-04 | 2002-03-05 | Philips Electronics North America Corporation | Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS |
| JP4710112B2 (ja) * | 2000-08-10 | 2011-06-29 | 富士電機システムズ株式会社 | 半導体装置 |
| US6388468B1 (en) * | 2000-08-30 | 2002-05-14 | Yazaki North America | Circuit and method for operating a MOSFET control circuit with a system operating voltage greater than a maximum supply voltage limit |
| US6657399B2 (en) * | 2001-01-26 | 2003-12-02 | International Rectifier Corporation | Self-oscillating circuit for driving high-side and low-side switching devices with variable width pulses |
| AU2002320548A1 (en) | 2001-02-06 | 2002-12-03 | Harman International Industries, Inc. | Half-bridge gate driver circuit |
| US7012452B2 (en) * | 2003-08-19 | 2006-03-14 | International Rectifier Corporation | High voltage high speed amplifier using floating high side structure |
| JP4400336B2 (ja) * | 2003-08-27 | 2010-01-20 | 株式会社デンソー | 電子制御装置 |
| US7330017B2 (en) * | 2004-01-29 | 2008-02-12 | Enpirion, Inc. | Driver for a power converter and a method of driving a switch thereof |
| US7190195B2 (en) * | 2004-03-29 | 2007-03-13 | Rohm Co., Ltd. | Input circuit and output circuit |
| DE112005000417T5 (de) * | 2005-01-14 | 2007-11-29 | Mitsubishi Electric Corp. | Invertervorrichtung |
| WO2007002589A2 (en) * | 2005-06-24 | 2007-01-04 | International Rectifier Corporation | Semiconductor half-bridge module with low inductance |
| JP2007209054A (ja) * | 2006-01-31 | 2007-08-16 | Sharp Corp | スイッチングレギュレータ及びその制御回路 |
| JP4857814B2 (ja) * | 2006-02-28 | 2012-01-18 | 株式会社日立製作所 | モータ駆動装置 |
| US7521907B2 (en) | 2006-03-06 | 2009-04-21 | Enpirion, Inc. | Controller for a power converter and method of operating the same |
| KR20070107963A (ko) * | 2006-05-04 | 2007-11-08 | 페어차일드코리아반도체 주식회사 | 고전압 게이트 드라이버용 로직회로 |
| US7893676B2 (en) * | 2006-07-20 | 2011-02-22 | Enpirion, Inc. | Driver for switch and a method of driving the same |
| US7948280B2 (en) * | 2006-10-20 | 2011-05-24 | Enpirion, Inc. | Controller including a sawtooth generator and method of operating the same |
| US8063613B2 (en) * | 2006-12-11 | 2011-11-22 | International Rectifier Corporation | Power converter driver with split power supply |
| JP4531075B2 (ja) * | 2007-05-16 | 2010-08-25 | 株式会社日立製作所 | 半導体回路 |
| US7876080B2 (en) * | 2007-12-27 | 2011-01-25 | Enpirion, Inc. | Power converter with monotonic turn-on for pre-charged output capacitor |
| US8541991B2 (en) * | 2008-04-16 | 2013-09-24 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US7679342B2 (en) * | 2008-04-16 | 2010-03-16 | Enpirion, Inc. | Power converter with power switch operable in controlled current mode |
| US8410769B2 (en) * | 2008-04-16 | 2013-04-02 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8686698B2 (en) | 2008-04-16 | 2014-04-01 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8692532B2 (en) * | 2008-04-16 | 2014-04-08 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US9246390B2 (en) | 2008-04-16 | 2016-01-26 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US9548714B2 (en) * | 2008-12-29 | 2017-01-17 | Altera Corporation | Power converter with a dynamically configurable controller and output filter |
| US8698463B2 (en) * | 2008-12-29 | 2014-04-15 | Enpirion, Inc. | Power converter with a dynamically configurable controller based on a power conversion mode |
| US8867295B2 (en) | 2010-12-17 | 2014-10-21 | Enpirion, Inc. | Power converter for a memory module |
| CN102437842B (zh) * | 2011-10-19 | 2013-11-06 | 南京航空航天大学 | 一种基于集成驱动芯片的开关管驱动电路 |
| JP5236822B1 (ja) * | 2012-01-30 | 2013-07-17 | シャープ株式会社 | ドライバ回路 |
| JP6304966B2 (ja) * | 2013-08-05 | 2018-04-04 | 三菱電機株式会社 | 半導体駆動装置及び半導体装置 |
| JP5987991B2 (ja) | 2013-09-02 | 2016-09-07 | 富士電機株式会社 | 半導体装置 |
| CN103746685A (zh) * | 2013-12-11 | 2014-04-23 | 中国电子科技集团公司第五十五研究所 | 高效率微波功率放大器脉冲调制器 |
| EP3100269B1 (en) * | 2014-01-28 | 2020-10-07 | Schneider Electric IT Corporation | Bipolar gate driver |
| FR3023412B1 (fr) * | 2014-07-04 | 2018-01-26 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Amplificateur haute tension |
| US9571093B2 (en) | 2014-09-16 | 2017-02-14 | Navitas Semiconductor, Inc. | Half bridge driver circuits |
| US9537338B2 (en) | 2014-09-16 | 2017-01-03 | Navitas Semiconductor Inc. | Level shift and inverter circuits for GaN devices |
| US9509217B2 (en) | 2015-04-20 | 2016-11-29 | Altera Corporation | Asymmetric power flow controller for a power converter and method of operating the same |
| US10084448B2 (en) * | 2016-06-08 | 2018-09-25 | Eridan Communications, Inc. | Driver interface methods and apparatus for switch-mode power converters, switch-mode power amplifiers, and other switch-based circuits |
| US9712058B1 (en) | 2016-08-29 | 2017-07-18 | Silanna Asia Pte Ltd | High speed tri-level input power converter gate driver |
| CN109194100B (zh) * | 2018-10-24 | 2019-12-20 | 华大半导体有限公司 | 一种栅极驱动电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| US4933573A (en) * | 1987-09-18 | 1990-06-12 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
| FR2630276B1 (fr) * | 1988-04-14 | 1992-07-03 | Bendix Electronics Sa | Circuit de commande d'une charge inductive |
| JPH0220056A (ja) * | 1988-07-07 | 1990-01-23 | Toshiba Corp | 半導体装置 |
| US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
| IT1228900B (it) * | 1989-02-27 | 1991-07-09 | Sgs Thomson Microelectronics | Struttura integrata monolitica per sistema di pilotaggio a due stadi con componente circuitale traslatore di livello del segnale di pilotaggio per transistori di potenza. |
| DE58906591D1 (de) * | 1989-06-08 | 1994-02-10 | Siemens Ag | Schaltungsanordnung zum Schutz elektronischer Schaltungen vor Überspannung. |
| US4994955A (en) * | 1989-12-29 | 1991-02-19 | North American Philips Corporation | Half-bridge driver which is insensitive to common mode currents |
| US5105099A (en) * | 1991-03-01 | 1992-04-14 | Harris Corporation | Level shift circuit with common mode rejection |
| US5202590A (en) * | 1991-11-06 | 1993-04-13 | Intel Corporation | Subthreshold sense circuit for clamping an injected current |
| JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
| US5408150A (en) * | 1992-06-04 | 1995-04-18 | Linear Technology Corporation | Circuit for driving two power mosfets in a half-bridge configuration |
| US5373435A (en) * | 1993-05-07 | 1994-12-13 | Philips Electronics North America Corporation | High voltage integrated circuit driver for half-bridge circuit employing a bootstrap diode emulator |
| US5467050A (en) * | 1994-01-04 | 1995-11-14 | Texas Instruments Incorporated | Dynamic biasing circuit for semiconductor device |
| US5502412A (en) * | 1995-05-04 | 1996-03-26 | International Rectifier Corporation | Method and circuit for driving power transistors in a half bridge configuration from control signals referenced to any potential between the line voltage and the line voltage return and integrated circuit incorporating the circuit |
-
1996
- 1996-05-02 JP JP8111475A patent/JP2896342B2/ja not_active Expired - Lifetime
- 1996-05-03 KR KR1019960014450A patent/KR100250245B1/ko not_active IP Right Cessation
- 1996-05-03 SG SG1996009693A patent/SG48434A1/en unknown
- 1996-05-03 DE DE19617832A patent/DE19617832A1/de not_active Ceased
- 1996-05-03 IT IT96MI000870A patent/IT1282405B1/it active IP Right Grant
- 1996-05-03 FR FR9605548A patent/FR2733861B1/fr not_active Expired - Fee Related
- 1996-05-07 GB GB9609472A patent/GB2300532B/en not_active Expired - Lifetime
-
1997
- 1997-06-10 US US08/872,450 patent/US6211706B1/en not_active Expired - Lifetime
- 1997-10-16 FR FR9712964A patent/FR2752335B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2752335B1 (fr) | 2003-08-01 |
| DE19617832A1 (de) | 1996-11-07 |
| KR100250245B1 (ko) | 2000-04-01 |
| FR2733861B1 (fr) | 1998-03-27 |
| US6211706B1 (en) | 2001-04-03 |
| GB2300532B (en) | 1999-09-22 |
| FR2752335A1 (fr) | 1998-02-13 |
| GB9609472D0 (en) | 1996-07-10 |
| GB2300532A (en) | 1996-11-06 |
| FR2733861A1 (fr) | 1996-11-08 |
| KR960043268A (ko) | 1996-12-23 |
| ITMI960870A0 (ja) | 1996-05-03 |
| IT1282405B1 (it) | 1998-03-20 |
| SG48434A1 (en) | 1998-04-17 |
| ITMI960870A1 (it) | 1997-11-03 |
| JPH099608A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2896342B2 (ja) | 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路 | |
| JP3069043B2 (ja) | パワートランジスタの駆動方法及び回路、並びに該回路を含む集積回路 | |
| JP2821667B2 (ja) | 集積回路チップ | |
| JP3372171B2 (ja) | 半導体装置 | |
| EP0305937A1 (en) | MOS i/o protection using switched body circuit design | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| JP2006311594A (ja) | Ｍｏｓゲートトランジスタ用ドライバおよび高電圧ｍｏｓｆｅｔ | |
| JP2886495B2 (ja) | Ｍｏｓゲートドライバ回路 | |
| KR930006741B1 (ko) | 아날로그신호 입력회로 | |
| US5886543A (en) | Power semiconductor switch having a load open-circuit detection circuit | |
| US4873668A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias generator | |
| US5608259A (en) | Reverse current flow prevention in a diffused resistor | |
| KR100240131B1 (ko) | 씨엠오에스(cmos)회로의 래치업 저감출력드라이버 및 래치 업 저감방법 | |
| JPH011325A (ja) | 半導体装置 | |
| JP3520804B2 (ja) | 半導体装置の試験方法 | |
| JPS58197870A (ja) | 半導体装置 | |
| JPH07235608A (ja) | 半導体集積回路装置 | |
| JPS62269419A (ja) | 電圧変換回路 | |
| KR100280437B1 (ko) | 씨모스트랜지스터구조 | |
| JP2934139B2 (ja) | シュミットトリガ回路 | |
| JP3484736B2 (ja) | 半導体装置 | |
| US5543642A (en) | P-channel transistor | |
| JP2559141B2 (ja) | アナログスイツチ | |
| JPH05235741A (ja) | ゲート回路及びそれを含む半導体装置 | |
| JPH06140499A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |