JP5236822B1 - ドライバ回路 - Google Patents

Abstract

【課題】小型で構成が簡単なドライバ回路を提供する。
【解決手段】ドライバ回路は、ノーマリーオン型トランジスタＱ１，Ｑ２と、制御信号φ１に応答してトランジスタＱ１を制御する制御回路１と、制御信号φ２に応答してトランジスタＱ２を制御する制御回路２と、制御回路１の電源ノード１ｃ，１ｄ間に接続されたコンデンサ１と、制御回路２の電源ノード２ｃ，２ｄ間に接続された電源７と、電源ノード１ｄ，２ｄ間に接続されたスイッチ素子５と、出力電圧ＶＯが約０Ｖになったときにスイッチ素子５をオンさせる制御回路３とを備える。したがって、絶縁電源を別途設けることなく、制御回路１に負電圧Ｖ３を供給できる。
【選択図】図１

Description

この発明はドライバ回路に関し、特に、閾値電圧が負電圧であるノーマリーオン型トランジスタもしくは閾値電圧が２Ｖ程度と低いノーマリーオフ型トランジスタをスイッチング素子として使用し、たとえばインバーター回路に用いられるドライバ回路に関する。

ＧａＮやＳｉＣ等に代表されるワイドバンドギャップ半導体で形成された素子は、シリコン半導体で形成された素子に比べ、高速スイッチング、低オン抵抗値等の優れた特性を有している。一方、ワイドバンドギャップ半導体で形成された素子は、ゲート電圧が０Ｖであってもドレイン電流が流れるノーマリーオン特性、あるいは２Ｖ程度の低い閾値電圧を有するノーマリーオフ特性を示すので、当該素子を確実にオフさせるためには、ゲート電圧を負電圧まで駆動する必要がある。

特許文献１には、ノーマリーオン特性を有するスイッチング素子または閾値電圧が低いノーマリーオフ特性を有するスイッチング素子のための半導体回路が記載されている。

特許文献１では、ハイサイド（高電圧側）のスイッチング素子に供給するための負電圧を生成する電源回路と、ローサイド（低電圧側）のスイッチング素子に供給するための負電圧を生成する電源回路とが設けられ、ハイサイドの電源回路の高電圧側は、高圧電源の＋端子と接続されている。さらに、一方電極がハイサイドの電源回路の低電圧（負電圧）側に接続された制御用コンデンサが設けられ、スイッチング素子のオン／オフを制御する制御回路には、当該スイッチング素子がオンの時に充電される当該制御用コンデンサから動作電源が供給される。また、電源回路の例として、コンデンサに別のスイッチング素子を介して電流を流し、ツェナーダイオードを当該コンデンサと並列に接続して負電圧電源を構成する例が示されている。

また、特許文献２には、定電圧ダイオード（ツェナーダイオード）を用いて、ハイサイドのノーマリーオン型のスイッチング素子に負電圧を供給する電力変換器が開示されている。

また、非特許文献１には、負のゲート・バイアス電圧で駆動するバッファ回路が記載されている。

特開２００７−２８８９９２号公報 特開２００６−３１４１５４号公報

インターナショナル・レクティファイヤー・ジャパン アプリケーションノート ＡＮ−１１２０

ローサイドの回路からハイサイドの回路に負電圧を供給する場合、ダイオードの極性の問題から、インバーター用ゲートドライバ回路で使用されるダイオードとコンデンサからなるブートストラップ回路を使用することができず、このため、非特許文献１には、ハイサイドには絶縁された電源が必要と記載されている。

また、特許文献１では、ハイサイドの内部電源回路は、上述の通り、高電圧側を高圧電源の＋端子と接続して構成されているため、高圧電源から電流が流れ込んでショートする危険性があり、当該ショート防止のため絶縁された電源である必要がある。また、ハイサイドとローサイドのそれぞれで電源を必要とする。

さらに、特許文献１では、スイッチング素子、コンデンサ、およびツェナーダイオードを用いてハイサイドの電源を実現しているが、高い耐圧のツェナーダイオードを製造することは困難であり、電源電圧範囲の制限となっていた。

同様に、特許文献２で用いられている定電圧ダイオード（ツェナーダイオード）も耐圧の制限により、利用可能な電源電圧範囲の制限となっていた。

また、通常、インバーター回路では、逆電力損失やノイズを抑制するため、スイッチング素子に逆方向リカバリー電流の少ないＦＷＤ(free wheel diode)を並列接続する必要がある。ノーマリーオン型トランジスタにおいても、ユニポーラ動作をする横型デバイスでは自身に逆導通機能はあるものの、そのオフ時の低いゲート電圧（通常−１０Ｖ以下）によって逆導通立ち上り電圧の絶対値が大きくなるため、同様にＦＷＤを並列接続する必要があった。

これらの課題はドライバ回路の大型化、複雑化によるコストアップを招き、ワイドバンドギャップ半導体を用いたドライバ回路の普及の妨げとなっていた。

それゆえに、この発明の主たる目的は、小型で構成が簡単なドライバ回路を提供することである。

この発明に係るドライバ回路は、第１の電圧のラインと出力端子との間に接続された第１のトランジスタと、出力端子と第１の電圧よりも低い第２の電圧のラインとの間に接続された第２のトランジスタと、第１および第２の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて第１の電源ノードの電圧を第１のトランジスタの制御電極に与えて第１のトランジスタをオンさせ、入力信号が第２の論理レベルにされたことに応じて第２の電源ノードの電圧を第１のトランジスタの制御電極に与えて第１のトランジスタをオフさせる第１の制御回路と、第３および第４の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて第４の電源ノードの電圧を第２のトランジスタの制御電極に与えて第２のトランジスタをオフさせ、入力信号が第２の論理レベルにされたことに応じて第３の電源ノードの電圧を第２のトランジスタの制御電極に与えて第２のトランジスタをオンさせる第２の制御回路とを備えたものである。第１の電源ノードは出力端子に接続され、第３の電源ノードは第２の電圧を受け、第４の電源ノードは第２の電圧よりも低い第３の電圧を受ける。また、このドライバ回路は、さらに、第１および第２の電源ノード間に接続されたコンデンサと、第２および第４の電源ノード間に接続されたスイッチ素子と、出力端子の電圧と第２の電圧との差の電圧が予め定められた電圧よりも低下したことに応じて、スイッチ素子をオンさせてコンデンサを充電させる第３の制御回路とを備える。

好ましくは、第１および第２のトランジスタの各々はノーマリーオン型トランジスタである。

また好ましくは、ノーマリーオン型トランジスタはワイドバンドギャップ半導体で形成されたｎチャネルＦＥＴである。

また好ましくは、スイッチ素子はｎチャネルＭＯＳＦＥＴである。
また好ましくは、第３の制御回路は、出力端子の電圧と第２の電圧との差の電圧が予め定められた電圧よりも低下し、かつ入力信号が第２の論理レベルである場合にスイッチ素子をオンさせる。

また好ましくは、第３の電圧は、第１または第２のトランジスタがオフされている場合に、第１または第２のトランジスタの逆導通動作が可能な電圧に設定されている。

また好ましくは、第１または第２トランジスタの逆導通立ち上がり電圧が−１．５Ｖ〜−３．０Ｖの範囲となるように、第３の電圧が設定されている。

また、この発明に係る他のドライバ回路は、第１の電圧のラインと出力端子との間に接続された第１のトランジスタと、出力端子と第１の電圧よりも低い第２の電圧のラインとの間に接続された第２のトランジスタと、第１および第２の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて第１の電源ノードの電圧を第１のトランジスタの制御電極に与えて第１のトランジスタをオンさせ、入力信号が第２の論理レベルにされたことに応じて第２の電源ノードの電圧を第１のトランジスタの制御電極に与えて第１のトランジスタをオフさせる第１の制御回路と、第３および第４の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて第４の電源ノードの電圧を第２のトランジスタの制御電極に与えて第２のトランジスタをオフさせ、入力信号が第２の論理レベルにされたことに応じて第３の電源ノードの電圧を第２のトランジスタの制御電極に与えて第２のトランジスタをオンさせる第２の制御回路とを備えたものである。第３の電源ノードは第２の電圧よりも高い第３の電圧を受け、第４の電源ノードは第２の電圧よりも低い第４の電圧を受ける。また、このドライバ回路は、さらに、アノードが第３の電圧を受け、カソードが第１の電源ノードに接続されたダイオードと、第１の電源ノードおよび出力端子間に接続された第１のコンデンサと、第２の電源ノードおよび出力端子間に接続された第２のコンデンサと、第２および第４の電源ノード間に接続されたスイッチ素子と、出力端子の電圧と第２の電圧との差の電圧が予め定められた電圧よりも低下したことに応じて、スイッチ素子をオンさせて第２のコンデンサを充電させる第３の制御回路とを備える。

好ましくは、第１および第２のトランジスタの各々はノーマリーオフ型トランジスタである。

また好ましくは、ノーマリーオフ型トランジスタはワイドバンドギャップ半導体で形成されたｎチャネルＦＥＴである。

また好ましくは、スイッチ素子はｎチャネルＭＯＳＦＥＴである。
また好ましくは、第３の制御回路は、出力端子の電圧と第２の電圧との差の電圧が予め定められた電圧よりも低下し、かつ入力信号が第２の論理レベルである場合にスイッチ素子をオンさせる。

この発明に係るドライバ回路では、出力端子の電圧と第２の電圧との差の電圧が予め定められた電圧よりも低下したことに応じて、スイッチ素子をオンさせてコンデンサの低圧側電極を負の電圧に充電し、その負の電圧を第１の制御回路の第２の電源ノードに与える。したがって、絶縁電源を別途設けることなく、第１の制御回路に負電圧を供給することが可能となり、小型で構成が簡単なドライバ回路を実現することができる。

この発明の実施の形態１によるドライバ回路の構成を示す回路ブロック図である。 図１に示した制御回路３の構成を示す回路ブロック図である。 図１に示したドライバ回路の動作を示すタイムチャートである。 実施の形態１の変更例１を示す回路ブロック図である。 実施の形態１の変更例２を示す回路ブロック図である。 この発明の実施の形態２によるドライバ回路を説明するための図である。 この発明の実施の形態３によるドライバ回路の構成を示す回路ブロック図である。

［実施の形態１］
本発明の実施の形態１によるドライバ回路は、図１に示すように、入力端子Ｔ１，Ｔ２、出力端子Ｔ３，ノーマリーオン型トランジスタＱ１，Ｑ２、制御回路１〜３、コンデンサ４、スイッチ素子５、および電源６，７を備える。

入力端子Ｔ１は制御信号φ１を受け、入力端子Ｔ２は制御信号φ２を受ける。制御信号φ２は、制御信号φ１の相補信号（反転信号）である。ドライバ回路は、制御信号φ１，φ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされたことに応じて出力端子Ｔ３に「Ｈ」レベル（高電圧Ｖ１）を出力する。また、ドライバ回路は、制御信号φ１，φ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされたことに応じて出力端子Ｔ３に「Ｌ」レベル（基準電圧Ｖ２）を出力する。

すなわち、ノーマリーオン型トランジスタＱ１，Ｑ２の各々は、ワイドバンドギャップ半導体で形成されたｎチャネルＦＥＴ（Field effect transistor：電界効果トランジスタ）である。ノーマリーオン型トランジスタＱ１，Ｑ２の各々は、−３Ｖ程度の閾値電圧Ｖｔｈを有し、ゲート−ソース間電圧が０Ｖであってもオンする。

ここで、ワイドバンドギャップ半導体とは、バンドギャップがシリコンよりも大きな半導体、特に、シリコンのバンドギャップ（１．１２ｅＶ）の２倍程度である２．２ｅＶ以上のバンドギャップを有する半導体を言い、たとえば、ＳｉＣ、ＧａＮ、ダイヤモンドなどである。

トランジスタＱ１のドレインは電源６の正極の電圧Ｖ１（たとえば、４００Ｖ）を受け、そのゲートは制御信号φ３を受け、そのソースは出力端子Ｔ３に接続される。電源６の負極は、基準電圧Ｖ２（たとえば、接地電圧である０Ｖ）を受ける。トランジスタＱ２のドレインは出力端子Ｔ３に接続され、そのゲートは制御信号φ４を受け、そのソースは基準電圧Ｖ２を受ける。トランジスタＱ１，Ｑ２は、ハーフブリッジ回路を構成する。

ハイサイド（高圧側）の制御回路１は、入力端子Ｔ１に接続された入力ノード１ａと、トランジスタＱ１のゲートに接続された出力ノード１ｂと、出力端子Ｔ３に接続された高圧側電源ノード１ｃと、低圧側電源ノード１ｄとを含む。制御信号φ１は、入力端子Ｔ１を介して入力ノード１ａに与えられる。出力ノード１ｂに現れる信号が制御信号φ３となる。

制御回路１は、制御信号φ１が「Ｈ」レベルにされた場合は、所定の遅延時間ｔｄ１の経過後に高圧側電源ノード１ｃの電圧を出力ノード１ｂに出力し、制御信号φ１が「Ｌ」レベルにされた場合は低圧側電源ノード１ｄの電圧を出力ノード１ｂに出力する。遅延時間ｔｄ１は、トランジスタＱ１，Ｑ２が同時にオンするのを防止するために設定されている。

ローサイド（低圧側）の制御回路２は、入力端子Ｔ２に接続された入力ノード２ａと、トランジスタＱ２のゲートに接続された出力ノード２ｂと、基準電圧Ｖ２を受ける高圧側電源ノード２ｃと、低圧側電源ノード２ｄとを含む。制御信号φ２は、入力端子Ｔ２を介して入力ノード２ａに与えられる。出力ノード２ｂに現れる信号が制御信号φ４となる。

制御回路２は、制御信号φ２が「Ｈ」レベルにされた場合は高圧側電源ノード２ｃの電圧を出力ノード２ｂに出力し、制御信号φ２が「Ｌ」レベルにされた場合は、所定の遅延時間ｔｄ２の経過後に低圧側電源ノード２ｄの電圧を出力ノード２ｂに出力する。遅延時間ｔｄ２は、トランジスタＱ１，Ｑ２が同時にオンするのを防止するために設定されている。

コンデンサ４は、制御回路１の高圧側電源ノード１ｃと低圧側電源ノード１ｄの間に接続されている。スイッチ素子５は、制御回路１の低圧側電源ノード１ｄと制御回路２の低圧側電源ノード２ｂとの間に接続されている。スイッチ素子５は、制御信号φ５が「Ｈ」レベルである場合にオンし、制御信号φ５が「Ｌ」レベルである場合にオフする。電源７の正極は基準電圧Ｖ２のラインに接続され、その負極は制御回路２の低圧側電源ノード２ｂに接続される。電源７の負極は、負の電圧Ｖ３になる。負の電圧Ｖ３は、トランジスタＱ１，Ｑ２の閾値電圧Ｖｔｈよりも低く、たとえば−１０Ｖ程度である。

制御回路３は、出力端子Ｔ３に接続された検出ノード３ａと、基準電圧Ｖ２を受ける基準電圧ノード３ｂと、スイッチ素子５の制御電極に接続された出力ノード３ｃとを含む。出力ノード３ｃに現れる信号が制御信号φ５となる。

制御回路３は、検出ノード３ａの電圧ＶＯと基準電圧ノード３ｂの電圧Ｖ２との差の電圧ＶＯ−Ｖ２が所定の参照電圧ＶＲよりも高い場合は制御信号φ５を「Ｌ」レベルにし、電圧ＶＯ−Ｖ２が所定の参照電圧ＶＲよりも低い場合は制御信号φ５を「Ｈ」レベルにする。参照電圧ＶＲは、約０Ｖの正の電圧である。

図２は、制御回路３の構成を示す回路ブロック図である。図２において、制御回路３は、電源１０，１１、抵抗素子１２、ダイオード１３、コンパレータ１４、およびレベルシフタ１５を含む。電源１０，１１の負極はともに基準電圧ノード３ｂに接続される。電源１０の正極は、抵抗素子１２およびダイオード１３を介して検出ノード３ａに接続される。

コンパレータ１４の＋端子は電源１１の正極の電圧Ｖ１１を受け、その−端子はダイオード１３のアノードの電圧Ｖ１２を受ける。コンパレータ１４は、Ｖ１１＞Ｖ１２の場合は「Ｈ」レベルの信号を出力し、Ｖ１１＜Ｖ１２の場合は「Ｌ」レベルの信号を出力する。レベルシフタ１５は、コンパレータ１４の出力信号のレベルを所定の電圧だけシフトして出力ノード３ｃに出力する。出力ノード３ｃに現れる信号が制御信号φ５となる。

電源１０の電圧Ｖ１０は、電源１１の電圧Ｖ１１よりも高い電圧に設定されている。ダイオード１３の順方向電圧をＶＦとする。ＶＯがＶ１０−ＶＦよりも高い場合は、ダイオード１３がオフし、Ｖ１２＝Ｖ１０となって制御信号φ５は「Ｌ」レベルになる。ＶＯがＶ１０−ＶＦよりも低い場合は、ダイオード１３がオンし、Ｖ１２＜Ｖ１１＜Ｖ１０となって制御信号φ５は「Ｈ」レベルになる。ここで、Ｖ１０−ＶＦは可能な限り０Ｖに近くなるように設定される。また、ダイオード１３が破壊されるのを防止するため、順方向に直列接続された複数のダイオードでダイオード１３を置換してもよい。

これにより、スイッチ素子５は、出力端子Ｔ３の電圧ＶＯが基準電圧Ｖ２に略等しくなるタイミングでオンされ、出力電圧ＶＯが基準電圧Ｖ２よりも所定電圧だけ高くなったタイミングでオフされる。

図３（ａ）〜（ｅ）は、ドライバ回路の動作を示すタイムチャートである。図３（ａ）〜（ｅ）において、制御信号φ１とφ２は、互いに相補な関係にある。これは、トランジスタＱ１とＱ２が同時にオンするのを防止するためである。もしトランジスタＱ１とＱ２が同時にオンすると、電源６の正極からトランジスタＱ１，Ｑ２を介して基準電圧Ｖ２のラインに貫通電流が流れ、トランジスタＱ１，Ｑ２が破壊されてしまう。

しかし、制御信号φ１の遅延時間と制御信号φ２の遅延時間が同じでない場合や、負荷の状態によっては、制御信号φ１とφ２を相補な関係にするだけでは十分ではない。そこで、制御信号φ１の立ち上がりエッジを所定時間ｔｄ１だけ遅延させて制御信号φ３を生成するとともに、制御信号φ２の立ち下がりエッジを所定時間ｔｄ２だけ遅延させて制御信号φ４を生成している。

そのため出力電圧ＶＯは、制御信号φ１，φ２よりも遅延して動作する。もし制御信号φ２が「Ｈ」レベルである期間Ｔ１にスイッチ素子５をオンさせると、高電圧Ｖ１と負の電圧Ｖ３との差の電圧がコンデンサ４や制御回路１に印加され、回路が破壊されてしまう。これに対して本実施の形態１では、出力電圧ＶＯが「Ｌ」レベルである期間Ｔ２においてスイッチ素子５をオンさせるので、回路が破壊されることはない。期間Ｔ３については後述する。

スイッチ素子５がオンしているとき、トランジスタＱ１がオフし、トランジスタＱ２がオンしている。このため、電源７の正極がトランジスタＱ２を介してコンデンサ４の高圧側電極に接続されるとともに、電源７の負極がスイッチ素子５を介してコンデンサ４の低圧側電極に接続され、コンデンサ４が充電される。このとき、トランジスタＱ１をオフ状態に維持するための負のゲート電圧として、電源７の負電圧Ｖ３がスイッチ素子５および低圧側電源ノード１ｄを介してトランジスタＱ１のゲートに入力されている。

その後、制御信号φ１，φ２に基づいてトランジスタＱ１，Ｑ２およびスイッチ素子５が制御され、トランジスタＱ１がオンし、トランジスタＱ２およびスイッチ素子５がオフする。トランジスタＱ１はノーマリーオン型であるので、高圧側電源ノード１ｃの電圧としてソース電圧がゲートに印加されることでトランジスタＱ１はオン状態となる。トランジスタＱ１がオン状態になると、出力電圧ＶＯは電源６の正極の電圧Ｖ１近くまで上昇する。

このとき、トランジスタＱ２およびスイッチ素子５がオフしているので、コンデンサ４は電源７と切り離され、制御回路１の電源として機能する。コンデンサ４の高圧側電極の電圧は出力電圧ＶＯであり、コンデンサ４の低圧側電極の電圧は出力電圧ＶＯよりも低くなるので、トランジスタＱ１のゲートに出力電圧ＶＯよりも低い電圧を供給することができ、結果、その後のスイッチングタイミングにおいてトランジスタＱ１を確実にオフにすることができる。

以上のように、この実施の形態１では、絶縁電源を別途設けることなく、ハイサイドの制御回路１に負電圧Ｖ３を供給することができるので、装置の小型化、構成の簡単化を図ることができる。また、ワイドバンドギャップ半導体で形成されたトランジスタＱ１，Ｑ２を使用するので、スイッチング素子のオン抵抗値の低減化、スイッチング速度の高速化を図ることができ、ドライバ回路の高速化、低消費電力化を図ることができる。

［変更例１］
図４は、実施の形態１の変更例１を示す回路ブロック図であって、図１と対比される図である。図４を参照して、変更例１が実施の形態１と異なる点は、スイッチ素子５がｎチャネルＭＯＳＦＥＴ１６で置換されている点である。換言すると、スイッチ素子５がｎチャネルＭＯＳＦＥＴ１６で構成されている。ＭＯＳＦＥＴ１６のドレインは制御回路１の低圧側電源ノード１ｄに接続され、そのゲートは制御信号φ５を受け、そのソースは負電圧Ｖ３を受ける。

制御信号φ５が「Ｈ」レベルにされるとＭＯＳＦＥＴ１６がオンし、制御信号φ５が「Ｌ」レベルにされるとＭＯＳＦＥＴ１６がオフする。ＭＯＳＦＥＴ１６のドレインが基準電圧Ｖ２（０Ｖ）よりも低い負電圧Ｖ３に接続されているので、制御信号φ５の「Ｈ」レベルは、負電圧Ｖ３にＭＯＳＦＥＴ１６の閾値電圧を加算した電圧よりも高い電圧にされる。制御信号φ５の「Ｌ」レベルは、負電圧Ｖ３にＭＯＳＦＥＴ１６の閾値電圧を加算した電圧よりも低い電圧にされる。

この変更例１では、スイッチ素子５をＭＯＳＦＥＴ１６で置換したので、より高速のスイッチングに対応することができ、ドライバ回路の応答速度の高速化が可能となる。

なお、スイッチ素子５をバイポーラトランジスタで構成してもよいし、スイッチ素子５をワイドバンドギャップ半導体で形成された素子で構成してもよいことは言うまでもない。

［変更例２］
図５は、実施の形態１の変更例２を示す回路ブロック図であって、図４と対比される図である。図５を参照して、変更例２が変更例１と異なる点は、ＡＮＤゲート１７が追加されている点である。ＡＮＤゲート１７は、制御信号φ５とφ２の論理積信号をＭＯＳＦＥＴ１６のゲートに与える。したがって、ＭＯＳＦＥＴ１６は、図３（ａ）〜（ｅ）に示すように、出力電圧ＶＯが約０Ｖとなり、かつ制御信号φ２が「Ｈ」レベルである期間Ｔ３にオンする。このため、出力電圧ＶＯが高いときにＭＯＳＦＥＴ１６がオンするのを確実に防止することができる。

［実施の形態２」
実施の形態２のドライバ回路の構成は、図１のドライバ回路と同じである。この実施の形態２では、図１の負電圧Ｖ３の値について検討する。図１のノーマリーオン型トランジスタＱ１，Ｑ２の各々は、ノーマリーオン型のｎチャネルＦＥＴである。

図６は、ノーマリーオン型のｎチャネルＦＥＴの逆導通特性のゲート電圧Ｖｇｓ依存性を示す図である。ＦＥＴとしては、閾値電圧Ｖｔｈが−２．５Ｖのものを使用した。ＦＥＴの逆導通特性とは、ＦＥＴのゲート−ソース間に所定のゲート電圧Ｖｇｓを印加した場合において、ＦＥＴのドレイン−ソース間に印加した負の電圧Ｖｄｓと、ドレイン−ソース間に流れる電流Ｉｄとの関係を示す特性である。図６では、左から、Ｖｇｓを−５Ｖから＋０．５Ｖステップで増加させた場合の特性の変化が示されている。

図６において、閾値電圧Ｖｔｈが−２．５Ｖ程度の場合、オフ状態において印加するゲート電圧Ｖｇｓが−５．０Ｖ、−４．５Ｖ、−４．０Ｖのとき、逆導通状態となる逆導通立ち上り電圧は、それぞれ−２．５Ｖ、−２．０Ｖ、−１．５Ｖとなる。本実施の形態２では、トランジスタＱ１，Ｑ２の逆導通立ち上がり電圧が−１．５Ｖ〜−３．０Ｖの範囲となるように、負電圧Ｖ３の値を調整する。すなわち、制御回路１，２を介してトランジスタＱ１，Ｑ２に供給されるゲート電圧Ｖｇｓが−５．０Ｖ〜−４．０Ｖの範囲となるように、負電圧Ｖ３を−５．０Ｖ〜−４．０Ｖの範囲に設定する。これにより、−１．５Ｖ〜−３．０Ｖの範囲の絶対値が小さな逆導通立ち上がり電圧でトランジスタＱ１，Ｑ２の逆導通動作が可能となる。

インバーター回路において通常用いられるＦＷＤの順方向電圧は１．５Ｖ〜３．０Ｖ程度である。したがって、本実施の形態２では、通常はインバーター用スイッチング素子に並列接続する必要があるＦＷＤを具備することなく、確実にトランジスタＱ１，Ｑ２の逆導通動作を行なわせることが可能になる。

［実施の形態３］
図７は、この発明の実施の形態３によるドライバ回路の構成を示す回路ブロック図であって、図５と対比される図である。図７を参照して、このドライバ回路が図５のドライバ回路と異なる点は、ノーマリーオン型トランジスタＱ１，Ｑ２がそれぞれワイドバンドギャップ半導体で形成されたノーマリーオフ型トランジスタＱ１１，Ｑ１２で置換され、電源２０、ダイオード２１、およびコンデンサ２２が追加されている点である。

ノーマリーオフ型トランジスタＱ１１，Ｑ１２の各々は、閾値電圧が２Ｖ程度のｎチャネルＦＥＴである。トランジスタＱ１１，Ｑ１２をオンさせるためには、制御回路１，２の高圧側電源ノード１ｃ，２ｃの電圧をトランジスタＱ１１，Ｑ１２の閾値電圧（２Ｖ）よりも高くする必要がある。このため、電源２０、ダイオード２１、およびコンデンサ２２が追加されている。

電源２０の負極は、基準電圧Ｖ２のラインに接続されている。また、電源２０の正極は、制御回路２の高圧側電源ノード２ｃに直接接続されるとともに、ダイオード２１を介して制御回路１の高圧側電源ノード１ｃに接続されている。コンデンサ２２は、ダイオード２１のカソードと出力端子Ｔ３の間に接続されている。電源２０の正極−負極間の電圧Ｖ４は、トランジスタＱ１１，Ｑ１２の閾値電圧（２Ｖ）よりも高い電圧（たとえば＋１０Ｖ）に設定されている。ダイオード２１およびコンデンサ２２は、ブーストストラップ回路を構成している。

制御信号φ１，φ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、制御回路１，２によって制御信号φ３，φ４がそれぞれ「Ｌ」レベル（ＶＯ＋Ｖ３）および「Ｈ」レベル（Ｖ４）にされる。これにより、トランジスタＱ１１がオフするとともにトランジスタＱ１２がオンし、出力電圧ＶＯは基準電圧Ｖ２となり、ＭＯＳＦＥＴ１６がオンする。

このとき、電源７の負極がＭＯＳＦＥＴ１６を介してコンデンサ４の低圧側電極に接続されるとともに、電源７の正極がトランジスタＱ１２を介してコンデンサ４の高圧側電極に接続され、コンデンサ４が負の電圧Ｖ３に充電される。また、電源２０の正極がダイオード２１を介してコンデンサ２２の高圧側電極に接続されるとともに、電源２０の負極がトランジスタＱ１２を介してコンデンサ２２の低圧側電極に接続され、コンデンサ２２が正の電圧Ｖ４に充電される。

次に、制御信号φ１，φ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、制御回路１，２によって制御信号φ３，φ４がそれぞれ「Ｈ」レベル（ＶＯ＋Ｖ４）および「Ｌ」レベル（Ｖ３）にされる。これにより、トランジスタＱ１１がオンするとともにトランジスタＱ１２がオフし、出力電圧ＶＯは高電圧Ｖ１となる。

この実施の形態３では、絶縁電源を別途設けることなく、ハイサイドの制御回路１に負電圧Ｖ３を供給することができるので、装置の小型化、構成の簡単化を図ることができる。

なお、以上の実施の形態１〜３および変更例を適宜組み合わせてもよいことは言うまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２，３ 制御回路、４，２２ コンデンサ、５ スイッチ素子、６，７，１０，１１，２０ 電源、１２ 抵抗素子、１３，２１ ダイオード、１４ コンパレータ、１５ レベルシフタ、１６ ｎチャネルＭＯＳＦＥＴ、１７ ＡＮＤゲート、Ｑ１，Ｑ２ ノーマリーオン型トランジスタ、Ｑ１１，Ｑ１２ ノーマリーオフ型トランジスタ。

Claims (12)

1. 第１の電圧のラインと出力端子との間に接続された第１のトランジスタと、
   前記出力端子と前記第１の電圧よりも低い第２の電圧のラインとの間に接続された第２のトランジスタと、
   第１および第２の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて前記第１の電源ノードの電圧を前記第１のトランジスタの制御電極に与えて前記第１のトランジスタをオンさせ、前記入力信号が第２の論理レベルにされたことに応じて前記第２の電源ノードの電圧を前記第１のトランジスタの制御電極に与えて前記第１のトランジスタをオフさせる第１の制御回路と、
   第３および第４の電源ノードを有し、前記入力信号が前記第１の論理レベルにされたことに応じて前記第４の電源ノードの電圧を前記第２のトランジスタの制御電極に与えて前記第２のトランジスタをオフさせ、前記入力信号が前記第２の論理レベルにされたことに応じて前記第３の電源ノードの電圧を前記第２のトランジスタの制御電極に与えて前記第２のトランジスタをオンさせる第２の制御回路とを備え、
   前記第１の電源ノードは前記出力端子に接続され、
   前記第３の電源ノードは前記第２の電圧を受け、
   前記第４の電源ノードは前記第２の電圧よりも低い第３の電圧を受け、
   さらに、前記第１および第２の電源ノード間に接続されたコンデンサと、
   前記第２および第４の電源ノード間に接続されたスイッチ素子と、
   前記出力端子の電圧と前記第２の電圧との差の電圧が予め定められた電圧よりも低下したことに応じて、前記スイッチ素子をオンさせて前記コンデンサを充電させる第３の制御回路とを備える、ドライバ回路。
2. 前記第１および第２のトランジスタの各々はノーマリーオン型トランジスタである、請求項１に記載のドライバ回路。
3. 前記ノーマリーオン型トランジスタはワイドバンドギャップ半導体で形成されたｎチャネルＦＥＴである、請求項２に記載のドライバ回路。
4. 前記スイッチ素子はｎチャネルＭＯＳＦＥＴである、請求項１から請求項３までのいずれかに記載のドライバ回路。
5. 前記第３の制御回路は、前記出力端子の電圧と前記第２の電圧との差の電圧が前記予め定められた電圧よりも低下し、かつ前記入力信号が前記第２の論理レベルである場合に前記スイッチ素子をオンさせる、請求項１から請求項４までのいずれかに記載のドライバ回路。
6. 前記第３の電圧は、前記第１または第２のトランジスタがオフされている場合に、前記第１または第２のトランジスタの逆導通動作が可能な電圧に設定されている、請求項１から請求項５までのいずれかに記載のドライバ回路。
7. 前記第１または第２トランジスタの逆導通立ち上がり電圧が−１．５Ｖ〜−３．０Ｖの範囲となるように、前記第３の電圧が設定されている、請求項６に記載のドライバ回路。
8. 第１の電圧のラインと出力端子との間に接続された第１のトランジスタと、
   前記出力端子と前記第１の電圧よりも低い第２の電圧のラインとの間に接続された第２のトランジスタと、
   第１および第２の電源ノードを有し、入力信号が第１の論理レベルにされたことに応じて前記第１の電源ノードの電圧を前記第１のトランジスタの制御電極に与えて前記第１のトランジスタをオンさせ、前記入力信号が第２の論理レベルにされたことに応じて前記第２の電源ノードの電圧を前記第１のトランジスタの制御電極に与えて前記第１のトランジスタをオフさせる第１の制御回路と、
   第３および第４の電源ノードを有し、前記入力信号が前記第１の論理レベルにされたことに応じて前記第４の電源ノードの電圧を前記第２のトランジスタの制御電極に与えて前記第２のトランジスタをオフさせ、前記入力信号が前記第２の論理レベルにされたことに応じて前記第３の電源ノードの電圧を前記第２のトランジスタの制御電極に与えて前記第２のトランジスタをオンさせる第２の制御回路とを備え、
   前記第３の電源ノードは前記第２の電圧よりも高い第３の電圧を受け、
   前記第４の電源ノードは前記第２の電圧よりも低い第４の電圧を受け、
   さらに、アノードが前記第３の電圧を受け、カソードが前記第１の電源ノードに接続されたダイオードと、
   前記第１の電源ノードおよび前記出力端子間に接続された第１のコンデンサと、
   前記第２の電源ノードおよび前記出力端子間に接続された第２のコンデンサと、
   前記第２および第４の電源ノード間に接続されたスイッチ素子と、
   前記出力端子の電圧と前記第２の電圧との差の電圧が予め定められた電圧よりも低下したことに応じて、前記スイッチ素子をオンさせて前記第２のコンデンサを充電させる第３の制御回路とを備える、ドライバ回路。
9. 前記第１および第２のトランジスタの各々はノーマリーオフ型トランジスタである、請求項８に記載のドライバ回路。
10. 前記ノーマリーオフ型トランジスタはワイドバンドギャップ半導体で形成されたｎチャネルＦＥＴである、請求項９に記載のドライバ回路。
11. 前記スイッチ素子はｎチャネルＭＯＳＦＥＴである、請求項８から請求項１０までのいずれかに記載のドライバ回路。
12. 前記第３の制御回路は、前記出力端子の電圧と前記第２の電圧との差の電圧が前記予め定められた電圧よりも低下し、かつ前記入力信号が前記第２の論理レベルである場合に前記スイッチ素子をオンさせる、請求項８から請求項１１までのいずれかに記載のドライバ回路。

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