WO2018230196A1 - 駆動装置及び電力変換装置 - Google Patents

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赤羽　正志
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the present invention relates to a drive device and a power conversion device.
  • a power converter (also referred to as an inverter) includes, for example, two switching elements arranged on each of the high side and the low side, and two gate drive circuits for driving these gates.
  • a negative voltage may be input to the gate. Therefore, in each gate drive circuit, two floating power supplies (also referred to as positive side power supply and negative side power supply) are provided as drive power supplies (also referred to as positive side power supply and negative side power supply) respectively supplying positive voltage and negative voltage input to the gates to turn on and off the switching elements.
  • a driving power supply is required.
  • Patent Literatures 1 to 3 in the half-bridged power conversion device, a high side is provided by providing a bootstrap circuit that supplies a power supply voltage to a low side to high side gate drive circuit using a capacitor. Discloses a simple configuration that does not have an active voltage source.
  • Patent Document 1 Japanese Patent Application Publication No. 2010-35389
  • Patent Document 2 Japanese Patent Application Publication No. 2011-66963
  • Patent Document 3 Japanese Patent Application Publication No. 2013-179821
  • the bootstrap circuit described in Patent Document 1 includes positive and negative power supplies on the low side, and two capacitors for positive and negative power supplies on the high side (also referred to as positive and negative capacitors, respectively). And an additional drive power supply to charge the negative side capacitor.
  • the bootstrap circuit described in Patent Document 2 includes positive and negative power supplies on the low side, positive and negative capacitors on the high side, and turns off the high side switching element and turns on the low side switching element. At the same time, an additional switching element connects the negative power supply to the negative capacitor to charge it. However, the charge timing of the negative side capacitor can not be controlled.
  • the bootstrap circuit described in Patent Document 3 includes positive and negative power supplies on the low side, positive and negative capacitors on the high side, and an additional switching element, and the positive side when the low-side switching element is on. While charging the capacitor, turning on the additional switching element to use the negative side capacitor as a negative power supply, turning off the additional switching element when the high side switching element is on, using the positive side capacitor to turn on the negative side capacitor To charge.
  • the potential of the positive side capacitor fluctuates significantly, which may affect the propagation delay time and the like.
  • the driving device may drive a switch circuit having a first switching element and a second switching element connected in series.
  • the driving device may include a gate driving unit having a first gate driving circuit driving a gate of the first switching element and a second gate driving circuit driving a gate of the second switching element.
  • the drive device may include a negative side power supply that supplies the first reference potential, which is the low side potential of the first switching element, to the positive potential side and the negative potential side to the first negative potential.
  • the drive device may include a negative side capacitor for supplying the second reference potential, which is the high side potential of the first switching element, to the positive potential side and supplying the gate drive section to the negative potential side as the second negative potential. .
  • the driving device may include a timing detection circuit that detects a charging timing for charging the negative-side capacitor based on a potential state of a driving circuit on the high side among the first gate driving circuit and the second gate driving circuit.
  • the drive device may include a charging circuit that charges the negative capacitor using the negative power supply at the charge timing.
  • the drive device may include a positive side power supply that supplies the gate drive section with the first reference potential on the negative potential side and the positive potential side on the first positive potential.
  • the drive device may include a positive side capacitor for supplying the second reference potential to the negative potential side and supplying the gate drive section with the positive potential side as the second positive potential.
  • the driver may include a first rectifier that passes current from the positive terminal of the positive power supply to the positive capacitor and blocks current in the reverse direction.
  • the timing detection circuit may detect the charge timing based on at least one of the first positive potential, the second positive potential, the first reference potential, the second reference potential, the first negative potential, and the second negative potential.
  • the timing detection circuit may detect the charge timing on the condition that the difference between the second reference potential and the first negative potential is less than or equal to the reference voltage.
  • the timing detection circuit may detect the charge timing on condition that a divided voltage obtained by dividing the second reference potential and the first negative potential is equal to or less than a first threshold.
  • the timing detection circuit may clamp the divided voltage below a second threshold that is greater than the first threshold.
  • the timing detection circuit may detect the charge timing on condition that the current flowing from the positive power supply to the positive capacitor is equal to or greater than the third threshold.
  • the timing detection circuit may detect the charge timing further on condition that the first gate control signal instructing the first gate driving circuit to turn on the first switching element is input.
  • the charging circuit may have a third switching element connected between the first negative potential and the second negative potential at the charging timing.
  • the driving device may further include a second rectifier that passes a current from the first reference potential side to the second reference potential side and cuts off the current in the reverse direction.
  • the first switching element may be a low side switching element in the switch circuit.
  • the second switching element may be a high side switching element in the switch circuit.
  • the first gate drive circuit may receive the first positive potential and the first negative potential as drive voltages.
  • the second gate drive circuit may receive the second positive potential and the second negative potential as drive voltages.
  • the driving device level shifts the first gate control signal based on the first reference potential for controlling the gate of the second switching element to generate a second conversion gate control signal based on the second reference potential. It may further include a level shift circuit to generate.
  • the second gate drive circuit may drive the gate of the second switching element in response to the second conversion gate control signal.
  • the level shift circuit may have a level shift resistor and a level shift switching element serially connected in series between the second positive potential and the second negative potential.
  • the level shift circuit may have a level shift rectifier that passes current from the second reference potential side to a connection point between the level shift resistor and the level shift switching element, and cuts off current in the reverse direction.
  • the negative capacitor may have a smaller capacity than the positive capacitor.
  • the power converter may include the drive device according to any one of items 1 to 15.
  • the power converter may include a first switching element and a second switching element.
  • the structure of the drive device which concerns on this embodiment, and the power converter device comprised including this is shown.
  • the input threshold range of the high side gate drive circuit is shown.
  • the input threshold range of an input circuit is shown.
  • the configuration of the level shift circuit is shown together with the high side gate drive circuit and the zener diode.
  • the structure of a timing detection circuit is shown.
  • An example of an operation waveform of a timing detection circuit is shown.
  • An example of an operation waveform in a drive and a power converter is shown.
  • the structure of the drive device which concerns on a modification is shown.
  • movement waveform of the timing detection circuit which concerns on a modification is shown.
  • FIG. 1 shows a configuration of a driving apparatus 100 according to the present embodiment and a power conversion apparatus 110 configured to include the driving apparatus.
  • Drive device 100 controls the negative power supply of the switching element by controlling the timing of charging the drive power supply capacitor provided on the high side without providing an active drive power supply on the high side in power conversion device 110. It is possible.
  • Power converter 110 includes switch circuit 10 and driver 100.
  • the switch circuit 10 includes switching elements 11 and 12 and rectifying elements 13 and 14, and from these, a half bridge type switch circuit is configured for the load L and the power supply EV.
  • the positive side and the negative side of the power source EV are referred to as high side (HS) and low side (LS), respectively.
  • the switching elements 11 and 12 are, for example, insulated gate bipolar transistors (IGBTs).
  • a metal oxide semiconductor field effect transistor (MOSFET) may be employed as the switching elements 11 and 12.
  • the switching elements 11 and 12 have a gate electrode (also simply referred to as a gate), a collector electrode (also simply referred to as a collector), and an emitter electrode (also simply referred to as an emitter).
  • the switching elements 11 and 12 are connected in series by connecting the emitter of the switching element 11 and the collector of the switching element 12 and are disposed on the high side and the low side, respectively.
  • the rectifying elements 13 and 14 are, for example, free wheel diodes (FWDs).
  • the rectifying elements 13 and 14 are connected in anti-parallel to the switching elements 11 and 12, respectively.
  • the switching elements 11 and 12 include parasitic diodes, the rectifying elements 13 and 14 may not be provided.
  • switching element 11 connects the collector and the emitter to the positive electrode of power supply EV and one end of load L
  • switching element 12 connects the collector and the emitter to one end of load L and the negative electrode of power supply EV, respectively.
  • the other end of the load L is connected to the negative electrode of the power supply EV.
  • the potentials on the high side and low side of switching element 12 that is, the potentials on one end and the other end of load L
  • reference potentials VS and COM respectively second and first reference potentials
  • the driving device 100 is a device that drives the switch circuit 10 in accordance with a control signal IN input from the outside.
  • the driving device 100 includes a gate driving unit 20 and a bootstrap circuit 40.
  • the gate drive unit 20 is a unit that drives the gates of the switching elements 11 and 12 to drive the switch circuit 10, and the input circuit 23, the filter delay circuit 24, the pulse generation circuit 25, the level shift circuit 30, and the gate drive circuit 21 and 22, and Zener diodes 26 and 27 are included.
  • the control signal IN to the reference potential COM is generated by the microprocessor 9 disposed outside the drive device 100 and input to the gate drive unit 20.
  • the input circuit 23 generates gate control signals HIN and LIN for controlling the gates of the switching elements 11 and 12 according to the control signal IN.
  • the gate control signals HIN and LIN are input to the filter delay circuit 24 in the subsequent stage.
  • the filter delay circuit 24 removes noise from the gate control signals HIN and LIN and delays the other with respect to one of them to output the HRDV and LDRV signals. For example, by delaying the rise of the gate control signal LIN with respect to the fall of the gate control signal HIN and delaying the rise of the gate control signal HIN with respect to the fall of the gate control signal LIN, Simultaneous on is prevented.
  • the pulse generation circuit 25 generates control signals SET and RES to be input to the level shift circuit 30 from the gate control signal HDRV.
  • the control signals SET and RES respectively include pulse signals generated in response to the rising and falling of the gate control signal HDRV.
  • the level shift circuit 30 generates conversion gate control signals SDRN and RDRN for controlling the gate of the switching element 11.
  • Conversion gate control signals SDRN and RDRN are generated by level-shifting a gate control signal HDRV (control signals SET and RES generated from this) based on the negative potential GND and converting it into a signal based on the negative potential MVS. Be done.
  • the configuration of the level shift circuit 30 will be described later.
  • the gate drive circuits 21 and 22 are disposed on the high side and the low side, respectively, and drive the gates of the switching elements 11 and 12.
  • the gate drive circuit 21 generates a gate drive signal HO in accordance with the conversion gate control signals SDRN and RDRN generated by the level shift circuit 30, and inputs the gate drive signal HO to the gate of the switching element 11.
  • the gate drive signal HO is switched between a positive voltage and a negative voltage signal for turning on and off the switching element 11, and these are driven by the gate drive circuit 21 from the positive and negative capacitors 41 and 42, respectively. It is generated using positive potential VB (an example of a second positive potential) and negative potential MVS (an example of a second negative potential) that are received as voltages.
  • positive potential VB an example of a second positive potential
  • MVS an example of a second negative potential
  • the negative potential MVS has a potential obtained by lowering the offset voltage corresponding to the charging voltage (VS-MVS) of the negative capacitor 42 from the reference potential VS.
  • the gate control signal HO is given a voltage range between the positive potential VB and the negative potential MVS.
  • the gate drive circuit 22 generates the gate drive signal LO according to the control signal LDRV generated by the filter delay circuit 24 via the control signal LIN generated by the input circuit 23 and is input to the gate of the switching element 12.
  • the gate drive signal LO is switched between a positive voltage and a negative voltage signal for turning on and off the switching element 12, and these are driven by the gate drive circuit 22 from the positive and negative power supplies VCCH and VCCL, respectively. It is generated using positive potential VL (an example of a first positive potential) and negative potential GND (an example of a first negative potential) that are received as voltages.
  • VL an example of a first positive potential
  • GND an example of a first negative potential
  • the negative potential GND has a potential dropped from the reference potential COM by an offset voltage corresponding to the power supply voltage (COM-GND) of the negative power supply VCCL.
  • the control signal IN is given a voltage range between the positive potential VL and the reference potential COM, while the gate control signal LDRV is given a voltage range between the positive potential VL and the negative potential GND.
  • the Zener diodes 26 and 27 maintain the positive potential VB and the negative potential MVS, respectively, at a potential difference of a predetermined value or less with respect to the reference potential VS by their breakdown voltages. As a result, even when the positive and negative capacitors 41 and 42 are overcharged, constant positive and negative voltages can be supplied to the gate drive circuit 21.
  • the bootstrap circuit 40 is a circuit that supplies a power supply voltage from the power supply disposed on the low side to the gate drive circuit 21 disposed on the high side.
  • the bootstrap circuit 40 includes positive and negative power supplies VCCH and VCCL, positive and negative capacitors 41 and 42, rectifiers 43 and 44, a switching element 47, a rectifying element 48, and a timing detection circuit 50.
  • the positive and negative power supplies VCCH and VCCL are disposed on the low side and are used to generate a gate drive signal LO to be input to the gate of the switching element 12, and the positive potential VL and the negative potential GND are It is a power supply to the gate drive circuit 22.
  • the positive and negative power supplies VCCH and VCCL may be generated from an external power supply (for example, a commercial power supply) by AC-DC conversion or the like, or may be generated using local power or a battery or the like.
  • the positive and negative power supplies VCCH and VCCL are respectively connected in series, their connection point is connected to the reference potential COM, and the negative electrode of the negative power supply VCCL is connected to the negative potential GND.
  • the positive power supply VCCH generates a positive potential VL and supplies it to the gate drive circuit 22.
  • the negative power supply VCCL generates a negative potential GND and supplies it to the gate drive circuit 22.
  • gate drive signal LO of positive potential VL and negative potential GND can be generated with respect to reference potential COM.
  • the positive and negative capacitors 41 and 42 are disposed on the high side and are used to generate a gate drive signal HO to be input to the gate of the switching element 11, and the positive potential VB and the negative potential MVS are The element is supplied to the gate drive circuit 21 of FIG.
  • the positive and negative capacitors 41 and 42 are connected in series, respectively, and their connection point is connected to the reference potential VS.
  • the positive capacitor 41 is charged by the positive power supply VCCH to generate a positive potential VB, and supplies the positive potential VB to the gate drive circuit 21.
  • the negative capacitor 42 is charged along with the charging of the negative power supply VCCL and the positive capacitor to generate a negative potential MVS, which is supplied to the gate drive circuit 21. Thereby, gate drive signal HO of positive potential VS and negative potential MVS can be generated with respect to reference potential VS.
  • the negative capacitor 42 may have a smaller capacity than the positive capacitor 41.
  • the rectifiers 43 and 44 supply current from the positive and negative power supplies VCCH and VCCL to the positive and negative capacitors 41 and 42 to charge them, and current from the positive and negative capacitors 41 and 42 It is an element that supplies the positive potential VB and the negative potential MVS to the gate drive circuit 21 without returning.
  • the rectifier 43 is connected between the positive power supply VCCH and the positive capacitor 41, passes the current from the positive electrode of the positive power VCCH to the positive capacitor 41, and cuts off the current in the reverse direction.
  • a charging circuit is formed by the positive power supply VCCH, the rectifier 43, the positive capacitor 41, and the switching element 12, and the positive power supply VCCH charges the positive capacitor 41.
  • the rectifier 44 is connected between the reference potential COM and the reference potential VS, passes a current from the side of the reference potential COM to the side of the reference potential VS, and cuts off the current in the reverse direction.
  • the rectifier 44 is not necessarily provided if a decrease in combined capacitance value of the series capacitors of the positive and negative capacitors 41 and 42 is permitted.
  • a charging circuit is formed by the positive and negative power supplies VCCH and VCCL, the rectifier 43, the positive and negative capacitors 41 and 42, and the switching element 47 in series.
  • the positive capacitor 41 and the negative capacitor 42 are charged by the positive and negative power supplies VCCH and VCCL in series.
  • the switching element 47 is controlled by the timing detection circuit 50 described later, and is turned on at the charge timing to connect the negative potential GND and the MVS.
  • a charging circuit is formed by the negative side power supply VCCL, the rectifier 44, the negative side capacitor 42, and the switching element 47, and the negative side power supply VCCL charges the negative side capacitor 42.
  • the rectifying element 48 is connected in antiparallel to the switching element 47.
  • the rectifying element 48 prevents the negative potential MVS from falling below the negative potential GND.
  • the switching element 47 includes a parasitic diode, the rectifying element 48 may not be provided.
  • the timing detection circuit 50 is a circuit that detects the charge timing for charging the negative side capacitor 42 based on the potential state of the gate drive circuit 21 disposed on the high side.
  • the timing detection circuit 50 detects a detection timing by using the low side gate control signal LDRV and a high side potential level output HSPOT (corresponding to the difference between the reference potential VS and the negative potential GND) described later as a control input, At that timing, the switching element 47 is turned on to form a charging circuit, whereby the negative capacitor 42 is charged.
  • the configuration of the timing detection circuit 50 will be described later.
  • FIG. 4 shows the configuration of the level shift circuit 30 together with the gate drive circuit 21 and the zener diodes 26 and 27 on the high side.
  • the level shift circuit 30 includes resistive elements 31S and 31R, switching elements 32S and 32R, rectifying elements 33S and 33R, rectifying elements 34S and 34R, and resistive elements 35 and 36.
  • the resistive elements 31S and 31R are examples of level shift resistors, one end of which is connected to the positive electrode (that is, the positive potential VB) of the positive side capacitor 41 and the other end connected to the gate drive circuit 21.
  • the switching elements 32S and 32R are examples of level shifting switching elements, and are connected between the other ends of the resistance elements 31S and 31R and the negative potential GND.
  • the switching element 32S is driven by the control signal SET output from the pulse generation circuit 25 and is input to the gate drive circuit 21 as the conversion gate control signal SDRN.
  • the switching element 32R is driven by the control signal RES output from the pulse generation circuit 25 and is input to the gate drive circuit 21 as the conversion gate control signal RDRN.
  • the rectifying elements 33S and 33R are connected in parallel to the resistance elements 31S and 31R, respectively, with the cathode directed to the positive potential VB side, so that the conversion gate control signals SDRN and RDRN do not exceed the positive potential VB.
  • the rectifying elements 34S and 34R are connected between the connection point between the resistance elements 31S and 31R and the switching elements 32S and 32R and the reference potential VS with the anode directed to the reference potential VS, and the conversion gate control signal SDRN. , RDRN do not fall below the reference potential VS.
  • level shift circuit 30 receives conversion of pulse control signals SET and RES generated respectively according to the rise and fall of gate control signal HDRV as a conversion gate control having a potential between positive potential VB and reference potential VS.
  • the signals SDRN and RDRN are converted respectively.
  • Resistance elements 35 and 36 are connected in series between reference potential VS and negative potential GND. Further, the connection point between the resistance elements 35 and 36 is input to the timing detection circuit 50 as the high side potential level output HSPOT.
  • the resistance values of resistance elements 35 and 36 are higher and lower than reference VREF in timing detection circuit 50 described later when switching element 11 is on and off (that is, when the high side is high and low potential states). Shall be determined to be
  • FIG. 5 shows the configuration of the timing detection circuit 50.
  • the timing detection circuit 50 includes a comparator 51, a zener diode 52, a delay circuit 53, an AND circuit 54, an NOT circuit 55, a delay circuit 56, a latch circuit 57, and an amplifier 58.
  • the comparator 51 compares the high side potential level output HSPOT output from the level shift circuit 30 with the reference VREF, and compares the high level and the low level when the potential level output HSPOT is below and above the reference VREF, respectively. Output the result COUT.
  • the charge timing can be detected on the condition that the difference between the reference potential VS and the negative potential GND is equal to or less than the reference voltage corresponding to the reference VREF.
  • the zener diode 52 clamps the high side potential level output HSPOT input to the comparator 51 below its breakdown voltage.
  • the breakdown voltage is larger than the reference VREF. Since the potential level output HSPOT rises and falls greatly depending on the switching state of the switching element 11, this can prevent an excessively high voltage signal from being input to the comparator 51.
  • the delay circuit 53 outputs a pulse wave delayed with respect to the rise of the gate control signal LDRV.
  • the delay time delay1 By arbitrarily setting the delay time delay1, it is possible to detect the start of the charging timing delayed by the rise of the gate control signal LDRV, that is, the turning on of the switching element 12.
  • the AND circuit 54 calculates the logical product of the comparison result COUT of the comparator 51 and the output of the delay circuit 53, and outputs the result. Thus, it is possible to detect when the comparison result COUT of the comparator 51 is at high level, that is, when the switching element 11 is turned off and the gate drive circuit 21 disposed on the high side is in a low potential state.
  • the NOT circuit 55 calculates the logical negation of the gate control signal LDRV, and outputs the result.
  • the delay circuit 56 outputs a pulse wave delayed with respect to the rise of the logic negation of the gate control signal LDRV, that is, the fall of the gate control signal LDRV.
  • the latch circuit 57 is set by the output of the AND circuit 54 and reset by the output of the delay circuit 56. Thereby, when the switching element 11 is turned off and the gate drive circuit 21 disposed on the high side is in the low potential state, the switching element 12 is delayed to turn on to start charging, and the switching element 12 is turned off. And a charge timing signal is generated to terminate the charge.
  • the amplifier 58 amplifies and outputs the output of the latch circuit 57.
  • the output is input to the gate of the switching element 47 as the gate drive signal XM1G.
  • FIG. 6 shows an example of an operation waveform of the timing detection circuit 50.
  • the top row shows the waveform of the potential level output HSPOT.
  • the potential level output HSPOT represents the potential state of the gate drive circuit 21 disposed on the high side, and repeats the high level and the low level with the switching operation (on and off) of the switching element 11.
  • the second stage shows the waveform of the output COUT of the comparator 51.
  • the output COUT becomes high level and low level, respectively, when the potential level output HSPOT is below and above the reference VREF.
  • the third stage shows the waveform of the low side gate control signal LDRV.
  • the gate control signal LDRV repeats the high level and the low level as opposed to the high side gate control signal HDRV (not shown).
  • the fourth and fifth stages show waveforms of the output S of the AND circuit 54 and the output R of the delay circuit 56, respectively.
  • the output COUT of the comparator 51 When the output COUT of the comparator 51 is at high level, that is, when the switching element 11 is turned off and the gate drive circuit 21 disposed on the high side is in a low potential state, the output S rises The pulse signal rises in a delayed manner (corresponding to the turning on of the switching element 12).
  • the output R rises in a pulse shape delayed with respect to the falling of the gate control signal LDRV (corresponding to the turn-off of the switching element 12).
  • the sixth stage shows the waveform of the gate drive signal XM1G.
  • the gate drive signal XM1G rises in response to the rise of the output S and falls in response to the rise of the output R.
  • the charge timing of the negative side capacitor 42 is delayed and started to turn on the switching element 12 when the switching element 11 is turned off and the gate drive circuit 21 disposed on the high side is in a low potential state. It will be delayed to the turn off of the element 12 to end. Note that by setting the delay times delay1 and delay2 by the delay circuits 53 and 56, the charging timing can be arbitrarily determined according to the turn-on operation of the switching element 11.
  • FIG. 7 shows an example of operation waveforms in drive device 100 and power conversion device 110.
  • the top row shows the waveform of the control signal IN.
  • the control signal IN repeats a low level of about 5 ⁇ sec to about 3 ⁇ sec and a high level of about 2 ⁇ sec at an amplitude of 3.3 V with reference to the negative potential GND.
  • the second stage shows the waveforms of the output voltages of the positive power supply VCCH and the negative power supply VCCL.
  • the output voltages of the positive power supply VCCH and the negative power supply VCCL are 20 V and 5 V, respectively, with reference to the negative potential GND.
  • the third stage shows the waveforms of the positive potential VB and the reference potential VS with reference to the negative potential MVS.
  • the positive potential VB and the reference potential VS are 20 V and 5 V, respectively, with reference to the negative potential MVS.
  • the fourth stage shows the waveforms of a positive potential VB, a reference potential VS, and a negative potential MVS with reference to the negative potential GND.
  • the positive potential VB, the reference potential VS, and the negative potential MVS are operated at an amplitude of 120 V along with the switching operation (on and off) of the switching element 11.
  • the fifth stage shows the waveform of the gate drive signal XM1G.
  • the gate drive signal XM1G has an amplitude of 5 V with respect to the negative potential GND, and when the high side (reference potential VS) is in the low potential state, the low side gate control signal LDRV (in this example, the control signal IN is high). It becomes high level by delaying to the level).
  • the sixth and seventh stages show waveforms of the gate drive signals HO and LO.
  • the gate drive signals HO and LO respectively have amplitudes of 20 V based on the negative potential MVS and the negative potential GND, and alternately repeat different high levels of the reference potential through low level periods of different reference potentials.
  • the eighth stage shows the waveform of the high side reference potential VS.
  • the ninth and tenth stages show potential fluctuation waveforms of the positive potential VB with respect to the reference potential VS and the reference potential VS with respect to the negative potential MVS. Both are operating within a fluctuation range of 50mV or less, and charging and discharging are repeated.
  • the potential difference between the reference potential VS and the negative potential GND is used as the high-side potential state (detected as the potential level output HSPOT) in which the timing detection circuit 50 detects charging timing.
  • at least one of positive potentials VB and VL, reference potentials VS and COM, and negative potentials MVS and GND may be used.
  • a potential difference between at least one of the positive potential VB, the reference potential VS, and the negative potential MVS and the at least one of the positive potential VL, the reference potential COM, and the negative potential GND may be used.
  • a potential difference between at least one of the positive potential VB, the reference potential VS, and the negative potential MVS and the negative potential GND may be used.
  • FIG. 8 shows a configuration of a drive device 200 according to a modification and a power conversion device 210 configured to include the same.
  • the power conversion device 210 includes the switch circuit 10 and the drive device 200.
  • the switch circuit 10 is configured in the same manner as that in the power converter 210 described above.
  • the driving device 200 includes a gate driving unit 20 and a bootstrap circuit 140.
  • the gate drive unit 20 is configured in the same manner as that of the drive device 100 described above.
  • the resistive elements 35 and 36 in the level shift circuit 30 are not required.
  • the bootstrap circuit 140 includes positive and negative power supplies VCCH and VCCL, positive and negative capacitors 41 and 42, rectifiers 43 and 44, resistance elements 45 and 46, switching element 47, rectification element 48, and timing detection circuit 150. And the resistive element 45 is inserted between the positive power supply VCCH and the rectifier 43 in the aforementioned bootstrap circuit 40, and the resistive element 46 is inserted between the negative power supply VCCL and the rectifier 44, and the timing detection circuit 50. Are replaced with the timing detection circuit 150.
  • the bootstrap circuit 140 detects the high-side potential state using the potential BSV at the connection point between the rectifier 43 and the resistance element 45, and inputs this to the timing detection circuit 150.
  • FIG. 9 shows the configuration of the timing detection circuit 150.
  • the timing detection circuit 150 includes a comparator 151, an AND circuit 152, an NOT circuit 153, a latch circuit 154, and an amplifier 155.
  • the comparator 151 compares the potential BSV with the reference VREF, and outputs a comparison result COUT that becomes high level and low level, respectively, when the potential BSV is below and above the reference VREF. Thereby, charging is performed under the condition that potential BSV is not more than the reference voltage corresponding to reference VREF, that is, the current flowing from positive power supply VCCH to positive capacitor 41 is not less than the threshold current amount corresponding to reference VREF. The timing can be detected.
  • the AND circuit 152 calculates the logical product of the comparison result COUT of the comparator 151 and the gate control signal LDRV, and outputs the result.
  • a pulse signal is output.
  • the NOT circuit 153 calculates the logical negation of the gate control signal LDRV, and outputs the result.
  • the latch circuit 154 is set by the output of the AND circuit 152 and reset by the logical negation of the gate control signal LDRV. Thereby, the switching element 11 is turned off, and the gate drive circuit 21 disposed on the high side starts charging in synchronization with the turning on of the switching element 12 in the low potential state, and charges in synchronization with the turning off of the switching element 12 A charge timing signal is generated to terminate the
  • the amplifier 155 amplifies and outputs the output of the latch circuit 154.
  • the output is input to the gate of the switching element 47 as the gate drive signal XM1G.
  • the gate control signal LDRV may be delayed via the delay circuit and input to the AND circuit 152, or the logic negation of the gate control signal LDRV may be delayed via the delay circuit and input to the latch circuit 154. Good.
  • FIG. 10 shows an example of operation waveforms of the timing detection circuit 150 according to the modification.
  • the waveform of the potential BSV is shown at the top.
  • the potential BSV represents the high-side potential state, and falls as the switching element 12 is turned on and rises as the positive capacitor 41 is charged.
  • the second stage shows the waveform of the output COUT of the comparator 51.
  • the output COUT becomes high level and low level, respectively, when the potential BSV is below and above the reference VREF.
  • the third stage shows the waveform of the low side gate control signal LDRV.
  • the gate control signal LDRV repeats the high level and the low level as opposed to the high side gate control signal HDRV (not shown).
  • the fourth and fifth stages show waveforms of the output S of the AND circuit 152 and the output R of the NOT circuit 153, respectively.
  • the output COUT of the comparator 151 is at high level, that is, when the switching element 11 is turned off and the gate drive circuit 21 disposed on the high side is in a low potential state
  • the output S Rising in response to the turning on of the switching element 12 and falling in response to the falling of the output COUT or the falling of the gate control signal LDRV.
  • the output R rises in response to the falling of the gate control signal LDRV (corresponding to the turning off of the switching element 12), and falls in response to the rising of the gate control signal LDRV (corresponding to the turning on of the switching element 12).
  • the sixth stage shows the waveform of the gate drive signal XM1G.
  • the gate drive signal XM1G rises in response to the rise of the output S and falls in response to the rise of the output R.
  • the charge timing of the negative side capacitor 42 starts when the gate drive circuit 21 disposed on the high side is in the low potential state and at the turn on timing of the switching element 12, and the timing of the turn off of the switching element 12 End when
  • the positive side and negative side power supplies VCCH and VCCL on the low side and the positive side and negative side capacitors 41 and 42 on the high side are provided.
  • positive and negative power supplies VCCH and VCCL may be provided on the high side
  • positive and negative capacitors 41 and 42 may be provided on the low side.
  • the input circuit 23, the filter delay circuit 24, and the pulse generation circuit 25 are provided on the high side
  • the level shift circuit 30 receives the gate control signal LDRV with reference to the reference potential VS (a control signal SET generated from this).
  • RES are converted to a signal based on the reference potential COM to generate a conversion gate control signal for controlling the gate of the switching element 12.
  • rectification element 50 ... timing detection circuit, 51 ... comparison 52, Zener diode, 53: Delay circuit, 54: AND circuit, 55: NOT circuit, 56: Extended circuit, 57: latch circuit, 58: amplifier, 100: drive device, 110: power conversion device, 140: bootstrap circuit, 150: timing detection circuit, 151: comparator, 152: AND circuit, 153: NOT circuit, 154 ... latch circuit, 155 ... amplifier, 200 ... driver, 210 ... power converter.

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Abstract

駆動装置１００は、直列に接続されたスイッチング素子１１，１２のゲートをそれぞれ駆動するゲート駆動回路２１，２２を有するゲート駆動部２０、スイッチング素子１２のロー側の電位である基準電位ＣＯＭを降圧した負電位ＧＮＤをゲート駆動部２０に供給する負側電源ＶＣＣＬ、スイッチング素子１２のハイ側の電位である基準電位ＶＳを降圧した負電位ＭＶＳをゲート駆動部２０に供給するための負側キャパシタ４２、ハイサイドのゲート駆動回路２１の電位状態に基づいて、負側キャパシタ４２を充電する充電タイミングを検出するタイミング検出回路５０、及び充電タイミングにおいて、負側電源ＶＣＣＬを用いて負側キャパシタ４２を充電する充電回路を備える。

Description

駆動装置及び電力変換装置
　本発明は、駆動装置及び電力変換装置に関する。
　電力変換装置（インバータとも呼ぶ）は、例えば、ハイサイド及びローサイドのそれぞれに配される２つのスイッチング素子及びこれらのゲートをそれぞれ駆動する２つのゲート駆動回路を含んで構成される。ここで、スイッチング素子を高速でスイッチオフするために、ゲートに負電圧を入力することがある。そのため、各ゲート駆動回路において、スイッチング素子をオン及びオフするためにゲートに入力する正電圧及び負電圧をそれぞれ供給する駆動電源（正側電源及び負側電源とも呼ぶ）として、フローティングされた２つの駆動電源が必要となる。
　そこで、例えば特許文献１から３には、ハーフブリッジ構成された電力変換装置において、キャパシタを用いて、ローサイドからハイサイドのゲート駆動回路に電源電圧を供給するブートストラップ回路を設けることで、ハイサイドに能動的な電圧源を持たないシンプルな構成とする技術が開示されている。
　特許文献１　特開２０１０－３５３８９号公報
　特許文献２　特開２０１１－６６９６３号公報
　特許文献３　特開２０１３－１７９８２１号公報
解決しようとする課題
　しかしながら、特許文献１に記載のブートストラップ回路は、ローサイドに正側及び負側電源を備え、ハイサイドに正電源用及び負電源用の２つのキャパシタ（それぞれ、正側及び負側キャパシタとも呼ぶ）と負側キャパシタを充電するための追加の駆動電源とを必要とする。また、特許文献２に記載のブートストラップ回路は、ローサイドに正側及び負側電源を備え、ハイサイドに正側及び負側キャパシタを備え、ハイサイドのスイッチング素子をオフ且つローサイドのスイッチング素子をオンすると同時に追加のスイッチング素子により負側電源を負側キャパシタに接続してこれを充電する。しかし、負側キャパシタの充電タイミングを制御することができない。また、特許文献３に記載のブートストラップ回路は、ローサイドに正側及び負側電源、ハイサイドに正側及び負側キャパシタ並びに追加のスイッチング素子を備え、ローサイドのスイッチング素子がオンのときに正側キャパシタを充電するとともに追加のスイッチング素子をオンして負側キャパシタを負電源として使用し、ハイサイドのスイッチング素子がオンのときに追加のスイッチング素子をオフして正側キャパシタを用いて負側キャパシタを充電する。しかし、正側キャパシタの電位が大きく変動し、伝搬遅延時間等に影響するおそれがある。
一般的開示
　（項目１）
　直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路を駆動する駆動装置であってよい。
　駆動装置は、第１スイッチング素子のゲートを駆動する第１ゲート駆動回路および第２スイッチング素子のゲートを駆動する第２ゲート駆動回路を有するゲート駆動部を備えてよい。
　駆動装置は、第１スイッチング素子のロー側の電位である第１基準電位を正電位側とし、負電位側を第１負電位としたゲート駆動部に供給する負側電源を備えてよい。
　駆動装置は、第１スイッチング素子のハイ側の電位である第２基準電位を正電位側とし、負電位側を第２負電位としたゲート駆動部に供給するための負側キャパシタを備えてよい。
　駆動装置は、第１ゲート駆動回路および第２ゲート駆動回路のうちハイサイドの駆動回路の電位状態に基づいて、負側キャパシタを充電する充電タイミングを検出するタイミング検出回路を備えてよい。
　駆動装置は、充電タイミングにおいて、負側電源を用いて負側キャパシタを充電する充電回路を備えてよい。
　（項目２）
　駆動装置は、第１基準電位を負電位側とし、正電位側を第１正電位としたゲート駆動部に供給する正側電源を備えてよい。
　駆動装置は、第２基準電位を負電位側とし、正電位側を第２正電位としたゲート駆動部に供給するための正側キャパシタを備えてよい。
　駆動装置は、正側電源の正側端子から正側キャパシタへと向かう電流を通過させ、逆方向の電流を遮断する第１整流器を備えてよい。
　（項目３）
　タイミング検出回路は、第１正電位、第２正電位、第１基準電位、第２基準電位、第１負電位、および第２負電位の少なくとも１つに基づいて、充電タイミングを検出してよい。
　（項目４）
　タイミング検出回路は、第２基準電位および第１負電位の差が基準電圧以下であることを条件として、充電タイミングを検出してよい。
　（項目５）
　タイミング検出回路は、第２基準電位および第１負電位を分圧した分圧電圧が第１閾値以下であることを条件として、充電タイミングを検出してよい。
　（項目６）
　タイミング検出回路は、分圧電圧を第１閾値より大きい第２閾値以下にクランプしてよい。
　（項目７）
　タイミング検出回路は、正側電源から正側キャパシタへと流れる電流が第３閾値以上であることを条件として、充電タイミングを検出してよい。
　（項目８）
　タイミング検出回路は、第１スイッチング素子をオンとすることを第１ゲート駆動回路に指示する第１ゲート制御信号を入力したことを更に条件として、充電タイミングを検出してよい。
　（項目９）
　充電回路は、充電タイミングにおいて第１負電位および第２負電位の間を接続する第３スイッチング素子を有してよい。
　（項目１０）
　駆動装置は、第１基準電位側から第２基準電位側へと向かう電流を通過させ、逆方向の電流を遮断する第２整流器を更に備えてよい。
　（項目１１）
　第１スイッチング素子は、スイッチ回路におけるローサイドのスイッチング素子であってよい。
　第２スイッチング素子は、スイッチ回路におけるハイサイドのスイッチング素子であってよい。
　（項目１２）
　第１ゲート駆動回路は、第１正電位および第１負電位を駆動電圧として受け取ってよい。
　第２ゲート駆動回路は、第２正電位および第２負電位を駆動電圧として受け取ってよい。
　（項目１３）
　駆動装置は、第２スイッチング素子のゲートを制御するための、第１基準電位を基準とする第１ゲート制御信号をレベルシフトして、第２基準電位を基準とする第２変換ゲート制御信号を生成するレベルシフト回路を更に備えてよい。
　第２ゲート駆動回路は、第２変換ゲート制御信号に応じて第２スイッチング素子のゲートを駆動してよい。
　（項目１４）
　レベルシフト回路は、第２正電位および第２負電位の間に順に直列に接続されたレベルシフト抵抗およびレベルシフト用スイッチング素子を有してよい。
　レベルシフト回路は、第２基準電位側からレベルシフト抵抗およびレベルシフト用スイッチング素子の間の接続点へと向かう電流を通過させ、逆方向の電流を遮断するレベルシフト用整流器を有してよい。
　（項目１５）
　負側キャパシタは、正側キャパシタよりも容量が小さくてよい。
　（項目１６）
　電力変換装置は、項目１から１５のいずれか一項に記載の駆動装置を備えてよい。
　電力変換装置は、第１スイッチング素子および第２スイッチング素子を備えてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る駆動装置及びこれを含んで構成される電力変換装置の構成を示す。 ハイサイドのゲート駆動回路の入力閾値範囲を示す。 入力回路の入力閾値範囲を示す。 レベルシフト回路の構成をハイサイドのゲート駆動回路及びツェナーダイオードとともに示す。 タイミング検出回路の構成を示す。 タイミング検出回路の動作波形の一例を示す。 駆動装置及び電力変換装置における動作波形の一例を示す。 変形例に係る駆動装置及びこれを含んで構成される電力変換装置の構成を示す。 変形例に係るタイミング検出回路の構成を示す。 変形例に係るタイミング検出回路の動作波形の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る駆動装置１００及びこれを含んで構成される電力変換装置１１０の構成を示す。駆動装置１００は、電力変換装置１１０においてハイサイドに能動的な駆動電源を設けることなく、ハイサイドに設けられた駆動電源用のキャパシタを充電するタイミングを制御することによりスイッチング素子の負電源駆動を可能とするものである。電力変換装置１１０は、スイッチ回路１０及び駆動装置１００を備える。
　スイッチ回路１０は、スイッチング素子１１，１２及び整流素子１３，１４を有し、これらより負荷Ｌ及び電源ＥＶに対してハーフブリッジ型のスイッチ回路を構成する。なお、電源ＥＶの正極側及び負極側をそれぞれハイサイド（ＨＳ）及びローサイド（ＬＳ）と呼ぶ。
　スイッチング素子１１，１２は、一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とする。なお、スイッチング素子１１，１２として、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を採用してもよい。スイッチング素子１１，１２は、ゲート電極（単にゲートとも呼ぶ）、コレクタ電極（単にコレクタとも呼ぶ）、及びエミッタ電極（単にエミッタとも呼ぶ）を有する。スイッチング素子１１，１２は、スイッチング素子１１のエミッタとスイッチング素子１２のコレクタとを接続することで直列に接続され、それぞれハイサイド及びローサイドに配される。
　整流素子１３，１４は、一例として、フリーホイールダイオード（ＦＷＤ）とする。整流素子１３，１４は、それぞれスイッチング素子１１，１２に逆並列に接続される。なお、スイッチング素子１１，１２が寄生ダイオードを含む場合、整流素子１３，１４を設けなくてもよい。
　スイッチ回路１０において、スイッチング素子１１は、コレクタ及びエミッタをそれぞれ電源ＥＶの正極及び負荷Ｌの一端に接続し、スイッチング素子１２は、コレクタ及びエミッタをそれぞれ負荷Ｌの一端及び電源ＥＶの負極に接続する。ただし、負荷Ｌの他端は電源ＥＶの負極に接続する。ここで、スイッチング素子１２のハイ側及びロー側の電位（すなわち、負荷Ｌの一端及び他端の電位）をそれぞれの動作の基準となる基準電位ＶＳ，ＣＯＭ（それぞれ第２及び第１基準電位の一例）と示す。
　駆動装置１００は、外部から入力される制御信号ＩＮに従ってスイッチ回路１０を駆動する装置である。駆動装置１００は、ゲート駆動部２０及びブートストラップ回路４０を有する。
　ゲート駆動部２０は、スイッチング素子１１，１２のゲートを駆動してスイッチ回路１０を駆動するユニットであり、入力回路２３、フィルタ遅延回路２４、パルス生成回路２５、及びレベルシフト回路３０、ゲート駆動回路２１，２２、及びツェナーダイオード２６，２７を含む。なお、一例として、駆動装置１００外に配されるマイクロプロセッサ９により基準電位ＣＯＭに対する制御信号ＩＮが生成され、ゲート駆動部２０に入力される。
　入力回路２３は、制御信号ＩＮに従って、スイッチング素子１１，１２のゲートを制御するためのゲート制御信号ＨＩＮ，ＬＩＮを生成する。ゲート制御信号ＨＩＮ，ＬＩＮは、後段のフィルタ遅延回路２４に入力される。
　フィルタ遅延回路２４は、ゲート制御信号ＨＩＮ，ＬＩＮからノイズを除去するとともに、それらの一方に対して他方を遅延させて、ＨＲＤＶ，ＬＤＲＶ信号を出力する。例えば、ゲート制御信号ＨＩＮの立下りに対してゲート制御信号ＬＩＮの立上りを遅延させるとともにゲート制御信号ＬＩＮの立下りに対してゲート制御信号ＨＩＮの立上りを遅延させることにより、スイッチング素子１１，１２の同時オンが防止される。
　パルス生成回路２５は、ゲート制御信号ＨＤＲＶからレベルシフト回路３０に入力する制御信号ＳＥＴ，ＲＥＳを生成する。ここで、制御信号ＳＥＴ，ＲＥＳは、それぞれ、ゲート制御信号ＨＤＲＶの立上り及び立下りに応じて生成されるパルス信号を含む。
　レベルシフト回路３０は、スイッチング素子１１のゲートを制御するための変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮを生成する。変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮは、負電位ＧＮＤを基準とするゲート制御信号ＨＤＲＶ（これから生成される制御信号ＳＥＴ，ＲＥＳ）をレベルシフトして負電位ＭＶＳを基準とする信号に変換することにより生成される。レベルシフト回路３０の構成については後述する。
　ゲート駆動回路２１，２２は、それぞれ、ハイサイド及びローサイドに配され、スイッチング素子１１，１２のゲートを駆動する。
　ゲート駆動回路２１は、レベルシフト回路３０により生成される変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮに従ってゲート駆動信号ＨＯを生成し、スイッチング素子１１のゲートに入力する。ここで、ゲート駆動信号ＨＯは、スイッチング素子１１をターンオン及びオフするための正電圧及び負電圧信号の間で切り換えられ、これらはゲート駆動回路２１がそれぞれ正側及び負側キャパシタ４１，４２から駆動電圧として受け取る正電位ＶＢ（第２正電位の一例）及び負電位ＭＶＳ（第２負電位の一例）を利用して生成される。図２に示すゲート駆動回路２１の入力閾値範囲より分かるように、負電位ＭＶＳは、基準電位ＶＳから負側キャパシタ４２の充電電圧（ＶＳ－ＭＶＳ）に相当するオフセット電圧分降下させた電位を有し、ゲート制御信号ＨＯは、正電位ＶＢと負電位ＭＶＳとの間の電圧範囲が与えられることとなる。
　ゲート駆動回路２２は、入力回路２３により生成される制御信号ＬＩＮを経由し、フィルタ遅延回路２４により生成される制御信号ＬＤＲＶに従ってゲート駆動信号ＬＯが生成され、スイッチング素子１２のゲートに入力される。ここで、ゲート駆動信号ＬＯは、スイッチング素子１２をターンオン及びオフするための正電圧及び負電圧信号の間で切り換えられ、これらはゲート駆動回路２２がそれぞれ正側及び負側電源ＶＣＣＨ，ＶＣＣＬから駆動電圧として受け取る正電位ＶＬ（第１正電位の一例）及び負電位ＧＮＤ（第１負電位の一例）を利用して生成される。図３に示す入力回路２３の入力閾値範囲より分かるように、負電位ＧＮＤは、基準電位ＣＯＭから負側電源ＶＣＣＬの電源電圧（ＣＯＭ－ＧＮＤ）に相当するオフセット電圧分降下させた電位を有し、制御信号ＩＮは、正電位ＶＬと基準電位ＣＯＭとの間の電圧範囲が与えられるが、ゲート制御信号ＬＤＲＶは正電位ＶＬと負電位ＧＮＤとの間の電圧範囲が与えられることとなる。
　ツェナーダイオード２６，２７は、それらの降伏電圧により、それぞれ正電位ＶＢ及び負電位ＭＶＳを基準電位ＶＳに対して一定以下の電位差に維持する。それにより、正側及び負側キャパシタ４１，４２が過充電される場合においても、一定の正電圧及び負電圧をゲート駆動回路２１に供給することができる。
　ブートストラップ回路４０は、ローサイドに配される電源からハイサイドに配されるゲート駆動回路２１に電源電圧を供給する回路である。ブートストラップ回路４０は、正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、正側及び負側キャパシタ４１，４２、整流器４３，４４、スイッチング素子４７、整流素子４８、及びタイミング検出回路５０を含む。
　正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、ローサイドに配され、スイッチング素子１２のゲートに入力するゲート駆動信号ＬＯを生成するのに使用され、正電位ＶＬ及び負電位ＧＮＤをゲート駆動部２０内のゲート駆動回路２２に供給する電源である。なお、正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、外部電源（例えば、商用電源）からＡＣ－ＤＣ変換等によって生成してもよく、ローカルな電力又はバッテリ等を用いて生成してもよい。正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、それぞれ直列に接続され、それらの接続点が基準電位ＣＯＭに接続され、負側電源ＶＣＣＬの負極が負電位ＧＮＤに接続される。正側電源ＶＣＣＨは、正電位ＶＬを生成し、ゲート駆動回路２２に供給する。負側電源ＶＣＣＬは、負電位ＧＮＤを生成し、ゲート駆動回路２２に供給する。これにより、基準電位ＣＯＭに対して正電位ＶＬ及び負電位ＧＮＤのゲート駆動信号ＬＯを生成することができる。
　正側及び負側キャパシタ４１，４２は、ハイサイドに配され、スイッチング素子１１のゲートに入力するゲート駆動信号ＨＯを生成するのに使用され、正電位ＶＢ及び負電位ＭＶＳをゲート駆動部２０内のゲート駆動回路２１に供給する素子である。正側及び負側キャパシタ４１，４２は、それぞれ直列に接続され、それらの接続点が基準電位ＶＳに接続される。正側キャパシタ４１は、正側電源ＶＣＣＨにより充電され、正電位ＶＢを生成し、これをゲート駆動回路２１に供給する。負側キャパシタ４２は、負側電源ＶＣＣＬ及び正側キャパシタの充電と共に充電され、負電位ＭＶＳを生成し、これをゲート駆動回路２１に供給する。これにより、基準電位ＶＳに対して正電位ＶＳ及び負電位ＭＶＳのゲート駆動信号ＨＯを生成することができる。なお、負側キャパシタ４２は、正側キャパシタ４１よりも容量が小さくてよい。
　整流器４３，４４は、それぞれ、正側及び負側電源ＶＣＣＨ，ＶＣＣＬから正側及び負側キャパシタ４１，４２に電流を流してそれらを充電するとともに、正側及び負側キャパシタ４１，４２から電流を戻すことなく正電位ＶＢ及び負電位ＭＶＳをゲート駆動回路２１に供給する素子である。整流器４３は、正側電源ＶＣＣＨと正側キャパシタ４１との間に接続され、正側電源ＶＣＣＨの正極から正側キャパシタ４１へと向かう電流を通過させ、逆方向の電流を遮断する。それにより、スイッチング素子１２がターンオンされた時に、正側電源ＶＣＣＨ、整流器４３、正側キャパシタ４１、及びスイッチング素子１２により充電回路が形成され、正側電源ＶＣＣＨにより正側キャパシタ４１が充電される。整流器４４は、基準電位ＣＯＭと基準電位ＶＳとの間に接続され、基準電位ＣＯＭ側から基準電位ＶＳ側へと向かう電流を通過させ、逆方向の電流を遮断する。
　なお、整流器４４は、正側及び負側キャパシタ４１，４２の直列コンデンサの合成容量値の減少が許容される場合において、必ずしも設ける必要はない。斯かる場合、後述するスイッチング素子４７がターンオンされた時に、直列する正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、整流器４３、正側及び負側キャパシタ４１，４２、及びスイッチング素子４７により充電回路が形成され、直列する正側及び負側電源ＶＣＣＨ，ＶＣＣＬにより正側キャパシタ４１とともに負側キャパシタ４２が充電される。
　スイッチング素子４７は、後述するタイミング検出回路５０により制御されて、充電タイミングにおいてターンオンして負電位ＧＮＤ，ＭＶＳの間を接続する。それにより、負側電源ＶＣＣＬ、整流器４４、負側キャパシタ４２、及びスイッチング素子４７により充電回路が形成され、負側電源ＶＣＣＬにより負側キャパシタ４２が充電される。
　整流素子４８は、スイッチング素子４７に逆並列に接続される。整流素子４８により、負電位ＭＶＳが負電位ＧＮＤ以下にならないようにする。なお、スイッチング素子４７が寄生ダイオードを含む場合、整流素子４８を設けなくてもよい。
　タイミング検出回路５０は、ハイサイドに配されたゲート駆動回路２１の電位状態に基づいて、負側キャパシタ４２を充電する充電タイミングを検出する回路である。タイミング検出回路５０は、ローサイドのゲート制御信号ＬＤＲＶ及び後述するハイサイドの電位レベル出力ＨＳＰＯＴ（基準電位ＶＳ及び負電位ＧＮＤ間の差に対応）を制御入力として利用することにより検出タイミングを検出し、そのタイミングにおいてスイッチング素子４７をターンオンして充電回路を形成することで負側キャパシタ４２を充電する。タイミング検出回路５０の構成については後述する。
　図４は、レベルシフト回路３０の構成をハイサイドのゲート駆動回路２１及びツェナーダイオード２６，２７とともに示す。レベルシフト回路３０は、抵抗素子３１Ｓ，３１Ｒ、スイッチング素子３２Ｓ，３２Ｒ、整流素子３３Ｓ，３３Ｒ、整流素子３４Ｓ，３４Ｒ、及び抵抗素子３５，３６を有する。
　抵抗素子３１Ｓ，３１Ｒは、レベルシフト抵抗の一例であり、一端が正側キャパシタ４１の正極（すなわち、正電位ＶＢ）に接続され、他端がゲート駆動回路２１に接続される。
　スイッチング素子３２Ｓ，３２Ｒは、レベルシフト用スイッチング素子の一例であり、それぞれ抵抗素子３１Ｓ，３１Ｒの他端と負電位ＧＮＤの間に接続される。スイッチング素子３２Ｓは、パルス生成回路２５から出力される制御信号ＳＥＴにより駆動され、変換ゲート制御信号ＳＤＲＮとしてゲート駆動回路２１に入力する。スイッチング素子３２Ｒは、パルス生成回路２５から出力される制御信号ＲＥＳにより駆動され、変換ゲート制御信号ＲＤＲＮとしてゲート駆動回路２１に入力する。
　整流素子３３Ｓ，３３Ｒは、カソードを正電位ＶＢ側に向けて、それぞれ抵抗素子３１Ｓ，３１Ｒに並列に接続され、変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮが正電位ＶＢを超えないようにする。
　整流素子３４Ｓ，３４Ｒは、アノードを基準電位ＶＳ側に向けて、それぞれ抵抗素子３１Ｓ，３１Ｒ及びスイッチング素子３２Ｓ，３２Ｒの間の接続点と基準電位ＶＳとの間に接続され、変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮが基準電位ＶＳを下回らないようにする。
　従って、レベルシフト回路３０は、ゲート制御信号ＨＤＲＶの立上り及び立下りに応じてそれぞれ生成されるパルス制御信号ＳＥＴ，ＲＥＳを入力として、正電位ＶＢ及び基準電位ＶＳの間の電位を有する変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮにそれぞれ変換される。
　抵抗素子３５，３６は、基準電位ＶＳ及び負電位ＧＮＤの間に直列に接続される。さらに、抵抗素子３５，３６の接続点がハイサイドの電位レベル出力ＨＳＰＯＴとしてタイミング検出回路５０に入力される。なお、抵抗素子３５，３６の抵抗値は、スイッチング素子１１がオン及びオフの時（すなわち、ハイサイドが高及び低電位状態の時）に後述するタイミング検出回路５０内のリファレンスＶＲＥＦより高く及び低くなるように定められるものとする。
　図５は、タイミング検出回路５０の構成を示す。タイミング検出回路５０は、比較器５１、ツェナーダイオード５２、遅延回路５３、論理積（ＡＮＤ）回路５４、論理否定（ＮＯＴ）回路５５、遅延回路５６、ラッチ回路５７、及び増幅器５８を有する。
　比較器５１は、レベルシフト回路３０から出力されるハイサイドの電位レベル出力ＨＳＰＯＴをリファレンスＶＲＥＦと比較して、電位レベル出力ＨＳＰＯＴがリファレンスＶＲＥＦ以下及びより大きい場合にそれぞれハイレベル及びローレベルとなる比較結果ＣＯＵＴを出力する。それにより、基準電位ＶＳ及び負電位ＧＮＤの差がリファレンスＶＲＥＦに対応する基準電圧以下であることを条件として、充電タイミングを検出することができる。
　ツェナーダイオード５２は、比較器５１に入力されるハイサイドの電位レベル出力ＨＳＰＯＴをその降伏電圧以下にクランプする。ここで、降伏電圧は、リファレンスＶＲＥＦより大きいとする。電位レベル出力ＨＳＰＯＴはスイッチング素子１１のスイッチング状態により大きく上下するため、これにより過度に高い電圧信号が比較器５１に入力されるのを防ぐことができる。
　遅延回路５３は、ゲート制御信号ＬＤＲＶの立上りに対して遅延するパルス波を出力する。遅延時間ｄｅｌａｙ１を任意に定めることで、充電タイミングの開始を、ゲート制御信号ＬＤＲＶの立上り、すなわちスイッチング素子１２のターンオンに遅延して検出することができる。
　ＡＮＤ回路５４は、比較器５１の比較結果ＣＯＵＴと遅延回路５３の出力との論理積を算出し、その結果を出力する。それにより、比較器５１の比較結果ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合を検出できる。
　ＮＯＴ回路５５は、ゲート制御信号ＬＤＲＶの論理否定を算出し、その結果を出力する。
　遅延回路５６は、ゲート制御信号ＬＤＲＶの論理否定の立上り、すなわちゲート制御信号ＬＤＲＶの立下りに対して遅延するパルス波を出力する。遅延時間ｄｅｌａｙ２を任意に定めることで、充電タイミングの終了を、ゲート制御信号ＬＤＲＶの立下り、すなわちスイッチング素子１２のターンオフに遅延して検出することができる。
　ラッチ回路５７は、ＡＮＤ回路５４の出力によりセットされて、遅延回路５６の出力によりリセットされる。それにより、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合で、スイッチング素子１２のターンオンに遅延して充電を開始し、スイッチング素子１２のターンオフに遅延して充電を終了する充電タイミング信号が生成される。
　増幅器５８は、ラッチ回路５７の出力を増幅して出力する。出力は、ゲート駆動信号ＸＭ１Ｇとしてスイッチング素子４７のゲートに入力される。
　図６は、タイミング検出回路５０の動作波形の一例を示す。最上段に、電位レベル出力ＨＳＰＯＴの波形を示す。電位レベル出力ＨＳＰＯＴは、ハイサイドに配されたゲート駆動回路２１の電位状態を表し、スイッチング素子１１のスイッチング動作（オン及びオフ）に伴ってハイレベル及びローレベルを繰り返している。第２段に、比較器５１の出力ＣＯＵＴの波形を示す。出力ＣＯＵＴは、電位レベル出力ＨＳＰＯＴがリファレンスＶＲＥＦ以下及び大きい場合にそれぞれハイレベル及びローレベルとなる。第３段に、ローサイドのゲート制御信号ＬＤＲＶの波形を示す。ゲート制御信号ＬＤＲＶは、ハイサイドのゲート制御信号ＨＤＲＶ（不図示）に反対してハイレベル及びローレベルを繰り返す。第４及び第５段に、それぞれ、ＡＮＤ回路５４の出力Ｓ及び遅延回路５６の出力Ｒの波形を示す。出力Ｓは、比較器５１の出力ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に遅延してパルス状に立ち上がる。出力Ｒは、ゲート制御信号ＬＤＲＶの立下り（スイッチング素子１２のターンオフに対応する）に対して遅延してパルス状を立ち上がる。第６段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、出力Ｓの立上りに応じて立ち上がり、出力Ｒの立上りに応じて立ち下がる。それにより、負側キャパシタ４２の充電タイミングは、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合にスイッチング素子１２のターンオンに遅延して開始し、スイッチング素子１２のターンオフに遅延して終了することとなる。なお、遅延回路５３，５６により遅延時間ｄｅｌａｙ１，ｄｅｌａｙ２を定めることで、スイッチング素子１１のターンオン動作に応じて任意に充電タイミングを定めることができる。
　図７は、駆動装置１００及び電力変換装置１１０における動作波形の一例を示す。最上段に、制御信号ＩＮの波形を示す。制御信号ＩＮは、負電位ＧＮＤを基準とする振幅３．３Ｖで、時刻５μ秒から約３μ秒間のローレベル及び約２μ秒間のハイレベルを繰り返す。第２段に、正側電源ＶＣＣＨ及び負側電源ＶＣＣＬの出力電圧の波形を示す。正側電源ＶＣＣＨ及び負側電源ＶＣＣＬの出力電圧は、負電位ＧＮＤを基準としてそれぞれ２０Ｖ及び５Ｖである。第３段に、負電位ＭＶＳを基準とする正電位ＶＢ及び基準電位ＶＳの波形を示す。正電位ＶＢ及び基準電位ＶＳは、負電位ＭＶＳを基準としてそれぞれ２０Ｖ及び５Ｖである。第４段に、負電位ＧＮＤを基準とする正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳの波形を示す。正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳは、スイッチング素子１１のスイッチング動作（オン及びオフ）に伴って１２０Ｖの振幅で動作している。第５段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、負電位ＧＮＤを基準とする振幅５Ｖを有し、ハイサイド（基準電位ＶＳ）が低電位状態にある場合にローサイドのゲート制御信号ＬＤＲＶ（本例では、制御信号ＩＮのハイレベルに対応する）に遅延してハイレベルとなる。第６及び第７段に、ゲート駆動信号ＨＯ，ＬＯの波形を示す。ゲート駆動信号ＨＯ，ＬＯは、それぞれ負電位ＭＶＳ及び負電位ＧＮＤを基準とする振幅２０Ｖを有し、互いに基準電位の異なるローレベル期間を介して交互に基準電位の異なるハイレベルを繰り返す。第８段に、ハイサイド基準電位ＶＳの波形を示す。第９及び第１０段に、基準電位ＶＳに対する正電位ＶＢ及び負電位ＭＶＳに対する基準電位ＶＳの電位変動波形を示す。いずれも５０ｍＶ以下の変動範囲内で動作しており、充電と放電を繰り返している。
　なお、本実施形態に係る駆動装置１００では、タイミング検出回路５０が充電タイミングを検出するハイサイドの電位状態（電位レベル出力ＨＳＰＯＴとして検出）として基準電位ＶＳ及び負電位ＧＮＤ間の電位差を利用したが、正電位ＶＢ，ＶＬ、基準電位ＶＳ，ＣＯＭ、及び負電位ＭＶＳ，ＧＮＤのうちの少なくとも１つを利用してよい。特に、正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳのうちの少なくとも１つと正電位ＶＬ、基準電位ＣＯＭ、及び負電位ＧＮＤのうちの少なくとも１つとの間の電位差を利用してよい。また、正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳのうちの少なくとも１つと負電位ＧＮＤとの間の電位差を利用してよい。
　図８は、変形例に係る駆動装置２００及びこれを含んで構成される電力変換装置２１０の構成を示す。電力変換装置２１０は、スイッチ回路１０及び駆動装置２００を備える。ここで、スイッチ回路１０は、先述の電力変換装置２１０におけるそれと同様に構成される。
　駆動装置２００は、ゲート駆動部２０及びブートストラップ回路１４０を有する。ここで、ゲート駆動部２０は、先述の駆動装置１００におけるそれと同様に構成される。ただし、レベルシフト回路３０内の抵抗素子３５，３６を要しない。
　ブートストラップ回路１４０は、正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、正側及び負側キャパシタ４１，４２、整流器４３，４４、抵抗素子４５，４６、スイッチング素子４７、整流素子４８、及びタイミング検出回路１５０を含み、先述のブートストラップ回路４０における正側電源ＶＣＣＨと整流器４３との間に抵抗素子４５を挿入し、負側電源ＶＣＣＬと整流器４４との間に抵抗素子４６を挿入し、タイミング検出回路５０をタイミング検出回路１５０に置き換えることで構成される。ブートストラップ回路１４０では、ハイサイドの電位状態を整流器４３と抵抗素子４５との接続点の電位ＢＳＶを利用して検出し、これをタイミング検出回路１５０に入力する。
　図９は、タイミング検出回路１５０の構成を示す。タイミング検出回路１５０は、比較器１５１、論理積（ＡＮＤ）回路１５２、論理否定（ＮＯＴ）回路１５３、ラッチ回路１５４、及び増幅器１５５を有する。
　比較器１５１は、電位ＢＳＶをリファレンスＶＲＥＦと比較して、電位ＢＳＶがリファレンスＶＲＥＦ以下及びより大きい場合にそれぞれハイレベル及びローレベルとなる比較結果ＣＯＵＴを出力する。それにより、電位ＢＳＶがリファレンスＶＲＥＦに対応する基準電圧以下であること、つまり正側電源ＶＣＣＨから正側キャパシタ４１へと流れる電流がリファレンスＶＲＥＦに対応する閾電流量以上であることを条件として、充電タイミングを検出することができる。
　ＡＮＤ回路１５２は、比較器１５１の比較結果ＣＯＵＴとゲート制御信号ＬＤＲＶとの論理積を算出し、その結果を出力する。それにより、比較器５１の比較結果ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、パルス信号が出力される。
　ＮＯＴ回路１５３は、ゲート制御信号ＬＤＲＶの論理否定を算出し、その結果を出力する。
　ラッチ回路１５４は、ＡＮＤ回路１５２の出力によりセットされて、ゲート制御信号ＬＤＲＶの論理否定によりリセットされる。それにより、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態で、スイッチング素子１２のターンオンに同期して充電を開始し、スイッチング素子１２のターンオフに同期して充電を終了する充電タイミング信号が生成される。
　増幅器１５５は、ラッチ回路１５４の出力を増幅して出力する。出力は、ゲート駆動信号ＸＭ１Ｇとしてスイッチング素子４７のゲートに入力される。
　なお、ゲート制御信号ＬＤＲＶを遅延回路を介して遅延してＡＮＤ回路１５２に入力してもよいし、ゲート制御信号ＬＤＲＶの論理否定を遅延回路を介して遅延してラッチ回路１５４に入力してもよい。
　図１０は、変形例に係るタイミング検出回路１５０の動作波形の一例を示す。最上段に、電位ＢＳＶの波形を示す。電位ＢＳＶは、ハイサイドの電位状態を表し、スイッチング素子１２のターンオンに伴って下がり、正側キャパシタ４１の充電に伴って上がる。第２段に、比較器５１の出力ＣＯＵＴの波形を示す。出力ＣＯＵＴは、電位ＢＳＶがリファレンスＶＲＥＦ以下及び大きい場合にそれぞれハイレベル及びローレベルとなる。第３段に、ローサイドのゲート制御信号ＬＤＲＶの波形を示す。ゲート制御信号ＬＤＲＶは、ハイサイドのゲート制御信号ＨＤＲＶ（不図示）に反対してハイレベル及びローレベルを繰り返す。第４及び第５段に、それぞれ、ＡＮＤ回路１５２の出力Ｓ及びＮＯＴ回路１５３の出力Ｒの波形を示す。出力Ｓは、比較器１５１の出力ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に応じて立ち上がり、出力ＣＯＵＴの立下り又はゲート制御信号ＬＤＲＶの立下りに応じて立ち下がる。出力Ｒは、ゲート制御信号ＬＤＲＶの立下り（スイッチング素子１２のターンオフに対応する）に応じて立ち上がり、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に応じて立ち下がる。第６段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、出力Ｓの立上りに応じて立ち上がり、出力Ｒの立上りに応じて立ち下がる。それにより、負側キャパシタ４２の充電タイミングは、ハイサイドに配されたゲート駆動回路２１が低電位状態にある場合でスイッチング素子１２のターンオンのタイミングのときに開始し、スイッチング素子１２のターンオフのタイミングのときに終了する。
　なお、本実施形態に係る駆動装置１００及び変形例に係る駆動装置２００では、ローサイドに正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、ハイサイドに正側及び負側キャパシタ４１，４２を設けたが、これに代えて、ハイサイドに正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、ローサイドに正側及び負側キャパシタ４１，４２を設けてもよい。斯かる場合、入力回路２３、フィルタ遅延回路２４、及びパルス生成回路２５はハイサイドに設けられ、レベルシフト回路３０は、基準電位ＶＳを基準とするゲート制御信号ＬＤＲＶ（これから生成される制御信号ＳＥＴ，ＲＥＳ）をレベルシフトして基準電位ＣＯＭを基準とする信号に変換することによりスイッチング素子１２のゲートを制御するための変換ゲート制御信号を生成する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　９…マイクロプロセッサ、１０…スイッチ回路、１１，１２…スイッチング素子、１３，１４…整流素子、２０…ゲート駆動部、２１，２２…ゲート駆動回路、２３…入力回路、２４…フィルタ遅延回路、２５…パルス生成回路、２６，２７…ツェナーダイオード、３０…レベルシフト回路、３１Ｒ，３１Ｓ…抵抗素子、３２Ｒ，３２Ｓ…スイッチング素子、３３Ｒ，３３Ｓ，３４Ｒ，３４Ｓ…整流素子、３５，３６…抵抗素子、４０…ブートストラップ回路、４１…正側キャパシタ、４２…負側キャパシタ、４３，４４…整流器、４５，４６…抵抗素子、４７…スイッチング素子、４８…整流素子、５０…タイミング検出回路、５１…比較器、５２…ツェナーダイオード、５３…遅延回路、５４…ＡＮＤ回路、５５…ＮＯＴ回路、５６…遅延回路、５７…ラッチ回路、５８…増幅器、１００…駆動装置、１１０…電力変換装置、１４０…ブートストラップ回路、１５０…タイミング検出回路、１５１…比較器、１５２…ＡＮＤ回路、１５３…ＮＯＴ回路、１５４…ラッチ回路、１５５…増幅器、２００…駆動装置、２１０…電力変換装置。

Claims (16)

  1. 　直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路を駆動する駆動装置であって、
    　前記第１スイッチング素子のゲートを駆動する第１ゲート駆動回路および前記第２スイッチング素子のゲートを駆動する第２ゲート駆動回路を有するゲート駆動部と、
    　前記第１スイッチング素子のロー側の電位である第１基準電位を正電位側とし、負電位側を第１負電位とした前記ゲート駆動部に供給する負側電源と、
    　前記第１スイッチング素子のハイ側の電位である第２基準電位を正電位側とし、負電位側を第２負電位とした前記ゲート駆動部に供給するための負側キャパシタと、
    　前記第１ゲート駆動回路および前記第２ゲート駆動回路のうちハイサイドの駆動回路の電位状態に基づいて、前記負側キャパシタを充電する充電タイミングを検出するタイミング検出回路と、
    　前記充電タイミングにおいて、前記負側電源を用いて前記負側キャパシタを充電する充電回路と
    　を備える駆動装置。
  2. 　前記第１基準電位を負電位側とし、正電位側を第１正電位とした前記ゲート駆動部に供給する正側電源と、
    　前記第２基準電位を負電位側とし、正電位側を第２正電位とした前記ゲート駆動部に供給するための正側キャパシタと、
    　前記正側電源の正側端子から前記正側キャパシタへと向かう電流を通過させ、逆方向の電流を遮断する第１整流器と
    　を備える請求項１に記載の駆動装置。
  3. 　前記タイミング検出回路は、前記第１正電位、前記第２正電位、前記第１基準電位、前記第２基準電位、前記第１負電位、および前記第２負電位の少なくとも１つに基づいて、前記充電タイミングを検出する請求項２に記載の駆動装置。
  4. 　前記タイミング検出回路は、前記第２基準電位および前記第１負電位の差が基準電圧以下であることを条件として、前記充電タイミングを検出する請求項３に記載の駆動装置。
  5. 　前記タイミング検出回路は、前記第２基準電位および前記第１負電位を分圧した分圧電圧が第１閾値以下であることを条件として、前記充電タイミングを検出する請求項４に記載の駆動装置。
  6. 　前記タイミング検出回路は、前記分圧電圧を前記第１閾値より大きい第２閾値以下にクランプする請求項５に記載の駆動装置。
  7. 　前記タイミング検出回路は、前記正側電源から前記正側キャパシタへと流れる電流が第３閾値以上であることを条件として、前記充電タイミングを検出する請求項２に記載の駆動装置。
  8. 　前記タイミング検出回路は、前記第１スイッチング素子をオンとすることを前記第１ゲート駆動回路に指示する第１ゲート制御信号を入力したことを更に条件として、前記充電タイミングを検出する請求項４から７のいずれか一項に記載の駆動装置。
  9. 　前記充電回路は、前記充電タイミングにおいて前記第１負電位および前記第２負電位の間を接続する第３スイッチング素子を有する請求項２から８のいずれか一項に記載の駆動装置。
  10. 　前記第１基準電位側から前記第２基準電位側へと向かう電流を通過させ、逆方向の電流を遮断する第２整流器を更に備える請求項２から９のいずれか一項に記載の駆動装置。
  11. 　前記第１スイッチング素子は、前記スイッチ回路におけるローサイドのスイッチング素子であり、
    　前記第２スイッチング素子は、前記スイッチ回路におけるハイサイドのスイッチング素子である
    　請求項２から１０のいずれか一項に記載の駆動装置。
  12. 　前記第１ゲート駆動回路は、前記第１正電位および前記第１負電位を駆動電圧として受け取り、
    　前記第２ゲート駆動回路は、前記第２正電位および前記第２負電位を駆動電圧として受け取る
    　請求項１１に記載の駆動装置。
  13. 　前記第２スイッチング素子のゲートを制御するための、前記第１基準電位を基準とする第１ゲート制御信号をレベルシフトして、前記第２基準電位を基準とする第２変換ゲート制御信号を生成するレベルシフト回路を更に備え、
    　前記第２ゲート駆動回路は、前記第２変換ゲート制御信号に応じて前記第２スイッチング素子のゲートを駆動する
    　請求項１１または１２に記載の駆動装置。
  14. 　前記レベルシフト回路は、
    　前記第２正電位および前記第２負電位の間に順に直列に接続されたレベルシフト抵抗およびレベルシフト用スイッチング素子と、
    　前記第２基準電位側から前記レベルシフト抵抗および前記レベルシフト用スイッチング素子の間の接続点へと向かう電流を通過させ、逆方向の電流を遮断するレベルシフト用整流器と
    　を有する請求項１３に記載の駆動装置。
  15. 　前記負側キャパシタは、前記正側キャパシタよりも容量が小さい請求項２から１４のいずれか一項に記載の駆動装置。
  16. 　請求項１から１５のいずれか一項に記載の駆動装置と、
    　前記第１スイッチング素子および前記第２スイッチング素子と
    　を備える電力変換装置。
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