JP5524717B2 - 整流回路及び該整流回路の制御回路 - Google Patents
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Description
また、順方向電圧降下が比較的小さいショットキーバリアダイオードでも順方向電圧降下は、0.4V〜0.5V程度であり、電力損失の大きさにおいてシリコンダイオードと大差はない。さらに、このダイオードは逆耐圧電圧が小さいので、高電圧の整流用途として向かない。
ORダイオード回路は、電力容量の小さい直流電源(たとえば、DC/DCコンバータなど)をダイオードにより並列接続し、大電力(大電流)を得たり、同様に並列接続されたディバイスを予備機として使用するためのものであり、すなわち、電源の出力をダイオードを通して複数並列接続するものである。
最近では、情報処理機器の電力損失(高発熱)を抑えるため、これらの機器は低電圧駆動される。したがって、出力電圧の低い(12Vが標準になりつつある。)直流電源が使用されるため、ORダイオード回路に通常のPN接合のシリコンダイオード又はショットキーバリアダイオードを使用した場合、直流電源電圧に対する順方向電圧降下の割合が大きく電力損失が大きい。したがって、FETを用いた低導通抵抗による低損失整流回路か考えられる。
また、整流作用をもたせる同期整流回路に使用されるFET(a field-effect transistor)を制御すると複雑な回路となる。同様な目的に使用されるスイッチング電源のダイオードには高い周波数応答が求められる。
(1)FET1のソース電位がドレイン電位より低いとき、又は、端子12が開放されているときはバイポーラトランジスタ3のエミッタ電位は、ベース電位よりも低いため、バイポーラトランジスタ3は非導通であり、バイポーラトランジスタ3のコレクタ電位は高く、FET1は導通する。
(2)バイポーラトランジスタ3のエミッタ電位がベース電位よりも高いとき、バイポーラトランジスタ3は導通する。したがって、バイポーラトランジスタ3のコレクタ電位が低下し、FET1は非導通となる。
(3)さらにバイポーラトランジスタ3のエミッタ電位が高くなると、バイポーラトランジスタ3のエミッタ→ベース→抵抗素子9→抵抗素子6→バイポーラトランジスタ2のベースの経路でバイポーラトランジスタ3のエミッタ電位が、バイポーラトランジスタ2のベース印加され、仮に、ダイオード4がバイポーラトランジスタ2のベース、エミッタ間に挿入されていないとバイポーラトランジスタ2のベースが高電位となり破壊される。
(4)上記(3)において、ダイオード4があるため、バイポーラトランジスタ2は破壊されないが、ダイオード4が導通(端子12から端子11へ電流が流れることと等価)し、逆流阻止回路として機能しない。
(5)抵抗素子7による電位の印加は機能していない。すなわち、抵抗素子7の回路はオープンでよい。
以上のように、特許文献1の動作は後述する本発明の動作と基本的に相違する。
(1)請求項1に係る整流回路は、
第1制御端を有し電流路の一端及び他端を有する第1半導体素子と、
第2制御端を有し電流路の一端及び他端を有する第2半導体素子と、
第3制御端を有し電流路の一端及び他端を有する第3半導体素子と、
第4制御端を有し電流路の一端及び他端を有する第4半導体素子と、
第5制御端を有し電流路の一端及び他端を有する第5半導体素子と、
第1抵抗素子と、第2抵抗素子と、を備え、
前記第1制御端、前記第2制御端、前記第3制御端及び前記第4制御端には、前記第2抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第1半導体素子の電流路の一端には、前記第1抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の他端には、前記第1半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第3半導体素子の電流路の一端には、前記第2抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第4半導体素子の電流路の他端には、前記第3半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の一端の電位は、前記第5半導体素子の電流路の一端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位は、前記第5半導体素子の電流路の他端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位と同一又は超えるとき、前記第1半導体素子及び前記第2半導体素子の電流路は導通し、前記第1半導体素子の電流路の一端の電位が伝達される前記第5制御端の電位は低下し、前記第5半導体素子の電流路は非導通であり、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位未満のとき、前記第1半導体素子の電流路は非導通し、該第1半導体素子の電流路の一端の電位が伝達される前記第5制御端の電位は上昇し、前記第5半導体素子の電流路が導通する該第5半導体素子の電流路の一端と該第5半導体素子の電流路の他端とを整流作用電流路とすることを特徴とする。
(2)請求項2に係る整流回路は、請求項1の整流回路において、
前記第1半導体素子の一端と前記第5制御端との間に、定電圧素子と第1容量素子の並列接続回路を挿入し、該並列接続回路と該第5制御端の接続部と、前記第2半導体素子の一端との間に、整流素子と第3抵抗素子の直列接続回路を挿入し、該定電圧素子は、前記第1抵抗素子が供給する電位極性に逆方向であり、該整流素子は、該第1抵抗素子が供給する電位極性に順方向であることを特徴とする。
(3)請求項3に係る整流回路は、請求項1又は2整流回路において、
前記第2半導体素子の電流路一端と他端との間に第2容量素子を挿入することを特徴とする。
(4)請求項4に係る整流回路は、請求項1〜3のいずれかの整流回路において、
さらに、第6制御端を有し電流路の一端及び他端を有する第6半導体素子を備え、前記第1半導体素子の一端と前記第2半導体素子の一端との間に、該第6半導体素子の一端と該第6半導体素子の他端を挿入し、該第6制御端に電位を印加し、該第6半導体素子を導通又は非導通とすることができることを特徴とする。
(5)請求項5に係る制御回路は、
第1制御端を有し電流路の一端及び他端を有する第1半導体素子と、
第2制御端を有し電流路の一端及び他端を有する第2半導体素子と、
第3制御端を有し電流路の一端及び他端を有する第3半導体素子と、
第4制御端を有し電流路の一端及び他端を有する第4半導体素子と、
第1抵抗素子と、第2抵抗素子と、を備え、
前記第1制御端、前記第2制御端、前記第3制御端及び前記第4制御端には、前記第2抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第1半導体素子の電流路の一端には、前記第1抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の他端には、前記第1半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第3半導体素子の電流路の一端には、前記第2抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第4半導体素子の電流路の他端には、前記第3半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の一端の電位は、外部に存在する第5半導体素子の電流路の一端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位は、外部に存在する第5半導体素子の電流路の他端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位と同一又は超えるとき、前記第1半導体素子及び前記第2半導体素子の電流路は導通し、前記第1半導体素子の電流路の一端の電位が伝達される前記外部に存在する第5半導体素子の第5制御端の電位は低下し、該外部に存在する第5半導体素子の電流路は非導通であり、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位未満のとき、前記第1半導体素子の電流路は非導通し、該第1半導体素子の電流路の一端の電位が伝達される前記外部に存在する第5半導体素子の第5制御端の電位は上昇し、前記外部に存在する第5半導体素子の電流路が導通する該外部に存在する第5半導体素子の電流路の一端と該外部に存在する第5半導体素子の電流路の他端とを整流作用電流路として制御することを特徴とする。
(6)請求項6に係る制御回路は、請求項5の制御回路において、
前記第1半導体素子の一端と前記外部に存在する第5半導体素子の第5制御端との間に、定電圧素子と第1容量素子の並列接続回路を挿入し、該並列接続回路と該第5制御端の接続部と、前記第2半導体素子の一端との間に、整流素子と第3抵抗素子の直列接続回路を挿入し、該定電圧素子は、前記第1抵抗素子が供給する電位極性に逆方向であり、該整流素子は、該第1抵抗素子が供給する電位極性に順方向であることを特徴とする。
(7)請求項7に係る制御回路は、請求項5又は6の制御回路において、
前記第2半導体素子の電流路一端と他端との間に第2容量素子を挿入することを特徴とする。
(8)請求項8に係る制御回路は、請求項5〜7のいずれかの制御回路において、
さらに、第6制御端を有し電流路の一端及び他端を有する第6半導体素子を備え、前記第1半導体素子の一端と前記第2半導体素子の一端との間に、該第6半導体素子の一端と該第6半導体素子の他端を挿入し、該第6制御端に電位を印加し、該第6半導体素子を導通又は非導通とすることができることを特徴とする。
(9)請求項9に係る整流回路は、請求項1〜4のいずれかの整流回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子、前記第4半導体素子及び前記第5半導体素子は、Nチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子は、Nチャネル型FETであり、該第6半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
(10)請求項10に係る整流回路は、請求項1〜4のいずれかの整流回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子、NPN型バイポーラトランジスタであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はコレクタであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はエミッタであり、
前記第5半導体素子は、Nチャネル型FETであり、該第5半導体素子電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はNPN型バイポーラトランジスタであり、該第6半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
(11)請求項11に係る整流回路は、請求項1〜4のいずれかの整流回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子、前記第4半導体素子及びの前記第5半導体素子は、Pチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はPチャネル型FETであり、該第6半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
(12)請求項12に係る整流回路は、請求項1〜4のいずれかの整流回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子は、PNP型バイポーラトランジスタであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はコレクタであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はエミッタであり、
前記第5半導体素子は、Pチャネル型FETであり、
前記第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はPNP型バイポーラトランジスタであり、該第6半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
(13)請求項13に係る制御回路は、請求項5〜8のいずれかの制御回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子、前記第4半導体素子及び前記外部に存在する第5半導体素子は、Nチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記外部に存在する第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子は、Nチャネル型FETであり、該第6半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
(14)請求項14に係る制御回路は、請求項5〜8のいずれかの制御回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子、NPN型バイポーラトランジスタであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はコレクタであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はエミッタであり、
前記外部に存在する第5半導体素子は、Nチャネル型FETであり、該第5半導体素子電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はNPN型バイポーラトランジスタであり、該第6半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
(15)請求項15に係る制御回路は、請求項5〜8のいずれかの制御回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子、前記第4半導体素子及び前記外部に存在する第5半導体素子は、Pチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記外部に存在する第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はPチャネル型FETであり、該第6半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
(16)請求項16に係る制御回路は、請求項5〜8のいずれかの制御回路において、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子は、PNP型バイポーラトランジスタであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はコレクタであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はエミッタであり、
前記外部に存在する第5半導体素子は、Pチャネル型FETであり、
前記外部に存在する第5半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第6半導体素子を含む場合、該第6半導体素子はPNP型バイポーラトランジスタであり、該第6半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
(B)本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用し、該整流電流路の両端の電位を制御回路が比較し、該半導体素子の電流路の導通/非導通の制御をするので、該整流電流路の電流の逆流がない。
(C)本発明による制御回路は、制御端を有する半導体素子の組み合わせにより整流電流路を制御するので、該整流電流路の他端から一端への電流の逆流がない。
(D)本発明による制御回路は、第1容量素子、第2容量素子を付加的に備えることにより、高速に整流電流路を遮断できる。
(1−1)回路構成
図1は、本発明による第1の実施の形態である整流回路及び該整流回路における整流電流路を構成する第5半導体素子であるNチャネル型FETQ5を制御する制御回路を示す回路構成図である。
図1において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第1半導体素子であるNチャネル型FETQ1、第2半導体素子であるNチャネル型FETQ2、第3半導体素子であるNチャネル型FETQ3、第4半導体素子であるNチャネル型FETQ4、第1抵抗素子である抵抗素子R1及び第2抵抗素子である抵抗素子R2で構成される。
直流電源の正極電位を入力する端子T1(ダイオードでいうアノードに相当)、直流電源の正極電位を出力する端子T2(ダイオードでいうカソードに相当)が存在する。
端子T1には、第5半導体素子であるNチャネル型FETQ5のソースSが接続され、FETQ5のドレインDは、端子T2に接続されている。電流は端子T1から端子T2へ、すなわち、FETQ5のソースSからドレインDへ電流が流れる。ドレインDからソースSに向かう電流は遮断されるように制御される。
FETQ1の一端であるドレインDは、第5半導体素子であるNチャネル型FETQ5の第5制御端に接続されている。
また、FETQ3の一端であるドレインDには第2抵抗素子である抵抗素子R2の一端が接続され、抵抗素子R2の他端は、FETQ1、FETQ2、FETQ3及びFETQ4のゲートGにバイアス電位を供給する外部の直流電源が印加される端子T3に接続される。
なお、特許請求の範囲において制御回路を記載した請求項に、「外部に存在する」という文言が使用されているが、これは該当するものが当該請求項に含まれないことを意味し、具体的には、第5半導体素子を示す。これは、他の実施の形態からも全て同様に引用される。
(1−2)回路動作
図1を参照して本発明の第1の実施の形態である整流回路及び制御回路の回路動作を説明する。
FETQ5のソースからドレインへ向かう電流路が整流電流路である。
本発明の図1の回路における整流回路は、FETQ5のソース(端子T1)をアノードとし、FETQ5のドレイン(端子T2)をカソードとしたダイオードを構成し、FETQ5のソース電位とFETQ5のドレインの電位を制御回路が比較しFETQ5のゲートGに印加する電位を制御し、FETQ5の導通/非導通を制御する。
FETQ2のドレインDを接地する必要はないが、FETQ2のドレインDを接地する場合は、このドレインDの電位は接地電位となる。
本発明の説明において、該外部の直流電源の一端は正極性電位であり、該外部の直流電源の他端は負極性電位とする。
FETQ4のドレインDが開放状態のとき、FETQ3及びFETQ4の電流路に電流は流れない。したがって、抵抗素子R2に電流は流れなく、FETQ3のドレイン電位は、端子T3の電位と同電位であり、FETQ1、FETQ2のゲート電位もFETQ3のドレイン電位と同電位であり、FETQ1、FETQ2のゲート電位は、FETQ1、FETQ2を導通状態とするに十分な電位が印加され、FETQ1、FETQ2は導通状態である。
よって、端子T1は、ダイオードのアノード、端子T2は、ダイオードのカソードとして、図1の回路は動作する。
抵抗素子R1の抵抗値r1は抵抗値r2より大きく、抵抗素子R2に流れる電流は少ないが、抵抗値r1による電圧降下は大きい。
抵抗値r1、抵抗値r2の設定は、FETQ1、FETQ2、FETQ3及びFETQ4が導通を開始する第1〜第4制御端であるFETQ1、FETQ2、FETQ3及びFETQ4のゲートGのスレッシホールド電圧にもよるが、FETQ1、FETQ2、FETQ3及びFETQ4が同一特性の場合、抵抗値r1>抵抗値r2と設定する。
これら、FETQ1〜Q4の特性を同一とすることは、温度特性の観点からも好適である。
FETQ5のドレイン電位がFETQ5のソース電位より低下すると、FETQ5のドレインに接続されているFETQ4のドレイン電位も低下し、FETQ4のゲート電位も低下する。
したがって、FETQ1は非導通となる。FETQ1のゲート電位は、2V程度から、数mV程度の低下でもFETQ1は非導通となる。
したがって、FETQ1のドレイン電位と抵抗素子R1の一端の電位は、端子T3の電位と同電位となる。
FETQ5のソースSがダイオードのアノード、FETQ5のドレインがダイオードのカソードを構成する。
FETQ2のドレイン電位(制御回路の基準電位)からみたFETQ1、FETQ2、FETQ3及びFETQ4のゲート電位は同一である。
したがって、FETQ1〜FETQ4のゲート電位は全て基準電位から低下する。
よって、相対的にはFETQ3のゲート電位はFETQ1のゲート電位より高い電位となっているため、FETQ3は導通し、FETQ1は非導通である。
(2−1)回路構成
図2は、本発明による第2の実施の形態である整流回路及び該整流回路における整流電流路を構成する第5半導体素子であるNチャネル型FETQ5を制御する制御回路を示す回路構成図である。
図2において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第1半導体素子であるNPNバイポーラトランジスタQ1、第2半導体素子であるNPNバイポーラトランジスタQ2、第3半導体素子であるNPNバイポーラトランジスタQ3、第4半導体素子であるNPNバイポーラトランジスタQ4、第1抵抗素子である抵抗素子R1及び第2抵抗素子である抵抗素子R2で構成される。
直流電源の正極電位を入力する端子T1(ダイオードでいうアノードに相当)、直流電源の正極電位を出力する端子T2(ダイオードでいうカソードに相当)が存在する。
端子T1には、第5半導体素子であるNチャネル型FETQ5のソースSが接続され、FETQ5のドレインDは、端子T2に接続されている。電流は端子T1から端子T2へ、すなわち、FETQ5のソースSからドレインDへ電流が流れる。ドレインDからソースSに向かう電流は遮断されるように制御される。
NPNバイポーラトランジスタQ1の一端であるコレクタCは、第5半導体素子であるNチャネル型FETQ5の第5制御端に接続されている。
また、NPNバイポーラトランジスタQ3の一端であるコレクタCには第2抵抗素子である抵抗素子R2の一端が接続され、抵抗素子R2の他端は、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQ2、NPNバイポーラトランジスタQ3及びNPNバイポーラトランジスタQ4のベースBにバイアス電位を供給する外部の直流電源が印加される端子T3に接続される。
(2−2)回路動作
図2を参照して本発明の第2の実施の形態である整流回路及び制御回路の回路動作を説明する。
FETQ5のソースからドレインへ向かう電流路が整流電流路である。
本発明の図2の回路における整流回路は、FETQ5のソース(端子T1)をアノードとし、FETQ5のドレイン(端子T2)をカソードとしたダイオードを構成し、FETQ5のソース電位とFETQ5のドレインの電位を制御回路が比較しFETQ5のゲートGに印加する電位を制御し、FETQ5の導通/非導通を制御する。
NPNバイポーラトランジスタQ2のコレクタCを接地する必要はないが、NPNバイポーラトランジスタQ2のコレクタCを接地する場合は、このコレクタCの電位は接地電位となる。
本発明の説明において、該外部の直流電源の一端は正極性電位であり、該外部の直流電源の他端は負極性電位とする。
NPNバイポーラトランジスタQ4のコレクタCが開放状態のとき、NPNバイポーラトランジスタQ3及びNPNバイポーラトランジスタQ4の電流路に電流は流れない。したがって、抵抗素子R2に電流は流れなく、NPNバイポーラトランジスタQ3のコレクタ電位は、端子T3の電位と同電位であり、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQ2のベース電位もNPNバイポーラトランジスタQ3のコレクタ電位と同電位であり、NPNバイポーラトランジスタQ1のベース電位、NPNバイポーラトランジスタQ2のベース電位は、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQ2を導通状態とするに十分な電位が印加され、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQは導通状態である。
よって、端子T1は、ダイオードのアノード、端子T2は、ダイオードのカソードとして、図2の回路は動作する。
抵抗素子R1の抵抗値r1は抵抗値r2より大きく、抵抗素子R2に流れる電流は少ないが、抵抗値r1による電圧降下は大きい。
抵抗値r1、抵抗値r2の設定は、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQ2、NPNバイポーラトランジスタQ3及びNPNバイポーラトランジスタQ4の電流増幅率hfeにもよるが、NPNバイポーラトランジスタQ1、NPNバイポーラトランジスタQ2、NPNバイポーラトランジスタQ3及びNPNバイポーラトランジスタQ4が同一特性の場合、抵抗値r1>抵抗値r2と設定する。
これら、バイポーラトランジスタQ1〜Q4の特性を同一とすることは、温度特性の観点からも好適である。
しかしながら、バイポーラトランジスタQ3は、コレクタCとベースBが接続されていても、バイポーラトランジスタとしての動作をする。
FETQ5のドレイン電位がFETQ5のソース電位より低下すると、FETQ5のドレインに接続されているバイポーラトランジスタQ4のコレクタ電位も低下し、バイポーラトランジスタQ4のベース電位も低下する。
したがって、バイポーラトランジスタQ1及びQ2は非導通となる。バイポーラトランジスタQ1及びQ2のベース電位は、0.6V程度から、数mVの低下でもバイポーラトランジスタQ1及びQ2は非導通となる。
したがって、バイポーラトランジスタQ1のコレクタ電位と抵抗素子R1の一端の電位は、端子T3の電位と同電位となる。
FETQ5のソースSがダイオードのアノード、FETQ5のドレインがダイオードのカソードを構成する。
バイポーラトランジスタQ2のコレクタ電位(制御回路の基準電位)からみたバイポーラトランジスタQ1、バイポーラトランジスタQ2、バイポーラトランジスタQ3及びバイポーラトランジスタQのゲート電位は同一である。
したがって、バイポーラトランジスタQ1〜バイポーラトランジスタQ4のベース電位は全て基準電位から低下する。
よって、相対的にはバイポーラトランジスタQ3及Q4のベース電位は、バイポーラトランジスタQ1及びQ2のベース電位より高い電位となっているため、バイポーラトランジスタQ3及びQ4は導通している。
(3−1)回路構成
図3は、本発明による第3の実施の形態である整流回路及び該整流回路における整流電流路を構成する第5半導体素子であるNチャネル型FETQ5を制御する制御回路を示す回路構成図である。
図3において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第1半導体素子であるNPNバイポーラトランジスタQ1、第2半導体素子であるNPNバイポーラトランジスタQ2、第3半導体素子であるNPNバイポーラトランジスタQ3、第4半導体素子であるNPNバイポーラトランジスタQ4、第1抵抗素子である抵抗素子R1及び第2抵抗素子である抵抗素子R2で構成される。
(1)定電圧素子であるツェナーダイオードZe、第1容量素子であるコンデンサC1、整流素子であるダイオードD及び第3抵抗素子である抵抗素子R3。
(2)第2容量素子であるコンデンサC2。
(3)第6半導体素子であるNPNバイポーラトランジスタQ6、第4抵抗素子である抵抗素子R4、第5抵抗素子である抵抗素子R5。
ただし、図2の回路と同一の部分は、図2の各素子と同一の符号を付して、図2の説明を援用し、重複する回路説明を省略し、上記(1)、(2)及び(3)により付加された回路構成の説明をする。
ツェナーダイオードZeとコンデンサC1の並列接続回路は、NPNバイポーラトランジスタQ1の一端であるコレクタCと端子T4の接続部と、第5半導体素子であるFETQ5の第5制御端であるゲートGとの間に接続され、ツェナーダイオードの向きは、NPNバイポーラトランジスタQ1の一端であるコレクタCにカソードが接続される方向である。
第2半導体素子であるNPNバイポーラトランジスタQ2の一端(コレクタC)とNPNバイポーラトランジスタQ2の他端(エミッタE)間には、第2容量素子であるコンデンサC2が接続されている。
NPNバイポーラトランジスタQ1の一端(コレクタC)に、第6半導体素子であるNPNバイポーラトランジスタQ6の一端(コレクタC)が接続され、NPNバイポーラトランジスタQ2の一端(コレクタC)には、第6半導体素子であるNPNバイポーラトランジスタQ6の他端(エミッタE)が接続されている。
(3−2)回路動作
図3を参照して本発明の第3の実施の形態である整流回路及び制御回路の回路動作を説明する。
コンデンサC1は、端子T3に印加される電位を抵抗素子R1、コンデンサC1、ダイオードD、抵抗素子R3、端子T1の電流路で充電される。
コンデンサC1の電位極性は、ツェナーダイオードZeのカソード側が正極性、ツェナーダイオードZeのアノード側が負極性となる。
ORingFETダイオードとして使用する場合、低周波の交流を整流する場合、等、は高速スイッチングの需要は無いため、この(1)の付加回路は、特に必要としない。
する。
ツェナーダイオードZeのツェナー電圧は、FETQ5のゲート電位をFETQ5が導
通する電位となるように設定する。すなわち、該ツェナー電圧は、FETQ5が完全に導通するためのゲートスレッシホールド電圧より小さく、FETQ5のゲート電位を充分満たすように設定するか、又は端子T3の電位とも関連するので、端子T3の電位を高くし、FETQ5のゲートスレッシホールド電位、ツェナー電圧とも関連する最適値電位に設定する。
コンデンサC2の両端は、NPNバイポーラトランジスタQ2のエミッタEとコレクタC間に接続されているため、NPNバイポーラトランジスタQ1のエミッタEの電位を急速に端子T1の電位とすることができる。すなわち、バイポーラトランジスタQ2のエミッタEとコレクタC間をバイパスし、バイポーラトランジスタQ2が非導通状態から導通状態に遷移する時間を必要としない。
し、NPNバイポーラトランジスタQ1のコレクタCの電位を略0Vとし、FETQ5のゲート電位を低下させ、FETQ5を急速に非導通状態に遷移する場合に好適である。
第6半導体素子であるバイポーラトランジスタQ6の電流路の両端は、端子T4と端子T1間に接続されている。すなわち、バイポーラトランジスタQ6の一端と他端は、バイポーラトランジスタQ1のコレクタCとバイポーラトランジスタQ2のコレクタC間に接続されている。
第4抵抗素子である抵抗素子R4は、バイポーラトランジスタQ6のベース接地抵抗であり、第5抵抗素子である抵抗素子R5は、バイポーラトランジスタQ6のベース電流制限抵抗である。
これにより、FETQ5のゲート電位を負電位とし、FETQ5を導通状態から非導通状態に遷移する場合。
また、外部の制御回路(同様に、たとえば、スイッチング電源のクロックパルス信号を出力する回路)が正極性電位を標準出力としている場合、この出力電位を図3の回路の端子T5に印加し、バイポーラトランジスタQ6のベースBに順バイアス電位を与え、バイポーラトランジスタQ6を非導通状態から導通状態とし、FETQ5のゲート電位を負電位とし、FETQ5を導通状態から非導通状態に遷移する場合。
この両者は、FETQ5を導通状態から非導通状態に遷移させる効果は同一である。
(4−1)回路構成
第4の実施の形態は、図示しないが、第3の実施の形態における図3の制御回路のバイポーラトランジスタQ1、バイポーラトランジスタQ2、バイポーラトランジスタQ3、バイポーラトランジスタQ4を、それぞれ、FETQ1、FETQ2、FETQ3、FETQ4に置換した回路構成とする。
(4−2)回路動作
第1の実施の形態である図1の回路動作説明は、説明済であり、第3の実施の形態である図3の回路動作説明も説明済である。
第1の実施の形態である図1のNチャネル型FETQ1〜FETQ5は、Pチャネル型FETに置き換えることが可能である。
このとき、端子T3の電位は負極性電位となる。また、FETQ5の電流は、ドレインDからソースSに流れる整流電流路となる。すなわち、ドレインDがアノード、ソースSがカソードとなる。
全て、各素子の電位極性が反転するのみである。
第2の実施の形態である図2のNPNバイポーラトランジスタQ1〜Q4は、PNPバイポーラトランジスタに置き換えることが可能である。
このとき、端子T3の電位は負極性電位となる。また、FETQ5はPチャネル型FETを使用する。FETQ5の電流は、ドレインDからソースSに流れる整流電流路となる。すなわち、ドレインDがアノード、ソースSがカソードとなる。
全て、各素子の電位極性が反転するのみである。
第3の実施の形態である図3も、(補足事項2)のNPNバイポーラトランジスタからPNPバイポーラトランジスタに置き換えること、FETQ5の説明と同様である。そして、ツェナーダイオードZeのアノードとカソード、ダイオードDのアノードとカソードの極性も逆となる。
バイポーラトランジスタQ6もPNPバイポーラトランジスタとする。したがって、端子T5には負極性電位を印加して、第3の実施の形態の図3の制御回路と同様な動作をする。
全て、各素子の電位極性が反転するのみである。
第4の実施の形態も、(補足事項1)から(補足事項3)の説明を援用し、FETを全てPチャネル型FETとし、全て、各素子の電位極性が反転するのみである。
R1〜R5 抵抗素子
Ze 定電圧素子
D 整流素子
C1、C2 容量素子
T1〜T5 端子
Claims (4)
- 第1制御端を有し電流路の一端及び他端を有する第1半導体素子と、
第2制御端を有し電流路の一端及び他端を有する第2半導体素子と、
第3制御端を有し電流路の一端及び他端を有する第3半導体素子と、
第4制御端を有し電流路の一端及び他端を有する第4半導体素子と、
第5制御端を有し電流路の一端及び他端を有する第5半導体素子と、
第1抵抗素子と、第2抵抗素子と、を備え、
前記第1制御端、前記第2制御端、前記第3制御端及び前記第4制御端には、前記第2抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第1半導体素子の電流路の一端には、前記第1抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の他端には、前記第1半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第3半導体素子の電流路の一端には、前記第2抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第4半導体素子の電流路の他端には、前記第3半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の一端の電位は、前記第5半導体素子の電流路の一端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位は、前記第5半導体素子の電流路の他端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位と同一又は超えるとき、前記第1半導体素子及び前記第2半導体素子の電流路は導通し、前記第1半導体素子の電流路の一端の電位が伝達される前記第5制御端の電位は低下し、前記第5半導体素子の電流路は非導通であり、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位未満のとき、前記第1半導体素子の電流路は非導通し、該第1半導体素子の電流路の一端の電位が伝達される前記第5制御端の電位は上昇し、前記第5半導体素子の電流路が導通する該第5半導体素子の電流路の一端と該第5半導体素子の電流路の他端とを整流作用電流路とすることを特徴とする整流回路。 - 第1制御端を有し電流路の一端及び他端を有する第1半導体素子と、
第2制御端を有し電流路の一端及び他端を有する第2半導体素子と、
第3制御端を有し電流路の一端及び他端を有する第3半導体素子と、
第4制御端を有し電流路の一端及び他端を有する第4半導体素子と、
第1抵抗素子と、第2抵抗素子と、を備え、
前記第1制御端、前記第2制御端、前記第3制御端及び前記第4制御端には、前記第2抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第1半導体素子の電流路の一端には、前記第1抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の他端には、前記第1半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第3半導体素子の電流路の一端には、前記第2抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第4半導体素子の電流路の他端には、前記第3半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第2半導体素子の電流路の一端の電位は、外部に存在する第5半導体素子の電流路の一端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位は、外部に存在する第5半導体素子の電流路の他端に伝達されるべく構成され、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位と同一又は超えるとき、前記第1半導体素子及び前記第2半導体素子の電流路は導通し、前記第1半導体素子の電流路の一端の電位が伝達される前記外部に存在する第5半導体素子の第5制御端の電位は低下し、該外部に存在する第5半導体素子の電流路は非導通であり、
前記第4半導体素子の電流路の一端の電位が、前記第2半導体素子の電流路の一端の電位未満のとき、前記第1半導体素子の電流路は非導通し、該第1半導体素子の電流路の一端の電位が伝達される前記外部に存在する第5半導体素子の第5制御端の電位は上昇し、前記外部に存在する第5半導体素子の電流路が導通する該外部に存在する第5半導体素子の電流路の一端と該外部に存在する第5半導体素子の電流路の他端とを整流作用電流路として制御することを特徴とする制御回路。 - 前記第1半導体素子、前記第2半導体素子、前記第3半導体素子、前記第4半導体素子及び前記第5半導体素子は、Nチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記第5半導体素子の電流路の一端はソースであり他端はドレインであることを特徴とする請求項1に記載の整流回路。 - 前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子は、Nチャネル型FETであり、
前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子の電流路の一端はドレインであり、該第1半導体素子、該第2半導体素子、該第3半導体素子及び該第4半導体素子の電流路の他端はソースであり、
前記外部に存在する第5半導体素子の電流路の一端はソースであり他端はドレインであることを特徴とする請求項2に記載の制御回路。
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