KR101492526B1 - 과전압 내성을 갖는 통과 게이트 - Google Patents

과전압 내성을 갖는 통과 게이트 Download PDF

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Abstract

단일 또는 병렬 반대 극성 FET들을 갖는 통과-게이트가 개시된다. 주 트랜지스터 스위치들의 웰들은 과전압 누설 및 그외의 오작동을 감소시키는 회로로부터 구동된다. 웰들을 구동하는 회로는 또한, 통과 트랜지스터들의 게이트들을 구동하는 파워 인에이블 회로들에 이용된다. 게이트 및 웨들에 대한 개별적인 회로들의 이용은 누설을 더욱 감소시킨다. 파워 서플라이 전압 및 신호 레벨들이, 포함된 FET들의 임계값들 근방인 조건에서, pn 접합들을 턴 온하는 것을 방지할 하나 이상의 쇼트키 다이오드들이 FET들의 pn 접합들에 걸쳐 이용될 수 있다.
통과 트랜지스터, 바이어스 회로, 쇼트키 다이오드

Description

과전압 내성을 갖는 통과 게이트{OVER-VOLTAGE TOLERANT PASS-GATE}
본 발명은 MOSFET 디바이스들에 관한 것이며, 특히 낮은 온-임피던스 스위치(low on-impedance switchs)들로서 이용되는 MOSFET 디바이스들에 관한 것이다.
MOSFET 스위치들은 다수의 어플리케이션들에서 볼수 있으며, 고주파수, 통과-게이트 스위치 어플리케이션들에 공통적인 것이 되어 왔다. 기술이 진보함에 따라, 그러한 트랜지스터 스위치들은 더 작아지고, 더 빨라지고, 보다 전력 효율적인 것이 되었다. 종종 이들 낮은 온-임피던스 스위치들은, 상이한 파워 소스들(power sources)을 이용하는 시스템들, 말하자면, 논리 신호들을 송신 및/또는 3V 시스템으로부터 수신하는 5V 시스템 간에 논리 데이터를 전달하는데 이용된다. 통상적으로 파워 소스들은 하이 논리 레벨들을 결정한다. 그러한 스위치들은 5V, 3.3V 및/또는 1.8V로부터 전력을 공급받는 논리 시스템들을 서로 결합한다.
그러나, 더 낮은 파워 서플라이 레벨들(power supply levels)에서의 동작은 MOSFET 트랜지스터들에 고유한 임계값 요건들과 관련된 문제들에 직면한다. 예를 들어, 상이한 파워 소스들을 이용하는 시스템들에서, 시스템으로부터 송신된 논리 신호가 수신 시스템의 파워 서플라이보다 높은 경우 문제에 직면할 수 있다. 과전압/부족전압(Over/under-voltage) 효과들은 치명적인 MOSFET 오동작을 야기하는 것 으로 알려져 있다.
과전압/부족전압으로부터 통과-게이트 스위치 트랜지스터를 보호하는 공지된 접근법들은 고비용을 요한다. 예를 들어, 직렬인 2개의 FET들은 채널 저항을 증가시킬 것이나, 채널 저항을 감소시키기 위해 FET들이 크게 제작되면 칩 영역이 증가할 것이다. 앞서의 참조 특허 출원에서와 같이, 그외의 접근법들은 파워 업 및/또는 파워 다운 동작들 동안에 완전한 과전압/부족전압 보호를 제공하지 못할 수 있다.
과전압/부족전압 보호에 대한 또 다른 접근법이, "Overvoltage/Undervoltage Tolerant Transfer Gate"라는 제목의 미국 특허 번호 6,163,199('199)에서 논의된다. '199 특허는 본 출원과 공동으로 소유되며, 본 명세서에서 참조로서 포함된다. '199 특허는, 포함된 전달 트랜지스터들의 백 게이트들(벌크 콘택트들)을 구동함으로써 과전압/부족전압 보호를 위해 구성된 병렬 트랜지스터들을 이용한 진전과 더불어, 종래 기술의 제한점들에 대한 보다 상세한 논의를 제공한다.
그외의 주지된 설계들은 삽입 손실(insertion loss)을 저감시키고, MOSFET 구조들에서 고유한 "바디 효과(body effect)"를 최소화함으로써 대역폭을 증가시키는데 집중한다. 삽입 손실은 일반적으로, 스위치가 완벽한 경우와 비교하여 덜 완벽한 스위치의 추가로 인하여, 부하에 전달되는 신호 전력의 손실로서 설명될 수 있다.
대표적인 종래 기술 설계는 바디 효과를 감소시키는데 집중하며, 삽입 손실은 Burghartz에 허여된, 미국 특허 번호 5,818,099('099)에서 볼 수 있다. '099 특허는, '099 특허의 도 6A에 도시된 바와 같이, n-타입 웰을 이용하여 p-타입 기판으로부터 분리되는 p-웰을 갖는 n-타입 MOSFET 구조를 설명한다. 그러나, '099의 낮은 삽입 손실 회로 실시예는, 전달 스위치에 대한 신호 전압이 존재하고, 공급 전압이 턴 오프되는 경우, 예를 들어, 송신 또는 수신 시스템들에서 그것이 턴 오프되기 전에 전달 스위치에 대하여 먼저 전력이 턴 오프되는 경우, 많은 누설을 가질 수 있다. 또한, 스위치가 파워 다운 동안에 오프 상태이어야 하는 때에, 턴 온될 수 있다.
예를 들어, '099의 도 1에서, P-타입 MOSFET은 +V로의 통상적인 웰의 바이어싱을 갖는 것으로 도시된다. 이것은 웰 pn 접합 다이오드에 대한 드레인/소스가 순방향 바이어스되지 않음을 보장한다. 그러나, 단자 A에 하이 논리 레벨, 이를 테면 +5V가 존재하는 동안, +V 서플라이가 (서플라이가 턴 오프됨으로써) 접지되면, MOSFET 스위치의 pn 드레인-웰 다이오드는 순방향 바이어스되어 +V 서플라이의 출력 캐패시터를 충전하는 잠재적으로 유해한 전류 경로를 생성한다. 따라서 p-타입 MOSFET의 웰은 충전될 것이므로, 스위치는 전원이 공급되지 않아야 하는 때에 전원을 공급 받는다.
Vdd 파워 서플라이 레일(power supply rail)로의 웰 전류는 웰 누설이라 지칭될 수 있으며, 일부 종래 기술 회로들에서는 문제로 남아있다. 드레인, 소스 및 Vdd 사이에 전위 차가 너무 작아서 공지된 회로가 올바르게 해결할 수 없는 하나의 바이어스 조건이 존재한다. 본 발명은 이러한 종래 기술의 제한점 및 그외의 것들을 대처한다.
종래 기술의 MOSFET 통과-게이트 스위치들에서, 과전압 내성과, 정상 동작들 및/또는 파워 업 및 파워 다운 동작들 동안에 직면할 수 있는 공급 전력(Vdd)의 모든 값들에 대한 보호를 제공하는데 있어서의 제한점들이 남아있다. 종래 기술 회로들은 특히 파워 업 동작들 동안에 파손되기 쉬운데, 예를 들면, 오프 통과-게이트는 그러한 동작들 동안에 오프로 남아 있지 않을 수 있으며, 그 경우 과도한 누설 전류들이 발생할 수 있다.
본 발명은 무엇보다도 이러한 제한점들을 대처한다.
단일의 통과-게이트 또는, 일부 어플리케이션에서와 같이, 병렬의 주 스위치(parallel primary switch) FET들을 제공하는 본 발명에 의해 종래 기술의 제한점들 및 문제들이 대처된다. 주 스위치 FET들은, 예를 들어, 도 1의 M1 및 M2일 것이다. 주 스위치 구성이 본 명세서에서 설명되지만, 본 기술분야의 당업자는 단일의 주 스위치 FET를 이용하는 본 발명을 이해할 것이다.
본 발명은, 통과-게이트 동작들에서 볼 수 있는 다양한 파워 서플라이 전압 및 신호 레벨 전압들에 의해 고유한 pn 접합들 및 기생 트랜지스터들이 순방향 바이어스되지 않도록, 구동되는 주 스위치 FET를 웰 또는 웰들에 대해 제공한다. 즉, +5V로부터 전원을 공급받는 전자기기를 통해 또 다른 5V 논리 시스템으로 전달되는 +1.8V 전압 신호는 높은 누설, 파괴(breakdown) 또는 그외의 오작동들을 겪지 않을 것이다.
주 스위치 PMOS FET에 있어서, 웰은 로컬 파워 서플라이 또는 높은 입력 신호 전압 중, 어느것이든 높은 쪽에 기능적으로 결합되며, NMOS에 있어서는 접지 또는 입력 신호 전압들 중 낮은 쪽에 결합된다.
본 명세서에서, "기능적으로 연결된"이라는 것은, 직접 연결된 것으로 정의되거나, 실질적으로 동작들을 간섭하지 않는 매개 컴포넌트(intervening component)들을 갖는 것으로 정의된다.
본 발명은 또한 pn 접합들을 가로질러 배치된 낮은 순방향 전압 드롭 다이오드(low forward voltage drop diode), 바람직하게는 쇼트키 다이오드(Schottky diode)를 제공하며, 다이오드의 낮은 순방향 전압 드롭은 통과 트랜지스터의 pn 접합이 턴 온되는 것을 방지한다. 실시예에서, 쇼트키는 +Vdd(다이오드 애노드)로부터 스위치 트랜지스터의 웰(다이오드 캐소드)까지 배치된다. 예를 들어, 웰에서 +Vdd를 갖는, 주 스위치 PMOS의 웰에 대해 드레인 또는 소스의 pn 접합은 순방향 다이오드 드롭으로 제한될 것이다. 다이오드 드롭은 충분히 낮아서 pn 접합이 턴온되지 않는다.
본 발명은 웰들 및 주 스위치들의 게이트들에서의 누설을 감소시키고, 통과-게이트에 의해 직면하는 다양한 신호 및 전력 레벨들 하의 스위치들의 적절한 인에이블먼트(enablement)를 보장하는 메커니즘을 제공한다. 이와 관련하여, 일 실시예에서, 통과-게이트를 턴 온 및 턴 오프하도록 의도되는 회로(인에이블링 회로)에 대한 파워 서플라이는 PMOS 주 스위치 트랜지스터의 웰에 연결된 것과 동일한 회로를 갖는다. 인에이블링 회로를 구동하는데 이용된 개별적인 회로는, 그것이 비록 PMOS 주 스위치의 웰에 연결된 회로와 동일하다고 해도, 다량의 웰 누설의 감소에 좋지않은 영향을 주지 않으면서 임의의 게이트 누설을 감소시키는 이로운 효과를 갖는다.
인에이블 회로에 기능적으로 전력을 공급하는 회로는 또한 전술한 바와 같이 쇼트키 다이오드들을 갖는다. 여기서 인에이블링 회로에 전력을 공급하는 전압 레벨은 입력 신호 레벨들 중 하나, +Vdd 중 높은 쪽일 것이지만, 그 전압 레벨은 +Vdd보다 낮은 최소 쇼트키 다이오드 드롭일 것이다. 통과 스위치들의 오프 상태는 신호 레벨들 및 +Vdd 전력 공급에 상관없이 파워 다운 동안 오프로 유지될 것이라는 이점이 있다.
본 기술분야의 당업자는, 이하의 상세한 설명이 예시적인 실시예들, 도면들 및 이용 방법들에 대해 참조하여 진행될 것이나, 본 발명은 이들 실시예들 및 이용 방법들로 한정되도록 의도되지 않음을 이해할 것이다. 그보다는, 본 발명은 광범위하고, 첨부하는 특허청구범위에 개시되는 것에 의해서만 정의되도록 의도된다.
이하의 본 발명의 설명은 첨부하는 도면들을 참조한다.
도 1은 본 발명을 도시하는 블록 개략도이다.
도 2는 인에이블링 회로의 개략도이다.
도 3A 및 도 3B는 주 트랜지스터들의 PMOS 및 NMOS 예들의 단면도이다.
도 4는 PMOS 주 트랜지스터에 전력을 공급하는데 이용되는 회로 및 인에이블링 회로에 전력을 공급하는데 이용되는 복제 회로의 개략도이다.
도 5는 종래 기술 통과-게이트들에서 볼 수 있는 과도한 전류 누설을 도시하 는 그래프이다.
도 6은 PMOS 스위치 및 병렬 NMOS 스위치에 대해 본 발명의 이용을 도시하는 블록도이다.
도 1은, 포인트 A를 포인트 B에 결합하는, PMOS, M1, 및 NMOS, M2를 병렬로 갖는다. 이들 2개의 MOS 트랜지스터들은 통과-게이트를 구성하는 주 병렬 트랜지스터 스위치들이다. 트랜지스터 스위치들 각각의 기판 콘택트들, SUB는 접지에 기능적으로 연결된다. PMOS M1의 WELL은 CKT A에 연결되며, 그것의 게이트 G는 인에이블 신호, en-에 연결되며, 그것의 드레인은 외부 콘택트 A에 연결되고, 그것의 소스는 외부 콘택트 B에 연결된다. 정상 동작에서, 통과-게이트는 신호들을 A로부터 B로 또는 그 반대로 전달한다.
병렬 NMOS, M2의 드레인은 외부 콘택트 A에 기능적으로 연결되며, 그것의 소스는 외부 콘택트 B에 연결된다. 본 기술분야의 당업자에게 공지된 바와 같이, 이들 트랜지스터들의 드레인 및 소스는 종종 아무 영향 없이 반대가 될 수 있다. M2의 게이트 G는 포지티브 트루 인에이블(positive true enable) 신호 en+에 연결되며, 이하에 논의되는 바와 같이, M2 및 M3의 소스들에 연결된다. PW(P 웰)은 포지티브 트루 인에이블 신호, en1+에 연결되며, M2의 NW(N-웰)는 +Vdd에 연결된다.
대칭적인 NMOS 트랜지스터들 M3 및 M4는 포인트 A로부터 M2의 PW 커넥션, 그리고 나서, 포인트 B로의 신호 경로를 제공한다. 이것은 대역폭을 증가시키고, 삽입 손실을 감소시키는 유용한 영향을 갖는다. M2가 턴온되는 경우, 포인트 A 상의 AC 신호는 포인트 B에서 나타나거나, M2의 소스 및 드레인 모두에서 나타난다. M1에 걸친 최소한의 드롭을 갖는다고 해도, AC 신호의 일부는 캐패시터들을 통해 소스 및 드레인 모두로부터 M2의 웰, Csw 및 Cdw로 빨아올려질 것이다(siphoned off). 그러나, 본 발명에서, M3 및 M4가 온인 경우, 그들의 낮은 온 저항들은 Csw 및 Cdw 모두에 걸쳐서 실질적으로 일정한 AC 전압을 유지하려 할 것이며, 이에 의해 이들 캐패시터들을 통해, 주파수와 관련된 AC 신호 손실을 제한한다. 이것은 주파수와 관련된 삽입 손실을 감소시키고, 스위치의 대역폭을 증가시킨다. M3 및 M4는 A로부터 B로의 임의의 전압 드롭이 동등하게 공유되도록, 동일한 크기이다. 이러한 대칭성은 M2를 갖는 회로의 동작을 강화한다.
인에이블 신호들은 도 2에 도시된 회로(10)에 의해 생성된다. 본 발명의 실시예에서, 도 4를 보면, 인에이블 회로에 대해 일반적인 파워 소스, +Vdd가 CKT A의 복제인 CKT A'로 대체된다. 도 2에서, M7 및 M8, 그리고 M9 및 M10이 그러하듯이, M5 및 M6은 통상적인 인버터를 형성한다. 인버터 M9 및 M10은 M1의 게이트를 구동하는 en-를 출력한다. 인버터 M11 및 M12는, M2, M3 및 M4의 게이트들을 구동하는 en+를 출력한다. 저항기 R1은 M1에 대한 턴 온 신호를 늦추며, 저항기 R2는 M2의 턴 온을 늦춘다. 더 느린 신호들은 통과-게이트 스위치들을 부드럽게 턴 온시킨다. M13은 NMOS M2의 PW을 구동하는 en1+를 출력한다.
포인트(12)는 통상적으로 +Vdd에 연결되지만, 이 실시예에서는, 포인트(12)는 이하에 설명하는 바와 같이 CKT A'에 연결된다. CKT A'로의 연결은, 이하에 논의되는 바와 같이, CKT A와 결합되어, M1의 게이트(CKT A') 및 M1(CKT A)의 WELL로 부터의 전체 누설을 감소시킨다.
도 3A 및 도 3B는 PMOS M1 및 분리된 NMOS M2의 단면을 각각 도시한다. pn 접합들은, 파워 서플라이 전위들, 입력/출력 신호 전위들과, 포함된 회로들의 파워 업과 파워 다운 동안의 파워 서플라이들 및 신호들의 시퀀싱의 다양한 환경들하에서 스위치들의 동작들에 영향을 줄 수 있는 다이오드들 및 기생 트랜지스터들을 나타낸다. 예를 들어, 도 3A의 PMOS M1은 n-타입 웰에 대한 p-타입 드레인 또는 소스로부터 p-타입 기판(SUB)으로 기생 pnp 트랜지스터를 형성한다. 또한, 임의의 pn 접합들은, 순방향 바이어스되는 경우 또는 순방향 바이어스되면, 문제들을 만들어 낼 수 있는 기생 다이오드들을 형성한다. NMOS에서 마찬가지의 다이오드들 및 트랜지스터들이 존재하지만, 추가적인 층, NI(N ISOLATION)를 이용함으로써, 해결해야 할 기생 성분들이 더 존재한다. 전술한 바와 같이, 한가지 목표는 파워 업/다운 시퀀싱 동안에 분리를 유지하면서, 파워 서플라이로 되돌아가는 누설을 무효화하는 것이다.
도 4는 CKT A 및 A'에 대한 개략도이다. 모든 트랜지스터들은 PMOS이고 모든 그들의 기판 연결들(도시되지 않음)은 접지에 연결된다.
초기의 논의는 M14, M15(교차결합된 트랜지스터)와, prail(14)을 통해 PMOS M1의 WELL을 구동하는 M18을 포함하는 회로에 관한 것이다. 이러한 회로는 PMOS M1에 대한 과전압 보호를 제공하는 회로를 도시한다. en이 거짓(false)인 경우, M1의 게이트에서의 신호 en-가 하이이고, M1은 오프(통과-게이트 또는 스위치가 오프)이다. A와 B 사이에는 (M2가 또한 오프이므로) 높은 임피던스 커넥션이 존재한 다. A가 로우이면, M18이 온이며, B가 로우이면, +Vdd는 prail(14)에서 나타난다. B가 하이이고 +Vdd가 로우이면, B는 prail(14)에서 나타날 것이다. +Vdd 또는 B 중 더 높은 쪽이 prail(14)에 공급된다. 마찬가지로, M16 및 M17(교차결합된 트랜지스터)과 M19는, B가 로우인 경우, prail(14)을, +Vdd 또는 A 중 어느쪽이든 높은 쪽까지 구동할 것이다. +Vdd, A 및 B가 모두 로우였으면, 회로는 아무일도 발생하지 않는다.
종래 기술 회로들에서, WELL은 종종 +Vdd에 연결되며, M1의 WELL에 대한 소스 및 드레인의 pn 접합은, +Vdd가 로우였다면, 순방향 바이어스될 수 있다. 회로 CKT A는 그것을 방지한다.
M1이 en-를 통해 바이어스되는 경우(그리고 M2는 en+를 통해 온될 것임), CKT A는 +Vdd로의 누설을 방지할 것이다. 이 경우, A 및 B가 하이인 동안 +Vdd가 로우가 되면, CKT A는 +Vdd로부터 M1의 WELL을 연결해제하여 누설을 방지한다. +Vdd, A 및 B가 모두 로우이면(통과-게이트가 온이면, A 및 B는 같아야 함), pn 접합은 여전히 순방향 바이어스되지 않을 것이며, 어떠한 누설도 없다. 또한 임계값들 내에서, A 또는 B 또는 +Vdd가 접지 아래로 떨어지면, WELL은 CKT A에의해 A, B 또는 +Vdd 중 더 높은쪽으로 유지된다.
도 5는, +Vdd가 +3.6V에 있는 경우의 일부 종래 기술 회로들에서 발생할 수 있는 누설 전류 대 DC 전압들(과전압들)의 대표적인 그래프이다. 그래프는 가능한 누설 경로들의 결합을 나타낸다. 누설 전류들은 스위치 트랜지스터 M1으로부터 접지로, +Vdd로, A로, B로 또는 포인트 A 와 B 사이에서 발생할 수 있는 다수의 경로 들을 통해 흐를 수 있다. 예를 들어, 도 4의 회로를 검토하면, +Vdd, B 및 A의 DC 레벨들이, PMOS 트랜지스터들 M14, M15, M16, M17, M18 및 M19의 임계값들보다 서로 근접하여 있는 경우, prail(14)(및 12)은 효과적으로 플로팅될 수 있음을 도시한다. 이러한 상황에서, M1의 WELL의 전압은 드룹(droop)하고 M1의 기판에 대해 M1의 드레인 또는 소스로 구성되는 기생 pnp 트랜지스터를 턴 온하기 시작한다. 실제로, 이것이 종종 일어날 수 있는 전압들은, +Vdd가 +3.6V에 있는 경우, +5V 근방이다. 이것은 도 5의 +4.5V 근방의 상승 전류에 의해 보여진다.
쇼트키 다이오드 D1이 제공되어 기생 pnp에서의 이러한 드룹으로 인한 종래 기술의 누설을 감소시킴으로써, 기생 pnp가 턴 온되는 것을 방지한다.
쇼트키 다이오드들은 적은 순방향 전압 드롭들을 갖는 반도체/금속 구조들이다. 이러한 어플리케이션에서, D1은 WELL pn 접합에 대한 드레인 또는 소스, 따라서, M1의 기생 pnp 트랜지스터가 턴 온되는 것을 방지한다. 본 기술분야의 당업자에게 공지된 바와 같이, 더 작은 다수의 쇼트키 다이오드들이 D1을 대체하는데 이용될 수 있다. 그러한 다이오드들은 서로 병렬 상태에 있어서, 순방향 전압 드롭을 더욱 최소화한다.
도 1 및 도 2를 다시 참조하면, 인에이블 회로(10)는, 전술한 바와 같이 CKT A와 동일한 회로인 CKT A'로부터 전력을 이끌어 낸다. 이러한 예에서, M5, M7 및 M9의 소스들에서의 전압은, 전술한 바와 같이 +Vdd, B 또는 A 중 높은 쪽일 것이다. 이들 3개의 신호들이 로우이면, M10 또는 M11 또는 M1 또는 M2 중 어느 것도 입력 en 신호와 상관없이 턴 온하지 않을 것이다. 이들 신호들 중 임의의 하나가 하이이면, 적절한 인에이블 신호가 M1 및 M2의 게이트들에 도달할 것이다. 전술한 바와 같이, 이들 3개의 신호들이 크기에 있어서 서로 근접한다면, CKT A'의 PMOS 회로는 기능하지 않을 수 있다. 이전과 같이, CKT A'에서 볼 수 있는 쇼트키 다이오드 D1은 포인트(12)가 +Vdd의 전위에 근접하도록 (순방향 쇼트키 다이오드 드룹 내에서) 유지할 것이다.
CKT A 및 CKT A'와 관련하여, 본 명세서에서 도시된 트랜지스터 구현은 A, B 또는 +Vdd 중 높은 것을 선택하고, 그것을 포인트들(12 및 14)에 제공하는 동일한 논리 기능을 수행할, 본 기술분야에 공지된 그외의 회로에 의해 대체될 수 있다.
도 6은, 전술한 바와 같이 PMOS CKT A를 M1에 대해 동작하는 것으로 블록 형식으로 도시한다. 본 기술분야의 당업자에게 공지되듯이, CKT A가 M1과 동작하듯이, M2에 대해 동작하는 대응하는 회로 CKT B가 존재할 수 있다. 또한, 대역폭을 강화하기 위해, M2에 대해 동작하는 M3 및 M4를 포함하는 CKT C'는, M1의 대역폭을 강화하는, M3 및 M4이 배치된 것과 같이, 마찬가지로 배치된 트랜지스터들을 갖는, 대응하는 회로 CKT C를 가질 수 있다.
각각의 경우에, M1의 WELL은 그것의 드레인/소스보다 낮게 바이어스되지 않을 것이며, 따라서 M1의 웰 pn 접합에 대한 드레인/소스는 순방향 바이어스되지 않을 것이다.
전술한 실시예들은 본 명세서에서 예들로서 제시되며, 다수의 변형들 및 그 대안들이 가능하다는 점을 이해해야 한다. 따라서, 본 발명은 이하 첨부되는 특허청구범위에 개시된 바에 의해서만 정의되듯이 넓게 보아져야 한다.

Claims (20)

  1. 적어도 게이트, 소스, 드레인, 웰 및 기판을 갖는 전계 효과 제1 통과 트랜지스터 - 입력 신호는 상기 드레인 또는 소스에서 수신되며, 출력 신호는 상기 소스 또는 드레인에서 각각 나타남 - ;
    상기 제1 통과 트랜지스터의 상기 웰에 기능적으로 연결된 각각의 드레인들을 갖는 제2 트랜지스터 및 제3 트랜지스터 - 상기 제2 트랜지스터의 게이트는 상기 제1 통과 트랜지스터의 소스에 기능적으로 연결되고, 상기 제3 트랜지스터의 게이트는 상기 제1 통과 트랜지스터의 드레인에 기능적으로 연결됨 - ;
    제1 교차 결합된 트랜지스터들에 기능적으로 연결된 상기 제2 트랜지스터의 소스 - 상기 제1 교차 결합된 트랜지스터들은 파워 서플라이 전압 또는 상기 제1 통과 트랜지스터의 드레인 상의 신호 전압 중 더 높은 쪽을 상기 제2 트랜지스터의 상기 소스에 제공하도록 구성됨 - ; 및
    제2 교차 결합된 트랜지스터들에 기능적으로 연결된 상기 제3 트랜지스터의 소스 - 상기 제2 교차 결합된 트랜지스터들은 파워 서플라이 전압 또는 상기 제1 통과 트랜지스터의 소스 상의 신호 전압 중 더 높은 쪽을 상기 제3 트랜지스터의 소스에 제공하도록 구성됨 -
    를 포함하는 통과-게이트(pass-gate).
  2. 삭제
  3. 제1항에 있어서,
    상기 파워 서플라이 전압에 연결된 애노드 및 상기 제1 통과 트랜지스터의 웰에 연결된 캐소드를 갖는 다이오드를 더 포함하고, 상기 다이오드의 순방향 전압 드롭(drop)은 충분히 낮아서, 상기 제1 통과 트랜지스터의 웰에 대한 상기 드레인 또는 소스의 pn 접합이 턴 온되는 것을 방지하는, 통과-게이트.
  4. 제3항에 있어서,
    상기 다이오드는 쇼트키 다이오드(Schottky diode)인 통과-게이트.
  5. 제3항에 있어서,
    상기 다이오드는 2개 이상의 쇼트키 다이오드를 병렬로 포함하는 통과-게이 트.
  6. 제1항에 있어서,
    인에이블 회로에 전력을 제공하기 위한 파워 콘택트(power contact), 인에이블 입력 및 인에이블 출력을 정의하는 인에이블 회로를 더 포함하고, 상기 인에이블 출력은 상기 제1 통과 트랜지스터의 상기 게이트에 기능적으로 연결되는, 통과-게이트.
  7. 제6항에 있어서,
    상기 인에이블 회로의 파워 콘택트에 기능적으로 연결된 출력을 정의하는 제2 바이어스 회로를 더 포함하고, 상기 제2 바이어스 회로는 상기 입력 신호에 기능적으로 연결된 제4 콘택트, 상기 출력 신호에 기능적으로 연결된 제5 콘택트 및 파워 서플라이에 기능적으로 연결된 제6 콘택트를 정의하고, 상기 입력 신호, 상기 출력 신호 및 상기 파워 서플라이 중에서 선택된 더 높은 전압이 상기 인에이블 회로의 파워 콘택트에 제공되는, 통과-게이트.
  8. 제7항에 있어서,
    상기 파워 서플라이 전압에 연결된 애노드 및 상기 인에이블 회로에 전력을 제공하기 위한 상기 파워 콘택트에 연결된 캐소드를 갖는 다이오드를 더 포함하는 통과-게이트.
  9. 제8항에 있어서,
    상기 다이오드는 쇼트키 다이오드를 포함하는 통과-게이트.
  10. 제9항에 있어서,
    상기 다이오드는 2개 이상의 쇼트키 다이오드를 병렬로 포함하는 통과-게이트.
  11. 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법으로서,
    적어도 게이트, 소스, 드레인, 웰 및 기판을 갖는 전계 효과 제1 통과 트랜지스터를 턴 온하는 단계 - 입력 신호는 상기 드레인 또는 소스에서 수신되며, 출력 신호는 상기 소스 또는 드레인에서 각각 나타남 - ;
    제2 트랜지스터 및 제3 트랜지스터의 드레인들을 상기 제1 통과 트랜지스터의 웰에 기능적으로 연결하는 단계;
    상기 제2 트랜지스터의 게이트를 상기 제1 통과 트랜지스터의 소스에 기능적으로 연결하고, 상기 제3 트랜지스터의 게이트를 상기 제1 통과 트랜지스터의 드레인에 기능적으로 연결하는 단계;
    상기 제2 트랜지스터의 소스를 제1 교차 결합된 트랜지스터들에 기능적으로 연결하는 단계 - 상기 제1 교차 결합된 트랜지스터들은 파워 서플라이 전압 또는 상기 제1 통과 트랜지스터의 드레인 상의 신호 전압 중 더 높은 쪽을 상기 제2 트랜지스터의 소스에 제공하도록 구성됨 - ; 및
    상기 제3 트랜지스터의 소스를 제2 교차 결합된 트랜지스터들에 기능적으로 연결하는 단계 - 상기 제2 교차 결합된 제2 트랜지스터들은 파워 서플라이 전압 또는 상기 제1 통과 트랜지스터의 소스 상의 신호 전압 중 더 높은 쪽을 상기 제3 트랜지스터의 소스에 제공하도록 구성됨 -
    를 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  12. 삭제
  13. 제11항에 있어서,
    제1 다이오드 애노드를 상기 파워 서플라이 전압에 기능적으로 연결하고, 그 캐소드를 상기 제1 통과 트랜지스터의 웰에 기능적으로 연결하는 단계를 더 포함하고, 상기 다이오드의 순방향 전압 드롭은 충분히 낮아서, 상기 제1 통과 트랜지스터의 웰에 대한 상기 드레인 또는 소스의 pn 접합이 턴 온되는 것을 방지하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  14. 제13항에 있어서,
    하나 이상의 다이오드들을 병렬로 상기 제1 다이오드와 기능적으로 연결하는 단계를 더 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  15. 제11항에 있어서,
    인에이블 회로로부터 인에이블 신호를 생성하는 단계 및
    상기 인에이블 신호를 상기 제1 통과 트랜지스터의 게이트에 연결하는 단계
    를 더 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  16. 제15항에 있어서,
    상기 인에이블 신호를 생성하는 단계는, 상기 입력 신호, 상기 출력 신호 및 파워 서플라이 중에서 선택된 더 높은 전압으로부터 상기 인에이블 회로에 전력을 공급하는 단계를 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  17. 제16항에 있어서,
    상기 인에이블 회로에 전력을 공급하는 단계는,
    상기 인에이블 회로에 전력을 공급하는 출력을 정의하는 제2 바이어스 회로를 기능적으로 연결하는 단계;
    상기 입력 신호, 상기 출력 신호 및 파워 서플라이를 상기 제2 바이어스 회로에 기능적으로 연결하는 단계; 및
    상기 입력 신호, 상기 출력 신호 및 상기 파워 서플라이 중에서 선택된 더 높은 전압을 선택하여 상기 인에이블 회로에 전력을 공급하는 단계
    를 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  18. 제17항에 있어서,
    다이오드의 애노드를 파워 서플라이 전압에 연결하고, 상기 인에이블 회로에 전력을 공급하기 위해 그 캐소드를 상기 인에이블 회로에 연결하는 단계를 더 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  19. 제18항에 있어서,
    상기 다이오드는 쇼트키 다이오드를 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
  20. 제18항에 있어서,
    상기 다이오드와 하나 이상의 다이오드들을 병렬로 기능적으로 연결하는 단계를 더 포함하는, 각각 입력을 출력에 연결하고, 그 입력을 출력으로부터 연결해제하는 방법.
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