CN101682322A - 容许过电压的传输门 - Google Patents

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Abstract

公开了一种具有单个或并联的相反极性的FET的传输门。由降低过电压泄漏及其它故障的电路来驱动该初级晶体管开关的阱。驱动该阱的电路也用于为驱动该传输晶体管的栅极的使能电路供电。到该栅极和该阱的单独的电路的使用进一步降低了泄漏。在电源电压和信号电平接近涉及的FET的阈值的情况下，可以在FET中的pn结的两端使用一个或多个肖特基二极管，这将防止pn结导通。

Description

容许过电压的传输门
技术领域
本发明涉及MOSFET器件，特别涉及用作低导通阻抗开关的MOSFET器件。
背景技术
MOSFET开关在许多应用中都可以找到，并且在高频、传输门开关应用中已经变得非常普遍。随着技术的进步，这样的晶体管开关变得越来越小、越快以及具有更高的功率效率。通常，这些低导通阻抗开关用来在使用不同的电源的系统之间传送逻辑数据，比如5V系统从3V系统发送和/或接收逻辑信号。通常该电源确定高逻辑电平。这样的开关可以将由5V、3.3V和/或1.8V供电的逻辑系统彼此耦合。
但是，在较低的电源电平下的操作在MOSFET晶体管固有的阈值条件方面会遇到问题。例如，在具有不同电源的系统中，可能遇到这样的问题：从系统发送的逻辑信号比接收系统的电源高。已知过/欠电压效应会引起灾难性的MOSFET故障。
已知的防止传输门开关晶体管免受过/欠电压的方法付出了一定代价。例如，使用串联的两个FET将增加沟道电阻，或者如果将FET制造得较大以减小沟道电阻的话，则使用增加的芯片面积。如上述参考专利申请所述，其它方法在加电和/或断电操作期间不能提供完全的过/欠电压保护。
另一种过/欠电压保护的方法在题为“Overvoltage/UndervoltageTolerant Transfer Gate”的美国专利no.6,163,199(′199)中描述。′199专利和本申请为相同的专利申请人所有，因此该专利通过引用而被包含于此。′199专利提供了对现有技术的局限性以及使用被配置为通过驱动涉及的传送晶体管的背栅(体接点)来进行过/欠电压保护的并联晶体管的进展的更详细的描述。
其它已知的设计集中于通过最小化MOSFET结构固有的“体效应”来降低插入损耗以及增加带宽。一般可以将插入损耗描述为与开关在理想的情况相比由于增加了不及理想开关而引起的传递到负载的信号功率的损耗。
典型的集中于降低体效应和插入损耗的现有技术设计在Burghartz的美国专利no.5,818,099(′099)中找到。该′099专利描述了具有p型阱(well)的n型MOSFET结构，其与使用n型阱的p型衬底绝缘，如′099专利的图6A所示。但是，当存在信号电压并且到转换开关的电源电压关断时，例如当在发送或接收系统中关断电源之前首先关断到转换开关的电源时，该′099的低插入损耗电路实施例可能具有较大的泄漏。此外，当该开关在断电期间应该关断时，它可能变得导通。
例如，在′099的图1中，示出p型MOSFET具有阱的典型偏置为+V。这保证了漏极/源极到阱的PN结二极管不会变为正向偏置。但是，如果在端子A处存在高逻辑电平(例如+5V)时，+V电源接地(通过关断电源)，则MOSFET开关中的pn漏极-阱二极管被正向偏置，从而产生可能对+V电源的输出电容器充电的有害的电流路径。因此，p型MOSFET的阱将被充电，因而当该开关应当不被供电时，它却被供电。
到Vdd电源路线的阱电流可以被称为阱泄漏，并且在一些现有技术电路中仍然是一个问题。存在一种偏置情况，其中漏极、源极和Vdd间的电势差可能太小使得已知电路不能正确地分辨。本发明解决此现有技术局限性以及其它局限性。
在现有技术MOSFET传输门开关中，对如在正常操作期间和/或在加电和断电操作期间可能遇到的过电压容差和对所有电源(Vdd)值的保护方面仍有限制。现有技术电路在加电操作期间尤其易损坏，其中，例如，关断的传输门在这样的操作期间可能不保持关断以及其中可能发生过多的泄漏电流。
本发明尤其针对这局限性。
发明内容
本发明解决现有技术的局限性和问题，提供单个或并联的(在一些应用中)初级开关FET的传输门。例如，初级开关FET是图1的M1和M2。在这里描述并联开关布置，但是本领域技术人员将理解使用单个初级开关FET的本发明。
本发明提供初级开关FET的一个阱或多个阱，其被驱动以使得固有pn结和寄生晶体管不会由于可能在传输门操作中发现的各种电源电压和信号电平电压而变得正向偏置。也就是说，经由+5V供电的电子电路传送到另一个+5V逻辑系统的+1.8电压信号将不会遭到高泄漏、击穿或其它故障。
对于初级开关PMOS FET来说，该阱功能上耦合到本地电源的较高者或较高的输入信号电压，以其中较高者为准；以及对于NMOS，该阱功能上耦合到地和输入信号电压中的较低者。
在这里，“功能上连接”被定义为直接连接或者具有基本上不干扰操作的居间组件。
本发明也提供一种位于pn结两端的低的正向电压降二极管，优选地肖特基二极管，其中该二极管的低的正向电压降防止传输晶体管中的pn结导通。在一个实施例中，将该肖特基从+Vdd(二极管阳极)到该开关晶体管的阱(二极管阴极)放置。例如，初级开关PMOS的漏极或源极到阱的pn结将限于正向二极管电压降，其中在该阱处具有+Vdd。二极管电压降足够低以使得pn结不被导通。
本发明提供一种机制，其减小初级开关的阱处以及栅极处的泄漏，并且保证在传输门遇到的各种信号和电源电平下该开关的正确的使能。在这点上，在一个实施例中，用于导通和关断传输门的电路(使能电路)的电源具有与连接到PMOS初级开关晶体管的阱的电路相同的电路。用于驱动该使能电路的单独的电路即使可以与连接到PMOS初级开关的阱的电路相同，也具有减小任何栅极泄漏而不会对减小较大的阱泄漏产生负面影响的有益效果。
功能上为该使能电路供电的电路也具有如上所述的肖特基二极管。这里，为该使能电路供电的电压电平将是输入信号电平之一、+Vdd中的较高者，但是该电压电平将最低是比+Vdd低的肖特基二极管电压降。益处是传输开关的关断状态将保持关断，不管信号电平和+Vdd电源如何以及是否在断电期间。
本领域技术人员将要理解，尽管以下具体实施方式将参考使用的说明性实施例、附图和方法来进行，但是本发明不意欲限于所用的这些实施例和方法。相反，本发明具有宽的范围，并且意欲仅被限制于所附的权利要求书。
附图说明
下面的本发明说明参考附图，其中：
图1是例示本发明的示意框图；
图2是使能电路的示意图；
图3A和3B是初级晶体管的PMOS和NMOS示例的剖面图；
图4是用于为PMOS初级晶体管供电的电路和用于为使能电路供电的双工电路的示意图；
图5是例示在现有技术传输门中的电流的过度泄漏的图；和
图6是例示本发明用于PMOS开关和并联的NMOS开关的框图。
具体实施方式
图1具有把点A连接到点B的并联的PMOS M1和NMOS M2。这两个MOS晶体管是包括传输门的初级并联晶体管开关。每一个晶体管开关的衬底接点SUB功能上接地。PMOS M1的WELL连接到CKT A，它的栅极G连接到使能信号en-，它的漏极连接到外部接点A，并且它的源极连接到外部接点B。在正常操作中，传输门将信号从A传送到B或者反之亦然。
并联的NMOS M2的漏极功能上连接到外部接点A，以及它的源极连接到外部接点B。如本领域技术人员所知的，这些晶体管的漏极和源极经常可以颠倒，并没有影响。如下所述，M2的栅极G连接到正的真使能信号en+，并且连接到M2和M3的源极。PW(P阱)连接到正的真使能信号en1+，以及M2的NW(N阱)连接到+Vdd。
对称的NMOS晶体管M3和M4提供从点A到M2的PW连接然后到点B的信号路径。这具有提高带宽以及降低插入损耗的有益效果。当M2导通时，点A上的AC信号出现在点B或出现在M2的源极和漏极二者上。即使M1两端具有最小的电压降，该AC信号中的一些也通过从M2的源极和漏极到M2的阱的电容Csw和Cdw被虹吸(siphon)出去。但是，在本发明中，当M3和M4导通时，它们的低导通阻抗将倾向于保持Csw和Cdw两者两端基本上恒定的AC电压，从而限制了通过这些电容器的AC信号随频率的损失。这降低了随频率的插入损耗并且增加了开关的带宽。M3和M4具有相同的大小，以使得从A到B的任何电压降被均分。此对称性提高了具有M2的电路的操作。
使能信号由图2所示的电路10产生。用于使能电路的通常的电源+Vdd在本发明的实施例中被CKT A′代替，其是CKT A的复制品，参见图4。在图2中，M5和M6形成典型的反相器，M7和M8以及M9和M10也是如此。反相器M9和M10输出驱动M1的栅极的en-。反相器M11和M12输出驱动M2、M3和M4的栅极的en+。电阻R1减缓用于M1的导通信号，并且电阻R2减缓M2的导通。较慢的信号使得传输门开关的导通变得平缓。M13输出驱动NMOS M2的PW的en1+。
点12通常连接到+Vdd，但是在此实施例中，如下所述，点12连接到CKT A′。如下所述，到CKT A′的连接与CKT A相结合，减小从M1的栅极(CKT A′)和从M1的WELL(CKT A)的总泄漏。
图3A和3B分别例示了PMOS M1和单独的NMOS M2的截面图。pn结表示在电源电势、输入/输出信号电势和在涉及的电路的加电和断电期间的电源和信号的先后顺序的各种情况下可能影响开关的操作的二极管和寄生晶体管。例如，图3A的PMOS M1从p型漏极或源极到n型阱再到p型衬底(SUB)形成寄生pnp晶体管。此外，当或者如果被正向偏置时，pn结中的任何一个形成会产生问题的寄生二极管。在NMOS中存在相似的二极管和晶体管，但是具有附加层NI(N绝缘)，要对付更多的寄生。如上所述，一个目标是在加电/断电顺序期间保持隔离(isolation)而使回到电源的泄漏为零。
图4是CKT A和A′的示意图。所有晶体管都是PMOS，并且它们所有的衬底连接(未示出)都被连接到地。
最初的讨论涉及包括M14、M15(交叉耦合晶体管)和M18的电路，M18经由prail 14驱动PMOS M1的WELL。该电路例示了为PMOS M1提供过电压保护的电路。当en为假时，M1的栅极处的信号en-为高，并且M1关断(传输门或开关关断)。在A与B之间存在高阻抗连接(因为M2也是关断的)。如果A为低，则M18导通，以及如果B为低，则+Vdd出现在prail 14上。如果B为高并且+Vdd为低，则B将出现在prail 14上。+Vdd和B中的较高者将被馈送给prail 14。相似地，当B为低时，M16和M17(交叉耦合晶体管)以及M19将prail 14驱动到+Vdd和A中的较高者。如果+Vdd、A和B全部为低并且该电路为良性的，则什么都不发生。
在现有技术电路中，WELL常常连接到+Vdd，并且如果+Vdd为低，则源极或漏极到M1的WELL的pn结可以变为正向偏置。电路CKT A防止这样的事情发生。
当M1经由en-被偏置导通(并且M2将经由en+导通)时，CKTA将防止到+Vdd的泄漏。在这种情况下，如果+Vdd变为低而A和B为高，则CKT A将M1的WELL与+Vdd断开连接，从而防止泄漏。如果+Vdd、A和B全部为低(如果传输门导通则A和B必然相等)，则该pn结仍然不会被正向偏置并且将不会有泄漏。此外，在阈值之内，如果A和B中的一个或者+Vdd变为地以下，则WELL将由CKTA维持在A、B和+Vdd中的较高者。
图5是当+Vdd为+3.6V时在一些现有技术电路中可能存在的泄漏电流对DC电压(过电压)的示意图。该图表示可能的泄漏路径的组合。泄漏电流可以流过许多路径，这些路径可以发生在从开关晶体管M1到地、到+Vdd、到A、到B或者在点A和B之间。例如，对图4的电路的检查例示了，当与PMOS晶体管M14、M15、M16、M17、M18和M19的阈值相比，+Vdd、B和A的DC电平彼此更接近时，prail 14(和12)可以有效地浮动。在这种情况下，M1的WELL的电压可以开始下降，并且导通由M1的漏极或源极到M1的衬底组成的寄生pnp晶体管。实际上，当+Vdd为+3.6V时，可以发生此情况的电压常常在+5V左右。在图5中，这通过大约+4.5V的上升电流而得到了证实。
提供肖特基二极管D1来减小由于此下降产生的现有技术的泄漏，从而防止该寄生pnp导通。
肖特基二极管是具有小的正向电压降的半导体/金属结构。在此申请中，D1被布置以防止漏极或源极到WELL的pn结导通，因而防止M1的寄生pnp晶体管导通。如本领域技术人员所知的，可以使用更小的多个肖特基二极管来替代D1。这样的二极管彼此并联来进一步最小化正向电压降。
返回参照图1和图2，该使能电路10从CKT A′得到功率，CKTA′是与上述CKT A相同的电路。在这种情况下，如上所述，M5、M7和M9的源极处的电压将是+Vdd、B和A中的较高者。如果这三个信号为低，则不管输入en信号如何，M10、M11、M1、M2都不会导通。如果这些信号中的任何一个为高，则适当的使能信号将到达M1和M2的栅极。如上所述，如果这三个信号在大小方面彼此接近，则CKT A′的PMOS电路可能不工作。如前所述，在CKT A′中出现的肖特基二极管D1将保持点12接近于+Vdd的电势(在正向肖特基二极管电压降之内)。
关于CKT A和CKT A′，这里示出的晶体管实现方式可以用本领域已知的将执行选择A、B、+Vdd中的较高者并且将它呈现到点12和14的相同的逻辑功能的其它电路替代。
图6以块的形式例示了对M1进行操作的上述PMOS CKT A。如本领域技术人员所知的，可以存在相应的电路CKT B，该电路CKTB像CKT A对M1进行操作那样对M2进行操作。此外，对M2进行操作以提高带宽的包括M3和M4的CKT C′可以具有相应的电路CKT C，其具有的提高M1的带宽的如M3和M4类似地布置的晶体管。
在每一种情况下，M1的WELL不会比它的漏极/源极偏置得更低，因此M1的漏极/源极到阱的pn结不会被正向偏置。
应当理解，上述实施例这里是作为示例提出的，并且其许多变化和替换是可能的。因此，本发明应当被宽泛地看作仅仅由以下所附的权利要求所限定。

Claims (20)

1.一种传输门，包括：
场效应第一传输晶体管，至少具有栅极、源极、漏极、阱和衬底，其中分别在所述漏极或源极处接收输入信号，以及在所述源极或漏极处呈现输出信号；和
第一偏置电路，限定连接到所述第一传输晶体管的阱的输出，该第一偏置电路限定功能上连接到所述输入信号的第一接点、功能上连接到所述输出信号的第二接点以及功能上连接到电源的第三接点，其中从所述输入信号、输出信号和所述电源中选择的较高的电压被呈现给所述第一传输晶体管的阱。
2.如权利要求1所述的传输门，其中所述第一偏置电路包括：
第二和第三晶体管，它们各自的漏极功能上连接到所述第一传输晶体管的阱，所述第二晶体管的栅极功能上连接到所述第一晶体管的源极，以及所述第三晶体管的栅极功能上连接到所述第一传输晶体管的漏极；
所述第二晶体管的源极功能上连接到第一交叉耦合晶体管，所述第一交叉耦合晶体管被布置为向所述第二晶体管的源极呈现电源电压和所述第一传输晶体管的漏极上的信号电压中的较高者；以及
所述第三晶体管的源极功能上连接到第二交叉耦合晶体管，所述第二交叉耦合晶体管被布置为向所述第三晶体管的源极呈现电源电压和所述第一传输晶体管的源极上的信号电压中的较高者。
3.如权利要求1所述的传输门，还包括二极管，该二极管的阳极连接到电源电压并且该二极管的阴极连接到所述第一传输晶体管的阱，其中该二极管的正向电压降低得足以防止所述第一传输晶体管的漏极或源极到阱的pn结导通。
4.如权利要求3所述的传输门，其中所述二极管是肖特基二极管。
5.如权利要求3所述的传输门，其中所述二极管包括两个或多个并联的肖特基二极管。
6.如权利要求1所述的传输门，还包括使能电路，所述使能电路限定用于将电力提供给所述使能电路的电源接点、使能输入和使能输出，所述使能输出功能上连接到所述第一传输晶体管的栅极。
7.如权利要求6所述的传输门，还包括第二偏置电路，所述第二偏置电路限定功能上连接到所述使能电路的电源接点的输出，所述第二偏置电路限定功能上连接到所述输入信号的第四接点、功能上连接到所述输出的第五接点以及功能上连接到电源的第六接点，其中从所述输入信号、输出信号和电源中选择的较高的电压被呈现给所述使能电路的电源接点。
8.如权利要求7所述的传输门，还包括二极管，该二极管的阳极连接到电源电压，并且该二极管的阴极连接到用于向该使能电路提供电力的电源接点。
9.如权利要求8所述的传输门，其中所述二极管包括肖特基二极管。
10.如权利要求9所述的传输门，其中所述二极管包括两个或多个并联的肖特基二极管。
11.一种用于分别将输入连接到输出以及将所述输入与所述输出断开连接的方法，该方法包括步骤：
导通场效应第一传输晶体管，所述第一传输晶体管至少具有栅极、源极、漏极、阱和衬底，其中分别在所述漏极或源极处接收输入信号，以及在所述源极或漏极处呈现输出信号；以及
将所述第一传输晶体管的阱偏置到从所述输入信号、输出信号和电源中选择的较高的电压。
12.如权利要求11所述的方法，其中所述偏置第一传输晶体管的阱包括步骤：
将第二和第三晶体管的漏极功能上连接到第一传输晶体管的阱；
将第二晶体管的栅极功能上连接到第一晶体管的源极以及将第三晶体管的栅极功能上连接到第一传输晶体管的漏极；
将所述第二晶体管的源极功能上连接到第一交叉耦合晶体管，所述第一交叉耦合晶体管被布置为向第二晶体管的源极呈现电源电压和所述第一传输晶体管的漏极上的信号电压中的较高者；以及
将所述第三晶体管的源极功能上连接到第二交叉耦合晶体管，所述第二交叉耦合晶体管被布置为向第三晶体管的源极呈现电源电压和所述第一传输晶体管的源极上的信号电压中的较高者。
13.如权利要求11所述的方法，还包括步骤：将第一二极管的阳极功能上连接到所述电源电压以及将所述第一二极管的阴极连接到所述第一传输晶体管的阱，其中该二极管的正向电压降低得足以防止所述第一传输晶体管的漏极或源极到阱的pn结导通。
14.如权利要求13所述的方法，还包括步骤：将一个或多个二极管与所述第一二极管功能上并联连接。
15.如权利要求11所述的方法，还包括步骤：
从使能电路产生使能信号，以及将该使能信号连接到所述第一传输晶体管的栅极。
16.如权利要求15所述的方法，其中所述产生使能信号的步骤包括：从所述输入信号、输出信号和电源中选择的较高的电压来为所述使能电路供电的步骤。
17.如权利要求16所述的方法，其中所述为使能电路供电的步骤包括步骤：
功能上连接第二偏置电路，该第二偏置电路限定了为所述使能电路供电的输出；
将所述输入信号、所述输出和电源功能上连接到所述第二偏置电路；以及
选择从所述输入信号、输出信号和电源中选择的较高电压来为所述使能电路供电。
18.如权利要求17所述的方法，还包括步骤：将二极管的阳极连接到所述电源电压，以及将该二极管的阴极连接到所述使能电路，用于向所述使能电路提供电力。
19.如权利要求18所述的方法，其中该二极管包括肖特基二极管。
20.如权利要求18所述的方法，还包括步骤：将一个或多个二极管与所述第一二极管功能上并联连接。
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