CN116339430B - 一种可耐极低负压的浮动衬底电压电路 - Google Patents
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Abstract
本发明涉及一种可耐极低负压的浮动衬底电压电路，属于集成电路技术领域。所述浮动衬底电压电路包括：负压衬底电压选择电路、正压衬底电压选择电路、衬底电压选择控制电路。本发明通过将电路的衬底电压跟随输入信号变化，在负压时将衬底电压选择至输入负压、在正压时将衬底电压选择至GND，因此可以保证芯片在端口接入负压时不会损坏，也极大地降低了闩锁效应风险。
Description
技术领域
本发明涉及电子技术领域，特别涉及集成电路技术领域，具体是指一种可耐极低负压的浮动衬底电压电路。
背景技术
随着无线电技术的发展，各种便携式可无线充电的移动设备越来越普遍。这些便携式智能无线充电设备随着开关速度和充电电压的提高以及开关管交替进行开关动作时，开关管漏极和源极将承受较大的电压和电流，因此需要特殊的可耐极端电压(如±40V)功率信号开关来控制线圈通道的开启与关闭。传统的BCD(Bipolar CMOS DMOS)工艺的芯片负向耐压一般为0.3V，因此，在不动态改变衬底SBU电压的前提下，只能使用SOI(silicon-on-insulator)工艺，这极大地提高了芯片的成本。而且作为功率开关管的NLDMOS是具有的NBL埋层的非完全隔离的器件，在物理上和MOS管的漏极是直接连接的，因此当输入信号接负压的过程中极易发生闩锁效应，造成器件损坏。
因此，有必要研究一种可随输入电压动态改变衬底SBU电压的技术方案。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种提供可耐极低负压的浮动衬底电压电路，以解决现有技术中功率开关管无法耐极限负压的问题。
为了实现上述的目的，本发明的可耐极低负压的浮动衬底电压电路具有如下构成：
该可耐极低负压的浮动衬底电压电路包括：负压衬底电压选择电路、正压衬底电压选择电路和衬底电压选择控制电路。其中，所述的负压衬底电压选择电路连接外部功率开关器件的输入信号，所述的衬底电压选择控制电路，用以连接并控制所述外部功率开关器件的衬底电压，当所述的输入信号为负压时，基于所述的负压衬底电压选择电路输出衬底电压为负压；当所述的输入信号为正压时，基于所述的正压衬底电压选择电路输出衬底电压为地GND。
该可耐极低负压的浮动衬底电压电路中，所述的输入信号包括信号a和信号b；所述负压衬底电压选择电路包括两个背靠背耐高压的第一功率管N1和第二功率管N2，所述的第一功率管N1的漏极连接信号a；所述的第二功率管N2的漏极连接信号b；所述的第一功率管N1的栅极和第二功率管N2的栅极相连，同时连接电荷泵模块4的输出端和第一高压NMOS管N3的漏极，即连接内部节点A；所述的第一和第二功率管N1和N2的源极相连，同时连接二极管3的正极和第二高压MOS管N4的漏极，即内部节点C；第一电源VDD模块5的输出端通过正向连接的所述的二极管3连接第一限流电阻2的上端；第一限流电阻2的下端连接第一NMOS开关管S1的漏极、第一电压裕度模块1的上端，同时连接第一高压NMOS管N3的栅极，即内部节点D；所述的第一高压NMOS管N3的源极和其B端(Body端)相连，第一高压NMOS管N3和第二高压NMOS管N4的源极、所述第一电压裕度模块1的下端、所述的第一NMOS开关管S1的源极连接至衬底电压节点SBU；该第一NMOS开关管S1的源极和其B端(Body端)相连。
该可耐极低负压的浮动衬底电压电路中，所述正压衬底选择电路包括第二电压裕度模块10，该第二电压裕度模块10的上端连接至所述的衬底电压节点SBU，该第二电压裕度模块10的下端连接至第二限流电阻11的上端以及第三高压NMOS管N6的栅极；所述的第二限流电阻11的下端连接所述内部节点H；所述的第三电压裕度模块12的上端连接至所述的衬底电压节点SBU；所述的第三高压NMOS管N6的源极连接至所述的第三电压裕度模块12的下端，同时连接至第三NMOS开关管S3的栅极，即内部节点F；所述的第三NMOS开关管S3的源极连接至所述的衬底电压节点SBU；该所述的第三NMOS开关管S3的漏极和第四电压裕度模块13的下端、第三限流电阻14的上端、高压NMOS管N5的栅极相连；第四高压NMOS管N5的源极与所述的第四电压裕度模块13的上端连接所述的衬底电压节点SBU；该第四高压NMOS管N5的漏极连接至地GND；所述第三限流电阻14的下端连接至所述内部节点H；所述的第三NMOS开关管S3的源极连接所述的衬底电压节点SBU。
该可耐极低负压的浮动衬底电压电路中，所述衬底电压选择控制电路包括EN控制模块15，该EN控制模块15的输出端连接第一高压PMOS管P1的栅极，并连接具有反向功能的数字逻辑单元反相器9的输入端；所述的数字逻辑单元反相器9的输出端连接第二高压PMOS管P2的栅极；所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极均连接其B端；第二电源VDD模块8的输出端连接所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极；所述的第一高压PMOS管P1的漏极连接至第四限流电阻6的上端、第二NMOS开关管S2的栅极；第四限流电阻6和第五限流电阻7的下端、所述第二NMOS开关管S2的源极连接所述的衬底电压节点SBU；所述的第二NMOS开关管S2的漏极连接至所述的第五限流电阻7的上端、第二高压PMOS管P2的漏极以及连接至所述的第一NMOS开关管S1的栅极；所述的第二NMOS开关管S2的源极与其B端相连。
采用了该发明的可耐极低负压的浮动衬底电压电路，通过根据输入电压动态调整衬底电压的技术，极大地降低了输入信号为负压时闩锁效应风险，能够保证芯片防护极低负压而不损坏。
附图说明
图1为本发明的可耐极低负压的浮动衬底电压电路的结构示意性框图；
图2为现有技术中功率开关管常用的NLDMOS器件剖面图；
图3为图1中的正压SBU电压选择电路图；
图4为图1中的负压SBU电压选择电路图；
图5为图1中的SBU电压选择控制电路图；
图6为图1中的SBU电压随a输入端变化的仿真示意图；
图7为图1中的SBU电压随b输入端变化的仿真示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
结合图1和图2进行说明，本发明实施例提供一种可耐极低负压的浮动衬底(SBU)电压技术及电路。当输入端电压是负压的时候，衬底电压自动切换成输入的负压。当输入电压为正压时，衬底电压自动切换为GND(地)。对于功率开关管而言，常用的NLDMOS结构如图2所示，NBL和输入端(漏端)为直接的物理相连，如果衬底电压无法做到自动切换，永久为GND,当输入端(漏端)为负压(如-40V)的时候，必然存在NBL对衬底SBU的寄生二极管，此时NBL电压为-40V，衬底SBU电压为GND，必然正向导通，产生大电流，从而损坏芯片。因此如图1所示的衬底SBU电压跟随输入端电压动态变化可以避免在输入端极端负压的情况下损坏芯片。一般地，本实施例中所述二极管、高压MOS管、功率开关管NLDMOS管的耐压均需保持40V以上，Vgsmax表示工艺参数所规定的MOS管的栅极和源极间所允许的最大差值。
本发明的可耐极低负压的浮动衬底电压电路的结构如图1所示。其包括：负压衬底电压选择电路、正压衬底电压选择电路和衬底电压选择控制电路。所述的负压衬底电压选择电路连接外部功率开关器件的输入信号，所述的衬底电压选择控制电路，用以连接并控制所述外部功率开关器件的衬底电压，当所述的输入信号为负压时，基于所述的负压衬底电压选择电路输出衬底电压为负压；当所述的输入信号为正压时，基于所述的正压衬底电压选择电路输出衬底电压为地GND。
具体而言，所述的输入信号包括信号a和信号b。所述负压衬底电压选择电路如图3所示，包括两个背靠背耐高压的第一功率管N1和第二功率管N2，所述的第一功率管N1的漏极连接信号a；所述的第二功率管N2的漏极连接信号b；所述的第一功率管N1的栅极和第二功率管N2的栅极相连，同时连接电荷泵模块4的输出端和第一高压NMOS管N3的漏极，即连接内部节点A；所述的功率管N1和N2的源极相连，同时连接二极管3的正极和第二高压MOS管N4的漏极，即内部节点C；第一电源VDD模块5的输出端通过正向连接的所述的二极管3连接第一限流电阻2的上端；第一限流电阻2的下端连接第一NMOS开关管S1的漏极、第一电压裕度模块1的上端，同时连接第一高压NMOS管N3的栅极，即内部节点D；所述的第一高压NMOS管N3的源极和其B端相连，第一高压NMOS管N3和第二高压NMOS管N4的源极、所述第一电压裕度模块1的下端、所述的第一NMOS开关管S1的源极连接至衬底电压节点SBU；该第一NMOS开关管S1的源极和其B端相连。
所述正压衬底选择电路如图4所示，包括第二电压裕度模块10，该第二电压裕度模块10的上端连接至所述的衬底电压节点SBU，该第二电压裕度模块10的下端连接至第二限流电阻11的上端以及第三高压NMOS管N6的栅极；所述的第二限流电阻11的下端连接所述内部节点H；所述的第三电压裕度模块12的上端连接至所述的衬底电压节点SBU；所述的第三高压NMOS管N6的源极连接至所述的第三电压裕度模块12的下端，同时连接至第三NMOS开关管S3的栅极，即内部节点F；所述的第三NMOS开关管S3的源极连接至所述的衬底电压节点SBU；该所述的第三NMOS开关管S3的漏极和第四电压裕度模块13的下端、第三限流电阻14的上端、高压NMOS管N5的栅极相连；第四高压NMOS管N5的源极与所述的第四电压裕度模块13的上端连接所述的衬底电压节点SBU；该第四高压NMOS管N5的漏极连接至地GND；所述第三限流电阻14的下端连接至所述内部节点H；所述的第三NMOS开关管S3的源极连接所述的衬底电压节点SBU。
所述衬底电压选择控制电路如图5所示，包括EN控制模块15，该EN控制模块15的输出端连接第一高压PMOS管P1的栅极，并连接具有反向功能的数字逻辑单元反相器9的输入端；所述的数字逻辑单元反相器9的输出端连接第二高压PMOS管P2的栅极；所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极均连接各自B端；第二电源VDD模块8的输出端连接所述的第一高压PMOS管P1和所述的第二高压PMOS管P2的源极；所述的第一高压PMOS管P1的漏极连接至第四限流电阻6的上端、第二NMOS开关管S2的栅极；第四限流电阻6和第五限流电阻7的下端、所述第二NMOS开关管S2的源极连接所述的衬底电压节点SBU；所述的第二NMOS开关管S2的漏极连接至所述的第五限流电阻7的上端、第二高压PMOS管P2的漏极以及连接至所述的第一NMOS开关管S1的栅极；所述的第二NMOS开关管S2的源极与其B端相连。
在实际应用中，当输入信号a传输负压-40V的时候，如图3所示，对于功率开关管NLDMOS管N1，由于S(源)和B(背栅)短接，则与D(漏)端形成PN结，此时D端是负压低电位，PN结正向导通，负电位信号传输到节点C，同理NMOS管N4也将负压传输到N4的源端，即SBU电压为-40V。模块5电源VDD通过模块3二极管将电源信号传输至节点H。
如图4所示，电压裕度模块10和限流电阻模块11存在于SBU电压和电压H之间，因此节点E的电压高于SBU一个阈值电压(VTH)以上，以确保N6管打开，由于节点F和SBU电压之间存在电压裕度模块12，使得高压NMOS管N6的VGS＜Vgsmax。当高压NMOS管N6打开，由于存在电压裕度模块12，F点电压VS3高于SBU一个阈值电压以上，以确保NMOS开关管S3打开，此时G点电压VN5被拉低至SBU电压，NMOS管N5关闭。
如图5所示，当输入信号a是负压-40V的时候，EN模块15是关断信号，因此VP1是低电位，通过具有反向功能的数字逻辑单元的反相器J，即模块9，信号变为高电位VP2，此时高压PMOS管P1导通，高压PMOS管P2关闭，限流电阻模块6分压，VS2电压高于SBU电压一个阈值电压VTH以上，NMOS开关管S2打开。VS1电位被拉低至SBU电压，此时NMOS开关管S1关断。节点H和节点D之间存在限流电阻模块2，节点D和SBU之间存在电压裕度模块1，因此节点D，即VN3电压高于SBU一个阈值电压VTH以上，以确保高压NMOS管N3打开，并使得高压NMOS管N3的VGS＜Vgsmax。电压VN3＝VN4，高压NMOS管N3导通，A点电压被拉低至SBU电压，使得功率开关管NLDMOS管的VGS＜Vgsmax。
至此，如图6所示的，电路中所有衬底电压被稳定拉低至负压-40V，且确保电路中各个器件在工艺规则范围之内，未损坏。
而当输入信号a传输正压40V的时候，如图3所示，对于功率开关管NLDMOS管NI，由于S(源)和B(背栅)短接，则与D(漏)端形成PN结，此时D端是正压高电位，PN结反向截止，正电位信号无法传输到节点C。
模块5电源VDD通过模块3二极管将电源信号传输至节点H。
如图4所示，电压裕度模块10和限流电阻模块11存在于SBU电压和电压H之间。因此节点E的电压高于SBU一个阈值电压VTH以上，以确保高压NMOS管N6管打开。当N6管打开，F点电压VS3被拉低至GND，NMOS开关管S3模块关断。电压裕度模块13和限流电阻模块14存在于SBU电压和电压H之间，因此节点G的电压VN5高于SBU一个阈值电压VTH以上，此时高压NMOS管N5打开，SBU电压被拉低至GND。
如图5所示，当输入信号a是正压40V的时候，EN模块15是关断信号，VP1是低电位，通过具有反向功能的数字逻辑单元反相器J模块9，信号变为高电位VP2，此时高压PMOS管P1导通，高压PMOS管P2关闭。由于M6限流电阻模块分压，VS2电压高于SBU电压一个阈值电压VTH以上，NMSO开关管S2打开。VS1电位被拉低至SBU电压，此时NMOS开关管S1关断。如图1所示，节点H和节点D之间存在限流电阻模块2，节点D和SBU之间存在电压裕度模块1，因此节点D，即VN3电压高于SBU一个阈值电压VTH以上，以确保高压NMOS管N3打开，并使得高压NMOS管N3的VGS＜Vgsmax。电压VN3＝VN4，高压NMOS管N3导通，A点电压被拉低至SBU电压。
至此，电路中所有衬底电压被稳定拉低至GND。仿真效果如图6所示。
同理，当输入信号为信号b时，衬底SBU选择电路的工作原理同上，效果如图7所示，此处不做复述。
另外，图3中，二极管3包括但不限于可以提供正向导通反向截止的二极管，亦可以是二极管接法的BJT或者MOS管等器件。图3、4、5中，限流模块电阻包括但不限于起到限流作用的电阻，亦可以是起到限流作用的BJT、或者MOS管等器件。图3、4、5中，电压裕度模块M包括但不限于可以提供电压裕度的二极管，二极管接法的BJT或者MOS管等器件。图5中，反向数字逻辑单元J包括但不限于可以提供反向作用的反相器，亦可以是提供反向作用的与非门、或非门等数字逻辑单元等。图3、4、5中，开关管S包括但不限于可以通过电压控制起到开关作用的MOS管，亦可以是通过电压控制起到开关作用的BJT等器件。
采用了本发明的可耐极低负压的浮动衬底电压电路，通过根据输入电压动态调整衬底电压的技术，极大地降低了输入信号为负压时闩锁效应风险，能够保证芯片防护极低负压而不损坏。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (3)
1.一种可耐极低负压的浮动衬底电压电路，其特征在于，包括：负压衬底电压选择电路、正压衬底电压选择电路和衬底电压选择控制电路，
所述的负压衬底电压选择电路连接外部功率开关器件的输入信号，所述的输入信号包括信号a和信号b；
所述负压衬底电压选择电路包括两个背靠背耐高压的第一功率管(N1)和第二功率管(N2)，所述的第一功率管(N1)的漏极连接信号a；所述的第二功率管(N2)的漏极连接信号b；
所述的第一功率管(N1)的栅极和第二功率管(N2)的栅极相连，同时连接电荷泵模块(4)的输出端和第一高压NMOS管(N3)的漏极，即连接内部节点A；
所述的第一功率管(N1)和第二功率管(N2)的源极相连，同时连接二极管(3)的正极和第二高压MOS管(N4)的漏极，即内部节点C；
第一电源VDD模块(5)的输出端通过正向连接的所述的二极管(3)连接第一限流电阻(2)的上端；第一限流电阻(2)的下端连接第一NMOS开关管(S1)的漏极、第一电压裕度模块(1)的上端，同时连接第一高压NMOS管(N3)的栅极，即内部节点D；
所述的第一高压NMOS管(N3)的源极和其B端相连，第一高压NMOS管(N3)和第二高压NMOS管(N4)的源极、所述第一电压裕度模块(1)的下端、所述的第一NMOS开关管(S1)的源极连接至衬底电压节点SBU；该第一NMOS开关管(S1)的源极和其B端相连；
所述的衬底电压选择控制电路，用以连接并控制所述外部功率开关器件的衬底电压，当所述的输入信号为负压时，基于所述的负压衬底电压选择电路输出衬底电压为负压；当所述的输入信号为正压时，基于所述的正压衬底电压选择电路输出衬底电压为地(GND)。
2.根据权利要求1所述的可耐极低负压的浮动衬底电压电路，其特征在于，
所述正压衬底电压选择电路包括第二电压裕度模块(10)，该第二电压裕度模块(10)的上端连接至所述的衬底电压节点SBU，该第二电压裕度模块(10)的下端连接至第二限流电阻(11)的上端以及第三高压NMOS管(N6)的栅极；
所述的第二限流电阻(11)的下端连接内部节点H；
第三电压裕度模块(12)的上端连接至所述的衬底电压节点SBU；
所述的第三高压NMOS管(N6)的源极连接至所述的第三电压裕度模块(12)的下端，同时连接至第三NMOS开关管(S3)的栅极，即内部节点F；
所述的第三NMOS开关管(S3)的源极连接至所述的衬底电压节点SBU；该所述的第三NMOS开关管(S3)的漏极和第四电压裕度模块(13)的下端、第三限流电阻(14)的上端、高压NMOS管N5的栅极相连；
第四高压NMOS管(N5)的源极与所述的第四电压裕度模块(13)的上端连接所述的衬底电压节点SBU；该第四高压NMOS管(N5)的漏极连接至地(GND)；所述第三限流电阻(14)的下端连接至所述内部节点H；所述的第三NMOS开关管(S3)的源极连接所述的衬底电压节点SBU。
3.根据权利要求2所述的可耐极低负压的浮动衬底电压电路，其特征在于，
所述衬底电压选择控制电路包括EN控制模块(15)，该EN控制模块(15)的输出端连接第一高压PMOS管(P1)的栅极，并连接具有反向功能的数字逻辑单元反相器(9)的输入端；
所述的数字逻辑单元反相器(9)的输出端连接第二高压PMOS管(P2)的栅极；
所述的第一高压PMOS管(P1)和所述的第二高压PMOS管(P2)的源极均连接各自B端；第二电源VDD模块(8)的输出端连接所述的第一高压PMOS管(P1)和所述的第二高压PMOS管(P2)的源极；
所述的第一高压PMOS管(P1)的漏极连接至第四限流电阻(6)的上端、第二NMOS开关管(S2)的栅极；
第四限流电阻(6)和第五限流电阻(7)的下端、所述第二NMOS开关管(S2)的源极连接所述的衬底电压节点SBU；
所述的第二NMOS开关管(S2)的漏极连接至所述的第五限流电阻(7)的上端、第二高压PMOS管(P2)的漏极以及连接至所述的第一NMOS开关管(S1)的栅极；
所述的第二NMOS开关管(S2)的源极与其B端相连。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101702575A (zh) * | 2009-11-16 | 2010-05-05 | 北京东微世纪科技有限公司 | 应用于负电压电荷泵的逻辑控制接口电路 |
| CN105005346A (zh) * | 2015-06-04 | 2015-10-28 | 中颖电子股份有限公司 | 负电压箝位电路 |
| CN105929885A (zh) * | 2016-06-15 | 2016-09-07 | 深圳市飞仙智能科技有限公司 | 一种负电压产生电路及集成芯片 |
| CN114362734A (zh) * | 2022-03-18 | 2022-04-15 | 成都市易冲半导体有限公司 | 耐极低负压功率信号开关的衬底电压动态选择方法及电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570106B2 (en) * | 2002-09-27 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Substrate voltage generating circuit with improved level shift circuit |
-
2023
- 2023-03-24 CN CN202310299024.0A patent/CN116339430B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101702575A (zh) * | 2009-11-16 | 2010-05-05 | 北京东微世纪科技有限公司 | 应用于负电压电荷泵的逻辑控制接口电路 |
| CN105005346A (zh) * | 2015-06-04 | 2015-10-28 | 中颖电子股份有限公司 | 负电压箝位电路 |
| CN105929885A (zh) * | 2016-06-15 | 2016-09-07 | 深圳市飞仙智能科技有限公司 | 一种负电压产生电路及集成芯片 |
| CN114362734A (zh) * | 2022-03-18 | 2022-04-15 | 成都市易冲半导体有限公司 | 耐极低负压功率信号开关的衬底电压动态选择方法及电路 |
Also Published As
| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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