CN110034754B - 一种集成电路及其传输电路 - Google Patents

Abstract

本发明公开了一种集成电路及其传输电路。该传输电路包括输入缓冲器以及电位维持电路。电位维持电路具有第一端耦接至输入缓冲器的输入端，并具有第二端耦接至参考电位端，其中电位维持电路包括互相串接于电位维持电路的第一端与第二端之间的一开关与一二极管装置。开关用以接收操作模式选择信号，并依据操作模式选择信号以被导通或断开。

Description

一种集成电路及其传输电路

技术领域

本发明涉及一种集成电路(integrated circuit,IC)以及其传输电路，尤其涉及一种可降低漏电流的集成电路以及其传输电路。

背景技术

在集成电路中，常设置一个或多个的输入缓冲器(input buffer)。输入缓冲器用以接收外部提供的输入信号，并提供输入信号至集成电路内部以进行处理。值得一提的，当输入缓冲器的输入端未给予信号时，会产生输入缓冲器的输入端浮接(floating)的状态。这个输入缓冲器的输入端浮接状态，会造成输入缓冲器中晶体管的控制端上的电压不确定的现象，有可能使得晶体管工作在不预期的状态下而产生漏电流的现象。

此外，在当输入缓冲器的输入端浮接的状态下，也会连带使输入缓冲器产生不稳定的输出电压。如此，在集成电路中，接收输入缓冲器的输出电压的逻辑电路组件，也可能会产生漏电流的现象，并造成集成电路相当程度的漏电。

发明内容

本发明提供一种集成电路以及传输电路，在焊垫被浮接时有效降低所可能产生的漏电流，或在焊垫非浮接时维持可接受的额外漏电流。

本发明的传输电路包括输入缓冲器以及电位维持电路。输入缓冲器具有输入端耦接至焊垫。电位维持电路具有第一端耦接至输入缓冲器的输入端，并具有第二端耦接至参考电位端，其中电位维持电路包括互相串接于电位维持电路的第一端与第二端之间的一开关与一二极管装置。其中，开关用以接收操作模式选择信号，并依据操作模式选择信号以被导通或断开。

本发明的集成电路包括核心电路以及至少一如上所述的传输电路，传输电路耦接至核心电路。

基于上述，本发明透过在输入缓冲器的输入端上，设置串接于输入缓冲器的输入端与参考电位端间的电位维持电路。其中，电位维持电路具有串接的开关与二极管装置，并在当输入缓冲器被致能的情况下，透过被导通的开关以及二极管装置，可使输入缓冲器的输入端在当输入缓冲器耦接的焊垫被浮接时，被维持在预定电位。如此一来，输入缓冲器的输入端浮接现象将可以被避免，并减低漏电现象的产生。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。

图1为本发明一实施例的传输电路的示意图；

图2为本发明图1实施例的电位维持电路101的另一实施方式的示意图；

图3为本发明另一实施例的传输电路的示意图；

图4为本发明图3实施例的电位维持电路302的另一实施方式的示意图；

图5A为本发明一实施例的传输电路的示意图；

图5B为本发明一实施例的传输电路的示意图；

图6A至图6B分别绘示本发明实施例的传输电路的不同实施方式的示意图；

图7为本发明再一实施例的传输电路的示意图；

图8为本发明实施例的输入缓冲器的漏电流大小与输入电压范围的关系图；

图9为本发明一实施例的集成电路的示意图。

主要图示说明

100、300、501、502、601、602、700、921-92N：传输电路

IBUF、IBUF1：输入缓冲器

OBUF：输出缓冲器

101、302、510、520、610、620、710：电位维持电路

VS1：参考电位端

SW1：开关

DA1：二极管装置

MODS：操作模式选择信号

PAD：焊垫

D1-D1A：二极管

T1、T2、T3：晶体管

GND：共用电压

VDD：电源电压

ΔV1、ΔV2、ΔV3：电压范围

900：集成电路

910：核心电路

具体实施方式

请参照图1，图1绘示本发明一实施例的传输电路的示意图。传输电路100包括输入缓冲器IBUF以及电位维持电路101。输入缓冲器IBUF具有输入端以耦接至焊垫PAD，电位维持电路101耦接在输入缓冲器IBUF的输入端以及参考电位端VS1间，更进一步来说，电位维持电路101具有第一端耦接至输入缓冲器IBUF的输入端，电位维持电路101并具有第二端耦接至参考电位端VS1。电位维持电路101包括串接耦接的开关SW1与二极管装置DA1。在本实施例中，开关SW1的一端(例如是第一端)耦接至输入缓冲器IBUF的输入端，开关SW1的另一端(例如是第二端)耦接至二极管装置DA1的阳极端(例如是第一端)，而二极管装置DA1的阴极端(例如是第二端)则耦接至参考电位端VS1。开关SW1受控于操作模式选择信号MODS以被导通或被断开。而操作模式选择信号MODS则依据输入缓冲器IBUF是否被致能来决定。细节上来说明，当输入缓冲器IBUF被致能(enable)时，对应的操作模式选择信号MODS可使开关SW1被导通，相对的，当输入缓冲器IBUF被失能(disable)时，对应的操作模式选择信号MODS可使开关SW1被断开。在一实施例中，二极管装置DA1例如包括至少一个或多数个彼此串接的二极管。在另一实施例中，输入缓冲器IBUF可为滞后型(hysteresis)输入缓冲器，例如是施密特触发器(Schmitt trigger)。

更进一步来说明，当输入缓冲器IBUF被致能时，开关SW1依据操作模式选择信号MODS而被导通。在此同时，输入缓冲器IBUF的输入端上的电压，可透过二极管装置DA1，以依据参考电位端VS1上的电压而被拉低。在本实施例中，参考电位端VS1接收具有相对低电压的共用电压(例如接地电压)。

由上述的说明可以得知，在当输入缓冲器IBUF被致能时，若焊垫PAD未被施加电压时，输入缓冲器IBUF的输入端在电位维持电路101的作用下，也可以被设定在一个预定电位上，不致造成输入缓冲器IBUF的输入端浮接的现象，有效降低可能产生的漏电电流。在此请注意，在本实施例中，上述的预定电位可以是共用电压的电位、或介于共用电压的电位与共用电压的电位与二极管装置DA1的导通电压的和之间。此外，当输入缓冲器IBUF被致能时，若焊垫PAD被外部电路施加高电压准位，只设置开关SW1可能会造成电位维持电路101产生额外大量的漏电流。本实施例的二极管装置DA1可有效降低漏电流，搭配开关SW1的高导通电阻设计，可进一步降低漏电流，并使焊垫PAD上的电压准位维持在被外部电路施加的高电压准位。在一实施例中，开关SW1的导通电阻约为1MΩ以上，可使漏电流降低为约为μA的数量级。

在另一方面，当输入缓冲器IBUF被失能时，开关SW1被断开，并使输入缓冲器IBUF的输入端与参考电位端VS1间的路径被切断。在此同时，若焊垫PAD上被施加电压，也不易使电位维持电路101产生额外漏电的现象。

在本实施例中，操作模式选择信号MODS可以由传输电路100所属的集成电路来提供。集成电路可依据输入缓冲器IBUF是否接收信号的状态，来设定输入缓冲器IBUF的致能或失能。并对应输入缓冲器IBUF的致能或失能来产生操作模式选择信号MODS。在本发明实施例中，当输入缓冲器IBUF为致能时，集成电路可设定输入缓冲器IBUF操作于第一模式(写入模式)，而对应产生的操作模式选择信号MODS可以为第一逻辑准位，当输入缓冲器IBUF为失能时，集成电路可设定输入缓冲器IBUF操作于第二模式(非写入模式)，对应产生的操作模式选择信号MODS可以为第二逻辑准位，其中，第一逻辑准位与第二逻辑准位不同，例如是相反或为0/1。

以下请参照图2，图2绘示本发明图1实施例的电位维持电路101的另一实施方式的示意图。图2的电位维持电路101的作动原理与图1类似，主要差异在于电位维持电路101中的开关SW1以及二极管装置DA1的耦接方式与图1绘示的实施方式不相同。在本实施方式中，二极管装置DA1耦接在输入缓冲器IBUF的输入端以及开关SW1间，而开关SW1则耦接在二极管装置DA1以及参考电位端VS1间。其中，二极管装置DA1的阳极(例如是第一端)耦接至输入缓冲器IBUF的输入端，二极管装置DA1的阴极(例如是第二端)耦接至开关SW1的一端，开关SW1的另一端则耦接至参考电位端VS1。

请参照图3，图3绘示本发明另一实施例的传输电路的示意图。传输电路300包括输入缓冲器IBUF以及电位维持电路302。输入缓冲器IBUF具有输入端耦接至焊垫PAD。电位维持电路302耦接在输入缓冲器IBUF的输入端以及参考电位端VS1间。电位维持电路302包括开关SW1以及二极管装置DA1，开关SW1以及二极管装置DA1相互串联耦接。具体来说明，开关SW1的一端(例如是第二端)耦接至参考电位端VS1，开关SW1的另一端(例如是第一端)耦接至二极管装置DA1的阳极端(例如是第二端)，且二极管装置DA1的阴极端(例如是第一端)耦接至输入缓冲器IBUF的输入端。开关SW1受控于操作模式选择信号MODS。与前述实施例相同的，操作模式选择信号MODS依据输入缓冲器IBUF是否被致能来决定。细节上来说明，当输入缓冲器IBUF被致能时，对应的操作模式选择信号MODS可使开关SW1被导通，相对的，当输入缓冲器IBUF被失能时，对应的操作模式选择信号MODS可使开关SW1被断开。

在另一方面，在本实施例中，参考电位端VS1接收相对高的操作电压。并且，在当开关SW1依据操作模式选择信号MODS而导通，且焊垫上未被施加电压时，二极管装置DA1可被导通，并拉高输入缓冲器IBUF的输入端上的电压至预定电位，在本实施例中，预定电位可以等于操作电压的电位、或介于操作电压的电位与操作电压减去二极管装置DA1的导通电压之间。此外，当输入缓冲器IBUF被致能时，若焊垫PAD被外部电路施加低电压准位，只设置开关SW1可能会造成电位维持电路302产生额外大量的漏电流。本实施例的二极管装置DA1可有效降低漏电流，搭配开关SW1的高导通电阻设计，可进一步降低漏电流，并使焊垫PAD上的电压准位维持在被外部电路施加的低电压准位。在一实施例中，开关SW1的导通电阻约为1MΩ以上，可使漏电流降低为约为μA的数量级。

此外，当输入缓冲器IBUF被失能时，开关SW1被断开，并使输入缓冲器IBUF的输入端与参考电位端VS1间的路径被切断。在此同时，若焊垫PAD上被施加电压，也不易使电位维持电路302产生额外漏电的现象。

以下请参照图4，图4绘示本发明图3实施例的电位维持电路302的另一实施方式的示意图。图4的电位维持电路302的作动原理与图3类似，主要差异在于电位维持电路302的二极管装置DA1与开关SW1的耦接关系，与图3的绘示不相同。图4中的二极管装置DA1耦接在参考电位端VS1以及开关SW1间，而开关SW1则耦接在二极管装置DA1与输入缓冲器IBUF的输入端间。具体来说明，二极管装置DA1的阳极(例如是第二端)耦接至参考电位端VS1，二极管装置DA1的阴极(例如是第一端)耦接至开关SW1的一端(例如是第二端)，开关SW1的另一端(例如是第一端)则耦接至输入缓冲器IBUF的输入端。

关于上述的实施例中，二极管装置DA1的型态可以为结型二极管(junctiondiode)、肖特基二极管(Schottky diode)、齐纳二极管(Zener diode)、恒流二极管(current regulative diode)、定电流二极管或变容二极管(variable capacitancediode)。

请参照图5A，图5A绘示本发明一实施例的传输电路的示意图。传输电路501包括输入缓冲器IBUF以及电位维持电路510。输入缓冲器IBUF的输入端耦接至焊垫PAD，而电位维持电路510耦接至输入缓冲器IBUF的输入端。电位维持电路510包括开关SW1以及由晶体管T1建构的二极管装置。其中，晶体管T1为一N型金属氧化物半导体场效应晶体管(NMOS)，其透过二极管形式的连接(diode connection)方式来建构二极管装置。细节上来说明，晶体管T1的第一端与控制端相耦接以形成二极管装置的阳极(例如是第一端)，并共同耦接至开关SW1，此外，晶体管T1的第二端做为二极管装置的阴极(例如是第二端)，并耦接至参考电位端以接收共用电压GND。在一实施例中，晶体管T1的基底端(bulk)可直接耦接晶体管T1的第二端接收共用电压GND。在另一实施例中，晶体管T1的基底端(bulk)可经由串联于晶体管T1与共用电压GND间的另一开关，间接耦接晶体管T1的第二端。

在本实施例中，晶体管T1可以是P型金属氧化物半导体场效应晶体管、N型金属氧化物半导体场效应晶体管、双极性晶体管(bipolar transistor)或结型场效应晶体管(junction field-effect transistor,JFET)，并透过二极管形式的连接方式来建构二极管装置。此外，晶体管T1与开关SW1的位置也可以对调。也就是说，晶体管T1可耦接在输入缓冲器IBUF的输入端以及开关SW1间，开关SW1则可耦接在开关SW1以及参考电位端(共用电压GND)间。

请参照图5B，图5B绘示本发明一实施例的传输电路的示意图。传输电路502包括输入缓冲器IBUF、IBUF1、输出缓冲器OBUF以及电位维持电路520。输入缓冲器IBUF的输入端耦接至焊垫PAD，而电位维持电路520耦接至输入缓冲器IBUF的输入端。电位维持电路520包括开关SW1以及由晶体管T1建构的二极管装置。其中，晶体管T1为一P型金属氧化物半导体场效应晶体管(PMOS)，其透过二极管形式的连接(diode connection)方式来建构二极管装置。

电位维持电路520耦接在提供操作电压(例如是电源电压VDD)的参考电位端以及输入缓冲器IBUF的输入端间。晶体管T1以及开关SW1依序串接在参考电位端以及输入缓冲器IBUF的输入端间。在图5B中，晶体管T1串接在参考电位端以及开关SW1间，开关SW1则耦接在晶体管T1以及输入缓冲器IBUF的输入端。当然，在本发明其他实施例中，晶体管T1与开关SW1的耦接位置是可以互换的，没有特别的限制。在一实施例中，晶体管T1的基底端(bulk)耦接至晶体管T1的第二端，并直接接收电源电压VDD。在另一实施例中，晶体管T1的基底端(bulk)可经由串联于晶体管T1与参考电位端间的另一开关，间接耦接晶体管T1的第二端。

在本实施例中，晶体管T1可以是P型金属氧化物半导体场效应晶体管、N型金属氧化物半导体场效应晶体管、双极性晶体管或结型场效应晶体管，并透过二极管形式的连接方式来建构二极管装置。开关SW1可以是金属氧化物半导体场效应晶体管、双极性晶体管或结型场效应晶体管。

在一实施例中，传输电路502可包括输入缓冲器IBUF、输出缓冲器OBUF以及电位维持电路520，输入缓冲器IBUF的输入端另可耦接至输出缓冲器OBUF的输出端，并使传输电路502成为输入输出缓冲器(input/output buffer,IO buffer)电路。在另一实施例中，传输电路502可包括输入缓冲器IBUF、IBUF1以及电位维持电路520，输入缓冲器IBUF的输入端也可另耦接至一个或多个的输入缓冲器IBUF1的输入端。在又一实施例中，传输电路502中的电位维持电路520亦可以电位维持电路510的结构取代。

接着请参照图6A至图6B，图6A至图6B分别绘示本发明实施例的传输电路的不同实施方式的示意图。在图6A中，传输电路601包括输入缓冲器IBUF、输出缓冲器OBUF以及电位维持电路610。电位维持电路610耦接在操作电压(例如是电源电压VDD)以及输入缓冲器IBUF的输入端间。电位维持电路610包括晶体管T1所构成的二极管装置，并包括由晶体管T2所建构的开关SW1。其中，晶体管T1的第二端接收电源电压VDD，晶体管T1的控制端以及第一端相互耦接，并共同耦接至晶体管T2的第二端。晶体管T2的第一端耦接至输入缓冲器IBUF的输入端，晶体管T2的控制端接收操作模式选择信号MODS，且晶体管T1及T2的基底端(bulk)可相互耦接并直接接收电源电压VDD。晶体管T1的第一端与基底端(bulk)间具有寄生二极管D2，晶体管T1的第二端与基底端(bulk)间则具有寄生二极管D1。电源电压VDD可直接传送至晶体管T1的基底端(bulk)。

在本实施例中，开关SW1透过P型晶体管T2来建构，并在当接收到为低逻辑准位的操作模式选择信号MODS时，开关SW1对应被导通。相对的，当开关SW1接收到为高逻辑准位的操作模式选择信号MODS时，则对应被断开。也就是说，当输入缓冲器IBUF设定为致能时(输出缓冲器OBUF设定为失能)，集成电路提供低逻辑准位的操作模式选择信号MODS，并使开关SW1被导通。在此同时，晶体管T1所建构的二极管装置提供输入缓冲器IBUF的输入端一上拉(pull-up)路径，并在当焊垫PAD上未被施加电压而浮接时，使输入缓冲器IBUF的输入端被拉升至预定电位，并降低输入缓冲器IBUF所可能产生的漏电电流。

相对的，当输入缓冲器IBUF设定为失能时(输出缓冲器OBUF可以设定为致能)，集成电路提供高逻辑准位的操作模式选择信号MODS，并使开关SW1被断开。此时，输出缓冲器OBUF提供至焊垫PAD上的电压，将不至于受到电位维持电路610上拉功能的影响，并可维持正常的运作。

在图6B中，传输电路602包括输入缓冲器IBUF以及电位维持电路620。与前述实施例不相同的，电位维持电路620中用来建构开关SW1的晶体管T3为N型晶体管。因此，在当开关SW1接收到为低逻辑准位的操作模式选择信号MODS时，开关SW1对应被断开。相对的，当开关SW1接收到为高逻辑准位的操作模式选择信号MODS时，则对应被导通。也就是说，在本实施方式中，当输入缓冲器IBUF设定为失能时，集成电路提供低逻辑准位的操作模式选择信号MODS，而在当输入缓冲器IBUF设定为致能时，集成电路提供高逻辑准位的操作模式选择信号MODS。

由上述的说明不难得知，本发明实施例中，电位维持电路中的开关可以透过本领域的普通技术人员所熟知的半导体组件来建构，没有特别的限制。

接着请参照图7，图7绘示本发明再一实施例的传输电路的示意图。传输电路700包括输入缓冲器IBUF以及电位维持电路710。电位维持电路710包括多个二极管D1-D1A所构成的二极管装置DA1以及开关SW1。二极管D1-D1A可以由以二极管型式连接的多个晶体管所形成。多个二极管D1-D1A依据相同极性方向串联耦接在输入缓冲器IBUF的输入端以及参考电位端VS1间。二极管D1-D1A的数量没有固定的限制，设计者可以依据各二极管D1-D1A的导通电压以及输入缓冲器IBUF的输入端上所可能接收的输入电压范围来设定。此外二极管装置DA1其导通电压大小，则可依据二极管D1-D1A的型态和数量来决定，亦即二极管装置DA1的导通电压大小与二极管D1-D1A的型态和数量有关。

请同步参照图7以及图8，图8绘示本发明实施例的输入缓冲器的漏电流大小与输入电压范围的关系图。在图8中，输入缓冲器的输入电压范围区分为三区，分别为电压范围ΔV1、ΔV2以及ΔV3。其中，电压范围ΔV1的电压小于电压范围ΔV2的电压，且电压范围ΔV2的电压小于电压范围ΔV3的电压。由图8可以得知，在输入缓冲器的输入电压操作于电压范围ΔV1以及电压范围ΔV3时，所产生的漏电电流远小于输入缓冲器的输入电压操作于电压范围ΔV2时所产生的漏电电流。其中，当输入缓冲器的输入电压操作于电压范围ΔV1以及电压范围ΔV3时，所产生的漏电电流小于临界漏电流值(threshold leakage currentvalue)，而当输入缓冲器的输入电压操作于电压范围ΔV2时，所产生的漏电电流则大于临界漏电流值。

由图8的关系图可以得知，当参考电位端VS1接收相对低的共用电压(例如接地电压)时，二极管装置DA1的导通电压可依据电压范围ΔV1的大小来决定。也就是说，二极管D1-D1A的型态、数量可以依据电压范围ΔV1来决定，亦即二极管装置DA1的导通电压与二极管D1-D1A的型态、数量与电压范围ΔV1有关。具体来说明，当输入缓冲器IBUF被致能且焊垫被浮接时，二极管D1-D1A所形成的二极管装置DA1，其导通电压可设计为小于电压范围ΔV1，可使输入缓冲器IBUF的输入端维持在电压范围ΔV1中的预定电位上，并使输入缓冲器IBUF的漏电电流小于临界漏电流值。而较多的二极管数量可以降低焊垫在高电压输入操作时的漏电流和维持高电压准位，所以二极管数量的设计选择，可以是焊垫在不同操作情况下的优化。

相对的，当参考电位端VS1接收相对高的操作电压(例如电源电压)时，二极管装置DA1的导通电压可依据电压范围ΔV3的大小来决定。也就是说二极管D1-D1A的型态、数量可以依据电压范围ΔV3来决定，亦即二极管装置DA1的导通电压与二极管D1-D1A的型态、数量与电压范围ΔV3有关。具体来说明，当输入缓冲器IBUF被致能且焊垫被浮接时，二极管D1-D1A所形成的二极管装置DA1，其导通电压可设计为小于电压范围ΔV3，可使输入缓冲器IBUF的输入端维持在电压范围ΔV3中的预定电位上，并使输入缓冲器IBUF的漏电电流小于临界漏电流值。而较多的二极管数量可以降低焊垫在低电压输入操作时的漏电流和维持低电压准位，所以二极管数量的设计选择，可以是焊垫在不同操作情况下的优化。

在一实施例中，当开关SW1例如是由金属氧化物半导体场效应晶体管所形成时，所述的晶体管可以透过长信道长度(channel length)和窄信道宽度(channel width)的晶体管来设置，例如各晶体管的信道宽度设置为最小宽度(minimum width)，而其信道长度则可以设置为相对大的长度，以增加导通电阻并有效降低开关SW1导通时的漏电电流。

附带一提的，当二极管D1-D1A例如是由以二极管型式连接的晶体管所形成时，所述的晶体管可以透过长信道长度的晶体管来设置，例如是各晶体管的信道宽度设置为最小宽度(minimum width)，而其信道长度则可以设置为相对大的长度，以增加导通电阻并有效降低二极管D1-D1A导通时的漏电电流。

请参照图9，图9绘示本发明一实施例的集成电路的示意图。集成电路900包括核心电路910以及传输电路921-92N。核心电路910与传输电路921-92N相互耦接，并提供操作模式选择信号至传输电路921-92N。

在本实施例中，传输电路的数量可以是一个或是多个，没有固定的限制，可依实际需求来设定。此外，传输电路921-92N中的电路架构不需要相同，各传输电路921-92N可依据前述多个实施例及实施方式来设置，也没有特别的限制。

综上所述，本发明提供具有开关以及二极管装置相互串接的电位维持电路，并使其在输入缓冲器致能且焊垫浮接时，提供输入缓冲器的输入端与参考电位端间一个导通路径，使输入缓冲器的输入端维持在一预定电位。如此一来，输入缓冲器产生的漏电电流可以有效的被控制，降低无效的电力消耗。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视前附的权利要求书所界定者为准。

Claims (10)

1.一种传输电路，其特征在于，该传输电路包括：

一输入缓冲器，具有输入端耦接至一焊垫；以及

一电位维持电路，具有第一端耦接至该输入缓冲器的输入端，并具有第二端耦接至一参考电位端，其中该电位维持电路包括互相串接于该电位维持电路的第一端与第二端之间的至少一开关与至少一二极管装置，其中该开关用以接收一操作模式选择信号，并依据该操作模式选择信号以被导通或断开；

该输入缓冲器取决于是否处于接收信号的状态被配置为致能或失能，以及生成与该输入缓冲器的状态相对应的该操作模式选择信号;当该操作模式选择信号指示该传输电路操作于一第一模式时，该输入缓冲器被致能，该开关用以依据该操作模式选择信号被导通，当该操作模式选择信号指示该传输电路操作于一第二模式时，该输入缓冲器失能，该开关用以依据该操作模式选择信号被断开。

2.如权利要求1所述的传输电路，其特征在于，其中该电位维持电路用以于该输入缓冲器致能时，依据该操作模式选择信号导通该开关。

3.如权利要求2所述的传输电路，其特征在于，更包括一输出缓冲器，该输出缓冲器具有输出端耦接至该焊垫。

4.如权利要求1所述的传输电路，其特征在于，其中该电位维持电路包括：

该二极管装置，具有第一端耦接至该输入缓冲器的输入端；以及

该开关，具有第一端耦接至该二极管装置的第二端，该开关具有第二端耦接至该参考电位端。

5.如权利要求1所述的传输电路，其特征在于，其中该电位维持电路包括：

该开关，具有第一端耦接至该输入缓冲器的输入端；

该二极管装置，具有第一端耦接至该开关的第二端，该二极管装置并具有第二端耦接至该参考电位端。

6.如权利要求1所述的传输电路，其特征在于，其中该二极管装置包括一个二极管或多数个以相同极性方向串接的二极管。

7.如权利要求6所述的传输电路，其特征在于，其中该二极管包括二极管形式的第一晶体管。

8.如权利要求1所述的传输电路，其特征在于，其中该二极管装置的导通电压小于该输入缓冲器的一低漏电临界电流相对应的电压范围。

9.如权利要求1所述的传输电路，其特征在于，其中该输入缓冲器为滞后型输入缓冲器。

10.一种集成电路，其特征在于，该集成电路包括：

一核心电路；以及

根据权利要求1的至少一传输电路，该至少一传输电路耦接至该核心电路，其中根据该输入缓冲器是否处于接收信号的状态，耦接至该输入缓冲器及该电位维持电路的该核心电路将该输入缓冲器设置为致能或失能，并且对应于该输入缓冲器的状态来产生该操作模式选择信号。

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