KR101231125B1 - Cmos 트랜지스터의 pmos 트랜지스터 게이트 전압 제어 회로 - Google Patents

Cmos 트랜지스터의 pmos 트랜지스터 게이트 전압 제어 회로 Download PDF

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Abstract

입출력 구조를 갖는 CMOS(상보형 MOS 트랜지스터)의 출력 구동회로가 3상태(Tri-state)에서 출력에 전원보다 높은 전압인 인가될 경우에도 신뢰성에 문제가 되지 않는 회로구조이며, 외부의 초기 전압이 전원과 동일한 전압일 경우에도 풀다운 저항에 의하여 풀다운 기능이 온전히 수행되는 구조.
칩(chip), 전원, 신호, 고전압 수용(High Voltage Tolerance), 풀다운(Pull-down)

Description

CMOS 트랜지스터의 PMOS 트랜지스터 게이트 전압 제어 회로{PMOS TRANSISTOR GATE VOLTAGE CONTROL CIRCUIT OF CMOS TRANSISTOR}
도 1은 고전압 수용 구조를 갖지 않는 일반적인 종래기술
도 2는 고전압 수용 구조를 갖는 종래기술
도 3은 고전압 수용 구조를 갖는 종래기술의 일부
도 4는 고전압 수용 구조를 갖는 종래기술의 일부
도 5는 회로에 풀다운 저항이 달린 구조
도 5는 본 발명에 의해 개선된 고전압 수용 구조를 갖는 기술
반도체 소자의 크기가 작아짐에 따라 이를 동작시키는 전원의 전압 또한 낮게 설정하여야 한다. 전압을 낮추어서 소자의 신뢰성을 확보할 수 있으며 또한 전압의 감소에 따른 전력의 소비를 동시에 얻을 수 있다.
그러나 소자의 전원이 낮아지더라 하더라도, 반도체 소자를 이용하여 제작한 칩(Chip)으로 구성된 시스템은 아직 높은 전압을 사용하는 관계로 칩의 동작전압보다 높은 경우가 많다. 이러한 경우 칩의 외부전압이 칩의 동작전압보다 높을 경 우에도 칩에 누설 전류가 발생하지 않고, 또한 소자의 신뢰성에 문제가 되지 않도록 설계를 해야 한다.
칩의 전원전압보다 높은 전압의 외부 신호가 인가될 경우, 예를 들어 칩의 전원은 3.3V 이고 인가되는 신호가 5V 인 경우, 칩으로 많은 전류가 들어가게 되고 또한, 높은 3.3V 소자에 5V 전원이 인가되어 소자의 신뢰성 문제가 발생시키게 된다. 따라서 칩의 동작 전압과 인가전압이 동일한 종래기술(도 1)의 경우에는 외부 신호로 높은 전압이 인가되는 것을 수용하지 못한다.
이러한 문제를 해결하기 위해서 나온 기술이 도 2의 기술이다. 이 경우는 칩의 동작 전원인 VDD 가 3.3V 이고, 외부에서 인가되는 신호 VPAD(230)에 5V 가 인가될 경우 PMOS(210)의 벌크(Bulk)로 다이오드가 턴온(Turn-on) 되어 발생하는 전류는 FW CIRCUIT(221)에 의해서 제어되고, PMOS 자체가 턴온(Trun-on) 되는 것은 FG CIRCUIT(220) 번에 의해서 제어된다. FG CIRCUIT(220) 만은 따로 나타내어 도 3에 표시하였다. 종래기술인 도 4는 FG CIRCUIT 의 세부 회로를 나타 낸 것이다. VPAD(220)에 5V 가 인가될 경우 PMOS(220)을 턴온(Trun-on) 시키지 않게 하기 위해서는 PMOS 의 게이트 전극인 VFG(233)이 VPAD(220)과 동일한 전압인 5V 가 인가되어야 한다. 이를 위하여 도 4 에서 VPAD(420)과 VFG(422)를 게이트가 전원인 VDD 연결된 PMOS(412)로 연결을 하여 놓았다. VPAD(420)이 VDD(3.3V) 보다 높을 경우는 VPAD(420)과 VFG(422) 사이에 연결된 PMOS(412)가 턴온(Turn-on) 되어 VFG(422)에 VPAD(420)과 동일한 전압인 5V 가 인가된다. 따라서 도 2에서 VPAD(230)에 5V 가 인가될 경우, VPAD(230)에서 VDD 사이의 PMOS(210)의 게이트 전압인 VFG 가 5V 가 되어 PMOS(210)이 턴온되는 현상을 막을 수 있다.
그런데 도 2의 회로가 3상태(Tri-state) 상태가 되어 있는 경우, VP(231)은 VDD 인 3.3V 가 되어 있고, VN(232)는 0V 로 되어 있을 때, VPAD(230)에 5V 가 인가될 경우는 문제는 없으나, VPAD(230)에 전원 전압인 VDD 와 동일한 전압인 VDD 가 인가되었을 경우가 문제가 발생한다. 도 4에서 보면, VP(421)에 전원전압과 동일한 3.3V 가 인가되어 3상태(Tri-state)가 되고, VPAD(420)에 5V 가 인가 될 경우, VPAD(420)과 VFG(422) 사이의 PMOS(412)는 턴오프(Turn-off) 되지 못한 상태로 있고, VP(421)과 VFG(422) 사이의 PMOS(411)도 역시 턴오프(Turn-off) 되는 상태이며, NMOS(410)의 게이트가 VDD 로 인가되어 있으므로 턴온(Turn-on)되어 있으며, VP(421)에 걸리는 신호가 VFG(422)로 전달이 된다. 그러나 NMOS(410)을 통과하면서, VFG(422)는 VP(421)에 걸린 3.3V 보다 NMOS(410)의 기판효과가 고려된 문턱 전압만큼 낮은 전압이 걸리게 된다. 이를 도 2에서 살펴보면 VPAD(230)과 전원인 VDD 사이에 연결된 PMOS(210)의 게이트에 3.3V 보다 NMOS 의 기판효과가 고려된 문턱 전압만큼 낮은 전압이 걸리게 되어, PMOS(210)을 약하게 턴온(Turn-on)이 되는 문제가 발생한다.
도 5는 앞의 회로 도 2를 간단하게 표시한 것에 풀다운(Pull-down) 저항(513)을 추가한 것이다. 풀다운 저항(513)은 VPAD(530)이 3상태(Tri-state)가 되었을 경우 이를 0V 로 내리는 역할을 하는 것이다.
그런데 도 4의 회로를 사용할 경우 VPAD(420) 초기 값이 3.3V 일 경우, VPAD(420)과 전원 사이의 PMOS(412)가 약하게 턴온되어 있는 상태이므로, 도 5에서 외부에 풀다운 저항(513)을 달아 놓을 경우, 도 4의 PMOS(412)와 도 5의 풀다운 저항(513)에 의하여 전원(VDD)에서 접지(0V)로의 전류 패스(Path)가 형성이 된다. 그런데, PMOS(412)가 크므로 저항값이 매우 작게 되어, PMOS(412)와 풀다운 저항(513)의 전압분배에 의하여 VPAD(530)의 접지(0V)로 내려가지 못하고, VPAD(530)의 초기값 3.3V 를 유지하게 되어, VPAD(530)이 저항에 의해 0V 로 내려가는 현상이 발생하지 않는다.
종래기술의 도 4를 이용하여서는 VPAD(530)에 초기값이 VDD(3.3V)일 때 VPAD(530)에 풀다운 저항(513) 이용하여 풀다운 기능을 할 수 없는 문제가 있다.
고전압 수용구조에서 풀다운(Pull-down) 저항을 이용하여 초기 값이 전원전압과 동일할 경우에도 풀다운 기능을 수행한다.
상기의 목적을 달성하기 위한 회로를 구성한다.
도 6은 본 발명에서 제안하는 회로 구조로서 도 2의 FG CIRCUIT 부분을 구성하는 것으로, 종래기술인 도 4(FG CIRCUIT)를 대체하는 구조이며, 도 4의 종래 기술에서 VPAD(620)에서 VFG(622)와 VP(621) 사이의 PMOS(611)의 게이트(623)에 게이트가 VDD로 연결된 PMOS(613)와 NMOS(614) 및 ENABLE(623) 신호에 연결된 NMOS(615)로 구성된 회로이다.
회로가 출력 모드일 경우는 ENABLE(623)이 3.3V 로 인가되고, 접지와 ENABLE(623)이 각각 소스와 게이트로 연결된 NMOS(615)는 턴온(Turn-on), 이와 PMOS(511) 사이에 연결된 NMOS(614)는 게이트가 전원전압(3.3V) 연결되어 있으므로 턴온된다. 따라서 VFG(622)와 VP(621) 사이의 PMOS(511)의 게이트(623)의 0V 가 인가되어 완전히 턴 온 상태가 되어 VP(621)에 인가되는 전압인 0V 및 3.3V 가 온전히 VFG(622)에 전달이 된다.
회로가 3상(Tri-state)의 상태가 되는 경우, 즉 ENABLE(623)이 0V 가 될 경우, NMOS(615)는 턴오프(Turn-off)된다. VPAD(620)의 초기 값이 3.3V 일 경우 PMOS(613)은 턴오프(Turn-off) 되어 있다. PMOS(611)의 게이트 전압은 턴오프(Turn-off)된 PMOS(613)과 턴온(Turn-on)된 NMOS(614)와 턴오프(Turn-off)된(615)에 의해서 VPAD(620)의 전압인 3.3V 와 0V 사이의 값이 저항값에 따라서 형성이 된다. 따라서 PMOS(511)은 게이트(623) 전압이 3.3V 보다 낮은 값이 형성이 되어, PMOS(511)은 턴온이 되며, 따라서 VFG(622)는 VP(621)의 3.3V 가 전압강하 없이 완전히 인가된다.
VPAD(620)에 5V 가 인가되는 경우의 소자들의 신뢰성 문제를 없애기 위해서 접지와 ENABLE(523)이 연결된 NMOS(615)와 VPAD(620)이 PMOS(613)를 통과한 이후에 게이트가 VDD 로 연결된 NMOS(614)를 넣는 구조이다.
도 6의 회로는 CMOS 트랜지스터로의 외부 입력단(VP; 621)과 출력단(VPAD; 620)에 각각 연결되고, CMOS 트랜지스터의 PMOS 트랜지스터 게이트(VFG; 622) 전압을 제어하는 회로이다.
도 6의 회로는 PMOS 트랜지스터의 게이트(622)와 CMOS 트랜지스터의 출력단(620) 사이에 연결되고 구동 전원(VDD)에 게이트가 연결되는 제 1 PMOS 트랜지스터(612), 구동 전원(VDD)에 게이트가 연결되고 외부 입력단(621)과 CMOS 트랜지스터의 PMOS 트랜지스터 게이트(622) 사이에 연결되는 제 1 NMOS 트랜지스터(610), 및 CMOS 트랜지스터의 외부 입력단(621)과 CMOS 트랜지스터의 PMOS 트랜지스터 게이트(622) 사이에 연결되는 제 2 PMOS 트랜지스터(611)를 포함한다.
또한, 제 2 PMOS 트랜지스터(611)의 게이트와 CMOS 트랜지스터의 출력단(620) 사이에 연결되고 게이트가 구동 전원(VDD)에 연결되는 제 3 PMOS 트랜지스터(613), 제 2 PMOS 트랜지스터(611)의 게이트와 드레인이 연결되고 게이트가 구동 전원(VDD)에 연결되는 제 2 NMOS 트랜지스터(614), 및 제 2 NMOS 트랜지스터(614)의 소스와 접지단 사이에 연결되고 외부 선택 입력 단자(ENABLE; 623)와 게이트가 연결되는 제 3 NMOS 트랜지스터(615)를 더 포함한다.
고전압 수용구조로서, 외부에 전원전압보다 높은 전압이 올 경우 이를 신뢰 성이나 누설 전류의 문제 없이 수용하며, 또한 풀다운(Pull-down) 저항을 이용하여 초기값이 전원전압과 동일할 경우에도 풀다운 기능을 수행한다.

Claims (3)

  1. 프리드라이버 회로로부터 CMOS 트랜지스터의 PMOS 트랜지스터로 전달될 신호가 입력되는 입력단, 상기 CMOS 트랜지스터의 출력단, 및 상기 PMOS 트랜지스터의 게이트에 각각 연결되고, 상기 CMOS 트랜지스터의 PMOS 트랜지스터의 게이트 전압을 제어하는 회로로서,
    상기 PMOS 트랜지스터의 게이트와 상기 출력단 사이에 연결되고, 상기 CMOS 트랜지스터의 구동 전원에 게이트가 연결되는 제 1 PMOS 트랜지스터;
    상기 구동 전원에 게이트가 연결되고, 상기 입력단과 상기 CMOS 트랜지스터의 PMOS 트랜지스터 게이트 사이에 연결되는 제 1 NMOS 트랜지스터; 및
    상기 입력단과 상기 CMOS 트랜지스터의 PMOS 트랜지스터 게이트 사이에 연결되는 제 2 PMOS 트랜지스터를 포함하며,
    상기 제 2 PMOS 트랜지스터의 게이트와 상기 출력단 사이에 연결되고 게이트가 상기 구동 전원에 연결되는 제 3 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 게이트가 상기 구동 전원에 연결되는 제 2 NMOS 트랜지스터; 및
    상기 제 2NMOS 트랜지스터와 접지단 사이에 연결되고, 상기 프리드라이버 회로(PREDRIVER CIRCUIT)의 구동 선택 입력(ENABLE) 단자와 게이트가 연결되는 제 3 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 PMOS 트랜지스터 게이트 전압 제어 회로.
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JP2001044819A (ja) * 1999-06-29 2001-02-16 Hyundai Electronics Ind Co Ltd 高電圧出力インバーター

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