KR102617255B1 - 전자 장치 및 그의 동작 방법 - Google Patents
전자 장치 및 그의 동작 방법 Download PDFInfo
- Publication number
- KR102617255B1 KR102617255B1 KR1020180094528A KR20180094528A KR102617255B1 KR 102617255 B1 KR102617255 B1 KR 102617255B1 KR 1020180094528 A KR1020180094528 A KR 1020180094528A KR 20180094528 A KR20180094528 A KR 20180094528A KR 102617255 B1 KR102617255 B1 KR 102617255B1
- Authority
- KR
- South Korea
- Prior art keywords
- control signal
- voltage
- output terminal
- signal
- high voltage
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000007704 transition Effects 0.000 claims abstract description 77
- 238000001514 detection method Methods 0.000 claims description 25
- 208000032365 Electromagnetic interference Diseases 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/709—Circuitry for control of the power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
Abstract
본 발명의 일실시예는 전자 장치 및 그의 동작 방법에 관한 것으로, 출력신호의 출력단으로 제1 전압을 지속적으로 공급하는 저항소자; 제어신호에 기초하여 상기 출력신호의 출력단을 제2 전압으로 선택적으로 구동하기 위한 구동소자; 및 입력신호에 기초하여, 상기 제어신호의 제1 천이 구간 중 초기 구간 동안 제1 구동력으로 상기 제어신호를 생성하고 상기 제1 천이 구간 중 나머지 구간 동안 제1 구동력과 다른 제2 구동력으로 상기 제어신호를 생성하기 위한 컨트롤러를 포함하는 전자 장치를 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 신호를 인터페이스하기 위한 회로를 포함하는 전자 장치 및 그의 동작 방법에 관한 것이다.
통상적으로, 전자 장치는 신호를 인터페이스하기 위한 인터페이스 회로를 포함한다. 신호를 인터페이스할 때, 신호의 천이 구간이 너무 짧으면 EMI(Electro-Magnetic Interference), EOS(Electrical Over-Stress) 등으로 인한 문제점이 발생한다. 반면, 신호를 인터페이스할 때, 신호의 천이 구간이 너무 길면 신호의 타이밍 마진(timing margin)을 감소시키는 문제점이 발생한다. 특히, 상기 인터페이스 회로가 민감할수록, 신호가 천이할 때 발생하는 전력 잡음에 의해 상기 전자 장치의 특성을 크게 열화시킬 수 있다. 따라서, 상기 인터페이스 회로는 신호가 천이될 때 전력 잡음이 발생하지 않도록 설계될 필요가 있다.
또한, 상기 전자 장치는 상기 EMI, EOS 등을 제어하기 위한 회로와, 상기 타이밍 마진과 관련된 회로를 포함할 수 있다. 이러한 경우, 상기 전자 장치의 성능이 열화되고 상기 전자 장치의 제조 비용이 증가하는 문제점이 있다.
예컨대, 상기 전자 장치는 이미지 센싱 장치를 포함할 수 있다. 상기 이미지 센싱 장치는 미세한 광량에 따라 전기 신호를 생성한다. 상기 이미지 센싱 장치가 상기 전기 신호를 인터페이스할 때 상기 전력 잡음, 상기 EMI, 상기 EOS 등이 발생하면 이미지 화질이 열화된다.
참고로, 상기 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 상기 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 신호를 인터페이스할 때 신호의 천이 구간을 최적화할 수 있는 전자 장치 및 그의 동작 방법을 제공한다.
본 발명의 일 측면에 따르면, 전자 장치는 출력신호의 출력단으로 제1 전압을 지속적으로 공급하는 저항소자; 제어신호에 기초하여 상기 출력신호의 출력단을 제2 전압으로 선택적으로 구동하기 위한 구동소자; 및 입력신호에 기초하여, 상기 제어신호의 제1 천이 구간 중 초기 구간 동안 제1 구동력으로 상기 제어신호를 생성하고 상기 제1 천이 구간 중 나머지 구간 동안 제1 구동력과 다른 제2 구동력으로 상기 제어신호를 생성하기 위한 컨트롤러를 포함할 수 있고, 상기 초기 구간은 상기 구동소자의 문턱전압에 따라 결정될 수 있다.
본 발명의 다른 측면에 따르면, 전자 장치는 제1 고전압의 공급단과 출력신호의 출력단 사이에 접속되고, 상기 출력신호의 출력단으로 상기 제1 고전압을 지속적으로 공급하기 위한 풀업 저항소자; 상기 출력신호의 출력단과 저전압의 공급단 사이에 접속되고, 제어신호에 기초하여 상기 출력신호의 출력단을 상기 저전압으로 선택적으로 구동하기 위한 풀다운 구동소자; 제2 고전압의 공급단과 상기 저전압의 공급단 사이에 접속되고, 입력신호에 기초하여, 상기 제어신호의 제1 천이 구간 동안 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하고 상기 제어신호의 제2 천이 구간 동안 상기 제어신호의 출력단을 상기 저전압으로 구동하기 위한 메인 드라이버; 및 상기 제2 고전압의 공급단과 상기 저전압의 공급단 사이에 접속되고, 상기 입력신호와 상기 제어신호에 기초하여, 상기 제1 천이 구간 중 초기 구간 동안 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하고 상기 제1 천이 구간 중 나머지 구간과 상기 제2 천이 구간 동안 디스에이블되는 서브 드라이버를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 전자 장치의 동작 방법은 제어신호에 상관없이 제1 고전압이 풀업 저항소자에 의해 출력신호의 출력단으로 지속적으로 공급되는 단계; 입력신호가 제1 전압 레벨에서 제2 전압 레벨로 천이될 때, 상기 제어신호의 제1 천이 구간 중 초기 구간 동안 상기 제어신호의 출력단이 메인 드라이버 및 서브 드라이버에 의해 제2 고전압으로 구동되는 단계; 상기 입력신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이될 때, 상기 제어신호의 제1 천이 구간 중 나머지 구간 동안 상기 제어신호의 출력단이 상기 메인 드라이버에 의해 제2 고전압으로 구동되고 상기 서브 드라이버는 디스에이블되는 단계; 및 상기 제어신호에 기초하여 상기 출력신호의 출력단이 풀다운 구동소자에 의해 저전압으로 구동되는 단계를 포함할 수 있다.
본 발명의 실시예는 신호의 천이 구간을 최적화함으로써 전력 잡음, EMI(Electro-Magnetic Interference), EOS(Electrical Over-Stress) 등으로부터 강인하면서도 타이밍 마진(timing margin)의 손실(loss)을 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 전자 장치의 블록 구성도이다.
도 2는 도 1에 도시된 전자 장치의 회로도이다.
도 3은 도 1에 도시된 전자 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제2 실시예에 따른 전자 장치의 블록 구성도이다.
도 2는 도 1에 도시된 전자 장치의 회로도이다.
도 3은 도 1에 도시된 전자 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제2 실시예에 따른 전자 장치의 블록 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 제1 실시예에 따른 전자 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 전자 장치는 저항소자(100), 구동소자(200), 및 컨트롤러(300)를 포함할 수 있다.
저항소자(100)는 제1 고전압(VDDIO)의 공급단과 출력신호(DOUT)의 출력단 사이에 접속될 수 있다. 저항소자(100)는 출력신호(DOUT)의 출력단으로 제1 고전압(VDDIO)을 지속적으로 공급할 수 있다. 저항소자(100)는 '풀업 저항소자'로서의 역할을 수행할 수 있다.
구동소자(200)는 출력신호(DOUT)의 출력단과 저전압(VSS)의 공급단 사이에 접속될 수 있다. 구동소자(200)는 제어신호(CTRL)에 따라 동작할 수 있다. 예컨대, 구동소자(200)는 제어신호(CTRL)에 기초하여 출력신호(DOUT)의 출력단을 저전압(VSS)으로 선택적으로 구동할 수 있다. 구동소자(200)는 '풀다운 구동소자'로서의 역할을 수행할 수 있다.
컨트롤러(300)는 제2 고전압(VDDDRV)의 공급단과 저전압(VSS)의 공급단 사이에 접속될 수 있다. 제2 고전압(VDDDRV)과 제1 고전압(VDDIO)는 같은 전압 레벨을 가지거나 또는 다른 전압 레벨을 가질 수 있다. 컨트롤러(300)는 입력신호(DIN)에 기초하여 제어신호(CTRL)를 생성할 수 있다.
특히, 컨트롤러(300)는 입력신호(DIN)가 제1 전압 레벨에서 제2 전압 레벨로 천이될 때 제어신호(CTRL)의 제1 천이 구간 동안 두가지의 서로 다른 구동력을 이용하여 제어신호(CTRL)를 생성할 수 있다. 예컨대, 컨트롤러(300)는 제어신호(CTRL)의 상기 제1 천이 구간 중 초기 구간 동안 제1 구동력으로 제어신호(CTRL)의 출력단을 구동할 수 있고 상기 제1 천이 구간 중 나머지 구간 동안 제2 구동력으로 제어신호(CTRL)의 출력단을 구동할 수 있다. 상기 제1 구동력은 상기 제2 구동력보다 높을 수 있다. 상기 제1 천이 구간의 상기 초기 구간은 구동소자(200)의 문턱전압에 따라 결정될 수 있다. 상기 제1 천이 구간은 제어신호(CTRL)가 비활성화 레벨에서 활성화 레벨로 천이하는 구간일 수 있다.
이와는 달리, 컨트롤러(300)는 입력신호(DIN)가 상기 제2 전압 레벨에서 상기 제1 전압 레벨로 천이될 때 제어신호(CTRL)의 제2 천이 구간 동안 한가지의 구동력을 이용하여 제어신호(CTRL)를 생성할 수 있다. 상기 제2 천이 구간은 제어신호(CTRL)가 활성화 레벨에서 비활성화 레벨로 천이하는 구간일 수 있다.
컨트롤러(300)는 메인 드라이버(310), 및 서브 드라이버(320)를 포함할 수 있다.
메인 드라이버(310)는 입력신호(DIN)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 동안 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 메인 드라이버(310)는 입력신호(DIN)에 기초하여 제어신호(CTRL)의 상기 제2 천이 구간 동안 제어신호(CTRL)의 출력단을 저전압(VSS)으로 구동할 수 있다.
서브 드라이버(320)는 입력신호(DIN)와 제어신호(CTRL)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 서브 드라이버(320)는 입력신호(DIN)와 제어신호(CTRL)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 나머지 구간과 제어신호(CTRL)의 상기 제2 천이 구간 동안 디스에이블될 수 있다.
도 2에는 도 1에 도시된 전자 장치의 회로도가 도시되어 있다.
도 2를 참조하면, 저항소자(100)는 제1 고전압(VDDIO)의 공급단과 출력신호(DOUT)의 출력단 사이에 접속된 저항(RPUP)을 포함할 수 있다. 출력신호(DOUT)의 상승 시간(rising time)은 저항(RPUP)의 저항값에 의해 결정될 수 있다.
구동소자(200)는 출력신호(DOUT)의 출력단과 저전압(VSS)의 공급단 사이에 접속되고 제어신호(CTRL)를 게이트로 입력받는 NMOS 트랜지스터(NDRV)를 포함할 수 있다. 출력신호(DOUT)의 하강 시간(fallinf time)은 NMOS 트랜지스터(NDRV)의 온저항(on resistance)에 의해 결정될 수 있다.
컨트롤러(300)의 메인 드라이버(310)는 제2 고전압(VDDDRV)의 공급단과 저전압(VSS)의 공급단 사이에 접속될 수 있다. 메인 드라이버(310)는 입력신호(DIN)에 기초하여 제어신호(CTRL)의 출력단을 제2 고전압(VDDRDRV)과 저전압(VSS) 중 어느 하나의 전압으로 구동할 수 있다. 메인 드라이버(320)는 제1 구동소자(P1), 및 제2 구동소자(N1)를 포함할 수 있다.
제1 구동소자(P1)는 제2 고전압(VDDDRV)의 공급단과 제어신호(CTRL)의 출력단 사이에 접속되며 입력신호(DIN)를 게이트로 입력받는 PMOS 트랜지스터를 포함할 수 있다. 제1 구동소자(P1)는 입력신호(DIN)가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이할 때 제어신호(CTRL)의 상기 제1 천이 구간 동안 제어신호(CTRL)의 출력단을 제2 고전압(VDDRDRV)으로 구동할 수 있다.
제2 구동소자(N1)는 제어신호(CTRL)의 출력단과 저전압(VSS)의 공급단 사이에 접속되며 입력신호(DIN)를 게이트로 입력받는 NMOS 트랜지스터를 포함할 수 있다. 제2 구동소자(N1)는 입력신호(DIN)가 상기 제2 전압 레벨에서 상기 제1 전압 레벨로 천이할 때 상기 제어신호(CTRL)의 상기 제2 천이 구간 동안 제어신호(CTRL)의 출력단을 저전압(VSS)으로 구동할 수 있다.
컨트롤러(300)의 서브 드라이버(320)는 제2 고전압(VDDDRV)의 공급단과 제어신호(CTRL)의 공급단 사이에 접속될 수 있다. 서브 드라이버(320)는 검출회로(321), 및 구동회로(323)를 포함할 수 있다.
검출회로(321)는 제2 고전압(VDDDRV)의 공급단과 저전압(VSS)의 공급단 사이에 접속될 수 있다. 검출회로(321)는 제어신호(CTRL)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간을 검출할 수 있고, 그 검출결과에 대응하는 검출신호(DD)를 생성할 수 있다. 검출회로(321)는 제1 구동소자(P2), 및 제2 구동소자(N2)를 포함할 수 있다.
제1 구동소자(P2)는 제2 고전압(VDDDRV)의 공급단과 검출신호(DD)의 출력단 사이에 접속되며 제어신호(CTRL)를 게이트로 입력받는 PMOS 트랜지스터를 포함할 수 있다. 제1 구동소자(P2)는 제어신호(CTRL)에 기초하여 검출신호(DD)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다.
제2 구동소자(N2)는 검출신호(DD)의 출력단과 저전압(VSS)의 공급단 사이에 접속되며 제어신호(CTRL)를 게이트로 입력받는 NMOS 트랜지스터를 포함할 수 있다. 제2 구동소자(N2)는 제어신호(CTRL)에 기초하여 검출신호(DD)의 출력단을 저전압(VSS)으로 구동할 수 있다. 제2 구동소자(N2)는 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안 턴오프될 수 있고, 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 나머지 구간 동안 턴온될 수 있다. 제2 구동소자(N2)의 문턱전압은 구동소자(200)의 문턱전압과 동일하게 설계될 수 있다.
구동회로(323)는 제2 고전압(VDDDRV)의 공급단과 제어신호(CTRL)의 출력단 사이에 접속될 수 있다. 구동회로(323)는 입력신호(DIN)와 검출신호(DD)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 즉, 구동회로(323)는 제어신호(CTRL)의 출력단의 전압레벨이 구동소자(200)의 문턱전압에 도달할 때까지 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 구동회로(323)는 입력신호(DIN)와 검출신호(DD)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 나머지 구간과 제어신호(CTRL)의 상기 제2 천이 구간 동안 디스에이블될 수 있다. 구동회로(323)는 제1 구동소자(P3), 및 제2 구동소자(N3)를 포함할 수 있다.
제1 구동소자(P3)는 제2 고전압(VDDDRV)의 공급단과 접속단 사이에 접속되며 입력신호(DIN)를 게이트로 입력받는 PMOS 트랜지스터를 포함할 수 있다. 제1 구동소자(P3)는 입력신호(DIN)에 기초하여 상기 접속단을 제2 고전압(VDDDRV)으로 구동할 수 있다.
제2 구동소자(N3)는 상기 접속단과 제어신호(CTRL)의 출력단 사이에 접속되며 검출신호(DD)를 게이트로 입력받는 NMOS 트랜지스터를 포함할 수 있다. 제2 구동소자(N3)는 검출신호(DD)에 기초하여 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 즉, 제2 구동소자(N3)는 제어신호(CTRL)의 출력단의 전압레벨이 구동소자(200)의 문턱전압에 도달할 때까지 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있다. 제2 구동소자(N3)는 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안 턴온될 수 있고, 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 나머지 구간 동안 턴오프될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 전자 장치의 동작을 도 3을 참조하여 설명한다.
도 3에는 도 1에 도시된 전자 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 저항소자(100)는 제어신호(CTRL)에 상관없이 제1 고전압(VDDIO)을 출력신호(DOUT)의 출력단으로 지속적으로 공급할 수 있다.
구동소자(200)는 제어신호(CTRL)에 기초하여 저전압(VSS)을 출력신호(DOUT)의 출력단으로 선택적으로 공급할 수 있다. 예컨대, 입력신호(DIN)가 상기 제1 전압 레벨(즉, 논리 하이 레벨)에서 상기 제2 전압 레벨(즉, 논리 로우 레벨)로 천이될 때, 구동소자(200)는 제어신호(CTRL)에 기초하여 출력신호(DOUT)의 출력단을 저전압(VSS)으로 구동할 수 있다. 이와는 달리, 입력신호(DIN)가 상기 제2 전압 레벨(즉, 논리 로우 레벨)에서 상기 제1 전압 레벨(즉, 논리 하이 레벨)로 천이될 때, 구동소자(200)는 제어신호(CTRL)에 기초하여 디스에이블될 수 있다.
한편, 입력신호(DIN)가 상기 제1 전압 레벨(즉, 논리 하이 레벨)에서 상기 제2 전압 레벨(즉, 논리 로우 레벨)로 천이될 때, 제어신호(CTRL)는 다음과 같이 생성될 수 있다.
제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간 동안, 메인 드라이버(310)와 서브 드라이버(320)는 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 동시에 구동할 수 있다.
제어신호(CTRL)의 상기 제1 천이 구간 중 상기 나머지 구간 동안, 메인 드라이버(310)는 제어신호(CTRL)의 출력단을 제2 고전압(VDDDRV)으로 구동할 수 있고 서브 드라이버(320)는 디스에이블될 수 있다.
이때, 제어신호(CTRL)의 상기 제1 천이 구간 중 상기 초기 구간은 구동소자(200)의 문턱전압에 따라 결정될 수 있다. 구동소자(200)의 문턱전압과 서브 드라이버(320)에 포함된 제2 구동소자(N2)의 문턱전압이 동일하게 설계됨에 따라, 서브 드라이버(320)는 상기 제1 천이 구간 중 상기 초기 구간을 간접적으로 검출할 수 있기 때문에, 서브 드라이버(320)는 상기 제1 천이 구간 중 상기 초기 구간 동안 인에이블될 수 있고 상기 제1 천이 구간 중 상기 나머지 구간 동안 디스에이블될 수 있다.
한편, 입력신호(DIN)가 상기 제2 전압 레벨(즉, 논리 로우 레벨)에서 상기 제1 전압 레벨(즉, 논리 하이 레벨)로 천이될 때, 메인 드라이버(310)는 제어신호(CTRL)의 상기 제2 천이 구간 동안 제어신호(CTRL)의 출력단이 저전압(VSS)으로 구동할 수 있다. 이에 따라, 구동소자(200)는 제어신호(CTRL)에 기초하여 디스에이블될 수 있다.
도 4에는 본 발명의 제2 실시예에 따른 전자 장치가 회로도로 도시되어 있다.
도 4를 참조하면, 전자 장치는 저항소자(400), 구동소자(500), 및 컨트롤러(600)를 포함할 수 있다.
저항소자(400)와 구동소자(500)는 각각 본 발명의 제1 실시예에서 설명된 저항소자(100)와 구동소자(200)와 동일하므로, 그들에 대한 자세한 설명은 생략한다.
컨트롤러(600)는 메인 드라이버(610), 서브 드라이버(620), 및 전류원(630)을 포함할 수 있다.
메인 드라이버(610)와 서브 드라이버(620)는 본 발명의 제1 실시예에서 설명된 메인 드라이버(310)와 서브 드라이버(320)와 동일하므로, 그들에 대한 자세한 설명은 생략한다.
전류원(630)은 제2 고전압(VDDDRV)의 공급단과 메인 드라이버(610) 사이에 접속될 수 있다. 전류원(630)은 메인 드라이버(610)가 제어신호(CTRL)의 제1 천이 구간 동안 제어신호(CTRL)를 구동할 때 제어신호(CTRL)의 기울기(slope)를 보다 선형적(linear)으로 제어할 수 있다. 즉, 메인 드라이버(610)에 포함된 제1 구동소자(P11)의 온저항은 PVT(process, voltage, temperature) 변화에 민감하기 때문에, 제1 구동소자(P11)와 제2 고전압(VDDRDRV)의 공급단 사이에 상기 PVT 변화에 둔감한 전류원(630)을 구성시킴으로써 제어신호(CTRL)는 상기 PVT 변화에 상관없이 일정한 기울기를 가질 수 있다. 따라서, 제어신호(CTRL)의 제1 천이 구간 동안, 구동소자(500)는 전류원(630)에 의해 보다 정교하게 제어될 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 제어신호의 천이 구간을 최적화함으로써 전력 잡음, EMI(Electro-Magnetic Interference), EOS(Electrical Over-Stress) 등으로부터 강인하면서도 타이밍 마진(timing margin)의 손실(loss)을 최소화하는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 저항소자 200 : 구동소자
300 : 컨트롤러
300 : 컨트롤러
Claims (20)
- 제1 전압의 공급단과 출력신호의 출력단 사이에 접속된 저항소자;
상기 출력신호의 출력단과 제2 전압의 공급단 사이에 접속되며, 제어신호에 따라 동작하는 구동소자; 및
입력신호에 기초하여 상기 제어신호를 생성하되, 상기 제어신호의 제1 천이 구간 중 초기 구간 동안 제1 구동력으로 상기 제어신호의 출력단을 구동하고 상기 제1 천이 구간 중 나머지 구간 동안 제1 구동력과 다른 제2 구동력으로 상기 제어신호의 출력단을 구동하는 컨트롤러를 포함하고,
상기 컨트롤러는,
상기 입력신호에 기초하여 상기 제1 천이 구간 동안 상기 제어신호의 출력단을 제3 전압으로 구동하기 위한 메인 드라이버; 및
상기 입력신호와 상기 제어신호에 기초하여 상기 초기 구간 동안 상기 제어신호의 출력단을 상기 제3 전압으로 구동하고, 상기 나머지 구간 동안 디스에이블되는 서브 드라이버를 포함하는 전자 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 구동력은 상기 제2 구동력보다 높은 전자 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 초기 구간은 상기 구동소자의 문턱전압에 따라 결정되는 전자 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 전압은 제1 고전압을 포함하고,
상기 제3 전압은 제2 고전압을 포함하며,
상기 제1 및 제2 고전압은 같은 전압 레벨을 가지거나 또는 다른 전압 레벨을 가지는 전자 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메인 드라이버는 상기 제어신호의 제2 천이 구간 동안 상기 제어신호의 출력단을 상기 제2 전압으로 구동하는 전자 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 제2 전압은 저전압을 포함하는 전자 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 컨트롤러는,
상기 제3 전압의 공급단과 상기 구동소자 사이에 접속된 전류원을 더 포함하는 전자 장치.
- 제1 고전압의 공급단과 출력신호의 출력단 사이에 접속되는 풀업 저항소자;
상기 출력신호의 출력단과 저전압의 공급단 사이에 접속되고, 제어신호에 기초하여 상기 출력신호의 출력단을 상기 저전압으로 선택적으로 구동하기 위한 풀다운 구동소자;
제2 고전압의 공급단과 상기 저전압의 공급단 사이에 접속되고, 입력신호에 기초하여, 상기 제어신호의 제1 천이 구간 동안 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하고 상기 제어신호의 제2 천이 구간 동안 상기 제어신호의 출력단을 상기 저전압으로 구동하기 위한 메인 드라이버; 및
상기 제2 고전압의 공급단과 상기 저전압의 공급단 사이에 접속되고, 상기 입력신호와 상기 제어신호에 기초하여, 상기 제1 천이 구간 중 초기 구간 동안 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하고 상기 제1 천이 구간 중 나머지 구간과 상기 제2 천이 구간 동안 디스에이블되는 서브 드라이버
를 포함하는 전자 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 초기 구간은 상기 풀다운 구동소자의 문턱전압에 따라 결정되는 전자 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1 및 제2 고전압은 같은 전압 레벨을 가지거나 또는 다른 전압 레벨을 가지는 전자 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 서브 드라이버는,
상기 제2 고전압의 공급단과 상기 저전압의 공급단 사이에 접속되고, 상기 제어신호에 기초하여 상기 초기 구간을 검출하고 그 검출결과에 대응하는 검출신호를 생성하기 위한 검출회로; 및
상기 제2 고전압의 공급단과 상기 제어신호의 출력단 사이에 접속되고, 상기 입력신호와 상기 검출신호에 기초하여 상기 초기 구간 동안 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하기 위한 구동회로를 포함하는 전자 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 검출회로는,
상기 제2 고전압의 공급단과 상기 검출신호의 출력단 사이에 접속되고, 상기 제어신호에 기초하여 상기 검출신호의 출력단을 상기 제2 고전압으로 구동하기 위한 제1 구동소자; 및
상기 검출신호의 출력단과 상기 저전압의 공급단 사이에 접속되고, 상기 제어신호에 기초하여 상기 검출신호의 출력단을 상기 저전압으로 구동하기 위한 제2 구동소자를 포함하는 전자 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제2 구동소자의 문턱전압과 상기 풀다운 구동소자의 문턱전압은 같은 전자 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 구동회로는,
상기 제2 고전압의 공급단과 접속단 사이에 접속되고, 상기 입력신호에 기초하여 상기 접속단을 상기 제2 고전압으로 구동하기 위한 제1 구동소자; 및
상기 접속단과 상기 제어신호의 출력단 사이에 접속되고, 상기 검출신호에 기초하여 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하기 위한 제2 구동소자를 포함하는 전자 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 메인 드라이버는,
상기 제2 고전압의 공급단과 상기 제어신호의 출력단 사이에 접속되고, 상기 입력신호에 기초하여 상기 제어신호의 출력단을 상기 제2 고전압으로 구동하기 위한 제1 구동소자; 및
상기 제어신호의 출력단과 상기 저전압의 공급단 사이에 접속되고, 상기 입력신호에 기초하여 상기 제어신호의 출력단을 상기 저전압으로 구동하기 위한 제2 구동소자를 포함하는 전자 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제2 고전압의 공급단과 상기 메인 드라이버 사이에 접속된 전류원을 더 포함하는 전자 장치.
- 제어신호에 상관없이 제1 고전압이 풀업 저항소자에 의해 출력신호의 출력단으로 지속적으로 공급되는 단계;
입력신호가 제1 전압 레벨에서 제2 전압 레벨로 천이될 때, 상기 제어신호의 제1 천이 구간 중 초기 구간 동안 상기 제어신호의 출력단이 메인 드라이버 및 서브 드라이버에 의해 제2 고전압으로 구동되는 단계;
상기 입력신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 천이될 때, 상기 제어신호의 제1 천이 구간 중 나머지 구간 동안 상기 제어신호의 출력단이 상기 메인 드라이버에 의해 제2 고전압으로 구동되고 상기 서브 드라이버는 디스에이블되는 단계; 및
상기 제어신호에 기초하여 상기 출력신호의 출력단이 풀다운 구동소자에 의해 저전압으로 구동되는 단계
를 포함하는 전자 장치의 동작 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 초기 구간은 상기 풀다운 구동소자의 문턱전압에 따라 결정되는 전자 장치의 동작 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 및 제2 고전압은 같은 전압 레벨을 가지거나 또는 다른 전압 레벨을 가지는 전자 장치의 동작 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 입력신호가 상기 제2 전압 레벨에서 상기 제1 전압 레벨로 천이될 때, 상기 제어신호의 제2 천이 구간 동안 상기 제어신호의 출력단이 상기 메인 드라이버에 의해 저전압으로 구동되는 단계; 및
상기 제어신호에 기초하여 상기 풀다운 구동소자가 디스에이블되는 단계를 더 포함하는 전자 장치의 동작 방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180094528A KR102617255B1 (ko) | 2018-08-13 | 2018-08-13 | 전자 장치 및 그의 동작 방법 |
US16/218,980 US10908674B2 (en) | 2018-08-13 | 2018-12-13 | Electronic device and operating method thereof |
TW108101787A TWI773870B (zh) | 2018-08-13 | 2019-01-17 | 電子裝置及其操作方法 |
CN201910112267.2A CN110876026B (zh) | 2018-08-13 | 2019-02-13 | 电子装置及其操作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180094528A KR102617255B1 (ko) | 2018-08-13 | 2018-08-13 | 전자 장치 및 그의 동작 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20200018998A KR20200018998A (ko) | 2020-02-21 |
KR102617255B1 true KR102617255B1 (ko) | 2023-12-26 |
Family
ID=69406037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020180094528A KR102617255B1 (ko) | 2018-08-13 | 2018-08-13 | 전자 장치 및 그의 동작 방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10908674B2 (ko) |
KR (1) | KR102617255B1 (ko) |
CN (1) | CN110876026B (ko) |
TW (1) | TWI773870B (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017219551A1 (de) * | 2017-11-03 | 2019-05-09 | Continental Teves Ag & Co. Ohg | Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110291707A1 (en) * | 2010-05-27 | 2011-12-01 | Illegems Paul F | Driver with Accurately Controlled Slew Rate and Limited Current |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539341A (en) * | 1993-06-08 | 1996-07-23 | National Semiconductor Corporation | CMOS bus and transmission line driver having programmable edge rate control |
JPH09172578A (ja) * | 1995-12-21 | 1997-06-30 | Sony Corp | 増幅型固体撮像素子の駆動方法およびその装置 |
JP3463628B2 (ja) * | 1999-10-18 | 2003-11-05 | 日本電気株式会社 | スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置 |
US7113121B1 (en) * | 2000-05-23 | 2006-09-26 | Marvell International Ltd. | Communication driver |
KR100500946B1 (ko) | 2000-06-30 | 2005-07-14 | 매그나칩 반도체 유한회사 | 전자기 방해를 개선한 데이터 입출력 버퍼 |
US6710617B2 (en) * | 2002-01-10 | 2004-03-23 | Agilent Technologies, Inc. | Variable slew rate control for open drain bus |
KR100579045B1 (ko) * | 2004-04-14 | 2006-05-12 | 삼성전자주식회사 | 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법 |
US7075343B2 (en) * | 2004-12-07 | 2006-07-11 | Analog Devices, Inc. | Self-timed switching regulator pre-driver |
US7750964B2 (en) * | 2005-09-30 | 2010-07-06 | Sony Corporation | Method and apparatus for driving a semiconductor device including driving of signal charges within and outside an effective transfer period |
JP2010193246A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 出力バッファ回路 |
US8599292B2 (en) * | 2010-08-18 | 2013-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS sensor with low partition noise and low disturbance between adjacent row control signals in a pixel array |
-
2018
- 2018-08-13 KR KR1020180094528A patent/KR102617255B1/ko active IP Right Grant
- 2018-12-13 US US16/218,980 patent/US10908674B2/en active Active
-
2019
- 2019-01-17 TW TW108101787A patent/TWI773870B/zh active
- 2019-02-13 CN CN201910112267.2A patent/CN110876026B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110291707A1 (en) * | 2010-05-27 | 2011-12-01 | Illegems Paul F | Driver with Accurately Controlled Slew Rate and Limited Current |
Also Published As
Publication number | Publication date |
---|---|
CN110876026B (zh) | 2022-08-23 |
TWI773870B (zh) | 2022-08-11 |
TW202031036A (zh) | 2020-08-16 |
KR20200018998A (ko) | 2020-02-21 |
US10908674B2 (en) | 2021-02-02 |
CN110876026A (zh) | 2020-03-10 |
US20200050254A1 (en) | 2020-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7368976B2 (en) | Method and apparatus for providing compensation against temperature, process and supply voltage variation | |
KR100991383B1 (ko) | 반도체 장치의 출력 드라이버 | |
JP5211889B2 (ja) | 半導体集積回路 | |
US6259299B1 (en) | CMOS level shift circuit for integrated circuits | |
KR930009027B1 (ko) | 반도체 집적회로 | |
TWI520486B (zh) | 搭載於半導體裝置的移位電路 | |
KR100308208B1 (ko) | 반도체집적회로장치의입력회로 | |
KR102617255B1 (ko) | 전자 장치 및 그의 동작 방법 | |
JP6747371B2 (ja) | 高圧レベルシフト回路及び駆動装置 | |
JP6585827B2 (ja) | センサ装置 | |
TW201537581A (zh) | 半導體裝置之資料輸出電路 | |
WO2017159057A1 (ja) | 半導体装置 | |
JP2007311846A (ja) | 発振回路 | |
US20090167359A1 (en) | Current mode logic circuit and control apparatus therefor | |
KR100920840B1 (ko) | 반도체 메모리 장치의 버퍼링 회로 | |
KR20020091803A (ko) | 씨모스 출력 회로 | |
US8049547B2 (en) | Semiconductor integrated circuit and signal adjusting method | |
US6952120B2 (en) | Versatile system for controlling driver signal timing | |
KR101231125B1 (ko) | Cmos 트랜지스터의 pmos 트랜지스터 게이트 전압 제어 회로 | |
JP4473293B2 (ja) | 半導体装置の入出力回路 | |
US10541684B2 (en) | Input/output circuit | |
JP5888954B2 (ja) | 電圧検出回路 | |
JP3719986B2 (ja) | 誤動作防止回路 | |
KR102544166B1 (ko) | 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치 | |
JP4012095B2 (ja) | 半導体装置の入出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
X091 | Application refused [patent] | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |