JP2007311846A - 発振回路 - Google Patents
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Abstract
【解決手段】発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部30と、スイッチ28,29と、トレラント入力回路用のNMOS13と、初段ドライバ15と、カップリング容量27とを有している。スイッチ28,29は、外部クロック信号がクロック端子1,2に入力される時にはオフ状態になり、発振部30が発振する時にはオン状態になる。NMOS13は、入力クロック信号の振幅をオン抵抗値により変化させてドレイン電極から出力する。初段ドライバ15は、NMOS13のドレイン電極の出力を駆動してクロック信号を出力する。カップリング容量27は、入力クロック信号の立ち上がりの際にNMOS13のゲート電圧を変化させて前記オン抵抗値を一定に保つ。
【選択図】図1
Description
トレラント入力回路用のNMOSは、このオン抵抗値を一定にするためにゲート電極の電圧(ゲート電圧)が略一定に保たれている。低電圧よりも高い振幅の外部クロック信号が入力され、トレラント入力回路用のNMOSのソース電極側の電圧(ソース電圧)が立ち上がることにより、ドレイン側の電圧(ドレイン電圧)も徐々に立ち上がる。トレラント入力回路用のNMOSは、このドレイン電圧が上昇することによる該NMOSの基板効果で閾値電圧Vtが上がるので、ドレイン電圧の立ち上がり遅延が発生する。そのため、そのドレイン電圧が初段ドライバで駆動されてクロック出力端子から出力されるクロック信号の動作Duty(デューティ、オン/オフの動作期間)において、論理高レベル(以下“H”という。)区間が小さく、論理低レベル(以下“L”という。)区間が長いクロック信号となり、Duty規格を50%±10%程度に規定している場合、この規格を満足できなくなるという課題があった。
図1は、本発明の実施例1を示す発振回路(例えば、水晶発振回路)の概略の構成図である。
本実施例1の水晶発振回路において、(1)カップリング容量27が無い場合の動作と、(2)カップリング容量27を挿入した場合の動作とを説明する。
水晶発振時には、LSI内部端子18に入力されるイネーブル信号xt_enがGNDレベルの“L”となり、初段ドライバ15及びANDドライバ25が非活性化状態になり、動作しない。スイッチ28,29がオン状態にされ、発振部30で発生した内部クロック信号がクロック端子1,2から出力される。
制限抵抗用NMOS13のゲート電極側のノードN21の電圧が略一定に保たれているため(但し、NMOS13のジャンクション容量により若干のカップリングは受ける)、ノードN12の電圧が立ち上がることにより、ノードN13の電圧も徐々に立ち上がる。制限抵抗用トランジスタはNMOS13で構成されているため、ノードN13の電圧が上昇することによるMMOSの基板効果で、NMOS13の閾値電圧Vtが上昇し、ノードN13の立ち上り遅延が発生する。そのため、動作Dutyが“H”区間が小さく、“L”区間が長いクロック信号となり、Duty規格を50%±10%程度に規定している場合、この規格を満足できなくなる。
図3は、図1の水晶発振回路においてカップリング容量27を設けた場合の外部クロック入力時の動作波形を示すタイミングチャートである。
図4は、図1のカップリング容量27における容量値C1の求め方を説明するための図である。
例えば、電源電圧VDDE=3.6V、電源電圧VDDI=1.5V、NMOS13の閾値電圧Vtn=0.5V、ノードN21の寄生容量値(NMOS13のゲート容量値を含む)Cf=100fFとした場合を考えてみる。
△Qb=Cf△’Cf=100fF △V=0.5V
△Q=100[fF]×0.5[V]
=5E−14
△Q=C1×VDDE
C1=△Q/VDDE
=13.8[fF]
基本的にノードN13の電圧は、初段ドライバ15を構成する内部MOSトランジスタの耐圧を越えないレベルであればよいので、例えば、前記(A)の例で言うと、内部MOSトランジスタの耐圧を3Vとした場合に、ノードN21を2V上昇させるとノードN21は4V程度になり、ノードN13の電圧は3V以上となるため耐圧違反となる。この際の容量値C1は約55.5fFとなり、このことから容量値C1の臨界点は、ノードN21の寄生容量値の1/2程度である。
本実施例1によれば、ノードN12の立ち上がりによるNMOS13のゲート・ソース間電圧Vgsが十分取れないために起こるNMOS13のオン抵抗値の増加が、ノードN21をノードN12のカップリングで持ち上げることで、ノードN13の立ち上がり遅延が解消され、動作Dutyの変動を抑える効果がある。
図5は、本発明の実施例2を示す発振回路(例えば、水晶発振回路)の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
図6は、図5の水晶発振回路においてカップリング容量47を追加した場合の外部クロック入力時の動作波形を示すタイミングチャートである。
本実施例2によれば、実施例1の効果を有する他に、カップリング容量47の働きで、入力クロック信号の立ち下り時の遅延発生リスクも解消される。
13 トレラント入力回路用のNMOS
15,15−1,15−2 初段ドライバ
25 ANDドライバ
27,47 第1、第2のカップリング容量
30 発振部
31 水晶発振子
Claims (8)
- 内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部と、
前記内部電源電圧よりも大きな振幅の外部クロック信号がクロック端子に入力される時にはオフ状態になり、前記発振部が発振する時にはオン状態になって前記発振部から発生される前記内部クロック信号を前記クロック端子から出力させるスイッチと、
前記クロック端子から入力される信号に対応した振幅の入力クロック信号が与えられる第1の電極と、出力用の第2の電極と、所定の電圧が印加されて前記第1及び第2の電極間のオン抵抗値を変化させる制御電極とを有し、前記入力クロック信号の振幅を前記オン抵抗値により変化させて前記第2の電極から出力するトレラント入力回路用のトランジスタと、
前記トランジスタにおける前記第2の電極の出力を駆動してクロック信号を出力するドライバと、
前記トランジスタにおける前記第1の電極と前記制御電極との間に接続され、前記入力クロック信号の立ち上がりの際に前記制御電極の電圧を変化させて前記オン抵抗値を一定に保つ第1のカップリング容量と、
を有することを特徴とする発振回路。 - 請求項1記載の発振回路は、更に、
前記制御電極と前記ドライバの出力端子との間に接続され、前記入力クロック信号の立ち下がりの際に前記制御電極の電圧を変化させて前記オン抵抗値を一定に保つ第2のカップリング容量を有することを特徴とする発振回路。 - 前記発振部は、圧電振動子と、前記圧電振動子の入出力端子間に接続された帰還抵抗と、を有することを特徴とする請求項1又は2記載の発振回路。
- 前記圧電振動子は、水晶発振子であることを特徴とする請求項3記載の発振回路。
- 前記トランジスタは、前記制御電極がゲート電極であるMOSトランジスタであることを特徴とする請求項1〜4のいずれか1項に記載の発振回路。
- 前記MOSトランジスタは、Nチャネル型MOSトランジスタであることを特徴とする請求項5記載の発振回路。
- 前記第1のカップリング容量の容量値は、前記Nチャネル型MOSトランジスタの前記ゲート電極における寄生容量値(但し、これにはゲート容量値を含む。)に対して、略1/5〜1/10程度であり、前記第1のカップリング容量値の臨界点は、前記寄生容量値の略1/2程度であることを特徴とする請求項6記載の発振回路。
- 前記第2のカップリング容量の容量値及びこの臨界点は、前記第1のカップリング容量の容量値及びこの臨界点と略同一であることを特徴とする請求項6記載の発振回路。
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