JPH11284437A - 発振回路 - Google Patents
発振回路Info
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- JPH11284437A JPH11284437A JP10081737A JP8173798A JPH11284437A JP H11284437 A JPH11284437 A JP H11284437A JP 10081737 A JP10081737 A JP 10081737A JP 8173798 A JP8173798 A JP 8173798A JP H11284437 A JPH11284437 A JP H11284437A
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- signal
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- 230000010355 oscillation Effects 0.000 claims abstract description 54
- 239000004973 liquid crystal related substance Substances 0.000 abstract 2
- 239000013078 crystal Substances 0.000 description 52
- 238000010586 diagram Methods 0.000 description 14
- 230000005669 field effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 発振出力ばかりでなく、外部から与えられた
クロックに対応する信号を出力する機能を持つ水晶発振
回路において、消費電力を低減する。 【解決手段】 スタンバイ信号ＳＴＢＹが“Ｌ”、且つ
スイッチ１２がオンのとき、ＰＭＯＳ１５ａ及びＮＭＯ
Ｓ１５ｂで構成された抵抗手段１５がフィードバック抵
抗となり、水晶発振子１１を用いた発振が行われる。ま
た、スイッチ１２がオフとなってクロック信号ＣＬＫが
入力されたときには、該クロック信号ＣＬＫがＮＯＲゲ
ート１６で駆動され、インバータ１７を介して出力され
る。ここで、信号ＳＴＢＹが“Ｈ”になると、ＰＭＯＳ
１５ａ及びＮＭＯＳ１５ｂがオフし、端子１３，１４間
が遮断されるので、クロック信号ＣＬＫが“Ｈ”になっ
ても、該端子１３，１４及びＮＯＲゲート１６の出力端
子Ｏ16を介してグランドＧＮＤに無駄な電流が流れな
い。
クロックに対応する信号を出力する機能を持つ水晶発振
回路において、消費電力を低減する。 【解決手段】 スタンバイ信号ＳＴＢＹが“Ｌ”、且つ
スイッチ１２がオンのとき、ＰＭＯＳ１５ａ及びＮＭＯ
Ｓ１５ｂで構成された抵抗手段１５がフィードバック抵
抗となり、水晶発振子１１を用いた発振が行われる。ま
た、スイッチ１２がオフとなってクロック信号ＣＬＫが
入力されたときには、該クロック信号ＣＬＫがＮＯＲゲ
ート１６で駆動され、インバータ１７を介して出力され
る。ここで、信号ＳＴＢＹが“Ｈ”になると、ＰＭＯＳ
１５ａ及びＮＭＯＳ１５ｂがオフし、端子１３，１４間
が遮断されるので、クロック信号ＣＬＫが“Ｈ”になっ
ても、該端子１３，１４及びＮＯＲゲート１６の出力端
子Ｏ16を介してグランドＧＮＤに無駄な電流が流れな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、水晶発振子等を用
いた発振を行い、その結果を出力するばかりでなく、外
部から与えられたクロックに対応する信号を出力する機
能を持つ発振回路に関するものである。
いた発振を行い、その結果を出力するばかりでなく、外
部から与えられたクロックに対応する信号を出力する機
能を持つ発振回路に関するものである。
【０００２】
【従来の技術】図２は、従来の水晶発振回路を示す回路
図である。この水晶発振回路は、発振を行う水晶発振子
１を備えている。水晶発振子１の一方の電極は、スイッ
チ２を介して端子３に接続され、該水晶発振子の他方の
電極が端子４に接続されている。端子３と端子４との間
には、対向するＰチャネル型電界効果トランジスタ（以
下、ＰＭＯＳという）とＮチャネル型電界効果トランジ
スタ（以下、ＮＭＯＳという）で構成され、常時、オン
状態のトランスファゲート５が接続されている。端子３
には、さらに、電源電圧ＶＤＤとグランドＧＮＤとの間
に接続された２入力ＮＯＲゲート６の一方の入力端子が
接続され、端子４には、該ＮＯＲゲート６の出力端子Ｏ
6 が接続されている。ＮＯＲゲート６の他方の入力端子
には、スタンバイ信号ＳＴＢＹが入力される構成になっ
ている。ＮＯＲゲート６の出力端子Ｏ6 から出力される
発振信号がインバータ７を介して出力される構成になっ
ている。
図である。この水晶発振回路は、発振を行う水晶発振子
１を備えている。水晶発振子１の一方の電極は、スイッ
チ２を介して端子３に接続され、該水晶発振子の他方の
電極が端子４に接続されている。端子３と端子４との間
には、対向するＰチャネル型電界効果トランジスタ（以
下、ＰＭＯＳという）とＮチャネル型電界効果トランジ
スタ（以下、ＮＭＯＳという）で構成され、常時、オン
状態のトランスファゲート５が接続されている。端子３
には、さらに、電源電圧ＶＤＤとグランドＧＮＤとの間
に接続された２入力ＮＯＲゲート６の一方の入力端子が
接続され、端子４には、該ＮＯＲゲート６の出力端子Ｏ
6 が接続されている。ＮＯＲゲート６の他方の入力端子
には、スタンバイ信号ＳＴＢＹが入力される構成になっ
ている。ＮＯＲゲート６の出力端子Ｏ6 から出力される
発振信号がインバータ７を介して出力される構成になっ
ている。
【０００３】次に、図２の動作を説明する。スタンバイ
信号ＳＴＢＹは、低消費電力モードを設定する信号であ
り、該低消費電力モードのときには、有効を示す“Ｈ”
レベルとなり、通常の動作モードのときには無効を示す
“Ｌ”となる。通常モードでスタンバイ信号ＳＴＢＹが
“Ｌ”のときには、スイッチ２がオンであれば、水晶発
振子１を用いた発振が行われる。このときには、水晶発
振子１は固有の直列共振周波数ｆを有する直列共振回路
として動作する。トランスファゲート５はフィードバッ
ク抵抗として用いられ、ＮＯＲゲート６は該フィードバ
ック抵抗により反転アンプとして動作する。水晶振動子
１の直列共振周波数ｆにおける該反転アンプのゲインが
１倍以上であると、周波数ｆで発振が維持される。低消
費電力モードでスタンバイ信号ＳＴＢＹが“Ｈ”のとき
には、ＮＯＲゲート６の出力する発振信号が停止され、
出力端子Ｏ6 がグランドＧＮＤの電圧に固定されるの
で、水晶発振子１の発振が停止する。
信号ＳＴＢＹは、低消費電力モードを設定する信号であ
り、該低消費電力モードのときには、有効を示す“Ｈ”
レベルとなり、通常の動作モードのときには無効を示す
“Ｌ”となる。通常モードでスタンバイ信号ＳＴＢＹが
“Ｌ”のときには、スイッチ２がオンであれば、水晶発
振子１を用いた発振が行われる。このときには、水晶発
振子１は固有の直列共振周波数ｆを有する直列共振回路
として動作する。トランスファゲート５はフィードバッ
ク抵抗として用いられ、ＮＯＲゲート６は該フィードバ
ック抵抗により反転アンプとして動作する。水晶振動子
１の直列共振周波数ｆにおける該反転アンプのゲインが
１倍以上であると、周波数ｆで発振が維持される。低消
費電力モードでスタンバイ信号ＳＴＢＹが“Ｈ”のとき
には、ＮＯＲゲート６の出力する発振信号が停止され、
出力端子Ｏ6 がグランドＧＮＤの電圧に固定されるの
で、水晶発振子１の発振が停止する。
【０００４】この水晶発振回路は、外部からクロック信
号ＣＬＫを導入し、該クロック信号ＣＬＫを駆動して対
象回路に出力することも、可能になっている。このクロ
ック信号ＣＬＫを出力するときには、スイッチ２がオフ
され、端子３から水晶振動子１が切離される。クロック
信号ＣＬＫは端子３に入力され、ＮＯＲゲート６は、ス
タンバイ信号ＳＴＢＹが“Ｌ”のときに、該クロック信
号ＣＬＫを電源ＶＤＤの電圧またはグランドＧＮＤの電
圧に駆動する。スタンバイ信号ＳＴＢＹが“Ｌ”のとに
は、グランドＧＮＤの電圧を出力する。そして、クロッ
クＣＬＫに対応した信号が、ＮＯＲゲート６を介して、
後段の回路に出力される。
号ＣＬＫを導入し、該クロック信号ＣＬＫを駆動して対
象回路に出力することも、可能になっている。このクロ
ック信号ＣＬＫを出力するときには、スイッチ２がオフ
され、端子３から水晶振動子１が切離される。クロック
信号ＣＬＫは端子３に入力され、ＮＯＲゲート６は、ス
タンバイ信号ＳＴＢＹが“Ｌ”のときに、該クロック信
号ＣＬＫを電源ＶＤＤの電圧またはグランドＧＮＤの電
圧に駆動する。スタンバイ信号ＳＴＢＹが“Ｌ”のとに
は、グランドＧＮＤの電圧を出力する。そして、クロッ
クＣＬＫに対応した信号が、ＮＯＲゲート６を介して、
後段の回路に出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
水晶発振回路では、次のような課題があった。図３は、
図２中のＮＯＲゲートを示す回路図である。ＮＯＲゲー
ト６は、出力端子Ｏ6 と電源ＶＤＤとの間に直列に接続
された２個のＰＭＯＳ６ａ，６ｂと、該出力端子Ｏ6 と
グランドＧＮＤとの間に並列に接続２個のＮＭＯＳ６
ｃ，６ｄとを備えている。ＰＭＯＳ６ａ及びＮＭＯＳ６
ｄのゲートにスタンバイ信号ＳＴＢＹが入力され、ＰＭ
ＯＳ６ｂ及びＮＭＯＳ６ｃのゲートに端子３の信号が入
力されるようになっている。
水晶発振回路では、次のような課題があった。図３は、
図２中のＮＯＲゲートを示す回路図である。ＮＯＲゲー
ト６は、出力端子Ｏ6 と電源ＶＤＤとの間に直列に接続
された２個のＰＭＯＳ６ａ，６ｂと、該出力端子Ｏ6 と
グランドＧＮＤとの間に並列に接続２個のＮＭＯＳ６
ｃ，６ｄとを備えている。ＰＭＯＳ６ａ及びＮＭＯＳ６
ｄのゲートにスタンバイ信号ＳＴＢＹが入力され、ＰＭ
ＯＳ６ｂ及びＮＭＯＳ６ｃのゲートに端子３の信号が入
力されるようになっている。
【０００６】スタンバイ信号ＳＴＢＹが“Ｈ”で与えら
れたときに、出力端子Ｏ6 は、強制的にグランドＧＮＤ
に接続され、発振信号或いはクロック信号ＣＬＫを出力
しなくなり、対象回路を低消費電力モードを設定するこ
とができる。ところが、この状態でクロック信号ＣＬＫ
が“Ｈ”のときには、ＮＭＯＳ６ｃ，６ｄがいずれもオ
ンしているので、トランスファゲート５及びＮＭＯＳ６
ｃ，６ｄを介して端子３からグランドＧＮＤに電流が流
れてしまう。よって、水晶発振回路での消費電力の低減
に限界があった。
れたときに、出力端子Ｏ6 は、強制的にグランドＧＮＤ
に接続され、発振信号或いはクロック信号ＣＬＫを出力
しなくなり、対象回路を低消費電力モードを設定するこ
とができる。ところが、この状態でクロック信号ＣＬＫ
が“Ｈ”のときには、ＮＭＯＳ６ｃ，６ｄがいずれもオ
ンしているので、トランスファゲート５及びＮＭＯＳ６
ｃ，６ｄを介して端子３からグランドＧＮＤに電流が流
れてしまう。よって、水晶発振回路での消費電力の低減
に限界があった。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、第１の端子と、第２
の端子と、電源とグランドとの間に接続され且つスタン
バイ信号と第１の端子上の信号とを入力し、スタンバイ
信号が第１の論理レベルのときには、第１の端子上の信
号に基づいて発振信号を出力し、スタンバイ信号が第２
の論理レベルのときには、発振信号の出力を停止するゲ
ート手段と、ゲート手段の出力端子及び第２の端子に一
端が接続された抵抗手段と、ゲート手段の出力端子に接
続され、発振信号に基づく論理を設定して後段回路に与
える出力部とを備えた発振回路において、抵抗手段を次
のように構成している。即ち、前記抵抗手段は、第１の
端子と第２の端子との間に接続され、スタンバイ信号が
第１の論理レベルのときにオンして所定の抵抗値を設定
し、スタンバイ信号が第２の論理レベルのときにはオフ
するスイッチ回路で構成している。このような構成を採
用したことにより、スタンバイ信号が第２の論理レベル
のときに、スイッチ回路がオフし、第１の端子と第２の
端子の間が遮断される。
に、本発明のうちの第１の発明は、第１の端子と、第２
の端子と、電源とグランドとの間に接続され且つスタン
バイ信号と第１の端子上の信号とを入力し、スタンバイ
信号が第１の論理レベルのときには、第１の端子上の信
号に基づいて発振信号を出力し、スタンバイ信号が第２
の論理レベルのときには、発振信号の出力を停止するゲ
ート手段と、ゲート手段の出力端子及び第２の端子に一
端が接続された抵抗手段と、ゲート手段の出力端子に接
続され、発振信号に基づく論理を設定して後段回路に与
える出力部とを備えた発振回路において、抵抗手段を次
のように構成している。即ち、前記抵抗手段は、第１の
端子と第２の端子との間に接続され、スタンバイ信号が
第１の論理レベルのときにオンして所定の抵抗値を設定
し、スタンバイ信号が第２の論理レベルのときにはオフ
するスイッチ回路で構成している。このような構成を採
用したことにより、スタンバイ信号が第２の論理レベル
のときに、スイッチ回路がオフし、第１の端子と第２の
端子の間が遮断される。
【０００８】第２の発明は、発振回路において、ゲート
手段を次のような構成にしている。即ち、ゲート手段
は、第１の端子の信号に基づき出力端子と電源との間を
オン、オフする第１のスイッチング素子と、第１の端子
の信号に基づき出力端子とグランドとの間を第１のスイ
ッチング素子とは相補的にオン、オフする第２のスイッ
チング素子と、電源と出力端子との間に第１のスイッチ
ング素子と直列に接続され、スタンバイ信号が第１の論
理レベルのときにオンし、スタンバイ信号が第２の論理
レベルのときにオフする第３のスイッチング素子と、グ
ランドと出力端子との間に第２のスイッチング素子と直
列に接続され、スタンバイ信号が第１の論理レベルのと
きにオンし、スタンバイ信号が第２の論理レベルのとき
にオフする第４のスイッチング素子とで、構成してい
る。このような構成を採用することにより、ゲート手段
は、出力端子に対してスリーステートを設定する。そし
て、スタンバイ信号が第２の論理レベルのときには、出
力端子が電源及びグランドから解放されている。従っ
て、前記課題を解決できるのである。
手段を次のような構成にしている。即ち、ゲート手段
は、第１の端子の信号に基づき出力端子と電源との間を
オン、オフする第１のスイッチング素子と、第１の端子
の信号に基づき出力端子とグランドとの間を第１のスイ
ッチング素子とは相補的にオン、オフする第２のスイッ
チング素子と、電源と出力端子との間に第１のスイッチ
ング素子と直列に接続され、スタンバイ信号が第１の論
理レベルのときにオンし、スタンバイ信号が第２の論理
レベルのときにオフする第３のスイッチング素子と、グ
ランドと出力端子との間に第２のスイッチング素子と直
列に接続され、スタンバイ信号が第１の論理レベルのと
きにオンし、スタンバイ信号が第２の論理レベルのとき
にオフする第４のスイッチング素子とで、構成してい
る。このような構成を採用することにより、ゲート手段
は、出力端子に対してスリーステートを設定する。そし
て、スタンバイ信号が第２の論理レベルのときには、出
力端子が電源及びグランドから解放されている。従っ
て、前記課題を解決できるのである。
【０００９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す水晶発振回路の
回路図である。発振回路のひとつである図１の水晶発振
回路は、発振を行う例えば、従来と同様の水晶発振子１
１と、スイッチ１２とを備えている。水晶発振子１１の
一方の電極は、スイッチ１２を介して第１の端子１３に
接続され、該水晶発振子１１の他方の電極が第２の端子
１４に接続されている。端子１３と端子１４との間に
は、従来とは異なる抵抗手段１５が接続されている。
回路図である。発振回路のひとつである図１の水晶発振
回路は、発振を行う例えば、従来と同様の水晶発振子１
１と、スイッチ１２とを備えている。水晶発振子１１の
一方の電極は、スイッチ１２を介して第１の端子１３に
接続され、該水晶発振子１１の他方の電極が第２の端子
１４に接続されている。端子１３と端子１４との間に
は、従来とは異なる抵抗手段１５が接続されている。
【００１０】抵抗手段１５は、ドレイン同士とソース同
士が互いに接続されたＰＭＯＳ１５ａとＮＭＯＳ１５ｂ
からなるスイッチ回路で構成されている。ＰＭＯＳ１５
ａのゲートには、スタンバイ信号ＳＴＢＹが入力され、
ＮＭＯＳ１５ｂのゲートには、スタンバイ信号ＳＴＢＹ
がインバータ１５ｃを介して入力される接続になってい
る。端子１３には、ゲート手段である２入力ＮＯＲゲー
ト１６の一方の入力端子が接続されている。このＮＯＲ
ゲート１６は、従来と同様であり、図３の回路構成にな
っている。ＮＯＲゲート１６の出力端子Ｏ16が、端子１
４に接続されると共に、出力部であるインバータ１７に
接続されている。
士が互いに接続されたＰＭＯＳ１５ａとＮＭＯＳ１５ｂ
からなるスイッチ回路で構成されている。ＰＭＯＳ１５
ａのゲートには、スタンバイ信号ＳＴＢＹが入力され、
ＮＭＯＳ１５ｂのゲートには、スタンバイ信号ＳＴＢＹ
がインバータ１５ｃを介して入力される接続になってい
る。端子１３には、ゲート手段である２入力ＮＯＲゲー
ト１６の一方の入力端子が接続されている。このＮＯＲ
ゲート１６は、従来と同様であり、図３の回路構成にな
っている。ＮＯＲゲート１６の出力端子Ｏ16が、端子１
４に接続されると共に、出力部であるインバータ１７に
接続されている。
【００１１】次に、図１の水晶発振回路の動作を説明す
る。スタンバイ信号ＳＴＢＹは、低消費電力モードのと
きに有効を示す第２の論理レベルである“Ｈ”となり、
通常動作モードのときには無効を示す第１の論理レ９ル
である“Ｌ”となる。通常動作モードで、スタンバイ信
号ＳＴＢＹが“Ｌ”のときには、スイッチ１２がオンで
あれば、水晶発振子１１を用いた発振が行われる。この
ときには、スタンバイ信号ＳＴＢＹが“Ｌ”なので、Ｐ
ＭＯＳ１５ａ及びＮＭＯＳ１５ｂはオンし、そのオン抵
抗がフィードバック抵抗として働き、ＮＯＲゲート１６
と反転アンプを形成する。これにより、水晶発振回路
は、水晶発振子１１を用いた発振を継続し、インバータ
１７が、ＮＯＲゲート１６の出力信号に対する論理を設
定し、供給対象の後段回路に出力する。この水晶発振回
路は、従来と同様に、通常動作モードにおいて、外部か
ら導入されたクロック信号ＣＬＫに対応する信号を後段
回路へ与える機能を有している。このクロック信号ＣＬ
Ｋを導入して駆動するときには、スイッチ１２がオフに
設定され、水晶振動子１１が端子１３から切離される。
クロック信号ＣＬＫは、端子１３を介してＮＯＲゲート
１６に入力され、該ＮＯＲゲート１６がクロック信号Ｃ
ＬＫのレベルに応じ、出力端子Ｏ16を電源ＶＤＤの電圧
またはグランドＧＮＤに接続し、電圧を設定して該出力
端子Ｏ16から出力する。ＮＯＲゲート１６から出力する
信号がインバータ１７を介して、後段回路に供給され
る。
る。スタンバイ信号ＳＴＢＹは、低消費電力モードのと
きに有効を示す第２の論理レベルである“Ｈ”となり、
通常動作モードのときには無効を示す第１の論理レ９ル
である“Ｌ”となる。通常動作モードで、スタンバイ信
号ＳＴＢＹが“Ｌ”のときには、スイッチ１２がオンで
あれば、水晶発振子１１を用いた発振が行われる。この
ときには、スタンバイ信号ＳＴＢＹが“Ｌ”なので、Ｐ
ＭＯＳ１５ａ及びＮＭＯＳ１５ｂはオンし、そのオン抵
抗がフィードバック抵抗として働き、ＮＯＲゲート１６
と反転アンプを形成する。これにより、水晶発振回路
は、水晶発振子１１を用いた発振を継続し、インバータ
１７が、ＮＯＲゲート１６の出力信号に対する論理を設
定し、供給対象の後段回路に出力する。この水晶発振回
路は、従来と同様に、通常動作モードにおいて、外部か
ら導入されたクロック信号ＣＬＫに対応する信号を後段
回路へ与える機能を有している。このクロック信号ＣＬ
Ｋを導入して駆動するときには、スイッチ１２がオフに
設定され、水晶振動子１１が端子１３から切離される。
クロック信号ＣＬＫは、端子１３を介してＮＯＲゲート
１６に入力され、該ＮＯＲゲート１６がクロック信号Ｃ
ＬＫのレベルに応じ、出力端子Ｏ16を電源ＶＤＤの電圧
またはグランドＧＮＤに接続し、電圧を設定して該出力
端子Ｏ16から出力する。ＮＯＲゲート１６から出力する
信号がインバータ１７を介して、後段回路に供給され
る。
【００１２】低消費電力モードになり、スタンバイ信号
ＳＴＢＹが“Ｈ”に設定されると、ＮＯＲゲート１６
は、出力端子Ｏ16をグランドＧＮＤに接続し、該グラン
ドＧＮＤの電圧に設定する。そのため、水晶発振子１１
を用いて発振を行っている場合でも、その発振が停止
し、発振信号に対応する信号が後段回路に与えられな
い。クロック信号ＣＬＫを駆動して出力している場合で
も、出力端子Ｏ16の電圧が固定され、後段回路に対して
クロック信号ＣＬＫに対応する信号が与えられない。す
なわち、後段回路における低消費電力モードが設定され
る。ここで、スタンバイ信号ＳＴＢＹが“Ｈ”のときに
は、ＰＭＯＳ１５ａのゲートに“Ｈ”が与えられ、ＮＭ
ＯＳ１５ｂのゲートにはインバータ１５ｃを介して
“Ｌ”が与えられる。そのため、ＰＭＯＳ１５ａとＮＭ
ＯＳ１５ｂとが共にオフし、端子１３と端子１４の間が
遮断される。その結果、例えば端子１３に与えられるク
ロック信号ＣＬＫが“Ｈ”になっても、この抵抗手段１
５を介して出力端子Ｏ16に電流が流れない。
ＳＴＢＹが“Ｈ”に設定されると、ＮＯＲゲート１６
は、出力端子Ｏ16をグランドＧＮＤに接続し、該グラン
ドＧＮＤの電圧に設定する。そのため、水晶発振子１１
を用いて発振を行っている場合でも、その発振が停止
し、発振信号に対応する信号が後段回路に与えられな
い。クロック信号ＣＬＫを駆動して出力している場合で
も、出力端子Ｏ16の電圧が固定され、後段回路に対して
クロック信号ＣＬＫに対応する信号が与えられない。す
なわち、後段回路における低消費電力モードが設定され
る。ここで、スタンバイ信号ＳＴＢＹが“Ｈ”のときに
は、ＰＭＯＳ１５ａのゲートに“Ｈ”が与えられ、ＮＭ
ＯＳ１５ｂのゲートにはインバータ１５ｃを介して
“Ｌ”が与えられる。そのため、ＰＭＯＳ１５ａとＮＭ
ＯＳ１５ｂとが共にオフし、端子１３と端子１４の間が
遮断される。その結果、例えば端子１３に与えられるク
ロック信号ＣＬＫが“Ｈ”になっても、この抵抗手段１
５を介して出力端子Ｏ16に電流が流れない。
【００１３】以上のように、この第１の実施形態では、
抵抗手段１５をＰＭＯＳ１５ａとＮＭＯＳ１５ｂとイン
バータ１５ｃとで構成し、スタンバイ信号ＳＴＢＹが
“Ｈ”になったときには、端子１３と端子１４の間を遮
断するようにしたので、低消費電力モードのときに、端
子１３から出力端子Ｏ16に流れる電流がなくなり、一層
の低消費電力化が実現できる。
抵抗手段１５をＰＭＯＳ１５ａとＮＭＯＳ１５ｂとイン
バータ１５ｃとで構成し、スタンバイ信号ＳＴＢＹが
“Ｈ”になったときには、端子１３と端子１４の間を遮
断するようにしたので、低消費電力モードのときに、端
子１３から出力端子Ｏ16に流れる電流がなくなり、一層
の低消費電力化が実現できる。
【００１４】第２の実施形態 図４は、本発明の第２の実施形態を示す水晶発振回路の
回路図である。この水晶発振回路は、第１の実施形態と
同様の水晶発振子２１とスイッチ２２とを備えている。
水晶発振子２１の一方の電極は、スイッチ２２を介して
第１の端子２３に接続され、該水晶発振子２１の他方の
電極が第２の端子２４に接続されている。端子２３と端
子２４との間には、第１の実施形態とは異なる抵抗手段
２５が接続されている。
回路図である。この水晶発振回路は、第１の実施形態と
同様の水晶発振子２１とスイッチ２２とを備えている。
水晶発振子２１の一方の電極は、スイッチ２２を介して
第１の端子２３に接続され、該水晶発振子２１の他方の
電極が第２の端子２４に接続されている。端子２３と端
子２４との間には、第１の実施形態とは異なる抵抗手段
２５が接続されている。
【００１５】抵抗手段２５は、端子２３と端子２４との
間に接続されたスイッチ回路であるＰＭＯＳ２５ａで構
成されている。このＰＭＯＳ２５ａのゲートには、スタ
ンバイ信号ＳＴＢＹが入力される構成になっている。端
子２３には、２入力ＮＯＲゲート２６の一方の入力端子
に接続されている。ＮＯＲゲート２６は、第１の実施形
態と同様であり、図３の回路構成になっている。ＮＯＲ
ゲート２６の出力端子Ｏ26が、端子２４に接続されると
共に、インバータ２７に接続されている。
間に接続されたスイッチ回路であるＰＭＯＳ２５ａで構
成されている。このＰＭＯＳ２５ａのゲートには、スタ
ンバイ信号ＳＴＢＹが入力される構成になっている。端
子２３には、２入力ＮＯＲゲート２６の一方の入力端子
に接続されている。ＮＯＲゲート２６は、第１の実施形
態と同様であり、図３の回路構成になっている。ＮＯＲ
ゲート２６の出力端子Ｏ26が、端子２４に接続されると
共に、インバータ２７に接続されている。
【００１６】次に、図４の水晶発振回路の動作を説明す
る。スタンバイ信号ＳＴＢＹが“Ｌ”で与えられたとき
には、ＰＭＯＳ２５ａがオンし、所定のオン抵抗の値を
示すので、この水晶発振回路は、第１の実施形態と同様
に動作する。低消費電力モードが設定され、スタンバイ
信号ＳＴＢＹが“Ｈ”になると、該スタンバイ信号ＳＴ
ＢＹをゲートに入力するＰＭＯＳ２５ａがオフする。こ
れにより、端子２３と端子２４との間の電流路が遮断さ
れる。そのため、この状態でクロック信号ＣＬＫが
“Ｈ”レベルになっても、端子２３，２４及び出力端子
Ｏ26を介してグランドＧＮＤに電流が流れない。
る。スタンバイ信号ＳＴＢＹが“Ｌ”で与えられたとき
には、ＰＭＯＳ２５ａがオンし、所定のオン抵抗の値を
示すので、この水晶発振回路は、第１の実施形態と同様
に動作する。低消費電力モードが設定され、スタンバイ
信号ＳＴＢＹが“Ｈ”になると、該スタンバイ信号ＳＴ
ＢＹをゲートに入力するＰＭＯＳ２５ａがオフする。こ
れにより、端子２３と端子２４との間の電流路が遮断さ
れる。そのため、この状態でクロック信号ＣＬＫが
“Ｈ”レベルになっても、端子２３，２４及び出力端子
Ｏ26を介してグランドＧＮＤに電流が流れない。
【００１７】以上のように、この第２の実施形態では、
抵抗手段２５をＰＭＯＳ２５ａで構成し、スタンバイ信
号ＳＴＢＹが“Ｈ”になったときには、端子２３と端子
２４との間を遮断するようにしたので、低消費電力モー
ドのときに、端子２３から出力端子Ｏ26に流れる電流が
なくなり、低消費電力化が実現できる。そのうえ、抵抗
手段２５の構成がＰＭＯＳ２５ａのみでなので、第１の
実施形態よりも、回路規模を小さくできる。
抵抗手段２５をＰＭＯＳ２５ａで構成し、スタンバイ信
号ＳＴＢＹが“Ｈ”になったときには、端子２３と端子
２４との間を遮断するようにしたので、低消費電力モー
ドのときに、端子２３から出力端子Ｏ26に流れる電流が
なくなり、低消費電力化が実現できる。そのうえ、抵抗
手段２５の構成がＰＭＯＳ２５ａのみでなので、第１の
実施形態よりも、回路規模を小さくできる。
【００１８】第３の実施形態 図５は、本発明の第３の実施形態を示す水晶発振回路の
回路図である。この水晶発振回路は、第１の実施形態と
同様の水晶発振子３１とスイッチ３２とを備えている。
水晶発振子３１の一方の電極は、スイッチ３２を介して
第１の端子３３に接続され、該水晶発振子３１の他方の
電極が第２の端子３４に接続されている。端子３３と端
子３４との間には、第１及び第２の実施形態とは異なる
抵抗手段３５が接続されている。
回路図である。この水晶発振回路は、第１の実施形態と
同様の水晶発振子３１とスイッチ３２とを備えている。
水晶発振子３１の一方の電極は、スイッチ３２を介して
第１の端子３３に接続され、該水晶発振子３１の他方の
電極が第２の端子３４に接続されている。端子３３と端
子３４との間には、第１及び第２の実施形態とは異なる
抵抗手段３５が接続されている。
【００１９】抵抗手段３５は、端子３３と端子３４との
間に接続されたスイッチ回路であるＮＭＯＳ３５ａで形
成されている。このＮＭＯＳ３５ａのゲートには、スタ
ンバイ信号ＳＴＢＹがインバータ３５ｂを介して入力さ
れる構成になっている。端子３３には、２入力ＮＯＲゲ
ート３６の一方の入力端子に接続されている。ＮＯＲゲ
ート３６は、第１の実施形態と同様であり、図３の回路
構成になっている。ＮＯＲゲート３６の出力端子Ｏ
36が、端子３４に接続されると共に、インバータ３７に
接続されている。
間に接続されたスイッチ回路であるＮＭＯＳ３５ａで形
成されている。このＮＭＯＳ３５ａのゲートには、スタ
ンバイ信号ＳＴＢＹがインバータ３５ｂを介して入力さ
れる構成になっている。端子３３には、２入力ＮＯＲゲ
ート３６の一方の入力端子に接続されている。ＮＯＲゲ
ート３６は、第１の実施形態と同様であり、図３の回路
構成になっている。ＮＯＲゲート３６の出力端子Ｏ
36が、端子３４に接続されると共に、インバータ３７に
接続されている。
【００２０】次に、図５の水晶発振回路の動作を説明す
る。スタンバイ信号ＳＴＢＹが“Ｌ”で与えられたとき
には、インバータ３５ｂの“Ｈ”の出力がＮＭＯＳ３５
ａのゲートに与えられる。よって、ＮＭＯＳ２５ａがオ
ンし、所定のオン抵抗の値を示す。そのため、この水晶
発振回路は、第１の実施形態と同様に動作する。低消費
電力モードが設定され、スタンバイ信号ＳＴＢＹが
“Ｈ”になると、該スタンバイ信号ＳＴＢＹをインバー
タ３５ｂを介してゲートに入力するＮＭＯＳ３５ａはオ
フする。これにより、端子３３と端子３４との間の電流
路が遮断される。そのため、この状態でクロック信号Ｃ
ＬＫが“Ｈ”レベルになっても、端子３３，３４及び出
力端子Ｏ36を介してグランドＧＮＤに電流が流れない。
る。スタンバイ信号ＳＴＢＹが“Ｌ”で与えられたとき
には、インバータ３５ｂの“Ｈ”の出力がＮＭＯＳ３５
ａのゲートに与えられる。よって、ＮＭＯＳ２５ａがオ
ンし、所定のオン抵抗の値を示す。そのため、この水晶
発振回路は、第１の実施形態と同様に動作する。低消費
電力モードが設定され、スタンバイ信号ＳＴＢＹが
“Ｈ”になると、該スタンバイ信号ＳＴＢＹをインバー
タ３５ｂを介してゲートに入力するＮＭＯＳ３５ａはオ
フする。これにより、端子３３と端子３４との間の電流
路が遮断される。そのため、この状態でクロック信号Ｃ
ＬＫが“Ｈ”レベルになっても、端子３３，３４及び出
力端子Ｏ36を介してグランドＧＮＤに電流が流れない。
【００２１】以上のように、この第３の実施形態では、
抵抗手段３５にＮＭＯＳ２５ａを備え、スタンバイ信号
ＳＴＢＹをインバータ３５ｂを介して該ＮＭＯＳ３５ａ
に与えるようにしている。そのため、第１及び第２の実
施形態と同様に、スタンバイ信号ＳＴＢＹが“Ｈ”にな
ったときに、端子３３と端子３４の間が遮断される。よ
って、低消費電力モードのときに、端子３３から出力端
子Ｏ36に流れる電流がなくなり、低消費電力化が実現で
きる。そのうえ、抵抗手段３５の構成がＮＭＯＳ３５ａ
及びインバータ３５ｂのみでなので、第１の実施形態よ
りも、回路規模を小さくできる。
抵抗手段３５にＮＭＯＳ２５ａを備え、スタンバイ信号
ＳＴＢＹをインバータ３５ｂを介して該ＮＭＯＳ３５ａ
に与えるようにしている。そのため、第１及び第２の実
施形態と同様に、スタンバイ信号ＳＴＢＹが“Ｈ”にな
ったときに、端子３３と端子３４の間が遮断される。よ
って、低消費電力モードのときに、端子３３から出力端
子Ｏ36に流れる電流がなくなり、低消費電力化が実現で
きる。そのうえ、抵抗手段３５の構成がＮＭＯＳ３５ａ
及びインバータ３５ｂのみでなので、第１の実施形態よ
りも、回路規模を小さくできる。
【００２２】第４の実施形態 図６は、本発明の第４の実施形態を示す水晶発振回路の
回路図である。この水晶発振回路は、発振を行う第１の
実施形態と同様の水晶発振子４１と、スイッチ４２とを
備えている。水晶発振子４１の一方の電極は、スイッチ
４２を介して第１の端子４３に接続され、該水晶発振子
４１の他方の電極が第２の端子４４に接続されている。
回路図である。この水晶発振回路は、発振を行う第１の
実施形態と同様の水晶発振子４１と、スイッチ４２とを
備えている。水晶発振子４１の一方の電極は、スイッチ
４２を介して第１の端子４３に接続され、該水晶発振子
４１の他方の電極が第２の端子４４に接続されている。
【００２３】端子４３と端子４４との間には、従来と同
様の抵抗手段４５が接続されている。抵抗手段４５は、
ドレイン同士とソース同士が互いに接続されたＰＭＯＳ
４５ａとＮＭＯＳ４５ｂとで構成されている。ＰＭＯＳ
４５ａのゲートはグランドＧＮＤに接続され、ＮＭＯＳ
４５ｂのゲートが電源ＶＤＤに接続されている。端子４
３には、第１の実施形態とは異なるゲート手段４６が接
続されている。
様の抵抗手段４５が接続されている。抵抗手段４５は、
ドレイン同士とソース同士が互いに接続されたＰＭＯＳ
４５ａとＮＭＯＳ４５ｂとで構成されている。ＰＭＯＳ
４５ａのゲートはグランドＧＮＤに接続され、ＮＭＯＳ
４５ｂのゲートが電源ＶＤＤに接続されている。端子４
３には、第１の実施形態とは異なるゲート手段４６が接
続されている。
【００２４】図７は、図６中のゲート手段４６を示す回
路図である。このゲート手段４６は、スリーステートイ
ンバータの構成をとり、出力端子Ｏ46と電源ＶＤＤとの
間に直列に接続された第１のスイッチング素子であるＰ
ＭＯＳ４６ａと、第３のスイッチング素子であるＰＭＯ
Ｓ４６ｂとを備えている。出力端子Ｏ46とグランドＧＮ
Ｄとの間に、第４のスイッチング素子であるＮＭＯＳ４
６ｃと第２のスイッチング素子であるＮＭＯＳ４６ｄと
が、直列に接続されている。
路図である。このゲート手段４６は、スリーステートイ
ンバータの構成をとり、出力端子Ｏ46と電源ＶＤＤとの
間に直列に接続された第１のスイッチング素子であるＰ
ＭＯＳ４６ａと、第３のスイッチング素子であるＰＭＯ
Ｓ４６ｂとを備えている。出力端子Ｏ46とグランドＧＮ
Ｄとの間に、第４のスイッチング素子であるＮＭＯＳ４
６ｃと第２のスイッチング素子であるＮＭＯＳ４６ｄと
が、直列に接続されている。
【００２５】ＰＭＯＳ４６ａのゲートには、スタンバイ
信号ＳＴＢＹが入力され、ＮＭＯＳ４６ｃのゲートに
は、該スタンバイ信号ＳＴＢＹがインバータ４６ｅを介
して与えられる接続になっている。ＰＭＯＳ４６ａ及び
ＮＭＯＳ４６ｄのゲートには、端子４３上の信号が与え
られる構成になっている。ゲート手段４６の出力端子Ｏ
46は、出力部である２入力ＯＲゲート４７の一方の入力
端子に接続されている。ＯＲゲート４７の他方の入力端
子には、スタンバイ信号ＳＴＢＹが入力される接続にな
っている。
信号ＳＴＢＹが入力され、ＮＭＯＳ４６ｃのゲートに
は、該スタンバイ信号ＳＴＢＹがインバータ４６ｅを介
して与えられる接続になっている。ＰＭＯＳ４６ａ及び
ＮＭＯＳ４６ｄのゲートには、端子４３上の信号が与え
られる構成になっている。ゲート手段４６の出力端子Ｏ
46は、出力部である２入力ＯＲゲート４７の一方の入力
端子に接続されている。ＯＲゲート４７の他方の入力端
子には、スタンバイ信号ＳＴＢＹが入力される接続にな
っている。
【００２６】次に、図６の水晶発振回路の動作を説明す
る。スタンバイ信号ＳＴＢＹが“Ｌ”となって、通常動
作モードが設定されている場合、ゲート手段４６中のＰ
ＭＯＳ４６ｂ及びＮＭＯＳ４６ｃがオンしている。この
とき、ＰＭＯＳ４５ａ及びＮＭＯＳ４５ｂは導通状態な
ので、端子４３，４４の間には該ＰＭＯＳ４５ａ及びＮ
ＭＯＳ４５ｂのオン抵抗によりフィードバック抵抗が形
成される。よって、ゲート手段４６のインバータ４６ｅ
と該フィードバック抵抗により形成される反転アンプに
より、水晶発振子４１の固有の直列共振周波数ｆでの発
振が継続される。また、出力端子Ｏ43上の発振信号に対
応する論理がＯＲゲート４７によって設定され、該ＯＲ
ゲート４７から後段回路へ出力される。
る。スタンバイ信号ＳＴＢＹが“Ｌ”となって、通常動
作モードが設定されている場合、ゲート手段４６中のＰ
ＭＯＳ４６ｂ及びＮＭＯＳ４６ｃがオンしている。この
とき、ＰＭＯＳ４５ａ及びＮＭＯＳ４５ｂは導通状態な
ので、端子４３，４４の間には該ＰＭＯＳ４５ａ及びＮ
ＭＯＳ４５ｂのオン抵抗によりフィードバック抵抗が形
成される。よって、ゲート手段４６のインバータ４６ｅ
と該フィードバック抵抗により形成される反転アンプに
より、水晶発振子４１の固有の直列共振周波数ｆでの発
振が継続される。また、出力端子Ｏ43上の発振信号に対
応する論理がＯＲゲート４７によって設定され、該ＯＲ
ゲート４７から後段回路へ出力される。
【００２７】スイッチ４２がオフに設定され、端子４３
からクロック信号ＣＬＫが与えられると、そのクロック
信号ＣＬＫに基づき、ＰＭＯＳ４５ａ及びＮＭＯＳ４６
ｄが相補的にオン、オフし、クロック信号ＣＬＫに対応
した発振信号が出力端子Ｏ46から出力される。ＯＲゲー
ト４７は、出力端子Ｏ43上の発振信号に対応する論理を
設定し、後段回路に出力する。一方、スタンバイ信号Ｓ
ＴＢＹが“Ｈ”の場合、ゲート手段４６におけるＰＭＯ
Ｓ４６ｂ及びＮＭＯＳ４６ｃがオフする。この状態で
は、出力端子Ｏ46が電源ＶＤＤ及びグランドＧＮＤから
遮断され、発振が停止する。また、クロック信号ＣＬＫ
をが与えられている場合でも、該クロック信号ＣＬＫの
レベルにかかわらず、出力端子Ｏ46が電源ＶＤＤ及びグ
ランドＧＮＤから遮断される。よって、クロック信号Ｃ
ＬＫが“Ｈ”のときでも、端子４３，４４及び出力端子
Ｏ43を介してグランドＧＮＤに電流が流れることがな
い。
からクロック信号ＣＬＫが与えられると、そのクロック
信号ＣＬＫに基づき、ＰＭＯＳ４５ａ及びＮＭＯＳ４６
ｄが相補的にオン、オフし、クロック信号ＣＬＫに対応
した発振信号が出力端子Ｏ46から出力される。ＯＲゲー
ト４７は、出力端子Ｏ43上の発振信号に対応する論理を
設定し、後段回路に出力する。一方、スタンバイ信号Ｓ
ＴＢＹが“Ｈ”の場合、ゲート手段４６におけるＰＭＯ
Ｓ４６ｂ及びＮＭＯＳ４６ｃがオフする。この状態で
は、出力端子Ｏ46が電源ＶＤＤ及びグランドＧＮＤから
遮断され、発振が停止する。また、クロック信号ＣＬＫ
をが与えられている場合でも、該クロック信号ＣＬＫの
レベルにかかわらず、出力端子Ｏ46が電源ＶＤＤ及びグ
ランドＧＮＤから遮断される。よって、クロック信号Ｃ
ＬＫが“Ｈ”のときでも、端子４３，４４及び出力端子
Ｏ43を介してグランドＧＮＤに電流が流れることがな
い。
【００２８】以上のように、この第４の実施形態では、
ゲート手段４６をＰＭＯＳ４６ａ，４６ｂ及びＮＭＯＳ
４６ｃ，４６ｄを用いて構成し、スタンバイ信号ＳＴＢ
Ｙが“Ｈ”のときには、出力端子Ｏ46が電源ＶＤＤ及び
グランドＧＮＤから解放されるようにしたので、端子４
３，４４及び出力端子Ｏ46を介してグランドＧＮＤに電
流がながれなくなる。よって、消費電力を低減できる。
ゲート手段４６をＰＭＯＳ４６ａ，４６ｂ及びＮＭＯＳ
４６ｃ，４６ｄを用いて構成し、スタンバイ信号ＳＴＢ
Ｙが“Ｈ”のときには、出力端子Ｏ46が電源ＶＤＤ及び
グランドＧＮＤから解放されるようにしたので、端子４
３，４４及び出力端子Ｏ46を介してグランドＧＮＤに電
流がながれなくなる。よって、消費電力を低減できる。
【００２９】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１〜第３の実施形態のＰＭＯＳ１５ａ，２６
ａ及びＮＭＯＳ１５ｂ３５ｂは、適当な抵抗値を示すス
イッチ回路であればよく、他のスイッチ回路の、例えば
ＰＮＰ型バイポーラトランジスタ等で構成することも可
能である。 （２） 第４の実施形態の出力部は、ＯＲゲート４７で
構成したが、第１〜第３の実施形態と論理を合わせる場
合には、ＮＯＲゲートで構成してもよい、
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１〜第３の実施形態のＰＭＯＳ１５ａ，２６
ａ及びＮＭＯＳ１５ｂ３５ｂは、適当な抵抗値を示すス
イッチ回路であればよく、他のスイッチ回路の、例えば
ＰＮＰ型バイポーラトランジスタ等で構成することも可
能である。 （２） 第４の実施形態の出力部は、ＯＲゲート４７で
構成したが、第１〜第３の実施形態と論理を合わせる場
合には、ＮＯＲゲートで構成してもよい、
【００３０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、抵抗手段をスイッチ回路で構成し、スタンバ
イ信号が第１の論理レベルのときにオンして所定の抵抗
値を設定し、スタンバイ信号が第２の論理レベルのとき
にはオフするようにしたので、スタンバイ信号が第２の
論理レベルのときに、第１の端子と第２の端子との間が
遮断され、第１の端子が“Ｈ”になっても無駄な電流消
費がなくなり、消費電力を低減できる。第２の発明によ
れば、ゲート手段を第１〜第４のスイッチチング素子で
構成したので、スタンバイ信号が第２の論理レベルのと
きに、該ゲート手段の出力端子が電源及びグランドから
解放される。そのため、第１の端子が“Ｈ”になって
も、無駄な電流消費がなくなり、消費電力を低減でき
る。
によれば、抵抗手段をスイッチ回路で構成し、スタンバ
イ信号が第１の論理レベルのときにオンして所定の抵抗
値を設定し、スタンバイ信号が第２の論理レベルのとき
にはオフするようにしたので、スタンバイ信号が第２の
論理レベルのときに、第１の端子と第２の端子との間が
遮断され、第１の端子が“Ｈ”になっても無駄な電流消
費がなくなり、消費電力を低減できる。第２の発明によ
れば、ゲート手段を第１〜第４のスイッチチング素子で
構成したので、スタンバイ信号が第２の論理レベルのと
きに、該ゲート手段の出力端子が電源及びグランドから
解放される。そのため、第１の端子が“Ｈ”になって
も、無駄な電流消費がなくなり、消費電力を低減でき
る。
【図１】本発明の第１の実施形態を示す水晶発振回路の
回路図である。
回路図である。
【図２】従来の水晶発振回路の回路図である。
【図３】図２中のＮＯＲゲート６を示す回路図である。
【図４】本発明の第２の実施形態を示す水晶発振回路の
回路図である。
回路図である。
【図５】本発明の第３の実施形態を示す水晶発振回路の
回路図である。
回路図である。
【図６】本発明の第４の実施形態を示す水晶発振回路の
回路図である。
回路図である。
【図７】図６中のゲート手段４６を示す回路図である。
１１，２１，３１，４１ 水晶発振子 １２，２２，３２，４２ スイッチ １３，２３，３３，４３ 第１の端子 １４，２４，３４，４４ 第２の端子 １５，２５，３５，４５ 抵抗手段 １５ａ，２５ａ，４５ａ， ＰＭＯＳ
（抵抗手段） １５ｂ，３５ａ，４５ｂ， ＮＭＯＳ
（抵抗手段） １６，２６，３６，４６ ゲート手段 ４６ａ，４６ｂ ＰＭＯＳ
（スイッチング素子） ４６ｃ，４６ｄ ＮＭＯＳ
（スイッチング素子） １７，２７，３７ インバータ
（出力部） ４７ ＯＲゲート
（出力部）
（抵抗手段） １５ｂ，３５ａ，４５ｂ， ＮＭＯＳ
（抵抗手段） １６，２６，３６，４６ ゲート手段 ４６ａ，４６ｂ ＰＭＯＳ
（スイッチング素子） ４６ｃ，４６ｄ ＮＭＯＳ
（スイッチング素子） １７，２７，３７ インバータ
（出力部） ４７ ＯＲゲート
（出力部）
Claims (2)
- 【請求項１】 第１の端子と、 第２の端子と、 電源とグランドとの間に接続され且つスタンバイ信号と
前記第１の端子上の信号とを入力し、該スタンバイ信号
が第１の論理レベルのときには、該第１の端子上の信号
に基づいて発振信号を出力し、該スタンバイ信号が第２
の論理レベルのときには、該発振信号の出力を停止する
ゲート手段と、 前記ゲート手段の出力端子及び前記第２の端子に一端が
接続され、前記第１の端子に他端が接続された抵抗手段
と、 前記ゲート手段の出力端子に接続され、前記発振信号に
基づく論理を設定して後段回路に与える出力部とを備え
た発振回路において、 前記抵抗手段は、 前記第１の端子と前記第２の端子との間に接続され、前
記スタンバイ信号が前記第１の論理レベルのときにオン
して所定の抵抗値を設定し、該スタンバイ信号が前記第
２の論理レベルのときには該第１及び第２の端子の間を
オフするスイッチ回路で構成したことを特徴とする発振
回路。 - 【請求項２】 第１の端子と、 第２の端子と、 電源とグランドとの間に接続され且つスタンバイ信号と
前記第１の端子上の信号とを入力し、該スタンバイ信号
が第１の論理レベルのときには、該第１の端子上の信号
に基づいて発振信号を出力し、該スタンバイ信号が第２
の論理レベルのときには、該発振信号の出力を停止する
ゲート手段と、 前記ゲート手段の出力端子及び前記第２の端子に一端が
接続され、前記第１の端子に他端が接続された抵抗手段
と、 前記ゲート手段の出力端子に接続され、前記発振信号に
基づく論理を設定して後段回路に与える出力部とを備え
た発振回路において前記ゲート手段は、 前記第１の端子の信号のレベルに基づき当該ゲート手段
の出力端子と前記電源との間をオン、オフする第１のス
イッチング素子と、 前記第１の端子の信号のレベルに基づき当該ゲート手段
の出力端子と前記グランドとの間を前記第１のスイッチ
ング素子とは相補的にオン、オフする第２のスイッチン
グ素子と、 前記電源と当該ゲート手段の出力端子との間に前記第１
のスイッチング素子と直列に接続され、該電源と該ゲー
ト手段の出力端子との間を前記スタンバイ信号が第１の
論理レベルのときにオンし、該スタンバイ信号が第２の
論理レベルのときにオフする第３のスイッチング素子
と、 前記グランドと当該ゲート手段の出力端子との間に前記
第２のスイッチング素子と直列に接続され、該グランド
と該ゲート手段の出力端子との間を前記スタンバイ信号
が第１の論理レベルのときにオンし、該スタンバイ信号
が第２の論理レベルのときにオフする第４のスイッチン
グ素子とで、構成したことを特徴とする発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10081737A JPH11284437A (ja) | 1998-03-27 | 1998-03-27 | 発振回路 |
| US09/270,047 US6177847B1 (en) | 1998-03-27 | 1999-03-16 | Oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10081737A JPH11284437A (ja) | 1998-03-27 | 1998-03-27 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284437A true JPH11284437A (ja) | 1999-10-15 |
Family
ID=13754757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10081737A Withdrawn JPH11284437A (ja) | 1998-03-27 | 1998-03-27 | 発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6177847B1 (ja) |
| JP (1) | JPH11284437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311846A (ja) * | 2006-05-16 | 2007-11-29 | Oki Electric Ind Co Ltd | 発振回路 |
| JP2010161438A (ja) * | 2009-01-06 | 2010-07-22 | Epson Toyocom Corp | 圧電発振器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3492351B1 (ja) * | 2002-05-24 | 2004-02-03 | 沖電気工業株式会社 | マスタクロック入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
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