JPH07152443A - 電流源スタート回路 - Google Patents
電流源スタート回路Info
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- JPH07152443A JPH07152443A JP5299503A JP29950393A JPH07152443A JP H07152443 A JPH07152443 A JP H07152443A JP 5299503 A JP5299503 A JP 5299503A JP 29950393 A JP29950393 A JP 29950393A JP H07152443 A JPH07152443 A JP H07152443A
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- electrode
- switch means
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Abstract
(57)【要約】
【目的】 電流源回路が安定して動作するまでに時間を
要し、この時間もトランジスタの大きさ、周辺のトラン
ジスタ、配線等の配置により異なるという点について解
決する。 【構成】 電流源を動作させるために入力端子１にＬレ
ベルのスリープ信号ＳＰが入力されると、ＰＭＯＳ３が
オフし、ＰＭＯＳ４のドレイン電位が電源電位ＶＤＤか
ら切り離される。Ｌレベルのスリープ信号ＳＰが遅延回
路１０ａに入力されると、所定の時間だけ遅延して遅延
回路１０ａからＬレベルの信号ＶＡが出力される。その
遅延時間だけＮＭＯＳ１０ｂ及び１０ｃがオンし、ＰＭ
ＯＳ４のドレイン電極からＮＭＯＳ１０ｂ及び１０ｃを
介して、ＧＮＤに電流ＩＤが流れて、ＰＭＯＳ４のドレ
イン電極の電位が下がり、ＰＭＯＳ４及び５がオンし、
電流が流れて電流源回路が安定して動作する。
要し、この時間もトランジスタの大きさ、周辺のトラン
ジスタ、配線等の配置により異なるという点について解
決する。 【構成】 電流源を動作させるために入力端子１にＬレ
ベルのスリープ信号ＳＰが入力されると、ＰＭＯＳ３が
オフし、ＰＭＯＳ４のドレイン電位が電源電位ＶＤＤか
ら切り離される。Ｌレベルのスリープ信号ＳＰが遅延回
路１０ａに入力されると、所定の時間だけ遅延して遅延
回路１０ａからＬレベルの信号ＶＡが出力される。その
遅延時間だけＮＭＯＳ１０ｂ及び１０ｃがオンし、ＰＭ
ＯＳ４のドレイン電極からＮＭＯＳ１０ｂ及び１０ｃを
介して、ＧＮＤに電流ＩＤが流れて、ＰＭＯＳ４のドレ
イン電極の電位が下がり、ＰＭＯＳ４及び５がオンし、
電流が流れて電流源回路が安定して動作する。
Description
【０００１】
【産業上の利用分野】本発明は、スリープ機能を有する
電流源回路をスリープオフして該電流源回路の動作の起
動を高速に行うための電流源スタート回路に関するもの
である。
電流源回路をスリープオフして該電流源回路の動作の起
動を高速に行うための電流源スタート回路に関するもの
である。
【０００２】
【従来の技術】一般に、半導体集積回路において、スリ
ープモードに設定して電流源回路を停止させ、回路の消
費電流を少なくしている。図２は、従来の電流源回路の
一構成例を示す回路図である。この電流源回路は、相補
型電界効果トランジスタ（以下、ＣＭＯＳと呼ぶ）等で
構成されており、電流源のオン又はオフを指示するスリ
ープ信号ＳＰを入力する入力端子１を有している。入力
端子１は、インバータ２に接続され、インバータ２の出
力側には、電流源回路をオン又はオフするためのＰチャ
ネル型電界効果トランジスタ３（以下、ＰＭＯＳと呼
ぶ）のゲート電極に接続されている。ＰＭＯＳ３のソー
ス電極は、第１の電源（例えば、ＶＤＤ）に接続されて
いる。ＰＭＯＳ３のドレイン電極は、ＰＭＯＳ４のドレ
イン電極に接続されている。ＰＭＯＳ４のドレイン電極
とゲート電極とが接続されている。ＰＭＯＳ４のソース
電極はＶＤＤ電源電位に接続されている。ＰＭＯＳ４の
ゲート電極が、ＰＭＯＳ５のゲート電極に接続されてい
る。ＰＭＯＳ４のドレイン電極とＮチャネル型電界効果
トランジスタ７（以下、ＮＭＯＳと呼ぶ）のドレイン電
極が接続されている。ＰＭＯＳ５のドレイン電極とＮＭ
ＯＳ７のドレイン電極、ゲート電極、及びＮＭＯＳ６の
ゲート電極が接続されている。ＮＭＯＳ６及びＮＭＯＳ
７のソース電極は、第２の電源電位（例えば、グラウン
ドＧＮＤ）に接続されている。ＰＭＯＳ５のゲート電極
は、カレントミラ２のＰＭＯＳ８ａのゲート電極に接続
されている。ＰＭＯＳ８ａのソース電極は電源電位ＶＤ
Ｄに接続され、そのドレイン電極が出力端子９に接続さ
れ、この出力端子９には、図示しない負荷が接続され
る。
ープモードに設定して電流源回路を停止させ、回路の消
費電流を少なくしている。図２は、従来の電流源回路の
一構成例を示す回路図である。この電流源回路は、相補
型電界効果トランジスタ（以下、ＣＭＯＳと呼ぶ）等で
構成されており、電流源のオン又はオフを指示するスリ
ープ信号ＳＰを入力する入力端子１を有している。入力
端子１は、インバータ２に接続され、インバータ２の出
力側には、電流源回路をオン又はオフするためのＰチャ
ネル型電界効果トランジスタ３（以下、ＰＭＯＳと呼
ぶ）のゲート電極に接続されている。ＰＭＯＳ３のソー
ス電極は、第１の電源（例えば、ＶＤＤ）に接続されて
いる。ＰＭＯＳ３のドレイン電極は、ＰＭＯＳ４のドレ
イン電極に接続されている。ＰＭＯＳ４のドレイン電極
とゲート電極とが接続されている。ＰＭＯＳ４のソース
電極はＶＤＤ電源電位に接続されている。ＰＭＯＳ４の
ゲート電極が、ＰＭＯＳ５のゲート電極に接続されてい
る。ＰＭＯＳ４のドレイン電極とＮチャネル型電界効果
トランジスタ７（以下、ＮＭＯＳと呼ぶ）のドレイン電
極が接続されている。ＰＭＯＳ５のドレイン電極とＮＭ
ＯＳ７のドレイン電極、ゲート電極、及びＮＭＯＳ６の
ゲート電極が接続されている。ＮＭＯＳ６及びＮＭＯＳ
７のソース電極は、第２の電源電位（例えば、グラウン
ドＧＮＤ）に接続されている。ＰＭＯＳ５のゲート電極
は、カレントミラ２のＰＭＯＳ８ａのゲート電極に接続
されている。ＰＭＯＳ８ａのソース電極は電源電位ＶＤ
Ｄに接続され、そのドレイン電極が出力端子９に接続さ
れ、この出力端子９には、図示しない負荷が接続され
る。
【０００３】図２に示す電流源回路の動作を説明する。
電流源回路をスリープオンして停止させるために入力端
子１に高レベル（以下、Ｈレベルと呼ぶ）のスリープ信
号ＳＰが入力されると、インバータ２で反転されてＰＭ
ＯＳ３のゲート電極に低レベル（以下、Ｌレベルと呼
ぶ）の信号が入力されてＰＭＯＳ３がオンし、ＰＭＯＳ
３のドレイン電極の電位がＨレベルに変化する。ＰＭＯ
Ｓ４、５及び８ａのゲート電極には、Ｈレベルの信号が
入力されて、ＰＭＯＳ４、５及び８ａがオフすると共
に、ＮＭＯＳ６及び７がオフして電流源回路が停止す
る。電流源回路を動作させるために入力端子１にＬレベ
ルのスリープ信号ＳＰが入力されると、インバータ２
で、反転されてＰＭＯＳ３のゲート電極にＨレベルの信
号が入力されて、ＰＭＯＳ３がオフする。ＰＭＯＳ４の
ドレインの電位が自然放電により下がる。この電位が、
ＰＭＯＳ４の順方向電圧よりも下がると、このＰＭＯＳ
４のソース電極からドレイン電極に電流が流れて電圧が
下がり、ＰＭＯＳ５がオンする。ＰＭＯＳ５がオンする
と、ＰＭＯＳ５のドレイン電極の電位が上がり、ＮＭＯ
Ｓ６及び７がオンし、電流が流れて、ＰＭＯＳ４のドレ
イン電極の電位が安定した電位に維持されて、カレント
ミラ８の出力端子９にＰＭＯＳ４と５のチャネル幅の比
及びＮＭＯＳ６と７のチャネル幅の比で決まる一定の電
流が負荷に出力される。
電流源回路をスリープオンして停止させるために入力端
子１に高レベル（以下、Ｈレベルと呼ぶ）のスリープ信
号ＳＰが入力されると、インバータ２で反転されてＰＭ
ＯＳ３のゲート電極に低レベル（以下、Ｌレベルと呼
ぶ）の信号が入力されてＰＭＯＳ３がオンし、ＰＭＯＳ
３のドレイン電極の電位がＨレベルに変化する。ＰＭＯ
Ｓ４、５及び８ａのゲート電極には、Ｈレベルの信号が
入力されて、ＰＭＯＳ４、５及び８ａがオフすると共
に、ＮＭＯＳ６及び７がオフして電流源回路が停止す
る。電流源回路を動作させるために入力端子１にＬレベ
ルのスリープ信号ＳＰが入力されると、インバータ２
で、反転されてＰＭＯＳ３のゲート電極にＨレベルの信
号が入力されて、ＰＭＯＳ３がオフする。ＰＭＯＳ４の
ドレインの電位が自然放電により下がる。この電位が、
ＰＭＯＳ４の順方向電圧よりも下がると、このＰＭＯＳ
４のソース電極からドレイン電極に電流が流れて電圧が
下がり、ＰＭＯＳ５がオンする。ＰＭＯＳ５がオンする
と、ＰＭＯＳ５のドレイン電極の電位が上がり、ＮＭＯ
Ｓ６及び７がオンし、電流が流れて、ＰＭＯＳ４のドレ
イン電極の電位が安定した電位に維持されて、カレント
ミラ８の出力端子９にＰＭＯＳ４と５のチャネル幅の比
及びＮＭＯＳ６と７のチャネル幅の比で決まる一定の電
流が負荷に出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
電流源回路においては、次のような課題があった。 （１）電流源回路がスリープした状態では、ＰＭＯＳ４
のドレイン電極、ゲート電極、及びＰＭＯＳ５のゲート
電極の電位がＨレベルの電位維持されて、これらの電極
及び周辺の寄生容量が充電される。そのために、電流源
回路を動作させるためにＰＭＯＳ３をオフして、ＰＭＯ
Ｓ４のドレイン電極、ゲート電極及び、ＰＭＯＳＭ５の
ゲート電極を電源電位ＶＤＤから切り離しても、これら
の電極の電位がリークによる自然放電によって下がるた
め、ＰＭＯＳ４、５、及びＮＭＯＳ６、７がオンして、
電流源回路が安定して動作するまでに時間を要するとい
う問題点があった。 （２）電流源回路が安定して動作するまでの時間も、チ
ャネル幅等のトランジスタのサイズ、周辺のトランジス
タ及び配線等の配置により異なると言う問題点があっ
た。 本発明は前記従来技術が持っていた課題として、電流源
回路が安定して動作するまでに時間を要し、この時間も
トランジスタの大きさ、周辺のトランジスタ及び配線等
の配置により異なるという点について解決した電流源ス
タート回路を提供するものである。
電流源回路においては、次のような課題があった。 （１）電流源回路がスリープした状態では、ＰＭＯＳ４
のドレイン電極、ゲート電極、及びＰＭＯＳ５のゲート
電極の電位がＨレベルの電位維持されて、これらの電極
及び周辺の寄生容量が充電される。そのために、電流源
回路を動作させるためにＰＭＯＳ３をオフして、ＰＭＯ
Ｓ４のドレイン電極、ゲート電極及び、ＰＭＯＳＭ５の
ゲート電極を電源電位ＶＤＤから切り離しても、これら
の電極の電位がリークによる自然放電によって下がるた
め、ＰＭＯＳ４、５、及びＮＭＯＳ６、７がオンして、
電流源回路が安定して動作するまでに時間を要するとい
う問題点があった。 （２）電流源回路が安定して動作するまでの時間も、チ
ャネル幅等のトランジスタのサイズ、周辺のトランジス
タ及び配線等の配置により異なると言う問題点があっ
た。 本発明は前記従来技術が持っていた課題として、電流源
回路が安定して動作するまでに時間を要し、この時間も
トランジスタの大きさ、周辺のトランジスタ及び配線等
の配置により異なるという点について解決した電流源ス
タート回路を提供するものである。
【０００５】
【課題を解決するための手段】第１発明は、前記課題を
解決するために、第１の電極と第１の電源電位に接続さ
れた第２の電極との間を、電源のスリープオン又はオフ
を指示する制御信号の制御電極への印加によって導通制
御される第１のスイッチ手段と、前記第１のスイッチ手
段の第１の電極に接続された第１の電極と前記第１の電
源電位に接続された第２の電極との間を、前記第１のス
イッチ手段の第１の電極の制御信号によって導通制御さ
れる第２のスイッチ手段と、第１の電極と前記第１の電
源電位に接続された第２の電極との間を、前記第２のス
イッチ手段の第１の電極に接続された制御電極によって
導通制御される第３のスイッチ手段と、前記第２のスイ
ッチ手段の第１の電極に接続された第１の電極と第２の
電源電位に接続された第２の電極との間を、前記第３の
スイッチ手段の第１の電極に接続された制御電極によっ
て導通制御される第４のスイッチ手段とを備えた電流源
回路において、次のような電流源スタート回路を設けて
いる。即ち、前記電流源スタート回路は、電源のスリー
プオン又はオフを指示する第１の制御信号が入力され、
該第１の制御信号に対して遅延した第２の制御信号を出
力する遅延手段と、前記第２のスイッチ手段の第１の電
極に接続された第１の電極と第２の電極との間を、前記
電源のスリープオン又はオフを指示する制御信号の制御
電極への印加によって導通制御される第５のスイッチ手
段と、前記第５のスイッチ手段の第２の電極に接続され
た第１の電極と前記第２の電源電位に接続された第２の
電極との間を、前記電源のスリープオン又はオフを指示
する制御信号の制御電極への印加によって前記第５のス
イッチ手段に対して相補的に導通制御される第６のスイ
ッチ手段とを備えている。そして、前記第５又は第６の
スイッチ手段のうち前記電源のスリープオフ時に導通す
るスイッチ手段の制御電極に前記第１の制御信号に基づ
く制御信号が入力され、前記第５又は第６のスイッチ手
段のうち前記電源のスリープオン時に導通するスイッチ
手段の制御電極に前記第２の制御信号に基づく制御信号
が入力される構成になっている。
解決するために、第１の電極と第１の電源電位に接続さ
れた第２の電極との間を、電源のスリープオン又はオフ
を指示する制御信号の制御電極への印加によって導通制
御される第１のスイッチ手段と、前記第１のスイッチ手
段の第１の電極に接続された第１の電極と前記第１の電
源電位に接続された第２の電極との間を、前記第１のス
イッチ手段の第１の電極の制御信号によって導通制御さ
れる第２のスイッチ手段と、第１の電極と前記第１の電
源電位に接続された第２の電極との間を、前記第２のス
イッチ手段の第１の電極に接続された制御電極によって
導通制御される第３のスイッチ手段と、前記第２のスイ
ッチ手段の第１の電極に接続された第１の電極と第２の
電源電位に接続された第２の電極との間を、前記第３の
スイッチ手段の第１の電極に接続された制御電極によっ
て導通制御される第４のスイッチ手段とを備えた電流源
回路において、次のような電流源スタート回路を設けて
いる。即ち、前記電流源スタート回路は、電源のスリー
プオン又はオフを指示する第１の制御信号が入力され、
該第１の制御信号に対して遅延した第２の制御信号を出
力する遅延手段と、前記第２のスイッチ手段の第１の電
極に接続された第１の電極と第２の電極との間を、前記
電源のスリープオン又はオフを指示する制御信号の制御
電極への印加によって導通制御される第５のスイッチ手
段と、前記第５のスイッチ手段の第２の電極に接続され
た第１の電極と前記第２の電源電位に接続された第２の
電極との間を、前記電源のスリープオン又はオフを指示
する制御信号の制御電極への印加によって前記第５のス
イッチ手段に対して相補的に導通制御される第６のスイ
ッチ手段とを備えている。そして、前記第５又は第６の
スイッチ手段のうち前記電源のスリープオフ時に導通す
るスイッチ手段の制御電極に前記第１の制御信号に基づ
く制御信号が入力され、前記第５又は第６のスイッチ手
段のうち前記電源のスリープオン時に導通するスイッチ
手段の制御電極に前記第２の制御信号に基づく制御信号
が入力される構成になっている。
【０００６】第２の発明は、第１の発明と同様の電流源
回路において、次のような電流源スタート回路を設けて
いる。即ち、前記電流源スタート回路は、電源のスリー
プオン又はオフを指示する第１の制御信号が入力され、
該第１の制御信号に基づき第３の制御信号及び該第３の
制御信号に対して遅延した第４の制御信号を出力する遅
延手段と、前記第２のスイッチ手段の第１の電極に接続
された第１の電極と第２の電極との間を、前記電源のス
リープオン又はオフを指示する制御信号の制御電極への
印加によって導通制御される第５のスイッチ手段と、前
記第５のスイッチ手段の第２の電極に接続された第１の
電極と第２の電極との間を、前記電源のスリープオン又
はオフを指示する制御信号の制御電極への印加によって
前記第５のスイッチ手段に対して相補的に導通制御され
る第６のスイッチ手段とを備えている。そして、前記第
５又は第６のスイッチ手段のうち前記電源のスリープオ
フ時に導通するスイッチ手段の制御電極に前記第３の制
御信号に基づく制御信号が入力され、前記第５又は第６
のスイッチ手段のうち前記電源のスリープオン時に導通
するスイッチ手段の制御電極に前記第４の制御信号に基
づく制御信号が入力される構成である。
回路において、次のような電流源スタート回路を設けて
いる。即ち、前記電流源スタート回路は、電源のスリー
プオン又はオフを指示する第１の制御信号が入力され、
該第１の制御信号に基づき第３の制御信号及び該第３の
制御信号に対して遅延した第４の制御信号を出力する遅
延手段と、前記第２のスイッチ手段の第１の電極に接続
された第１の電極と第２の電極との間を、前記電源のス
リープオン又はオフを指示する制御信号の制御電極への
印加によって導通制御される第５のスイッチ手段と、前
記第５のスイッチ手段の第２の電極に接続された第１の
電極と第２の電極との間を、前記電源のスリープオン又
はオフを指示する制御信号の制御電極への印加によって
前記第５のスイッチ手段に対して相補的に導通制御され
る第６のスイッチ手段とを備えている。そして、前記第
５又は第６のスイッチ手段のうち前記電源のスリープオ
フ時に導通するスイッチ手段の制御電極に前記第３の制
御信号に基づく制御信号が入力され、前記第５又は第６
のスイッチ手段のうち前記電源のスリープオン時に導通
するスイッチ手段の制御電極に前記第４の制御信号に基
づく制御信号が入力される構成である。
【０００７】
【作用】第１の発明によれば、以上のように電流源スタ
ート回路を構成したので、第１のスイッチ手段の制御電
極に電源のスリープオンを指示する制御信号が印加され
ると、第１のスイッチ手段が導通し、第１の電極が第１
の電源電位にほぼ等しくなり、第２、第３及び第４のス
イッチ手段の導通が遮断される。第１のスイッチ手段の
制御電極に電源のスリープオフを指示する制御信号が印
加されると、第１のスイッチ手段が非導通となり、第２
のスィッチ手段の第１の電極及び第３のスィッチ手段の
制御電極が第１の電源電位から切り離される。遅延手段
に電源のスリープオフを指示する第１の制御信号が入力
されると、この第１の制御信号に対して遅延した第２の
制御信号が出力される。第１及び第２の制御信号が第４
及び第５のスイッチ手段の制御電極に入力されて、第１
の制御信号に対する遅延時間だけ、第４及び第５のスイ
ッチ手段が共に導通し、第２のスイッチ手段の第１の電
極から第４及び第５のスイッチ手段を介して第２の電源
電位に電流が流れて、第２のスイッチ手段の第１の電極
の電位が変化する。第２の発明によれば、遅延手段に電
源のスリープオン又はオフを指示する第１の制御信号が
入力されると、第１の制御信号に基づき第３の制御信号
及び該第３の制御信号に対して遅延した第４の制御信号
を出力される。第３及び第４の制御信号が第４及び第５
のスイッチ手段の制御電極に入力されて、第４の制御信
号の第３の制御信号に対する遅延時間だけ、第４及び第
５のスイッチ手段が共に導通し、第２のスイッチ手段の
第１の電極から第４及び第５のスイッチ手段を介して第
２の電源電位に電流が流れて、第２のスイッチ手段の第
１の電極の電位が変化する。従って、前記課題を解決で
きるのである。
ート回路を構成したので、第１のスイッチ手段の制御電
極に電源のスリープオンを指示する制御信号が印加され
ると、第１のスイッチ手段が導通し、第１の電極が第１
の電源電位にほぼ等しくなり、第２、第３及び第４のス
イッチ手段の導通が遮断される。第１のスイッチ手段の
制御電極に電源のスリープオフを指示する制御信号が印
加されると、第１のスイッチ手段が非導通となり、第２
のスィッチ手段の第１の電極及び第３のスィッチ手段の
制御電極が第１の電源電位から切り離される。遅延手段
に電源のスリープオフを指示する第１の制御信号が入力
されると、この第１の制御信号に対して遅延した第２の
制御信号が出力される。第１及び第２の制御信号が第４
及び第５のスイッチ手段の制御電極に入力されて、第１
の制御信号に対する遅延時間だけ、第４及び第５のスイ
ッチ手段が共に導通し、第２のスイッチ手段の第１の電
極から第４及び第５のスイッチ手段を介して第２の電源
電位に電流が流れて、第２のスイッチ手段の第１の電極
の電位が変化する。第２の発明によれば、遅延手段に電
源のスリープオン又はオフを指示する第１の制御信号が
入力されると、第１の制御信号に基づき第３の制御信号
及び該第３の制御信号に対して遅延した第４の制御信号
を出力される。第３及び第４の制御信号が第４及び第５
のスイッチ手段の制御電極に入力されて、第４の制御信
号の第３の制御信号に対する遅延時間だけ、第４及び第
５のスイッチ手段が共に導通し、第２のスイッチ手段の
第１の電極から第４及び第５のスイッチ手段を介して第
２の電源電位に電流が流れて、第２のスイッチ手段の第
１の電極の電位が変化する。従って、前記課題を解決で
きるのである。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す電流源回路の回路
図であり、従来の図２中の要素と共通の要素には共通の
符号が付されている。この電流源回路は、ＣＭＯＳ等で
構成され、従来の電流源回路に電流源スタート回路１０
を付加した構成になっている。電流源スタート回路１０
は、遅延手段としての遅延回路１０ａ、スイッチング手
段としてのＮＭＯＳ１０ｂ及び１０ｃを有している。遅
延回路１０ａの入力側には、スリープオン又はオフを指
示するスリープ信号ＳＰを入力する入力端子１が接続さ
れている。遅延回路１０ａの出力側には、ＮＭＯＳ１０
ｃのゲート電極が接続されている。ＶＡは遅延回路１０
ａの出力信号である。インバータ２の出力側には、ＮＭ
ＯＳ１０ｂのゲート電極が接続されている。ＶＢはイン
バータ２の出力信号である。ＮＭＯＳ１０ｂのドレイン
電極は、ＰＭＯＳ４のドレイン電極に接続されている。
ＶＣはＰＭＯＳ４及び５のゲート電極の電位である。Ｎ
ＭＯＳ１０ｂのソース電極は、ＮＭＯＳ１０ｃのドレイ
ン電極に接続されている。ＮＭＯＳ１０ｃのソース電極
は、ＧＮＤに接続されている。ＩＤはＰＭＯＳ４のドレ
イン電極からＮＭＯＳ１０ｂ及び１０ｃを介してＧＮＤ
に流れる電流である。
図であり、従来の図２中の要素と共通の要素には共通の
符号が付されている。この電流源回路は、ＣＭＯＳ等で
構成され、従来の電流源回路に電流源スタート回路１０
を付加した構成になっている。電流源スタート回路１０
は、遅延手段としての遅延回路１０ａ、スイッチング手
段としてのＮＭＯＳ１０ｂ及び１０ｃを有している。遅
延回路１０ａの入力側には、スリープオン又はオフを指
示するスリープ信号ＳＰを入力する入力端子１が接続さ
れている。遅延回路１０ａの出力側には、ＮＭＯＳ１０
ｃのゲート電極が接続されている。ＶＡは遅延回路１０
ａの出力信号である。インバータ２の出力側には、ＮＭ
ＯＳ１０ｂのゲート電極が接続されている。ＶＢはイン
バータ２の出力信号である。ＮＭＯＳ１０ｂのドレイン
電極は、ＰＭＯＳ４のドレイン電極に接続されている。
ＶＣはＰＭＯＳ４及び５のゲート電極の電位である。Ｎ
ＭＯＳ１０ｂのソース電極は、ＮＭＯＳ１０ｃのドレイ
ン電極に接続されている。ＮＭＯＳ１０ｃのソース電極
は、ＧＮＤに接続されている。ＩＤはＰＭＯＳ４のドレ
イン電極からＮＭＯＳ１０ｂ及び１０ｃを介してＧＮＤ
に流れる電流である。
【０００９】図３（ａ），（ｂ）は図１中の遅延回路１
０ａの回路図であり、同図（ａ）はＣＲ型の遅延回路で
あり、同図（ｂ）は多段のインバータ遅延回路である。
図３（ａ）に示すＣＲ型の遅延回路では、スリープ信号
ＳＰの入力端子１に接続されるインバータ１０ｄを有し
ている。インバータ１０ｄの出力側には、抵抗１０ｅが
接続され、抵抗１０ｅの出力側には、容量素子１０ｆ及
びインバータ１０ｇが接続されている。容量素子１０ｆ
の他方の側は、接地電位に接続されている。インバータ
１０ｄの出力側には、ＰＭＯＳ１０ｃのゲート電極が接
続されている。図３（ｂ）に示す多段のインバータ遅延
回路では、Ｎ個のインバータ１０ｈ−１，１０ｈ−２，
…，１０ｈ−（Ｎ−１），１０ｈ−Ｎが直列に接続され
ている。但し、Ｎは偶数である。インバータ１０ｈ−１
が、スリープ信号ＳＰの入力端子１に接続され、インバ
ータ１０ｈ−Ｎの出力側に、ＰＭＯＳ１０ｃのゲート電
極が接続されている。
０ａの回路図であり、同図（ａ）はＣＲ型の遅延回路で
あり、同図（ｂ）は多段のインバータ遅延回路である。
図３（ａ）に示すＣＲ型の遅延回路では、スリープ信号
ＳＰの入力端子１に接続されるインバータ１０ｄを有し
ている。インバータ１０ｄの出力側には、抵抗１０ｅが
接続され、抵抗１０ｅの出力側には、容量素子１０ｆ及
びインバータ１０ｇが接続されている。容量素子１０ｆ
の他方の側は、接地電位に接続されている。インバータ
１０ｄの出力側には、ＰＭＯＳ１０ｃのゲート電極が接
続されている。図３（ｂ）に示す多段のインバータ遅延
回路では、Ｎ個のインバータ１０ｈ−１，１０ｈ−２，
…，１０ｈ−（Ｎ−１），１０ｈ−Ｎが直列に接続され
ている。但し、Ｎは偶数である。インバータ１０ｈ−１
が、スリープ信号ＳＰの入力端子１に接続され、インバ
ータ１０ｈ−Ｎの出力側に、ＰＭＯＳ１０ｃのゲート電
極が接続されている。
【００１０】図４は、図１に示す電流源回路の動作を説
明するために波形図である。以下、図４を用いて図１に
示す電流源回路の動作を説明する。電流源回路を停止さ
せるために入力端子１にＨレベルのスリープ信号ＳＰが
入力されると、インバータ２で、反転されてＰＭＯＳ２
のゲート電極にＬレベルの信号ＶＢが入力されてＰＭＯ
Ｓ２がオンして、トランジスタのドレイン電極の電位が
電源電位ＶＤＤに上昇する。ＰＭＯＳ４及び５のゲート
電極には、Ｈレベルの信号が入力され、これらのトラン
ジスタがオフすると共に、ＮＭＯＳ６及び７がオフし
て、この電流源回路が停止する。一方、遅延回路１０ａ
の出力信号ＶＡは、スリープ信号ＳＰがＨレベルに変化
して、図３（ａ）に示すＲＣ回路の場合は時定数で決ま
る時間、又図３（ｂ）に示す多段のインバータ遅延回路
の場合はインバータの個数Ｎ及び各インバータ１０ｈ−
１，１０ｈ−２，…，１０ｈ−（Ｎ−１），１０ｈ−Ｎ
を構成する素子サイズによって決まる時間の遅延時間を
経て、Ｈレベルに変化する。ＮＭＯＳ１０ｂ及び１０ｃ
が共にオンしている時間はないために、ＮＭＯＳ１０ｂ
及び１０ｃに流れる電流ＩＤはゼロのままであり、スリ
ープオン時にＧＮＤ側に電流が流れることがない。電流
源を動作させるために入力端子１にＬレベルのスリープ
信号ＳＰが入力されると、インバータ２により反転され
てＰＭＯＳ３のゲート電極にＨレベルの信号ＶＢが入力
されてＰＭＯＳ３がオフして、ＰＭＯＳ４のドレイン電
極の電位が電源電位ＶＤＤから切り離される。
明するために波形図である。以下、図４を用いて図１に
示す電流源回路の動作を説明する。電流源回路を停止さ
せるために入力端子１にＨレベルのスリープ信号ＳＰが
入力されると、インバータ２で、反転されてＰＭＯＳ２
のゲート電極にＬレベルの信号ＶＢが入力されてＰＭＯ
Ｓ２がオンして、トランジスタのドレイン電極の電位が
電源電位ＶＤＤに上昇する。ＰＭＯＳ４及び５のゲート
電極には、Ｈレベルの信号が入力され、これらのトラン
ジスタがオフすると共に、ＮＭＯＳ６及び７がオフし
て、この電流源回路が停止する。一方、遅延回路１０ａ
の出力信号ＶＡは、スリープ信号ＳＰがＨレベルに変化
して、図３（ａ）に示すＲＣ回路の場合は時定数で決ま
る時間、又図３（ｂ）に示す多段のインバータ遅延回路
の場合はインバータの個数Ｎ及び各インバータ１０ｈ−
１，１０ｈ−２，…，１０ｈ−（Ｎ−１），１０ｈ−Ｎ
を構成する素子サイズによって決まる時間の遅延時間を
経て、Ｈレベルに変化する。ＮＭＯＳ１０ｂ及び１０ｃ
が共にオンしている時間はないために、ＮＭＯＳ１０ｂ
及び１０ｃに流れる電流ＩＤはゼロのままであり、スリ
ープオン時にＧＮＤ側に電流が流れることがない。電流
源を動作させるために入力端子１にＬレベルのスリープ
信号ＳＰが入力されると、インバータ２により反転され
てＰＭＯＳ３のゲート電極にＨレベルの信号ＶＢが入力
されてＰＭＯＳ３がオフして、ＰＭＯＳ４のドレイン電
極の電位が電源電位ＶＤＤから切り離される。
【００１１】一方、インバータ２のＨレベルの出力信号
ＶＢは、ＮＭＯＳ１０ｂのゲート電極に入力されて、そ
の直後にＮＭＯＳ１０ｂがオンする。遅延回路１０ａの
出力信号ＶＡは、スリープ信号ＳＰがＬレベルに変化し
て、上述した一定の遅延時間を経て、Ｌレベルに変化し
て、ＮＭＯＳ１０ｃがオフする。従って、スリープ信号
ＳＰがＬレベルに変化して、遅延回路１０ａの出力信号
ＶＡがＬレベルに変化するまでの遅延時間の間では、Ｎ
ＭＯＳ１０ｂ及び１０ｃが共にオンし、ＰＭＯＳ４のド
レイン電極等に充電されていた電荷が、ＮＭＯＳ１０ｂ
及び１０ｃを介してＧＮＤ側に電流ＩＤが流れて、ＰＭ
ＯＳ４のドレイン電極の電位が下がる。ＰＭＯＳ４及び
５のゲート電極の電位が下がり、ＰＭＯＳ４及び５がオ
ンして、電流源回路が動作する。電流ＩＤを流す時間を
制御することによって、ＰＭＯＳ４のドレイン電極の電
位を制御でき、高速にかつ安定して電流源回路を動作さ
せることができる。以上、説明したようにこの第１の実
施例では、以下の利点がある。 （ｉ）電流源回路を動作するためにＬレベルのスリープ
信号ＳＰを入力端子１に入力してから、高速にかつ、安
定して電流源回路を動作させることができる。 （ii）電流源スタート回路に流れる電流は、Ｌレベルの
スリープ信号ＳＰを入力してから、遅延回路１０ａから
Ｌレベルの信号ＶＡが出力されるまでの遅延時間だけで
あるので低消費電流を維持することができる。
ＶＢは、ＮＭＯＳ１０ｂのゲート電極に入力されて、そ
の直後にＮＭＯＳ１０ｂがオンする。遅延回路１０ａの
出力信号ＶＡは、スリープ信号ＳＰがＬレベルに変化し
て、上述した一定の遅延時間を経て、Ｌレベルに変化し
て、ＮＭＯＳ１０ｃがオフする。従って、スリープ信号
ＳＰがＬレベルに変化して、遅延回路１０ａの出力信号
ＶＡがＬレベルに変化するまでの遅延時間の間では、Ｎ
ＭＯＳ１０ｂ及び１０ｃが共にオンし、ＰＭＯＳ４のド
レイン電極等に充電されていた電荷が、ＮＭＯＳ１０ｂ
及び１０ｃを介してＧＮＤ側に電流ＩＤが流れて、ＰＭ
ＯＳ４のドレイン電極の電位が下がる。ＰＭＯＳ４及び
５のゲート電極の電位が下がり、ＰＭＯＳ４及び５がオ
ンして、電流源回路が動作する。電流ＩＤを流す時間を
制御することによって、ＰＭＯＳ４のドレイン電極の電
位を制御でき、高速にかつ安定して電流源回路を動作さ
せることができる。以上、説明したようにこの第１の実
施例では、以下の利点がある。 （ｉ）電流源回路を動作するためにＬレベルのスリープ
信号ＳＰを入力端子１に入力してから、高速にかつ、安
定して電流源回路を動作させることができる。 （ii）電流源スタート回路に流れる電流は、Ｌレベルの
スリープ信号ＳＰを入力してから、遅延回路１０ａから
Ｌレベルの信号ＶＡが出力されるまでの遅延時間だけで
あるので低消費電流を維持することができる。
【００１２】第２の実施例 図５は、本発明の第２の実施例を示す電流源回路の回路
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。この電流源回路のス
ータートアップ回路１２では、第１の実施例が、インバ
ータ２及び遅延回路１０ａにスリープ信号ＳＰが入力さ
れるのに対して、遅延回路１２ａにのみスリープ信号Ｓ
Ｐが入力され，遅延回路１２ａの出力側にインバータ２
が接続され、さらに遅延回路１２の入力端子１３にクロ
ック信号φが入力されるようにしており、他の構成は第
１の実施例と同一である。ＳＰ１はインバータ２への入
力信号である。図６は、図５中の遅延回路１２ａの回路
図である。この遅延回路１２ａは、二つの遅延型フリッ
プフロップ（以下、Ｄ−ＦＦと呼ぶ）１２ｂ及び１２ｃ
を有している。Ｄ−ＦＦ１２ａのデータ入力端子Ｄに
は、スリープ信号ＳＰを入力する入力端子１が接続され
ている。Ｄ−ＦＦ１２ｂのクロック入力端子ＣＫには、
クロック信号φが入力される。Ｄ−ＦＦ１２ｂの出力端
子Ｑには、インバータ２及びＤ−ＦＦ１２ｃのデータ入
力端子Ｄが接続されている。Ｄ−ＦＦ１２ｃのクロック
入力端子ＣＫには、クロック信号φが入力される。Ｄ−
ＦＦ１２ｃの出力端子Ｑには、ＮＭＯＳ１０ｃのゲート
電極が接続されている。
図であり、第１の実施例を示す図１中の要素と共通の要
素には共通の符号が付されている。この電流源回路のス
ータートアップ回路１２では、第１の実施例が、インバ
ータ２及び遅延回路１０ａにスリープ信号ＳＰが入力さ
れるのに対して、遅延回路１２ａにのみスリープ信号Ｓ
Ｐが入力され，遅延回路１２ａの出力側にインバータ２
が接続され、さらに遅延回路１２の入力端子１３にクロ
ック信号φが入力されるようにしており、他の構成は第
１の実施例と同一である。ＳＰ１はインバータ２への入
力信号である。図６は、図５中の遅延回路１２ａの回路
図である。この遅延回路１２ａは、二つの遅延型フリッ
プフロップ（以下、Ｄ−ＦＦと呼ぶ）１２ｂ及び１２ｃ
を有している。Ｄ−ＦＦ１２ａのデータ入力端子Ｄに
は、スリープ信号ＳＰを入力する入力端子１が接続され
ている。Ｄ−ＦＦ１２ｂのクロック入力端子ＣＫには、
クロック信号φが入力される。Ｄ−ＦＦ１２ｂの出力端
子Ｑには、インバータ２及びＤ−ＦＦ１２ｃのデータ入
力端子Ｄが接続されている。Ｄ−ＦＦ１２ｃのクロック
入力端子ＣＫには、クロック信号φが入力される。Ｄ−
ＦＦ１２ｃの出力端子Ｑには、ＮＭＯＳ１０ｃのゲート
電極が接続されている。
【００１３】図７は、電流源回路の動作を説明するため
に波形図である。クロック信号φは、所定の周波数でＤ
−ＦＦ１２ｂ及び１２ｃのクロック入力端子ＣＫに入力
される。電流源回路を停止させるために入力端子１にＨ
レベルのスリープ信号ＳＰが入力されると、Ｄ−ＦＦ１
２ｂに入力されるクロック信号φの立上がりにおいてＨ
レベルのスリープ信号ＳＰがラッチされて、Ｄ−ＦＦ１
２ｂの出力端子Ｑからインバータ２及びＤ−ＦＦ１２ｃ
のデータ入力端子ＤにＨレベルの信号ＳＰ１が入力され
る。Ｈレベルの信号ＳＰ１がＤ−ＦＦ１２ｃのデータ入
力端子Ｄに入力された後のクロック信号φの立上がりに
おいてＨレベルのスリープ信号ＳＰ１がラッチされて、
Ｄ−ＦＦ１２ｃの出力端子Ｑから、Ｈレベルの信号ＶＡ
がＮＭＯＳ１０ｃのゲート電極に入力される。そのた
め、Ｈレベルのスリープ信号ＳＰが入力されてＨレベル
の信号ＳＰ１が出力されてから、クロック信号φの１周
期だけ遅延して、Ｈレベルの信号ＶＡが出力される。従
って、Ｈレベルの信号ＳＰ１がインバータ２に入力され
て、ＰＭＯＳ３がオンし、ＰＭＯＳ４及び５がオフし
て、電流源回路が停止する。
に波形図である。クロック信号φは、所定の周波数でＤ
−ＦＦ１２ｂ及び１２ｃのクロック入力端子ＣＫに入力
される。電流源回路を停止させるために入力端子１にＨ
レベルのスリープ信号ＳＰが入力されると、Ｄ−ＦＦ１
２ｂに入力されるクロック信号φの立上がりにおいてＨ
レベルのスリープ信号ＳＰがラッチされて、Ｄ−ＦＦ１
２ｂの出力端子Ｑからインバータ２及びＤ−ＦＦ１２ｃ
のデータ入力端子ＤにＨレベルの信号ＳＰ１が入力され
る。Ｈレベルの信号ＳＰ１がＤ−ＦＦ１２ｃのデータ入
力端子Ｄに入力された後のクロック信号φの立上がりに
おいてＨレベルのスリープ信号ＳＰ１がラッチされて、
Ｄ−ＦＦ１２ｃの出力端子Ｑから、Ｈレベルの信号ＶＡ
がＮＭＯＳ１０ｃのゲート電極に入力される。そのた
め、Ｈレベルのスリープ信号ＳＰが入力されてＨレベル
の信号ＳＰ１が出力されてから、クロック信号φの１周
期だけ遅延して、Ｈレベルの信号ＶＡが出力される。従
って、Ｈレベルの信号ＳＰ１がインバータ２に入力され
て、ＰＭＯＳ３がオンし、ＰＭＯＳ４及び５がオフし
て、電流源回路が停止する。
【００１４】電流源を動作させるために入力端子１にＬ
レベルのスリープ信号ＳＰが入力されると、Ｄ−ＦＦ１
２ｂに入力されるクロック信号φの立上がりにおいてＬ
レベルのスリープ信号ＳＰがラッチされて、Ｄ−ＦＦ１
２ｂの出力端子Ｑからインバータ２及びＤ−ＦＦ１２ｃ
のデータ入力端子ＤにＬレベルの信号ＳＰ１が入力され
る。Ｌレベルの信号ＳＰ１がＤ−ＦＦ１２ｃのデータ入
力端子Ｄに入力された後のクロック信号φの立上がりに
おいてＤ−ＦＦ１２ｃの出力端子ＱからＬレベルのスリ
ープ信号ＳＰ１がラッチされて、Ｄ−ＦＦ１２ｃの出力
端子Ｑから、Ｌレベルの信号ＶＡがＮＭＯＳ１０ｃのゲ
ート電極に入力される。Ｌレベルの信号ＳＰ１が出力さ
れてから、クロック信号φの周期だけ遅延して、Ｌレベ
ルの信号ＶＡが出力されることになる。そのため、Ｌレ
ベルの信号ＳＰ１が出力されてから、Ｌレベルの信号Ｖ
Ａが出力されるまでのクロック信号φの周期の間、ＮＭ
ＯＳ１０ｂ及び１０ｃが共にオンする。従って、ＰＭＯ
Ｓ４のドレインからＮＭＯＳ１０ｂ及び１０ｃを介し
て、クラウンドＧＮＤに電流が流れて、高速に電流源回
路が安定して動作する。
レベルのスリープ信号ＳＰが入力されると、Ｄ−ＦＦ１
２ｂに入力されるクロック信号φの立上がりにおいてＬ
レベルのスリープ信号ＳＰがラッチされて、Ｄ−ＦＦ１
２ｂの出力端子Ｑからインバータ２及びＤ−ＦＦ１２ｃ
のデータ入力端子ＤにＬレベルの信号ＳＰ１が入力され
る。Ｌレベルの信号ＳＰ１がＤ−ＦＦ１２ｃのデータ入
力端子Ｄに入力された後のクロック信号φの立上がりに
おいてＤ−ＦＦ１２ｃの出力端子ＱからＬレベルのスリ
ープ信号ＳＰ１がラッチされて、Ｄ−ＦＦ１２ｃの出力
端子Ｑから、Ｌレベルの信号ＶＡがＮＭＯＳ１０ｃのゲ
ート電極に入力される。Ｌレベルの信号ＳＰ１が出力さ
れてから、クロック信号φの周期だけ遅延して、Ｌレベ
ルの信号ＶＡが出力されることになる。そのため、Ｌレ
ベルの信号ＳＰ１が出力されてから、Ｌレベルの信号Ｖ
Ａが出力されるまでのクロック信号φの周期の間、ＮＭ
ＯＳ１０ｂ及び１０ｃが共にオンする。従って、ＰＭＯ
Ｓ４のドレインからＮＭＯＳ１０ｂ及び１０ｃを介し
て、クラウンドＧＮＤに電流が流れて、高速に電流源回
路が安定して動作する。
【００１５】以上のようにこの第２の実施例では、第１
の実施例と同様の利点がある他に以下の利点がある。遅
延回路１３による遅延時間はクロック信号φの周期であ
るので、この遅延時間は、クロック信号φの周期を制御
することに容易に変更することができるという利点があ
る。なお、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。 （１） ＰＭＯＳ４及び５は、ＰＮＰバイポーラトラン
ジスタを使用してもよい。この時、ＰＮＰバイポーラト
ランジスタのベース電極が、ゲート電極に相当し、ソー
ス電極がエミッタ電極、ドレイン電極がコレクタ電極に
相当する。 （２） ＮＭＯＳ６及び７は、ＮＰＮバイポーラトラン
ジスタを使用してもよい。この時、ＮＰＮバイポーラト
ランジスタのベース電極が、ゲート電極に相当し、ソー
ス電極がエミッタ電極、ドレイン電極がコレクタ電極に
相当する。 （３） ＰＭＯＳ４は、ダイオードを使用してもよい。 （４） ＮＭＯＳ７は、ダイオード又は抵抗でもよく、
又ＮＭＯＳ７のソース電極に抵抗を接続し、この抵抗の
他端に接地電位を接続してもよい。 （５） ＰＭＯＳ１０ｂ及び１０ｃのゲート電極の入力
を互いに入れ代えてもよい。 （６） ＮＭＯＳ及びＰＭＯＳの極性を変えることによ
り、第１の電源電位と第２の電源電位を交換することが
できる。
の実施例と同様の利点がある他に以下の利点がある。遅
延回路１３による遅延時間はクロック信号φの周期であ
るので、この遅延時間は、クロック信号φの周期を制御
することに容易に変更することができるという利点があ
る。なお、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。 （１） ＰＭＯＳ４及び５は、ＰＮＰバイポーラトラン
ジスタを使用してもよい。この時、ＰＮＰバイポーラト
ランジスタのベース電極が、ゲート電極に相当し、ソー
ス電極がエミッタ電極、ドレイン電極がコレクタ電極に
相当する。 （２） ＮＭＯＳ６及び７は、ＮＰＮバイポーラトラン
ジスタを使用してもよい。この時、ＮＰＮバイポーラト
ランジスタのベース電極が、ゲート電極に相当し、ソー
ス電極がエミッタ電極、ドレイン電極がコレクタ電極に
相当する。 （３） ＰＭＯＳ４は、ダイオードを使用してもよい。 （４） ＮＭＯＳ７は、ダイオード又は抵抗でもよく、
又ＮＭＯＳ７のソース電極に抵抗を接続し、この抵抗の
他端に接地電位を接続してもよい。 （５） ＰＭＯＳ１０ｂ及び１０ｃのゲート電極の入力
を互いに入れ代えてもよい。 （６） ＮＭＯＳ及びＰＭＯＳの極性を変えることによ
り、第１の電源電位と第２の電源電位を交換することが
できる。
【００１６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、遅延手段により電源のスリープオン又はオフ
を指示する第１の制御信号に対して遅延した第２の制御
信号を出力され、第１の制御信号に対する第２の制御信
号の遅延時間だけ第５及び第６のスイッチ手段を導通さ
せ、第２のスイッチ手段の第１の電極から第２の電源電
位に電流を流し、第２のスイッチ手段の第１の電極の電
位が変化するので、電流源回路を高速に安定動作させる
という効果がある。第２の発明によれば、第２の発明と
同様の効果があるうえに、遅延手段によってより正確に
遅延時間を制御できるという効果がある。
によれば、遅延手段により電源のスリープオン又はオフ
を指示する第１の制御信号に対して遅延した第２の制御
信号を出力され、第１の制御信号に対する第２の制御信
号の遅延時間だけ第５及び第６のスイッチ手段を導通さ
せ、第２のスイッチ手段の第１の電極から第２の電源電
位に電流を流し、第２のスイッチ手段の第１の電極の電
位が変化するので、電流源回路を高速に安定動作させる
という効果がある。第２の発明によれば、第２の発明と
同様の効果があるうえに、遅延手段によってより正確に
遅延時間を制御できるという効果がある。
【図１】本発明の第１の実施例による電流源スタート回
路を有する電流源回路の回路図である。
路を有する電流源回路の回路図である。
【図２】従来の電流源回路の回路図である。
【図３】図１中の遅延回路の回路図である。
【図４】図１の電流源回路の波形図である。
【図５】本発明の第２の実施例による電流源スタート回
路を有する電流源回路の回路図である。
路を有する電流源回路の回路図である。
【図６】図５中の遅延回路の回路図である。
【図７】図５の電流源回路の波形図である。
２ インバー
タ ３，４，５，８ａ ＰＭＯＳ １０，１２ 電流源ス
タート回路 ６，７，１０ｂ，１０ｃ ＮＭＯＳ １０ａ，１２ａ， 遅延回路
タ ３，４，５，８ａ ＰＭＯＳ １０，１２ 電流源ス
タート回路 ６，７，１０ｂ，１０ｃ ＮＭＯＳ １０ａ，１２ａ， 遅延回路
Claims (2)
- 【請求項１】 第１の電極と第１の電源電位に接続され
た第２の電極との間を、電源のスリープオン又はオフを
指示する制御信号の制御電極への印加によって導通制御
される第１のスイッチ手段と、 前記第１のスイッチ手段の第１の電極に接続された第１
の電極と前記第１の電源電位に接続された第２の電極と
の間を、前記第１のスイッチ手段の第１の電極の制御信
号によって導通制御される第２のスイッチ手段と、 第１の電極と前記第１の電源電位に接続された第２の電
極との間を、前記第２のスイッチ手段の第１の電極に接
続された制御電極によって導通制御される第３のスイッ
チ手段と、 前記第２のスイッチ手段の第１の電極に接続された第１
の電極と第２の電源電位に接続された第２の電極との間
を、前記第３のスイッチ手段の第１の電極に接続された
制御電極によって導通制御される第４のスイッチ手段と
を備えた電流源回路において、 前記電源のスリープオン又はオフを指示する第１の制御
信号が入力され、該第１の制御信号に対して遅延した第
２の制御信号を出力する遅延手段と、 前記第２のスイッチ手段の第１の電極に接続された第１
の電極と第２の電極との間を、前記電源のスリープオン
又はオフを指示する制御信号の制御電極への印加によっ
て導通制御される第５のスイッチ手段と、 前記第５のスイッチ手段の第２の電極に接続された第１
の電極と前記第２の電源電位に接続された第２の電極と
の間を、前記電源のスリープオン又はオフを指示する制
御信号の制御電極への印加によって前記第５のスイッチ
手段に対して相補的に導通制御される第６のスイッチ手
段とを設け、 前記第５又は第６のスイッチ手段のうち前記電源のスリ
ープオフ時に導通するスイッチ手段の制御電極に前記第
１の制御信号に基づく制御信号が入力され、前記第５又
は第６のスイッチ手段のうち前記電源のスリープオン時
に導通するスイッチ手段の制御電極に前記第２の制御信
号に基づく制御信号が入力される構成にしたことを特徴
とする電流源スタート回路。 - 【請求項２】 第１の電極と第１の電源電位に接続され
た第２の電極との間を、電源のスリープオン又はオフを
指示する制御信号の制御電極への印加によって導通制御
される第１のスイッチ手段と、 前記第１のスイッチ手段の第１の電極に接続された第１
の電極と前記第１の電源電位に接続された第２の電極と
の間を、前記第１のスイッチ手段の第１の電極の制御信
号によって導通制御される第２のスイッチ手段と、 第１の電極と前記第１の電源電位に接続された第２の電
極との間を、前記第２のスイッチ手段の第１の電極に接
続された制御電極によって導通制御される第３のスイッ
チ手段と、 前記第２のスイッチ手段の第１の電極に接続された第１
の電極と第２の電源電位に接続された第２の電極との間
を、前記第３のスイッチ手段の第１の電極に接続された
制御電極によって導通制御される第４のスイッチ手段と
を備えた電流源回路において、 前記電源のスリープオン又はオフを指示する第１の制御
信号が入力され、該第１の制御信号に基づき第３の制御
信号及び該第３の制御信号に対して遅延した第４の制御
信号を出力する遅延手段と、 前記第２のスイッチ手段の第１の電極に接続された第１
の電極と第２の電極との間を、前記電源のスリープオン
又はオフを指示する制御信号の制御電極への印加によっ
て導通制御される第５のスイッチ手段と、 前記第５のスイッチ手段の第２の電極に接続された第１
の電極と第２の電極との間を、前記電源のスリープオン
又はオフを指示する制御信号の制御電極への印加によっ
て前記第５のスイッチ手段に対して相補的に導通制御さ
れる第６のスイッチ手段とを設け、 前記第５又は第６のスイッチ手段のうち前記電源のスリ
ープオフ時に導通するスイッチ手段の制御電極に前記第
３の制御信号に基づく制御信号が入力され、前記第５又
は第６のスイッチ手段のうち前記電源のスリープオン時
に導通するスイッチ手段の制御電極に前記第４の制御信
号に基づく制御信号が入力される構成にしたことを特徴
とする電流源スタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299503A JPH07152443A (ja) | 1993-11-30 | 1993-11-30 | 電流源スタート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299503A JPH07152443A (ja) | 1993-11-30 | 1993-11-30 | 電流源スタート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152443A true JPH07152443A (ja) | 1995-06-16 |
Family
ID=17873429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299503A Withdrawn JPH07152443A (ja) | 1993-11-30 | 1993-11-30 | 電流源スタート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042347A (ja) * | 2006-08-02 | 2008-02-21 | Canon Inc | 撮像素子及びその制御方法、及び撮像装置 |
| JP2010211539A (ja) * | 2009-03-10 | 2010-09-24 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 基準回路 |
-
1993
- 1993-11-30 JP JP5299503A patent/JPH07152443A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042347A (ja) * | 2006-08-02 | 2008-02-21 | Canon Inc | 撮像素子及びその制御方法、及び撮像装置 |
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