JPS63146503A - 発振回路 - Google Patents
発振回路Info
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- JPS63146503A JPS63146503A JP25300886A JP25300886A JPS63146503A JP S63146503 A JPS63146503 A JP S63146503A JP 25300886 A JP25300886 A JP 25300886A JP 25300886 A JP25300886 A JP 25300886A JP S63146503 A JPS63146503 A JP S63146503A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 51
- 230000003321 amplification Effects 0.000 abstract description 11
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000009412 basement excavation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101000978836 Rattus norvegicus Glycoprotein endo-alpha-1,2-mannosidase Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は発振回路に関し、特にcMosインバータゲー
トと機械振動子(たとえば水晶系動子)を用いた発振回
路に関する。
トと機械振動子(たとえば水晶系動子)を用いた発振回
路に関する。
現在、機械振動子(たとえば水晶振動子)を用いた発振
回路は非常に安定な発振周波数が容易に得られるため1
時計およびマイクロコンピュータ等のクロック発生源と
して広く利用されているが、発振回路の消費電力をいか
に低減するかが重要な課題となっている。
回路は非常に安定な発振周波数が容易に得られるため1
時計およびマイクロコンピュータ等のクロック発生源と
して広く利用されているが、発振回路の消費電力をいか
に低減するかが重要な課題となっている。
第4図は、機械振動子(たとえば水晶振動子)を用いた
従来のCM08インバータ型発振回路の一例を示す図で
ある。電源■DDと接地GNDとの間にPチャンネルM
O8)ランシスタ4.2とNチら ヤンネルM(JS)ランラスタ3.ヰとが直列に接続さ
れている。PチャンネルMOSトランジスタ4は
・ −゛ ゲートを接地し、抵抗として
使用しており、以下Pチャンネルトランジスタ抵抗とい
う。NチャンネルMOSトランジスタ5は ゛
−。
従来のCM08インバータ型発振回路の一例を示す図で
ある。電源■DDと接地GNDとの間にPチャンネルM
O8)ランシスタ4.2とNチら ヤンネルM(JS)ランラスタ3.ヰとが直列に接続さ
れている。PチャンネルMOSトランジスタ4は
・ −゛ ゲートを接地し、抵抗として
使用しており、以下Pチャンネルトランジスタ抵抗とい
う。NチャンネルMOSトランジスタ5は ゛
−。
−Gゲートを電源電圧端子に接続し、抵抗として使用し
ておシ、以下Nチャンネルトランジスタ抵抗という。M
OSトランジスタ2と3のゲート同士は入力端12に共
通に接続され、ドレイン同士伏されておシ、入力端12
と出力端゛13と接地GNDとの間にそれぞれ接続する
コンデンサ10および11が接続式れている。出力は出
力端13に接続された出力端子Oから取シ出される。
ておシ、以下Nチャンネルトランジスタ抵抗という。M
OSトランジスタ2と3のゲート同士は入力端12に共
通に接続され、ドレイン同士伏されておシ、入力端12
と出力端゛13と接地GNDとの間にそれぞれ接続する
コンデンサ10および11が接続式れている。出力は出
力端13に接続された出力端子Oから取シ出される。
第4図の発掘回路の増幅器は、MOSトランジスタ2と
3とで構成てれる0MO8インバータゲートによ)主に
構成され、帰還抵抗1によシ、この増幅器の出力端13
から入力端12に帰還をかけて入力端12に適当な直流
バイアスを印加し、適切な増幅動作を行わせるようにし
ている。また、トランジスタ抵抗4および5は、それぞ
れPチャンネルMOSトランジスタ2とNチャンネルM
OSトランジスタ3の各ソース端子に挿入されているが
、これらは発振回路の消費電流を低減するために接続す
る抵抗であシ、Δ10Sトランジスタ2と3とで主に構
成されるCM(JSインバータゲートの入力端12の電
圧レベルが電源電圧(以下vDDとする)と接地(以下
GNDとする)との間の中間レベルにおる時に、を源電
圧(■DD)からM(JSトランジスタ2および3を通
って接地(GND)に流れる貫通電流工を抑える役割を
果念しておシ、通常数百にΩ程度の値にしている。
3とで構成てれる0MO8インバータゲートによ)主に
構成され、帰還抵抗1によシ、この増幅器の出力端13
から入力端12に帰還をかけて入力端12に適当な直流
バイアスを印加し、適切な増幅動作を行わせるようにし
ている。また、トランジスタ抵抗4および5は、それぞ
れPチャンネルMOSトランジスタ2とNチャンネルM
OSトランジスタ3の各ソース端子に挿入されているが
、これらは発振回路の消費電流を低減するために接続す
る抵抗であシ、Δ10Sトランジスタ2と3とで主に構
成されるCM(JSインバータゲートの入力端12の電
圧レベルが電源電圧(以下vDDとする)と接地(以下
GNDとする)との間の中間レベルにおる時に、を源電
圧(■DD)からM(JSトランジスタ2および3を通
って接地(GND)に流れる貫通電流工を抑える役割を
果念しておシ、通常数百にΩ程度の値にしている。
上述した従来のCMOSインバータ型発振L!lし!l
路では電源VDDから接地GNDに向かって流れる貫通
電流Ii抑えるためには、トランジスタ抵抗4および5
の抵抗値を増大させれば艮いわけだが、それによって今
度はMOSトランジスタ2と3により構成でれるCMO
Sインバータ型増幅器の出力駆動能力(増幅度)が低下
するために、′電源投入後発振開始までの時間がかかシ
すぎ几9、低い電源電圧においては、もはや発振を起こ
妊なくなつ几シする。逆に、低い電源電圧で発振させる
ためには、トランジスタ抵抗4および5の抵抗値を小さ
くしなければならないという相反する関係を持ち、低い
電源電圧から高い電源電圧までの広い電源電圧にわたっ
ては、消費電流の低い発振回路は構成できないという欠
点を有してい九〇また、電源電圧が低下すると、トラン
ジスタ抵抗4,5の抵抗値が増し、発掘振幅が低下して
し−まう欠点があっ之。
路では電源VDDから接地GNDに向かって流れる貫通
電流Ii抑えるためには、トランジスタ抵抗4および5
の抵抗値を増大させれば艮いわけだが、それによって今
度はMOSトランジスタ2と3により構成でれるCMO
Sインバータ型増幅器の出力駆動能力(増幅度)が低下
するために、′電源投入後発振開始までの時間がかかシ
すぎ几9、低い電源電圧においては、もはや発振を起こ
妊なくなつ几シする。逆に、低い電源電圧で発振させる
ためには、トランジスタ抵抗4および5の抵抗値を小さ
くしなければならないという相反する関係を持ち、低い
電源電圧から高い電源電圧までの広い電源電圧にわたっ
ては、消費電流の低い発振回路は構成できないという欠
点を有してい九〇また、電源電圧が低下すると、トラン
ジスタ抵抗4,5の抵抗値が増し、発掘振幅が低下して
し−まう欠点があっ之。
本発明の発振回路は、ソース・ドレイン間が直列に接げ
でれ、ゲート同士が共通に接続された第1のPチャンネ
ルトランジスタと第1のNチャンネルトランジスタと、
この第1のPチャンネルトランジスタのソースと電源電
圧端子との間にソース・ドレインが接続された第2のP
チャンネルトランジスタと、同様に、第1のNチャンネ
ルトランジスタのソースと接地端子との間にソース・ド
レイン間が接続された第2のNチャンネルトランジスタ
と、ソース・ドレイン間が第2のPチャンネルトランジ
スタのソース・ドレイン間に並列に接続され次第3のP
チャンネルトランジスタと、ソース・ドレイン間が第2
のNチャンネルトランジスタのソース・ドレイン間に並
列に接続された第3のNチャンネルトランジスタと、第
1のPチャンネルトランジスタと第1のNチャンネルト
ランジスタとの共通接αされたゲートと第1のPチャン
ネルトランジスタのドレインと第1のNチャンネルトラ
ンジスタのドレインとを接続する手段との間に接続され
た帰還抵抗および機械振動子(たとえば水晶振動子)と
第1のPチャンネルトランジスタと第1ONチヤンネル
トランジスタとの共通接続されたゲートに接続てれた第
1のコンデンサと、第1のPチャンネルトランジスタの
ドレインと第1のNチャンネルトランジスタのドレイン
とを接αする手段に接d式れt第2のコンデンサと、第
3のPチャンネルトランジスタと第3のNチャンネルト
ランジスタとのソース・ドレイン間抵抗を変更する手段
とを有する発振回路を得る。
でれ、ゲート同士が共通に接続された第1のPチャンネ
ルトランジスタと第1のNチャンネルトランジスタと、
この第1のPチャンネルトランジスタのソースと電源電
圧端子との間にソース・ドレインが接続された第2のP
チャンネルトランジスタと、同様に、第1のNチャンネ
ルトランジスタのソースと接地端子との間にソース・ド
レイン間が接続された第2のNチャンネルトランジスタ
と、ソース・ドレイン間が第2のPチャンネルトランジ
スタのソース・ドレイン間に並列に接続され次第3のP
チャンネルトランジスタと、ソース・ドレイン間が第2
のNチャンネルトランジスタのソース・ドレイン間に並
列に接続された第3のNチャンネルトランジスタと、第
1のPチャンネルトランジスタと第1のNチャンネルト
ランジスタとの共通接αされたゲートと第1のPチャン
ネルトランジスタのドレインと第1のNチャンネルトラ
ンジスタのドレインとを接続する手段との間に接続され
た帰還抵抗および機械振動子(たとえば水晶振動子)と
第1のPチャンネルトランジスタと第1ONチヤンネル
トランジスタとの共通接続されたゲートに接続てれた第
1のコンデンサと、第1のPチャンネルトランジスタの
ドレインと第1のNチャンネルトランジスタのドレイン
とを接αする手段に接d式れt第2のコンデンサと、第
3のPチャンネルトランジスタと第3のNチャンネルト
ランジスタとのソース・ドレイン間抵抗を変更する手段
とを有する発振回路を得る。
第3のPチャンネルトランジスタと第3のNチャンネル
トランジスタとのソース・ドレイン間抵抗は電沖電圧レ
ベルが低い時、発振開始時又は発振出力振幅の不妊い時
に低抵抗に制御され、電源電圧レベルが高い時、発振開
始後定常見損に必要な時間経過後、又は発振出力逗幅が
十分大きい時に高抵抗に制御される。
トランジスタとのソース・ドレイン間抵抗は電沖電圧レ
ベルが低い時、発振開始時又は発振出力振幅の不妊い時
に低抵抗に制御され、電源電圧レベルが高い時、発振開
始後定常見損に必要な時間経過後、又は発振出力逗幅が
十分大きい時に高抵抗に制御される。
次に、本発明について図面を参照して説明する。
第1図は本発明によるCM(J Sインバータ型発振回
路の第1の実施例の回路図である。1は帰還抵抗R,2
と6はPチャンネルMO3)ランシスタ、3と7はNチ
ャンネルMOSトランジスタ、4はPチャ/ネルM08
)ランシスタによるトランジスタ抵抗、5はNチャンネ
ルMOS)ランシスタによるトランジスタ抵抗、8はP
チャンネルMOSトランジスタ6のゲートに接続される
インバータゲート、9は機械振動子(たとえば水晶振動
子)、10はMOSトランジスタ2と3とのゲートに共
通に接続される入力端12と接地GNDとの間に接続さ
れるコンデンサ、11はMOS)ランシスタ2と3との
ドレインに共通に接α芒れる出力端13と接地GNDと
の間に接続されるコンデンサである。また、Nチャンネ
ルMOS)ランジスタフとインバータ8とに接続される
制御入力端子Cは、MO8?ランジスタロと7の導通状
態・非導通状態(以下オン状態・オフ状態とする)を−
IJalする入力端子として使用でれる。
路の第1の実施例の回路図である。1は帰還抵抗R,2
と6はPチャンネルMO3)ランシスタ、3と7はNチ
ャンネルMOSトランジスタ、4はPチャ/ネルM08
)ランシスタによるトランジスタ抵抗、5はNチャンネ
ルMOS)ランシスタによるトランジスタ抵抗、8はP
チャンネルMOSトランジスタ6のゲートに接続される
インバータゲート、9は機械振動子(たとえば水晶振動
子)、10はMOSトランジスタ2と3とのゲートに共
通に接続される入力端12と接地GNDとの間に接続さ
れるコンデンサ、11はMOS)ランシスタ2と3との
ドレインに共通に接α芒れる出力端13と接地GNDと
の間に接続されるコンデンサである。また、Nチャンネ
ルMOS)ランジスタフとインバータ8とに接続される
制御入力端子Cは、MO8?ランジスタロと7の導通状
態・非導通状態(以下オン状態・オフ状態とする)を−
IJalする入力端子として使用でれる。
次に、この実施例の動作について説明する。通常、■D
D端子とMOS)ランシスタ2のソース端子との間、接
地GNDとトランジスタ3のソース端子との間に接続チ
れ比容トランジスタ抵抗4および5の抵抗値は数百にΩ
とかなシ大きい。−万、MOS)ランジスタロと7のオ
ン抵抗値は数十にΩ程度と比較的小妊な値に設定してお
く。
D端子とMOS)ランシスタ2のソース端子との間、接
地GNDとトランジスタ3のソース端子との間に接続チ
れ比容トランジスタ抵抗4および5の抵抗値は数百にΩ
とかなシ大きい。−万、MOS)ランジスタロと7のオ
ン抵抗値は数十にΩ程度と比較的小妊な値に設定してお
く。
まず、電源電圧VDDが高い場合には、発振回路の中の
増幅器の増幅度は非常、に高いため、トランジスタ抵抗
4と5の抵抗値よりもはるかに不妊いオン抵抗値を持つ
MOS)ランジスタロと7とをオフした状態でも発振す
るので、貫通電流低減のためにもオフ状態が望ましい。
増幅器の増幅度は非常、に高いため、トランジスタ抵抗
4と5の抵抗値よりもはるかに不妊いオン抵抗値を持つ
MOS)ランジスタロと7とをオフした状態でも発振す
るので、貫通電流低減のためにもオフ状態が望ましい。
この時、制御入力端子Cの信号は低レベル状態にすれば
艮い。
艮い。
−万、電源電圧■DDが低い場合には、発振回路の中の
増幅器の増幅度は非常に低下するうえ、さらに、トラン
ジスタ抵抗4と5の抵抗1直は、電源1圧が高い時に比
べてともに数倍にも増大するため、増幅器としての増幅
度はなおいっそう低下する。このため、発振が開始する
までにかなシ時間がかかったシ、最悪の場合には、発振
が起こらないという状態になる。この時、制御入力端子
Cの信号を高レベル状態にして、トランジスタ抵抗4と
5よりはるかに小妊いオン抵抗値を持つトランジスタ6
と7をオン状態にしてやれば、発振回路の中の増幅器の
増幅度を高めることができ、良好に発振させることがで
きる。ただ、トランジスタ6と7のオン抵抗値は比較的
小1いので、貫通を流工は、トランジスタ6と7がオフ
状態の時に比べて増大するが、電源電圧VDDがもとも
と低いのでそれほど大きな貫通1jIL流にはならない
。さらに、一般に発振を開始するために必要な最小電源
電圧に比べ、発振を持絖嘔せる几めに必要な最小電源電
圧は低くなるので、−亘発振を開始し友ならば、制御入
力端子Cの信号を低レベル状態にし、トランジスタ6と
7とをオフ状態にすることにより、貫通4流■の低減を
図ることができる。
増幅器の増幅度は非常に低下するうえ、さらに、トラン
ジスタ抵抗4と5の抵抗1直は、電源1圧が高い時に比
べてともに数倍にも増大するため、増幅器としての増幅
度はなおいっそう低下する。このため、発振が開始する
までにかなシ時間がかかったシ、最悪の場合には、発振
が起こらないという状態になる。この時、制御入力端子
Cの信号を高レベル状態にして、トランジスタ抵抗4と
5よりはるかに小妊いオン抵抗値を持つトランジスタ6
と7をオン状態にしてやれば、発振回路の中の増幅器の
増幅度を高めることができ、良好に発振させることがで
きる。ただ、トランジスタ6と7のオン抵抗値は比較的
小1いので、貫通を流工は、トランジスタ6と7がオフ
状態の時に比べて増大するが、電源電圧VDDがもとも
と低いのでそれほど大きな貫通1jIL流にはならない
。さらに、一般に発振を開始するために必要な最小電源
電圧に比べ、発振を持絖嘔せる几めに必要な最小電源電
圧は低くなるので、−亘発振を開始し友ならば、制御入
力端子Cの信号を低レベル状態にし、トランジスタ6と
7とをオフ状態にすることにより、貫通4流■の低減を
図ることができる。
第2図は、本発明による第2の実施例の回路図である。
この第2図において1〜5.9〜13の構成要素はすべ
て第1図に示したものと同じである。6−1〜6− n
は、n1lffiのPチャ7ネルM OSトランジスタ
でhD、PチャンネルMO8)ランシスタによるトラン
ジスタ抵抗4とすべて並列に接続妊れている。同様に、
7−1〜7−nは、n個のNチャンネルMOSトランジ
スタで6b、NチャンネルMOS)ランシスタによるト
ランジスタ抵抗5とすべて並列に構成されている。8−
1〜3− nは、n個のインバータゲートであり、その
出力はそれぞれPチャンネルトランジスタ6−1〜5−
nの各ゲートに接続され、Nチャンネルトランジスタ
7−1〜7− nのそれぞれとインバータ8−1〜8−
nのそれぞれとは、各々制御入力端子C1〜Cnをそれ
ぞれ構成している。
て第1図に示したものと同じである。6−1〜6− n
は、n1lffiのPチャ7ネルM OSトランジスタ
でhD、PチャンネルMO8)ランシスタによるトラン
ジスタ抵抗4とすべて並列に接続妊れている。同様に、
7−1〜7−nは、n個のNチャンネルMOSトランジ
スタで6b、NチャンネルMOS)ランシスタによるト
ランジスタ抵抗5とすべて並列に構成されている。8−
1〜3− nは、n個のインバータゲートであり、その
出力はそれぞれPチャンネルトランジスタ6−1〜5−
nの各ゲートに接続され、Nチャンネルトランジスタ
7−1〜7− nのそれぞれとインバータ8−1〜8−
nのそれぞれとは、各々制御入力端子C1〜Cnをそれ
ぞれ構成している。
第2図の発振回路の動作も第1図の発振回路の動作と基
本的にはまったく同じであるが、nl固のPチャンネル
MO8)ランシスタとn個のNチャンネルMOSトラン
ジスタを設け、これらn個のMOS)ランシスタを制御
する人力端子もn側設、けた回路で、1.発振する九め
に必要な増幅器の増幅度と、貞通電流工の低減とを微細
に制御できる。すなわち、n個の制御入力端子01〜C
nを設けて、n1固のPチャンネルトランジスタおよび
Nチャンネルトランジスタのオン状態・オフ状態を細く
制御することによシ、広い電源電圧範囲にわ九って見損
開始および発振持続に必要な最小限度の増幅度にすると
ともに、電源■DDと接地GNL)間に最小の貸通戒流
しか流れないように最適化できるため、発振回路の低消
費電力化には非常に有効であるという7rlI点がある
。
本的にはまったく同じであるが、nl固のPチャンネル
MO8)ランシスタとn個のNチャンネルMOSトラン
ジスタを設け、これらn個のMOS)ランシスタを制御
する人力端子もn側設、けた回路で、1.発振する九め
に必要な増幅器の増幅度と、貞通電流工の低減とを微細
に制御できる。すなわち、n個の制御入力端子01〜C
nを設けて、n1固のPチャンネルトランジスタおよび
Nチャンネルトランジスタのオン状態・オフ状態を細く
制御することによシ、広い電源電圧範囲にわ九って見損
開始および発振持続に必要な最小限度の増幅度にすると
ともに、電源■DDと接地GNL)間に最小の貸通戒流
しか流れないように最適化できるため、発振回路の低消
費電力化には非常に有効であるという7rlI点がある
。
第3図は、本発明による第3の実施例の回路図である。
1〜5.9〜13の構成−安累はすべて第1図に示した
ものと同じであるが、第1図の実施例の回路図のインバ
ータゲート8の制御入力端子Cに、以下に示す要素で構
成された制御回路を接続している。14は発振回路の出
力電圧の振幅検出回路であシ、発掘出力振幅′は圧があ
る値よシ小δくなると端子15から高レベル状態の信号
が出力される。−万、ある値以上の振@匝であれば、低
レベル状態の信号が出力されるよりになっている。16
は2人力ANDゲート回路でめり、発振回路の出力電圧
13とORゲート回′Nr22の出力23がこのゲート
16に入力され、この2つの入力信号によ多出力17が
決まる。18は発振周波数出力を適当な分周比で分周す
る回路でめシ、19は分周妊れた周波数出力である。2
0は電源投入後にリセットする機能を持っているR S
7 リップフロツブ回路でめシ、セット人力Sには分
周回路18の出力19が人力石れておシ、その出力Qが
21になっている。22は2人力O几ゲート回路であり
、振幅電圧検出回路14の出力15とRSフリップフロ
ップ回路20の出力21(Qの信号がこのゲートの入力
になっており、この2つの信号によ多出力23が決まる
。また、OFLゲート回路22の出力23がNチャンネ
ルトランジスタ7とインバー、タゲート8の共通ゲート
になっている。
ものと同じであるが、第1図の実施例の回路図のインバ
ータゲート8の制御入力端子Cに、以下に示す要素で構
成された制御回路を接続している。14は発振回路の出
力電圧の振幅検出回路であシ、発掘出力振幅′は圧があ
る値よシ小δくなると端子15から高レベル状態の信号
が出力される。−万、ある値以上の振@匝であれば、低
レベル状態の信号が出力されるよりになっている。16
は2人力ANDゲート回路でめり、発振回路の出力電圧
13とORゲート回′Nr22の出力23がこのゲート
16に入力され、この2つの入力信号によ多出力17が
決まる。18は発振周波数出力を適当な分周比で分周す
る回路でめシ、19は分周妊れた周波数出力である。2
0は電源投入後にリセットする機能を持っているR S
7 リップフロツブ回路でめシ、セット人力Sには分
周回路18の出力19が人力石れておシ、その出力Qが
21になっている。22は2人力O几ゲート回路であり
、振幅電圧検出回路14の出力15とRSフリップフロ
ップ回路20の出力21(Qの信号がこのゲートの入力
になっており、この2つの信号によ多出力23が決まる
。また、OFLゲート回路22の出力23がNチャンネ
ルトランジスタ7とインバー、タゲート8の共通ゲート
になっている。
次に、第3図の実施例の動作について説明する。
RSフリップフロップ20は電源投入後にリセットされ
る機能を持っているので、電源を投入すると出力21(
Qは高レベル状態にな9、ORゲート22の出力23も
それに従って高レベル状態となる。この時、インバータ
ゲート8の出力は低レベル状態であり、Pチャンネルト
ランジスタ6トNチャンネルトランジスタ7はオン状態
になっているので、Pチャンネルトランジスタ2とNチ
ャンネルトランジスタ3によシ構成されるCMOSイン
バータ型増幅器の増幅度は大きいため、発振はす早くし
かも良好に立ち上がることになる。そして、ANDゲー
ト16の出力17は、片刃の入力23が高レベル状態な
ので、発振回路の出力電圧13の状態に従うことになり
、出力17は分周回路18に入り、発振周波数を計数し
、何分周かされて一定時間後に出力19が高レベル状態
になってR8フリップフロップ20はセットでれ出力2
1(Qは低レベル状態となる。−万、この時に発振回路
の出力電圧の振幅が光分大きければ、振幅電圧検出回路
14の出力15は低レベル状態になるので、ORゲート
回路22の出力23は低レベル状態となり、Pチャンネ
ルトランジスタ6とNチャンネルトランジスタ7はとも
にオフ状態となシ、頁通電流工を小さく抑えることがで
きる。また、電源電圧■DDが低下したり、あるいは何
らかの原因で見損出力13の振幅電圧がある値よシ小て
くなりた時には、振幅電圧検出回路14の出力15は高
レベル状態に設定されるので、ORゲート回路22の出
力23は高レベル状態となるため、Pチャンネルトラン
ジスタ6とNチャンネルトランジスタはともにオン状態
となシ、これによってMOSトランジスタ2.3と電源
VDDおよび接地GNDとの間の抵抗を小テ<シて、発
振振幅を高めることかでざる。
る機能を持っているので、電源を投入すると出力21(
Qは高レベル状態にな9、ORゲート22の出力23も
それに従って高レベル状態となる。この時、インバータ
ゲート8の出力は低レベル状態であり、Pチャンネルト
ランジスタ6トNチャンネルトランジスタ7はオン状態
になっているので、Pチャンネルトランジスタ2とNチ
ャンネルトランジスタ3によシ構成されるCMOSイン
バータ型増幅器の増幅度は大きいため、発振はす早くし
かも良好に立ち上がることになる。そして、ANDゲー
ト16の出力17は、片刃の入力23が高レベル状態な
ので、発振回路の出力電圧13の状態に従うことになり
、出力17は分周回路18に入り、発振周波数を計数し
、何分周かされて一定時間後に出力19が高レベル状態
になってR8フリップフロップ20はセットでれ出力2
1(Qは低レベル状態となる。−万、この時に発振回路
の出力電圧の振幅が光分大きければ、振幅電圧検出回路
14の出力15は低レベル状態になるので、ORゲート
回路22の出力23は低レベル状態となり、Pチャンネ
ルトランジスタ6とNチャンネルトランジスタ7はとも
にオフ状態となシ、頁通電流工を小さく抑えることがで
きる。また、電源電圧■DDが低下したり、あるいは何
らかの原因で見損出力13の振幅電圧がある値よシ小て
くなりた時には、振幅電圧検出回路14の出力15は高
レベル状態に設定されるので、ORゲート回路22の出
力23は高レベル状態となるため、Pチャンネルトラン
ジスタ6とNチャンネルトランジスタはともにオン状態
となシ、これによってMOSトランジスタ2.3と電源
VDDおよび接地GNDとの間の抵抗を小テ<シて、発
振振幅を高めることかでざる。
以上説明したように、不発明は、あるオン抵抗値を持っ
たPチャンネルMUS)ランシスタおよびNチャンネル
MO8)ランシスタを、消費電流(貫通電流)を低減す
るためのPチャンネルMO8トランジスタによるトラン
ジスタ抵抗およびNチャンネルM OS )ランシスタ
によるトランジスタ抵抗に対してそれぞれ並列に接続し
、そのオン・オフ状態を外部から制御できる入力端子を
設けることによシ、広い電源電圧にわ九シ容易に発振し
、発振開始時間も短縮でき、しかも消gR電力を低減で
きるという効果がある。
たPチャンネルMUS)ランシスタおよびNチャンネル
MO8)ランシスタを、消費電流(貫通電流)を低減す
るためのPチャンネルMO8トランジスタによるトラン
ジスタ抵抗およびNチャンネルM OS )ランシスタ
によるトランジスタ抵抗に対してそれぞれ並列に接続し
、そのオン・オフ状態を外部から制御できる入力端子を
設けることによシ、広い電源電圧にわ九シ容易に発振し
、発振開始時間も短縮でき、しかも消gR電力を低減で
きるという効果がある。
第1図は本発明による第1の実施例を示した発振回路図
である。第2図は本発明による第2の実施例の発振回路
図でめる。第3図は本発明による第3の実施例の発振回
路図である。第4図は従来の発振回路の一例を示す回路
図である。 1・・・・・・帰還抵抗(R,)、2・・・・・・第1
のPチャンネルMO8)ランシスタ、3・・・・・・第
2のNチャンネルMOSトランジスタ、4・・・・・・
トランジスタ抵抗、5・・・・・・トランジスタ抵抗、
6・・・・・・第5のPチャンネルMOSトランジスタ
、6−1〜5− n・・・・・・PチャンネルMO8)
ランシスタ、7・・・・・・第6のNチャンネルMO8
)ランシスタ、7−1〜7−〇・・・・・・Nチャンネ
ルMO8)ランシスタ、8・・・・・・インバータゲー
ト、8−1〜8− n・・・・・・インバータゲート、
9・・・・・・機械振動子(たとえば水晶振動子)、l
O・・・・・・コンデンサ、11・・・・・・コンデン
サ、12・・・・・・入力端、13・・印・出力端、1
4・山・・振幅電圧検出回路、15・・・・・・振幅電
圧検出回路の出力、16・・・・・・ANDゲート回路
、17.・・、・・AN Dゲート回路の出力、18・
・・・・・分周回路、19・・・・・・分周回路の出力
、20・・・・・・R8フリップフロップ回路(F/F
)、21・・・・・・RSフリップフロップ回路の出力
Q122・・・・・・ORゲート回路、23・・・・・
・ORゲート回路の出力、C・・・・・・制御入力端子
、C工〜Cn・・・・・・制御入力端子、O・・・・・
・発振回路の出力端子、■・・・・・・貫通電流。 代理人 弁理士 内 原 皿 “パ′”′:1町 制−I I;勘神浣 萬2図 犯1 茶4図
である。第2図は本発明による第2の実施例の発振回路
図でめる。第3図は本発明による第3の実施例の発振回
路図である。第4図は従来の発振回路の一例を示す回路
図である。 1・・・・・・帰還抵抗(R,)、2・・・・・・第1
のPチャンネルMO8)ランシスタ、3・・・・・・第
2のNチャンネルMOSトランジスタ、4・・・・・・
トランジスタ抵抗、5・・・・・・トランジスタ抵抗、
6・・・・・・第5のPチャンネルMOSトランジスタ
、6−1〜5− n・・・・・・PチャンネルMO8)
ランシスタ、7・・・・・・第6のNチャンネルMO8
)ランシスタ、7−1〜7−〇・・・・・・Nチャンネ
ルMO8)ランシスタ、8・・・・・・インバータゲー
ト、8−1〜8− n・・・・・・インバータゲート、
9・・・・・・機械振動子(たとえば水晶振動子)、l
O・・・・・・コンデンサ、11・・・・・・コンデン
サ、12・・・・・・入力端、13・・印・出力端、1
4・山・・振幅電圧検出回路、15・・・・・・振幅電
圧検出回路の出力、16・・・・・・ANDゲート回路
、17.・・、・・AN Dゲート回路の出力、18・
・・・・・分周回路、19・・・・・・分周回路の出力
、20・・・・・・R8フリップフロップ回路(F/F
)、21・・・・・・RSフリップフロップ回路の出力
Q122・・・・・・ORゲート回路、23・・・・・
・ORゲート回路の出力、C・・・・・・制御入力端子
、C工〜Cn・・・・・・制御入力端子、O・・・・・
・発振回路の出力端子、■・・・・・・貫通電流。 代理人 弁理士 内 原 皿 “パ′”′:1町 制−I I;勘神浣 萬2図 犯1 茶4図
Claims (1)
- 電源端子間にソース・ドレイン間が直列接続されたPチ
ャンネルトランジスタとNチャンネルトランジスタと、
該PチャンネルトランジスタとNチャンネルトランジス
タの共通接続されたゲートとこれらトランジスタのソー
ス・ドレイン間を接続する手段との間に接続された発振
手段と、前記電源端子の一方と前記Pチャンネルトラン
ジスタのソースとの間に接続された第1の可変抵抗手段
と、前記電源端子の他方と前記Nチャンネルトランジス
タのソースとの間に接続された第2の可変抵抗手段とを
含むことを特徴とする発振回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16007586 | 1986-07-07 | ||
JP61-160075 | 1986-07-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63146503A true JPS63146503A (ja) | 1988-06-18 |
Family
ID=15707335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25300886A Pending JPS63146503A (ja) | 1986-07-07 | 1986-10-23 | 発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63146503A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0470101A (ja) * | 1990-07-10 | 1992-03-05 | Fujitsu Ltd | 半導体集積回路装置 |
JP2014155184A (ja) * | 2013-02-13 | 2014-08-25 | Seiko Npc Corp | 発振用集積回路 |
JP2016025608A (ja) * | 2014-07-24 | 2016-02-08 | 新日本無線株式会社 | 発振回路 |
-
1986
- 1986-10-23 JP JP25300886A patent/JPS63146503A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0470101A (ja) * | 1990-07-10 | 1992-03-05 | Fujitsu Ltd | 半導体集積回路装置 |
JP2014155184A (ja) * | 2013-02-13 | 2014-08-25 | Seiko Npc Corp | 発振用集積回路 |
JP2016025608A (ja) * | 2014-07-24 | 2016-02-08 | 新日本無線株式会社 | 発振回路 |
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