JPS63146503A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔座業上の利用分野〕 本発明は発振回路に関し、特にｃＭｏｓインバータゲー
トと機械振動子（たとえば水晶系動子）を用いた発振回
路に関する。

〔従来の技術〕

現在、機械振動子（たとえば水晶振動子）を用いた発振
回路は非常に安定な発振周波数が容易に得られるため１
時計およびマイクロコンピュータ等のクロック発生源と
して広く利用されているが、発振回路の消費電力をいか
に低減するかが重要な課題となっている。

第４図は、機械振動子（たとえば水晶振動子）を用いた
従来のＣＭ０８インバータ型発振回路の一例を示す図で
ある。電源■ＤＤと接地ＧＮＤとの間にＰチャンネルＭ
Ｏ８）ランシスタ４．２とＮチら ヤンネルＭ（ＪＳ）ランラスタ３．ヰとが直列に接続さ
れている。ＰチャンネルＭＯＳトランジスタ４は　　　
　・　　　　　−゛　　　ゲートを接地し、抵抗として
使用しており、以下Ｐチャンネルトランジスタ抵抗とい
う。ＮチャンネルＭＯＳトランジスタ５は　　　　゛　
　　　　　−。

−Ｇゲートを電源電圧端子に接続し、抵抗として使用し
ておシ、以下Ｎチャンネルトランジスタ抵抗という。Ｍ
ＯＳトランジスタ２と３のゲート同士は入力端１２に共
通に接続され、ドレイン同士伏されておシ、入力端１２
と出力端゛１３と接地ＧＮＤとの間にそれぞれ接続する
コンデンサ１０および１１が接続式れている。出力は出
力端１３に接続された出力端子Ｏから取シ出される。

第４図の発掘回路の増幅器は、ＭＯＳトランジスタ２と
３とで構成てれる０ＭＯ８インバータゲートによ）主に
構成され、帰還抵抗１によシ、この増幅器の出力端１３
から入力端１２に帰還をかけて入力端１２に適当な直流
バイアスを印加し、適切な増幅動作を行わせるようにし
ている。また、トランジスタ抵抗４および５は、それぞ
れＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭ
ＯＳトランジスタ３の各ソース端子に挿入されているが
、これらは発振回路の消費電流を低減するために接続す
る抵抗であシ、Δ１０Ｓトランジスタ２と３とで主に構
成されるＣＭ（ＪＳインバータゲートの入力端１２の電
圧レベルが電源電圧（以下ｖＤＤとする）と接地（以下
ＧＮＤとする）との間の中間レベルにおる時に、を源電
圧（■ＤＤ）からＭ（ＪＳトランジスタ２および３を通
って接地（ＧＮＤ）に流れる貫通電流工を抑える役割を
果念しておシ、通常数百にΩ程度の値にしている。

〔発明が解決しようとする問題点〕

上述した従来のＣＭＯＳインバータ型発振Ｌ！ｌし！ｌ
路では電源ＶＤＤから接地ＧＮＤに向かって流れる貫通
電流Ｉｉ抑えるためには、トランジスタ抵抗４および５
の抵抗値を増大させれば艮いわけだが、それによって今
度はＭＯＳトランジスタ２と３により構成でれるＣＭＯ
Ｓインバータ型増幅器の出力駆動能力（増幅度）が低下
するために、′電源投入後発振開始までの時間がかかシ
すぎ几９、低い電源電圧においては、もはや発振を起こ
妊なくなつ几シする。逆に、低い電源電圧で発振させる
ためには、トランジスタ抵抗４および５の抵抗値を小さ
くしなければならないという相反する関係を持ち、低い
電源電圧から高い電源電圧までの広い電源電圧にわたっ
ては、消費電流の低い発振回路は構成できないという欠
点を有してい九〇また、電源電圧が低下すると、トラン
ジスタ抵抗４，５の抵抗値が増し、発掘振幅が低下して
し−まう欠点があっ之。

〔問題点を解決するための手段〕

本発明の発振回路は、ソース・ドレイン間が直列に接げ
でれ、ゲート同士が共通に接続された第１のＰチャンネ
ルトランジスタと第１のＮチャンネルトランジスタと、
この第１のＰチャンネルトランジスタのソースと電源電
圧端子との間にソース・ドレインが接続された第２のＰ
チャンネルトランジスタと、同様に、第１のＮチャンネ
ルトランジスタのソースと接地端子との間にソース・ド
レイン間が接続された第２のＮチャンネルトランジスタ
と、ソース・ドレイン間が第２のＰチャンネルトランジ
スタのソース・ドレイン間に並列に接続され次第３のＰ
チャンネルトランジスタと、ソース・ドレイン間が第２
のＮチャンネルトランジスタのソース・ドレイン間に並
列に接続された第３のＮチャンネルトランジスタと、第
１のＰチャンネルトランジスタと第１のＮチャンネルト
ランジスタとの共通接αされたゲートと第１のＰチャン
ネルトランジスタのドレインと第１のＮチャンネルトラ
ンジスタのドレインとを接続する手段との間に接続され
た帰還抵抗および機械振動子（たとえば水晶振動子）と
第１のＰチャンネルトランジスタと第１ＯＮチヤンネル
トランジスタとの共通接続されたゲートに接続てれた第
１のコンデンサと、第１のＰチャンネルトランジスタの
ドレインと第１のＮチャンネルトランジスタのドレイン
とを接αする手段に接ｄ式れｔ第２のコンデンサと、第
３のＰチャンネルトランジスタと第３のＮチャンネルト
ランジスタとのソース・ドレイン間抵抗を変更する手段
とを有する発振回路を得る。

第３のＰチャンネルトランジスタと第３のＮチャンネル
トランジスタとのソース・ドレイン間抵抗は電沖電圧レ
ベルが低い時、発振開始時又は発振出力振幅の不妊い時
に低抵抗に制御され、電源電圧レベルが高い時、発振開
始後定常見損に必要な時間経過後、又は発振出力逗幅が
十分大きい時に高抵抗に制御される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明によるＣＭ（Ｊ　Ｓインバータ型発振回
路の第１の実施例の回路図である。１は帰還抵抗Ｒ，２
と６はＰチャンネルＭＯ３）ランシスタ、３と７はＮチ
ャンネルＭＯＳトランジスタ、４はＰチャ／ネルＭ０８
）ランシスタによるトランジスタ抵抗、５はＮチャンネ
ルＭＯＳ）ランシスタによるトランジスタ抵抗、８はＰ
チャンネルＭＯＳトランジスタ６のゲートに接続される
インバータゲート、９は機械振動子（たとえば水晶振動
子）、１０はＭＯＳトランジスタ２と３とのゲートに共
通に接続される入力端１２と接地ＧＮＤとの間に接続さ
れるコンデンサ、１１はＭＯＳ）ランシスタ２と３との
ドレインに共通に接α芒れる出力端１３と接地ＧＮＤと
の間に接続されるコンデンサである。また、Ｎチャンネ
ルＭＯＳ）ランジスタフとインバータ８とに接続される
制御入力端子Ｃは、ＭＯ８？ランジスタロと７の導通状
態・非導通状態（以下オン状態・オフ状態とする）を−
ＩＪａｌする入力端子として使用でれる。

次に、この実施例の動作について説明する。通常、■Ｄ
Ｄ端子とＭＯＳ）ランシスタ２のソース端子との間、接
地ＧＮＤとトランジスタ３のソース端子との間に接続チ
れ比容トランジスタ抵抗４および５の抵抗値は数百にΩ
とかなシ大きい。−万、ＭＯＳ）ランジスタロと７のオ
ン抵抗値は数十にΩ程度と比較的小妊な値に設定してお
く。

まず、電源電圧ＶＤＤが高い場合には、発振回路の中の
増幅器の増幅度は非常、に高いため、トランジスタ抵抗
４と５の抵抗値よりもはるかに不妊いオン抵抗値を持つ
ＭＯＳ）ランジスタロと７とをオフした状態でも発振す
るので、貫通電流低減のためにもオフ状態が望ましい。

この時、制御入力端子Ｃの信号は低レベル状態にすれば
艮い。

−万、電源電圧■ＤＤが低い場合には、発振回路の中の
増幅器の増幅度は非常に低下するうえ、さらに、トラン
ジスタ抵抗４と５の抵抗１直は、電源１圧が高い時に比
べてともに数倍にも増大するため、増幅器としての増幅
度はなおいっそう低下する。このため、発振が開始する
までにかなシ時間がかかったシ、最悪の場合には、発振
が起こらないという状態になる。この時、制御入力端子
Ｃの信号を高レベル状態にして、トランジスタ抵抗４と
５よりはるかに小妊いオン抵抗値を持つトランジスタ６
と７をオン状態にしてやれば、発振回路の中の増幅器の
増幅度を高めることができ、良好に発振させることがで
きる。ただ、トランジスタ６と７のオン抵抗値は比較的
小１いので、貫通を流工は、トランジスタ６と７がオフ
状態の時に比べて増大するが、電源電圧ＶＤＤがもとも
と低いのでそれほど大きな貫通１ｊＩＬ流にはならない
。さらに、一般に発振を開始するために必要な最小電源
電圧に比べ、発振を持絖嘔せる几めに必要な最小電源電
圧は低くなるので、−亘発振を開始し友ならば、制御入
力端子Ｃの信号を低レベル状態にし、トランジスタ６と
７とをオフ状態にすることにより、貫通４流■の低減を
図ることができる。

第２図は、本発明による第２の実施例の回路図である。

この第２図において１〜５．９〜１３の構成要素はすべ
て第１図に示したものと同じである。６−１〜６−　ｎ
は、ｎ１ｌｆｆｉのＰチャ７ネルＭ　ＯＳトランジスタ
でｈＤ、ＰチャンネルＭＯ８）ランシスタによるトラン
ジスタ抵抗４とすべて並列に接続妊れている。同様に、
７−１〜７−ｎは、ｎ個のＮチャンネルＭＯＳトランジ
スタで６ｂ、ＮチャンネルＭＯＳ）ランシスタによるト
ランジスタ抵抗５とすべて並列に構成されている。８−
１〜３−　ｎは、ｎ個のインバータゲートであり、その
出力はそれぞれＰチャンネルトランジスタ６−１〜５−
　ｎの各ゲートに接続され、Ｎチャンネルトランジスタ
７−１〜７−　ｎのそれぞれとインバータ８−１〜８−
ｎのそれぞれとは、各々制御入力端子Ｃ１〜Ｃｎをそれ
ぞれ構成している。

第２図の発振回路の動作も第１図の発振回路の動作と基
本的にはまったく同じであるが、ｎｌ固のＰチャンネル
ＭＯ８）ランシスタとｎ個のＮチャンネルＭＯＳトラン
ジスタを設け、これらｎ個のＭＯＳ）ランシスタを制御
する人力端子もｎ側設、けた回路で、１．発振する九め
に必要な増幅器の増幅度と、貞通電流工の低減とを微細
に制御できる。すなわち、ｎ個の制御入力端子０１〜Ｃ
ｎを設けて、ｎ１固のＰチャンネルトランジスタおよび
Ｎチャンネルトランジスタのオン状態・オフ状態を細く
制御することによシ、広い電源電圧範囲にわ九って見損
開始および発振持続に必要な最小限度の増幅度にすると
ともに、電源■ＤＤと接地ＧＮＬ）間に最小の貸通戒流
しか流れないように最適化できるため、発振回路の低消
費電力化には非常に有効であるという７ｒｌＩ点がある
。

第３図は、本発明による第３の実施例の回路図である。

１〜５．９〜１３の構成−安累はすべて第１図に示した
ものと同じであるが、第１図の実施例の回路図のインバ
ータゲート８の制御入力端子Ｃに、以下に示す要素で構
成された制御回路を接続している。１４は発振回路の出
力電圧の振幅検出回路であシ、発掘出力振幅′は圧があ
る値よシ小δくなると端子１５から高レベル状態の信号
が出力される。−万、ある値以上の振＠匝であれば、低
レベル状態の信号が出力されるよりになっている。１６
は２人力ＡＮＤゲート回路でめり、発振回路の出力電圧
１３とＯＲゲート回′Ｎｒ２２の出力２３がこのゲート
１６に入力され、この２つの入力信号によ多出力１７が
決まる。１８は発振周波数出力を適当な分周比で分周す
る回路でめシ、１９は分周妊れた周波数出力である。２
０は電源投入後にリセットする機能を持っているＲ　Ｓ
　７　リップフロツブ回路でめシ、セット人力Ｓには分
周回路１８の出力１９が人力石れておシ、その出力Ｑが
２１になっている。２２は２人力Ｏ几ゲート回路であり
、振幅電圧検出回路１４の出力１５とＲＳフリップフロ
ップ回路２０の出力２１（Ｑの信号がこのゲートの入力
になっており、この２つの信号によ多出力２３が決まる
。また、ＯＦＬゲート回路２２の出力２３がＮチャンネ
ルトランジスタ７とインバー、タゲート８の共通ゲート
になっている。

次に、第３図の実施例の動作について説明する。

ＲＳフリップフロップ２０は電源投入後にリセットされ
る機能を持っているので、電源を投入すると出力２１（
Ｑは高レベル状態にな９、ＯＲゲート２２の出力２３も
それに従って高レベル状態となる。この時、インバータ
ゲート８の出力は低レベル状態であり、Ｐチャンネルト
ランジスタ６トＮチャンネルトランジスタ７はオン状態
になっているので、Ｐチャンネルトランジスタ２とＮチ
ャンネルトランジスタ３によシ構成されるＣＭＯＳイン
バータ型増幅器の増幅度は大きいため、発振はす早くし
かも良好に立ち上がることになる。そして、ＡＮＤゲー
ト１６の出力１７は、片刃の入力２３が高レベル状態な
ので、発振回路の出力電圧１３の状態に従うことになり
、出力１７は分周回路１８に入り、発振周波数を計数し
、何分周かされて一定時間後に出力１９が高レベル状態
になってＲ８フリップフロップ２０はセットでれ出力２
１（Ｑは低レベル状態となる。−万、この時に発振回路
の出力電圧の振幅が光分大きければ、振幅電圧検出回路
１４の出力１５は低レベル状態になるので、ＯＲゲート
回路２２の出力２３は低レベル状態となり、Ｐチャンネ
ルトランジスタ６とＮチャンネルトランジスタ７はとも
にオフ状態となシ、頁通電流工を小さく抑えることがで
きる。また、電源電圧■ＤＤが低下したり、あるいは何
らかの原因で見損出力１３の振幅電圧がある値よシ小て
くなりた時には、振幅電圧検出回路１４の出力１５は高
レベル状態に設定されるので、ＯＲゲート回路２２の出
力２３は高レベル状態となるため、Ｐチャンネルトラン
ジスタ６とＮチャンネルトランジスタはともにオン状態
となシ、これによってＭＯＳトランジスタ２．３と電源
ＶＤＤおよび接地ＧＮＤとの間の抵抗を小テ＜シて、発
振振幅を高めることかでざる。

〔発明の効果〕

以上説明したように、不発明は、あるオン抵抗値を持っ
たＰチャンネルＭＵＳ）ランシスタおよびＮチャンネル
ＭＯ８）ランシスタを、消費電流（貫通電流）を低減す
るためのＰチャンネルＭＯ８トランジスタによるトラン
ジスタ抵抗およびＮチャンネルＭ　ＯＳ　）ランシスタ
によるトランジスタ抵抗に対してそれぞれ並列に接続し
、そのオン・オフ状態を外部から制御できる入力端子を
設けることによシ、広い電源電圧にわ九シ容易に発振し
、発振開始時間も短縮でき、しかも消ｇＲ電力を低減で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明による第１の実施例を示した発振回路図
である。第２図は本発明による第２の実施例の発振回路
図でめる。第３図は本発明による第３の実施例の発振回
路図である。第４図は従来の発振回路の一例を示す回路
図である。 １・・・・・・帰還抵抗（Ｒ，）、２・・・・・・第１
のＰチャンネルＭＯ８）ランシスタ、３・・・・・・第
２のＮチャンネルＭＯＳトランジスタ、４・・・・・・
トランジスタ抵抗、５・・・・・・トランジスタ抵抗、
６・・・・・・第５のＰチャンネルＭＯＳトランジスタ
、６−１〜５−　ｎ・・・・・・ＰチャンネルＭＯ８）
ランシスタ、７・・・・・・第６のＮチャンネルＭＯ８
）ランシスタ、７−１〜７−〇・・・・・・Ｎチャンネ
ルＭＯ８）ランシスタ、８・・・・・・インバータゲー
ト、８−１〜８−　ｎ・・・・・・インバータゲート、
９・・・・・・機械振動子（たとえば水晶振動子）、ｌ
Ｏ・・・・・・コンデンサ、１１・・・・・・コンデン
サ、１２・・・・・・入力端、１３・・印・出力端、１
４・山・・振幅電圧検出回路、１５・・・・・・振幅電
圧検出回路の出力、１６・・・・・・ＡＮＤゲート回路
、１７．・・、・・ＡＮ　Ｄゲート回路の出力、１８・
・・・・・分周回路、１９・・・・・・分周回路の出力
、２０・・・・・・Ｒ８フリップフロップ回路（Ｆ／Ｆ
）、２１・・・・・・ＲＳフリップフロップ回路の出力
Ｑ１２２・・・・・・ＯＲゲート回路、２３・・・・・
・ＯＲゲート回路の出力、Ｃ・・・・・・制御入力端子
、Ｃ工〜Ｃｎ・・・・・・制御入力端子、Ｏ・・・・・
・発振回路の出力端子、■・・・・・・貫通電流。 代理人　弁理士　　内　原　　　皿　“パ′”′：１町 制−Ｉ Ｉ；勘神浣 萬２図 犯１ 茶４図

Claims (1)

【特許請求の範囲】
1. 電源端子間にソース・ドレイン間が直列接続されたＰチ
   ャンネルトランジスタとＮチャンネルトランジスタと、
   該ＰチャンネルトランジスタとＮチャンネルトランジス
   タの共通接続されたゲートとこれらトランジスタのソー
   ス・ドレイン間を接続する手段との間に接続された発振
   手段と、前記電源端子の一方と前記Ｐチャンネルトラン
   ジスタのソースとの間に接続された第１の可変抵抗手段
   と、前記電源端子の他方と前記Ｎチャンネルトランジス
   タのソースとの間に接続された第２の可変抵抗手段とを
   含むことを特徴とする発振回路。