JP2003023323A - Ｍｏｓｆｅｔの抵抗制御回路およびそれを用いた時定数制御回路 - Google Patents
Ｍｏｓｆｅｔの抵抗制御回路およびそれを用いた時定数制御回路Info
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Abstract
(57)【要約】
【課題】 素子のばらつきや温度特性に影響されること
なく、ＭＯＳＦＥＴを所望の抵抗値に制御できるＭＯＳ
ＦＥＴの抵抗制御回路を提供する。 【解決手段】 第１，第２ＭＯＳＦＥＴ５，６を有する
電流ミラー回路１、第１電流源２、演算増幅器３、電圧
印加手段４を有し、第１，第２ＭＯＳＦＥＴ５，６のそ
れぞれのソース電極を第１電源端子ＶＤＤに接続し、第
１ＭＯＳＦＥＴ５のドレイン電極と第２電源端子（接
地）との間に第１電流源２を接続し、演算増幅器３の非
反転入力端子を第１ＭＯＳＦＥＴ５のドレイン電極に接
続し、演算増幅器３の出力端子を第１，第２ＭＯＳＦＥ
Ｔ５，６のゲート電極に接続し、第１，第２ＭＯＳＦＥ
Ｔ５，６がＭＯＳ抵抗領域で動作するように、電圧印加
手段４により演算増幅器３の反転入力端子に所定の電圧
を印加して、第１電流源２の電流値に基づいて第２ＭＯ
ＳＦＥＴ６のソース電極及びドレイン電極間の抵抗値を
制御する。
なく、ＭＯＳＦＥＴを所望の抵抗値に制御できるＭＯＳ
ＦＥＴの抵抗制御回路を提供する。 【解決手段】 第１，第２ＭＯＳＦＥＴ５，６を有する
電流ミラー回路１、第１電流源２、演算増幅器３、電圧
印加手段４を有し、第１，第２ＭＯＳＦＥＴ５，６のそ
れぞれのソース電極を第１電源端子ＶＤＤに接続し、第
１ＭＯＳＦＥＴ５のドレイン電極と第２電源端子（接
地）との間に第１電流源２を接続し、演算増幅器３の非
反転入力端子を第１ＭＯＳＦＥＴ５のドレイン電極に接
続し、演算増幅器３の出力端子を第１，第２ＭＯＳＦＥ
Ｔ５，６のゲート電極に接続し、第１，第２ＭＯＳＦＥ
Ｔ５，６がＭＯＳ抵抗領域で動作するように、電圧印加
手段４により演算増幅器３の反転入力端子に所定の電圧
を印加して、第１電流源２の電流値に基づいて第２ＭＯ
ＳＦＥＴ６のソース電極及びドレイン電極間の抵抗値を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（Ｍ
ＯＳ形電界効果トランジスタ）の抵抗制御回路およびそ
れを用いた時定数制御回路に関する。
ＯＳ形電界効果トランジスタ）の抵抗制御回路およびそ
れを用いた時定数制御回路に関する。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴのゲート−ソース間
の抵抗値を制御する構成として、例えば図９に示すよう
に、ＭＯＳＦＥＴ５１のゲート−ソース間に電圧源５２
を接続し、これによりゲート電圧を制御してゲート−ソ
ース間の抵抗値を制御する構成が知られている。なお、
図９はｎチャネル形のＭＯＳＦＥＴ５１を示している。
の抵抗値を制御する構成として、例えば図９に示すよう
に、ＭＯＳＦＥＴ５１のゲート−ソース間に電圧源５２
を接続し、これによりゲート電圧を制御してゲート−ソ
ース間の抵抗値を制御する構成が知られている。なお、
図９はｎチャネル形のＭＯＳＦＥＴ５１を示している。
【０００３】
【発明が解決しようとする課題】ところが、図９に示し
たように、単にＭＯＳＦＥＴ５１のゲート−ソース間に
電圧源５２を接続してゲート電圧を制御する構成にあっ
ては、ＭＯＳＦＥＴ５１のドレイン−ソース間の抵抗値
が、素子自体のばらつきや温度特性の影響を受け易いと
言う問題がある。
たように、単にＭＯＳＦＥＴ５１のゲート−ソース間に
電圧源５２を接続してゲート電圧を制御する構成にあっ
ては、ＭＯＳＦＥＴ５１のドレイン−ソース間の抵抗値
が、素子自体のばらつきや温度特性の影響を受け易いと
言う問題がある。
【０００４】このため、ＭＯＳＦＥＴ５１のドレイン側
あるいはソース側にコンデンサを接続して時定数回路を
構成した場合には、所望の時定数を安定して得ることが
困難となり、また、このような時定数回路を例えば発振
回路に適用した場合には、所望の発振周波数を安定して
得ることができなくなる。
あるいはソース側にコンデンサを接続して時定数回路を
構成した場合には、所望の時定数を安定して得ることが
困難となり、また、このような時定数回路を例えば発振
回路に適用した場合には、所望の発振周波数を安定して
得ることができなくなる。
【０００５】従って、かかる点に鑑みてなされた本発明
の第１の目的は、素子のばらつきや温度特性に影響され
ることなく、ＭＯＳＦＥＴを所望の抵抗値に制御できる
ＭＯＳＦＥＴの抵抗制御回路を提供することにある。
の第１の目的は、素子のばらつきや温度特性に影響され
ることなく、ＭＯＳＦＥＴを所望の抵抗値に制御できる
ＭＯＳＦＥＴの抵抗制御回路を提供することにある。
【０００６】更に、本発明の第２の目的は、所望の時定
数を安定して得ることができる時定数制御回路を提供す
ることにある。
数を安定して得ることができる時定数制御回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】上記第１の目的を達成す
る請求項１に記載のＭＯＳＦＥＴの抵抗制御回路の発明
は、ゲート電極を共通接続した第１及び第２ＭＯＳＦＥ
Ｔを有する電流ミラー回路と、第１電流源と、演算増幅
器と、電圧印加手段とを有し、上記第１及び第２ＭＯＳ
ＦＥＴのそれぞれのソース電極を第１電源端子に接続
し、上記第１ＭＯＳＦＥＴのドレイン電極と第２電源端
子との間に上記第１電流源を接続し、上記演算増幅器の
非反転入力端子を上記第１ＭＯＳＦＥＴのドレイン電極
に接続し、上記演算増幅器の出力端子を上記第１及び第
２ＭＯＳＦＥＴのゲート電極に接続し、上記第１及び第
２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作するように、上
記電圧印加手段により上記演算増幅器の反転入力端子に
所定の電圧を印加して、上記第１電流源の電流値に基づ
いて上記第２ＭＯＳＦＥＴのソース電極及びドレイン電
極間の抵抗値を制御するよう構成したことを特徴とす
る。
る請求項１に記載のＭＯＳＦＥＴの抵抗制御回路の発明
は、ゲート電極を共通接続した第１及び第２ＭＯＳＦＥ
Ｔを有する電流ミラー回路と、第１電流源と、演算増幅
器と、電圧印加手段とを有し、上記第１及び第２ＭＯＳ
ＦＥＴのそれぞれのソース電極を第１電源端子に接続
し、上記第１ＭＯＳＦＥＴのドレイン電極と第２電源端
子との間に上記第１電流源を接続し、上記演算増幅器の
非反転入力端子を上記第１ＭＯＳＦＥＴのドレイン電極
に接続し、上記演算増幅器の出力端子を上記第１及び第
２ＭＯＳＦＥＴのゲート電極に接続し、上記第１及び第
２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作するように、上
記電圧印加手段により上記演算増幅器の反転入力端子に
所定の電圧を印加して、上記第１電流源の電流値に基づ
いて上記第２ＭＯＳＦＥＴのソース電極及びドレイン電
極間の抵抗値を制御するよう構成したことを特徴とす
る。
【０００８】請求項１の発明によると、第１ＭＯＳＦＥ
Ｔのゲート電圧は、演算増幅器の作用によりドレイン電
圧が電圧印加手段により印加した電圧と同じになるよう
に、即ち第１ＭＯＳＦＥＴのソース電極及びドレイン電
極間が、印加電圧値と第１電流源の電流値とによって決
まる抵抗値となるように制御されるので、第１電流源の
電流値を変化させると第１ＭＯＳＦＥＴのソース電極及
びドレイン電極間の抵抗値が変化することになる。ま
た、第２ＭＯＳＦＥＴは、そのゲート電圧が第１ＭＯＳ
ＦＥＴのゲート電圧と同電位に保持され、第１ＭＯＳＦ
ＥＴとともに電流ミラー回路を構成するので、第１電流
源の電流値が変わると第２ＭＯＳＦＥＴを流れる電流も
変化してそのソース電極及びドレイン電極間の抵抗値が
変化することになる。従って、第１電流源の電流値を制
御すれば、第２ＭＯＳＦＥＴのソース電極及びドレイン
電極間の抵抗値を、その素子のばらつきや温度特性に影
響されることなく制御することが可能になると共に、電
圧印加手段による電圧の温度特性と第１電流源による電
流の温度特性とを同じにすれば、それらの影響もキャン
セルすることが可能となる。
Ｔのゲート電圧は、演算増幅器の作用によりドレイン電
圧が電圧印加手段により印加した電圧と同じになるよう
に、即ち第１ＭＯＳＦＥＴのソース電極及びドレイン電
極間が、印加電圧値と第１電流源の電流値とによって決
まる抵抗値となるように制御されるので、第１電流源の
電流値を変化させると第１ＭＯＳＦＥＴのソース電極及
びドレイン電極間の抵抗値が変化することになる。ま
た、第２ＭＯＳＦＥＴは、そのゲート電圧が第１ＭＯＳ
ＦＥＴのゲート電圧と同電位に保持され、第１ＭＯＳＦ
ＥＴとともに電流ミラー回路を構成するので、第１電流
源の電流値が変わると第２ＭＯＳＦＥＴを流れる電流も
変化してそのソース電極及びドレイン電極間の抵抗値が
変化することになる。従って、第１電流源の電流値を制
御すれば、第２ＭＯＳＦＥＴのソース電極及びドレイン
電極間の抵抗値を、その素子のばらつきや温度特性に影
響されることなく制御することが可能になると共に、電
圧印加手段による電圧の温度特性と第１電流源による電
流の温度特性とを同じにすれば、それらの影響もキャン
セルすることが可能となる。
【０００９】請求項２に記載の発明は、請求項１のＭＯ
ＳＦＥＴの抵抗制御回路において、上記電圧印加手段
は、上記第１電源端子と第２電源端子との間に直列に接
続した抵抗及び第２電流源を有し、これら抵抗と第２電
流源との接続点に上記演算増幅器の反転入力端子を接続
したことを特徴とする。
ＳＦＥＴの抵抗制御回路において、上記電圧印加手段
は、上記第１電源端子と第２電源端子との間に直列に接
続した抵抗及び第２電流源を有し、これら抵抗と第２電
流源との接続点に上記演算増幅器の反転入力端子を接続
したことを特徴とする。
【００１０】請求項２の発明によると、電圧印加手段を
抵抗と第２電流源とで構成して演算増幅器の反転入力端
子に第１及び第２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作
する電圧を印加するようにしたので、第２ＭＯＳＦＥＴ
のばらつきや温度特性に影響されることなく、その抵抗
値を第２電流源の電流値と第１電流源の電流値との比に
基づいて制御することが可能になると共に、第１電流源
による電流の温度特性と第２電流源による電流の温度特
性とを同じにすれば、それらの影響もキャンセルするこ
とが可能となる。
抵抗と第２電流源とで構成して演算増幅器の反転入力端
子に第１及び第２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作
する電圧を印加するようにしたので、第２ＭＯＳＦＥＴ
のばらつきや温度特性に影響されることなく、その抵抗
値を第２電流源の電流値と第１電流源の電流値との比に
基づいて制御することが可能になると共に、第１電流源
による電流の温度特性と第２電流源による電流の温度特
性とを同じにすれば、それらの影響もキャンセルするこ
とが可能となる。
【００１１】請求項３に記載の発明は、請求項１のＭＯ
ＳＦＥＴの抵抗制御回路において、上記電圧印加手段
は、上記第１電源端子と上記演算増幅器の反転入力端子
との間に接続した電圧源を有することを特徴とする。
ＳＦＥＴの抵抗制御回路において、上記電圧印加手段
は、上記第１電源端子と上記演算増幅器の反転入力端子
との間に接続した電圧源を有することを特徴とする。
【００１２】請求項３の発明によると、電圧印加手段を
電圧源をもって構成して演算増幅器の反転入力端子に第
１及び第２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作する電
圧を印加するようにしたので、第２ＭＯＳＦＥＴのばら
つきや温度特性に影響されることなく、その抵抗値を電
圧源の電圧値と第１電流源の電流値とに基づいて制御す
ることが可能になると共に、電圧源による電圧の温度特
性と第１電流源による電流の温度特性とを同じにすれ
ば、それらの影響もキャンセルすることが可能となる。
電圧源をもって構成して演算増幅器の反転入力端子に第
１及び第２ＭＯＳＦＥＴがＭＯＳ抵抗領域で動作する電
圧を印加するようにしたので、第２ＭＯＳＦＥＴのばら
つきや温度特性に影響されることなく、その抵抗値を電
圧源の電圧値と第１電流源の電流値とに基づいて制御す
ることが可能になると共に、電圧源による電圧の温度特
性と第１電流源による電流の温度特性とを同じにすれ
ば、それらの影響もキャンセルすることが可能となる。
【００１３】更に、上記第２の目的を達成する請求項４
に記載の時定数制御回路の発明は、請求項１〜３に記載
のＭＯＳＦＥＴの抵抗制御回路と、該抵抗制御回路の上
記第２ＭＯＳＦＥＴのドレイン電極に接続したコンデン
サとを有し、上記抵抗制御回路により上記第２ＭＯＳＦ
ＥＴのソース電極及びドレイン電極間の抵抗値を制御し
て、該第２ＭＯＳＦＥＴのソース電極及びドレイン電極
間通路及び上記コンデンサを含む時定数回路の時定数を
制御するよう構成したことを特徴とする。
に記載の時定数制御回路の発明は、請求項１〜３に記載
のＭＯＳＦＥＴの抵抗制御回路と、該抵抗制御回路の上
記第２ＭＯＳＦＥＴのドレイン電極に接続したコンデン
サとを有し、上記抵抗制御回路により上記第２ＭＯＳＦ
ＥＴのソース電極及びドレイン電極間の抵抗値を制御し
て、該第２ＭＯＳＦＥＴのソース電極及びドレイン電極
間通路及び上記コンデンサを含む時定数回路の時定数を
制御するよう構成したことを特徴とする。
【００１４】請求項４の発明によると、抵抗制御回路に
おいて第２ＭＯＳＦＥＴの抵抗値を、その素子のばらつ
きや温度特性に影響されることなく制御できると共に、
外部の温度特性を適切に設定することでその影響も回避
できるので、第２ＭＯＳＦＥＴの抵抗値とコンデンサと
により所望の時定数を安定して得ることが可能となる。
おいて第２ＭＯＳＦＥＴの抵抗値を、その素子のばらつ
きや温度特性に影響されることなく制御できると共に、
外部の温度特性を適切に設定することでその影響も回避
できるので、第２ＭＯＳＦＥＴの抵抗値とコンデンサと
により所望の時定数を安定して得ることが可能となる。
【００１５】
【発明の実施の形態】以下、本発明によるＭＯＳＦＥＴ
の抵抗制御回路およびそれを用いた時定数制御回路の実
施の形態について、図面を参照して説明する。
の抵抗制御回路およびそれを用いた時定数制御回路の実
施の形態について、図面を参照して説明する。
【００１６】図１は、本発明によるＭＯＳＦＥＴの抵抗
制御回路の第1実施の形態を示す回路構成図である。こ
の抵抗制御回路は、電流ミラー回路１、第１電流源２、
演算増幅器３、及び電圧印加手段４を有している。
制御回路の第1実施の形態を示す回路構成図である。こ
の抵抗制御回路は、電流ミラー回路１、第１電流源２、
演算増幅器３、及び電圧印加手段４を有している。
【００１７】電流ミラー回路１は、ｐチャネル形の第１
ＭＯＳＦＥＴ５及び第２ＭＯＳＦＥＴ６を有し、それら
のゲート電極は共通に接続し、それぞれのソース電極は
ＶＤＤ（第１電源端子）に接続し、第１ＭＯＳＦＥＴ５
のドレイン電極は第１電流源２を介して接地（第２電源
端子）すると共に、演算増幅器３の非反転入力端子に接
続して、この演算増幅器３の出力端子を共通接続したゲ
ート電極に接続する。
ＭＯＳＦＥＴ５及び第２ＭＯＳＦＥＴ６を有し、それら
のゲート電極は共通に接続し、それぞれのソース電極は
ＶＤＤ（第１電源端子）に接続し、第１ＭＯＳＦＥＴ５
のドレイン電極は第１電流源２を介して接地（第２電源
端子）すると共に、演算増幅器３の非反転入力端子に接
続して、この演算増幅器３の出力端子を共通接続したゲ
ート電極に接続する。
【００１８】また、電圧印加手段４は、ＶＤＤと接地と
の間に直列接続した抵抗７及び第２電流源８をもって構
成して、抵抗７と第２電流源８との接続点を演算増幅器
３の反転入力端子に接続して、第１，第２ＭＯＳＦＥＴ
５，６がＭＯＳ抵抗領域で動作するように、例えば０．
１Ｖ〜０．２Ｖ程度の所定のゲート電圧を印加するよう
にする。
の間に直列接続した抵抗７及び第２電流源８をもって構
成して、抵抗７と第２電流源８との接続点を演算増幅器
３の反転入力端子に接続して、第１，第２ＭＯＳＦＥＴ
５，６がＭＯＳ抵抗領域で動作するように、例えば０．
１Ｖ〜０．２Ｖ程度の所定のゲート電圧を印加するよう
にする。
【００１９】かかる構成によると、第１，第２ＭＯＳＦ
ＥＴ５，６のゲート電圧は、演算増幅器３の作用により
ドレイン電圧が抵抗７と第２電流源８とによって決定さ
れる印加電圧となるように、即ち第１ＭＯＳＦＥＴ５の
ソース電極及びドレイン電極間が、印加電圧値と第１電
流源２の電流値とによって決まる抵抗値となるように制
御されるので、第１ＭＯＳＦＥＴ５はＭＯＳ抵抗領域で
動作する。従って、抵抗７の抵抗値をＲ７、第２電流源
８の電流値をＩ０、第１ＭＯＳＦＥＴ５のソース−ドレ
イン通路の抵抗値をＲ５、第１電流源２の電流値をＩ１
とすると、 Ｒ７×Ｉ０＝Ｒ５×Ｉ１ ・・・（１） となる。
ＥＴ５，６のゲート電圧は、演算増幅器３の作用により
ドレイン電圧が抵抗７と第２電流源８とによって決定さ
れる印加電圧となるように、即ち第１ＭＯＳＦＥＴ５の
ソース電極及びドレイン電極間が、印加電圧値と第１電
流源２の電流値とによって決まる抵抗値となるように制
御されるので、第１ＭＯＳＦＥＴ５はＭＯＳ抵抗領域で
動作する。従って、抵抗７の抵抗値をＲ７、第２電流源
８の電流値をＩ０、第１ＭＯＳＦＥＴ５のソース−ドレ
イン通路の抵抗値をＲ５、第１電流源２の電流値をＩ１
とすると、 Ｒ７×Ｉ０＝Ｒ５×Ｉ１ ・・・（１） となる。
【００２０】ここで、第１，第２ＭＯＳＦＥＴ５，６は
電流ミラー回路１を構成するので、例えば第２ＭＯＳＦ
ＥＴ６のソース−ドレイン通路の抵抗値（Ｒ６）を第１
ＭＯＳＦＥＴ５の抵抗値Ｒ５と等しくなるように、すな
わち電流比率が等しくなるようにトランジスタサイズを
設定すると、 Ｒ６＝Ｒ７×Ｉ０÷Ｉ１ ・・・（２） となる。
電流ミラー回路１を構成するので、例えば第２ＭＯＳＦ
ＥＴ６のソース−ドレイン通路の抵抗値（Ｒ６）を第１
ＭＯＳＦＥＴ５の抵抗値Ｒ５と等しくなるように、すな
わち電流比率が等しくなるようにトランジスタサイズを
設定すると、 Ｒ６＝Ｒ７×Ｉ０÷Ｉ１ ・・・（２） となる。
【００２１】（２）式から、第２ＭＯＳＦＥＴ６の抵抗
値Ｒ６は、Ｉ０とＩ１との比率に比例するので、Ｉ０を
一定とすればＩ１を制御することによりＲ６を制御する
ことができる。しかも、第２ＭＯＳＦＥＴ６のゲート電
圧は、演算増幅器３により温度の影響をキャンセルする
ように、つまり抵抗値Ｒ６が一定となるように制御され
るので、第２ＭＯＳＦＥＴ６のばらつきや温度特性に影
響されることなく、その抵抗値Ｒ６を制御することがで
きる。
値Ｒ６は、Ｉ０とＩ１との比率に比例するので、Ｉ０を
一定とすればＩ１を制御することによりＲ６を制御する
ことができる。しかも、第２ＭＯＳＦＥＴ６のゲート電
圧は、演算増幅器３により温度の影響をキャンセルする
ように、つまり抵抗値Ｒ６が一定となるように制御され
るので、第２ＭＯＳＦＥＴ６のばらつきや温度特性に影
響されることなく、その抵抗値Ｒ６を制御することがで
きる。
【００２２】また、Ｉ０の温度特性とＩ１の温度特性と
を同じにすれば、両者の温度特性がキャンセルされるの
で、抵抗値Ｒ６がＩ０，Ｉ１の温度特性の影響を受ける
こともない。
を同じにすれば、両者の温度特性がキャンセルされるの
で、抵抗値Ｒ６がＩ０，Ｉ１の温度特性の影響を受ける
こともない。
【００２３】図２は、本発明によるＭＯＳＦＥＴの抵抗
制御回路の第２実施の形態を示す回路構成図である。本
実施の形態は、第１実施の形態において、電圧印加手段
４をＶＤＤと演算増幅器３の反転入力端子との間に接続
した電圧源１１をもって構成して、該電圧源１１により
演算増幅器３を介して第１，第２ＭＯＳＦＥＴ５，６を
ＭＯＳ抵抗領域で動作させるようにしたもので、その他
の構成は第１実施の形態と同様であるので、同一素子に
は同一参照番号を付してその説明を省略する。
制御回路の第２実施の形態を示す回路構成図である。本
実施の形態は、第１実施の形態において、電圧印加手段
４をＶＤＤと演算増幅器３の反転入力端子との間に接続
した電圧源１１をもって構成して、該電圧源１１により
演算増幅器３を介して第１，第２ＭＯＳＦＥＴ５，６を
ＭＯＳ抵抗領域で動作させるようにしたもので、その他
の構成は第１実施の形態と同様であるので、同一素子に
は同一参照番号を付してその説明を省略する。
【００２４】かかる構成によると、電圧源１１の電圧値
をＶ１１とすると、 Ｒ６＝Ｖ１１／Ｉ１ ・・・（３） が成立する。
をＶ１１とすると、 Ｒ６＝Ｖ１１／Ｉ１ ・・・（３） が成立する。
【００２５】従って、Ｖ１１を一定とすれば、Ｉ１を制
御することにより、第２ＭＯＳＦＥＴ６のばらつきや温
度特性に影響されることなく、その抵抗値Ｒ６を制御す
ることができる。
御することにより、第２ＭＯＳＦＥＴ６のばらつきや温
度特性に影響されることなく、その抵抗値Ｒ６を制御す
ることができる。
【００２６】また、Ｖ１１の温度特性とＩ１の温度特性
とを同じにすれば、両者の温度特性がキャンセルされる
ので、抵抗値Ｒ６がＶ１１，Ｉ１の温度特性の影響を受
けることもない。
とを同じにすれば、両者の温度特性がキャンセルされる
ので、抵抗値Ｒ６がＶ１１，Ｉ１の温度特性の影響を受
けることもない。
【００２７】図３は、本発明によるＭＯＳＦＥＴの抵抗
制御回路の第３実施の形態を示す回路構成図である。本
実施の形態は、第１実施の形態において、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６をｎチャ
ネル形としたものである。
制御回路の第３実施の形態を示す回路構成図である。本
実施の形態は、第１実施の形態において、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６をｎチャ
ネル形としたものである。
【００２８】このため、本実施の形態では、ＶＤＤを第
２電源端子、接地を第１電源端子として、第１ＭＯＳＦ
ＥＴ５のドレイン電極を第１電流源２を介してＶＤＤに
接続すると共に、演算増幅器３の非反転入力端子に接続
し、ソース電極を第２ＭＯＳＦＥＴ６のソース電極とと
もに接地し、ゲート電極を第２ＭＯＳＦＥＴ６のゲート
電極とともに演算増幅器３の出力端子に接続する。
２電源端子、接地を第１電源端子として、第１ＭＯＳＦ
ＥＴ５のドレイン電極を第１電流源２を介してＶＤＤに
接続すると共に、演算増幅器３の非反転入力端子に接続
し、ソース電極を第２ＭＯＳＦＥＴ６のソース電極とと
もに接地し、ゲート電極を第２ＭＯＳＦＥＴ６のゲート
電極とともに演算増幅器３の出力端子に接続する。
【００２９】また、ＶＤＤには第２電流源８の一端を接
続し、その他端を抵抗７を介して接地するとともに演算
増幅器３の反転入力端子に接続して、第１，第２ＭＯＳ
ＦＥＴ５，６がＭＯＳ抵抗領域で動作するようにそれら
のゲート電極に所定の電圧を印加する。
続し、その他端を抵抗７を介して接地するとともに演算
増幅器３の反転入力端子に接続して、第１，第２ＭＯＳ
ＦＥＴ５，６がＭＯＳ抵抗領域で動作するようにそれら
のゲート電極に所定の電圧を印加する。
【００３０】従って、本実施の形態によると、第１実施
の形態と同様に、第２電流源の電流値Ｉ０を一定とすれ
ば、第１電流源２の電流値Ｉ１を制御することにより、
第２ＭＯＳＦＥＴ６の抵抗値Ｒ６を、該第２ＭＯＳＦＥ
Ｔ６のばらつきや温度特性に影響されることなく制御す
ることができる。また、Ｉ０の温度特性とＩ１の温度特
性とを同じにすれば、両者の温度特性がキャンセルされ
るので、抵抗値Ｒ６がＩ０，Ｉ１の温度特性の影響を受
けることもない。
の形態と同様に、第２電流源の電流値Ｉ０を一定とすれ
ば、第１電流源２の電流値Ｉ１を制御することにより、
第２ＭＯＳＦＥＴ６の抵抗値Ｒ６を、該第２ＭＯＳＦＥ
Ｔ６のばらつきや温度特性に影響されることなく制御す
ることができる。また、Ｉ０の温度特性とＩ１の温度特
性とを同じにすれば、両者の温度特性がキャンセルされ
るので、抵抗値Ｒ６がＩ０，Ｉ１の温度特性の影響を受
けることもない。
【００３１】図４は、本発明によるＭＯＳＦＥＴの抵抗
制御回路の第４実施の形態を示す回路構成図である。本
実施の形態は、第２実施の形態において、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６をｎチャ
ネル形としたものである。
制御回路の第４実施の形態を示す回路構成図である。本
実施の形態は、第２実施の形態において、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６をｎチャ
ネル形としたものである。
【００３２】このため、本実施の形態では、第３実施の
形態と同様に、ＶＤＤを第２電源端子、接地を第１電源
端子として、第１ＭＯＳＦＥＴ５のドレイン電極を第１
電流源２を介してＶＤＤに接続すると共に、演算増幅器
３の非反転入力端子に接続し、ソース電極を第２ＭＯＳ
ＦＥＴ６のソース電極とともに接地し、ゲート電極を第
２ＭＯＳＦＥＴ６のゲート電極とともに演算増幅器３の
出力端子に接続する。
形態と同様に、ＶＤＤを第２電源端子、接地を第１電源
端子として、第１ＭＯＳＦＥＴ５のドレイン電極を第１
電流源２を介してＶＤＤに接続すると共に、演算増幅器
３の非反転入力端子に接続し、ソース電極を第２ＭＯＳ
ＦＥＴ６のソース電極とともに接地し、ゲート電極を第
２ＭＯＳＦＥＴ６のゲート電極とともに演算増幅器３の
出力端子に接続する。
【００３３】また、演算増幅器３の反転入力端子と接地
との間には電圧源１１を接続して、該電圧源１１により
演算増幅器３を介して第１，第２ＭＯＳＦＥＴ５，６を
ＭＯＳ抵抗領域で動作させるようにする。
との間には電圧源１１を接続して、該電圧源１１により
演算増幅器３を介して第１，第２ＭＯＳＦＥＴ５，６を
ＭＯＳ抵抗領域で動作させるようにする。
【００３４】従って、本実施の形態によると、第２実施
の形態と同様に、電圧源１１の電圧値Ｖ１１を一定とす
れば、第１電流源２の電流値Ｉ１を制御することにより
第２ＭＯＳＦＥＴ６の抵抗値Ｒ６を、該第２ＭＯＳＦＥ
Ｔ６のばらつきや温度特性に影響されることなく制御す
ることができる。また、Ｖ１１の温度特性とＩ１の温度
特性とを同じにすれば、両者の温度特性がキャンセルさ
れるので、抵抗値Ｒ６がＶ１１，Ｉ１の温度特性の影響
を受けることもない。
の形態と同様に、電圧源１１の電圧値Ｖ１１を一定とす
れば、第１電流源２の電流値Ｉ１を制御することにより
第２ＭＯＳＦＥＴ６の抵抗値Ｒ６を、該第２ＭＯＳＦＥ
Ｔ６のばらつきや温度特性に影響されることなく制御す
ることができる。また、Ｖ１１の温度特性とＩ１の温度
特性とを同じにすれば、両者の温度特性がキャンセルさ
れるので、抵抗値Ｒ６がＶ１１，Ｉ１の温度特性の影響
を受けることもない。
【００３５】図５は、本発明による時定数制御回路の一
実施の形態を示す回路構成図である。この時定数制御回
路は、上述した本発明によるＭＯＳＦＥＴの抵抗制御回
路１５の第２ＭＯＳＦＥＴ６のドレイン電極にコンデン
サ１６を接続したものである。なお、図５では抵抗制御
回路１５として図３に示した構成のものを用いている。
実施の形態を示す回路構成図である。この時定数制御回
路は、上述した本発明によるＭＯＳＦＥＴの抵抗制御回
路１５の第２ＭＯＳＦＥＴ６のドレイン電極にコンデン
サ１６を接続したものである。なお、図５では抵抗制御
回路１５として図３に示した構成のものを用いている。
【００３６】かかる時定数制御回路によると、コンデン
サ１６とともに時定数回路を構成する第２ＭＯＳＦＥＴ
６の抵抗値Ｒ６を、上述したように素子のばらつきや温
度特性に影響されることなく制御することができ、また
第２電流源８の電流値Ｉ０の温度特性と第１電流源２の
電流値Ｉ１の温度特性とを同じにすれば、両者の温度特
性がキャンセルされ、抵抗値Ｒ６がＩ０，Ｉ１の外部の
温度特性の影響を受けることもないので、抵抗値Ｒ６を
制御することにより時定数回路を所望の時定数に安定し
て制御することができる。
サ１６とともに時定数回路を構成する第２ＭＯＳＦＥＴ
６の抵抗値Ｒ６を、上述したように素子のばらつきや温
度特性に影響されることなく制御することができ、また
第２電流源８の電流値Ｉ０の温度特性と第１電流源２の
電流値Ｉ１の温度特性とを同じにすれば、両者の温度特
性がキャンセルされ、抵抗値Ｒ６がＩ０，Ｉ１の外部の
温度特性の影響を受けることもないので、抵抗値Ｒ６を
制御することにより時定数回路を所望の時定数に安定し
て制御することができる。
【００３７】なお、図５では抵抗制御回路１５として図
３に示した構成のものを用いたが、図1，図２または図
４に示した構成の抵抗制御回路を用いて、同様に時定数
制御回路を構成することもできる。
３に示した構成のものを用いたが、図1，図２または図
４に示した構成の抵抗制御回路を用いて、同様に時定数
制御回路を構成することもできる。
【００３８】図６は、本発明による時定数制御回路の第
１応用例を示す回路構成図である。この応用例は、直列
接続した複数段のインバータ、ここでは２段のインバー
タ２１，２２を有する遅延時間制御回路のインバータ間
に、上述した本発明による抵抗制御回路１５及びコンデ
ンサ１６を有する時定数制御回路２５を接続して、時定
数制御回路２５の時定数を制御することにより、遅延時
間を可変としたものである。
１応用例を示す回路構成図である。この応用例は、直列
接続した複数段のインバータ、ここでは２段のインバー
タ２１，２２を有する遅延時間制御回路のインバータ間
に、上述した本発明による抵抗制御回路１５及びコンデ
ンサ１６を有する時定数制御回路２５を接続して、時定
数制御回路２５の時定数を制御することにより、遅延時
間を可変としたものである。
【００３９】このように、本発明による時定数制御回路
２５を遅延時間制御回路に適用すれば、時定数制御回路
２５において時定数を安定して制御することができるの
で、所望の遅延時間を安定して得ることができる。
２５を遅延時間制御回路に適用すれば、時定数制御回路
２５において時定数を安定して制御することができるの
で、所望の遅延時間を安定して得ることができる。
【００４０】図７は、本発明による時定数制御回路の第
２応用例を示す回路構成図である。この応用例は、リン
グ状に接続した奇数段のインバータ、ここでは３段のイ
ンバータ２６，２７，２８を有するリングオシレータの
インバータ２６，２７間に、上述した本発明による抵抗
制御回路１５及びコンデンサ１６を有する時定数制御回
路２５を接続して、時定数制御回路２５の時定数を制御
することにより、リングオシレータの発振周波数を可変
としたものである。
２応用例を示す回路構成図である。この応用例は、リン
グ状に接続した奇数段のインバータ、ここでは３段のイ
ンバータ２６，２７，２８を有するリングオシレータの
インバータ２６，２７間に、上述した本発明による抵抗
制御回路１５及びコンデンサ１６を有する時定数制御回
路２５を接続して、時定数制御回路２５の時定数を制御
することにより、リングオシレータの発振周波数を可変
としたものである。
【００４１】このように、本発明による時定数制御回路
２５をリングオシレータに適用すれば、時定数制御回路
２５において時定数を安定して制御することができるの
で、所望の発振周波数を安定して得ることができる。
２５をリングオシレータに適用すれば、時定数制御回路
２５において時定数を安定して制御することができるの
で、所望の発振周波数を安定して得ることができる。
【００４２】図８は、本発明による時定数制御回路の第
３応用例を示す回路構成図である。この応用例は、並列
接続したインバータ３１、抵抗３２及び水晶発振子３３
を有する水晶発振回路のインバータ３１の入力側に、上
述した本発明による抵抗制御回路１５及びコンデンサ１
６を有する時定数制御回路２５を接続し、インバータ３
１の出力側にはコンデンサ３４を接続して、時定数制御
回路２５の時定数を制御することにより、発振周波数を
可変としたものである。
３応用例を示す回路構成図である。この応用例は、並列
接続したインバータ３１、抵抗３２及び水晶発振子３３
を有する水晶発振回路のインバータ３１の入力側に、上
述した本発明による抵抗制御回路１５及びコンデンサ１
６を有する時定数制御回路２５を接続し、インバータ３
１の出力側にはコンデンサ３４を接続して、時定数制御
回路２５の時定数を制御することにより、発振周波数を
可変としたものである。
【００４３】このように、本発明による時定数制御回路
２５を発振回路に適用すれば、時定数制御回路２５にお
いて時定数を安定して制御することができるので、所望
の発振周波数を安定して得ることができる。
２５を発振回路に適用すれば、時定数制御回路２５にお
いて時定数を安定して制御することができるので、所望
の発振周波数を安定して得ることができる。
【００４４】なお、図８では、インバータ３１の入力側
に時定数制御回路２５を接続したが、入力側に代えて出
力側に、あるいは入力側と出力側との双方に時定数制御
回路２５を接続して発振周波数を制御するように構成す
ることもできる。
に時定数制御回路２５を接続したが、入力側に代えて出
力側に、あるいは入力側と出力側との双方に時定数制御
回路２５を接続して発振周波数を制御するように構成す
ることもできる。
【００４５】本発明は、上記実施の形態に限定されるも
のではなく、発明の趣旨に逸脱しない範囲で種々変更可
能である。例えば、上記実施の形態では、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６の電流比
率を１対１としたが、例えばそれらのトランジスタサイ
ズを異ならせて任意の電流比率とすることもでき、これ
により抵抗値Ｒ６に重み付けを与えることもできる。ま
た、本発明によるＭＯＳＦＥＴの抵抗制御回路は時定数
制御回路に限らず、可変抵抗として広く応用することが
できる。同様に、時定数制御回路も、上述した遅延時間
制御回路、リングオシレータや水晶発振回路に限らず、
セラミック発振回路や、その他、時定数回路を有する種
々の回路に広く応用することができる。
のではなく、発明の趣旨に逸脱しない範囲で種々変更可
能である。例えば、上記実施の形態では、電流ミラー回
路１を構成する第１，第２ＭＯＳＦＥＴ５，６の電流比
率を１対１としたが、例えばそれらのトランジスタサイ
ズを異ならせて任意の電流比率とすることもでき、これ
により抵抗値Ｒ６に重み付けを与えることもできる。ま
た、本発明によるＭＯＳＦＥＴの抵抗制御回路は時定数
制御回路に限らず、可変抵抗として広く応用することが
できる。同様に、時定数制御回路も、上述した遅延時間
制御回路、リングオシレータや水晶発振回路に限らず、
セラミック発振回路や、その他、時定数回路を有する種
々の回路に広く応用することができる。
【００４６】
【発明の効果】以上のように、本発明のＭＯＳＦＥＴの
抵抗制御回路によれば、電流ミラー回路の第１及び第２
ＭＯＳＦＥＴのそれぞれのソース電極を第１電源端子に
接続し、第１ＭＯＳＦＥＴのドレイン電極と第２電源端
子との間に第１電流源を接続し、演算増幅器の非反転入
力端子を第１ＭＯＳＦＥＴのドレイン電極に接続し、演
算増幅器の出力端子を第１及び第２ＭＯＳＦＥＴのゲー
ト電極に接続し、第１及び第２ＭＯＳＦＥＴがＭＯＳ抵
抗領域で動作するように、電圧印加手段により演算増幅
器の反転入力端子に所定の電圧を印加して、第１電流源
の電流値に基づいて第２ＭＯＳＦＥＴのソース電極及び
ドレイン電極間の抵抗値を制御するようにしたので、第
２ＭＯＳＦＥＴのばらつきや温度特性に影響されること
なく、該第２ＭＯＳＦＥＴを所望の抵抗値に制御するこ
とができる。
抵抗制御回路によれば、電流ミラー回路の第１及び第２
ＭＯＳＦＥＴのそれぞれのソース電極を第１電源端子に
接続し、第１ＭＯＳＦＥＴのドレイン電極と第２電源端
子との間に第１電流源を接続し、演算増幅器の非反転入
力端子を第１ＭＯＳＦＥＴのドレイン電極に接続し、演
算増幅器の出力端子を第１及び第２ＭＯＳＦＥＴのゲー
ト電極に接続し、第１及び第２ＭＯＳＦＥＴがＭＯＳ抵
抗領域で動作するように、電圧印加手段により演算増幅
器の反転入力端子に所定の電圧を印加して、第１電流源
の電流値に基づいて第２ＭＯＳＦＥＴのソース電極及び
ドレイン電極間の抵抗値を制御するようにしたので、第
２ＭＯＳＦＥＴのばらつきや温度特性に影響されること
なく、該第２ＭＯＳＦＥＴを所望の抵抗値に制御するこ
とができる。
【００４７】また、本発明の時定数制御回路によれば、
上記抵抗制御回路の第２ＭＯＳＦＥＴのドレイン電極に
コンデンサを接続したので、所望の時定数を安定して得
ることができる。
上記抵抗制御回路の第２ＭＯＳＦＥＴのドレイン電極に
コンデンサを接続したので、所望の時定数を安定して得
ることができる。
【図１】本発明によるＭＯＳＦＥＴの抵抗制御回路の第
1実施の形態を示す回路構成図である。
1実施の形態を示す回路構成図である。
【図２】同じく、第２実施の形態を示す回路構成図であ
る。
る。
【図３】同じく、第３実施の形態を示す回路構成図であ
る。
る。
【図４】同じく、第４実施の形態を示す回路構成図であ
る。
る。
【図５】本発明による時定数制御回路の一実施の形態を
示す回路構成図である。
示す回路構成図である。
【図６】本発明による時定数制御回路の第１応用例を示
す回路構成図である。
す回路構成図である。
【図７】同じく、第２応用例を示す回路構成図である。
【図８】同じく、第３応用例を示す回路構成図である。
【図９】従来のＭＯＳＦＥＴの抵抗制御回路を示す図で
ある。
ある。
１ 電流ミラー回路
２ 第１電流源
３ 演算増幅器
４ 電圧印加手段
５ 第１ＭＯＳＦＥＴ
６ 第２ＭＯＳＦＥＴ
７ 抵抗
８ 第２電流源
１１ 電圧源
１５ 抵抗制御回路
１６ コンデンサ
２１，２２，２６，２７，２８，３１ インバータ
２５ 時定数制御回路
３２ 抵抗
３３ 水晶発振子
３４ コンデンサ
フロントページの続き
Ｆターム(参考） 5H420 NA17 NB12 NB25 NB36 NC03
NC14 NC22 NC23 NC26 NE23
5J079 AA04 BA11 DA22 FA05 FA23
FB01 FB03 FB11 GA04 GA09
5J090 AA01 CA02 CA14 CN01 FA20
FN06 HA00 HA10 HA25 HA29
KA01 KA04 KA05 KA25 MA08
TA01
Claims (4)
- 【請求項１】 ゲート電極を共通接続した第１及び第２
ＭＯＳＦＥＴを有する電流ミラー回路と、第１電流源
と、演算増幅器と、電圧印加手段とを有し、 上記第１及び第２ＭＯＳＦＥＴのそれぞれのソース電極
を第１電源端子に接続し、上記第１ＭＯＳＦＥＴのドレ
イン電極と第２電源端子との間に上記第１電流源を接続
し、上記演算増幅器の非反転入力端子を上記第１ＭＯＳ
ＦＥＴのドレイン電極に接続し、上記演算増幅器の出力
端子を上記第１及び第２ＭＯＳＦＥＴのゲート電極に接
続し、上記第１及び第２ＭＯＳＦＥＴがＭＯＳ抵抗領域
で動作するように、上記電圧印加手段により上記演算増
幅器の反転入力端子に所定の電圧を印加して、上記第１
電流源の電流値に基づいて上記第２ＭＯＳＦＥＴのソー
ス電極及びドレイン電極間の抵抗値を制御するよう構成
したことを特徴とするＭＯＳＦＥＴの抵抗制御回路。 - 【請求項２】 上記電圧印加手段は、上記第１電源端子
と第２電源端子との間に直列に接続した抵抗及び第２電
流源を有し、これら抵抗と第２電流源との接続点に上記
演算増幅器の反転入力端子を接続したことを特徴とする
請求項１に記載のＭＯＳＦＥＴの抵抗制御回路。 - 【請求項３】 上記電圧印加手段は、上記第１電源端子
と上記演算増幅器の反転入力端子との間に接続した電圧
源を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴの抵抗制御回路。 - 【請求項４】 請求項１〜３に記載のＭＯＳＦＥＴの抵
抗制御回路と、該抵抗制御回路の上記第２ＭＯＳＦＥＴ
のドレイン電極に接続したコンデンサとを有し、上記抵
抗制御回路により上記第２ＭＯＳＦＥＴのソース電極及
びドレイン電極間の抵抗値を制御して、該第２ＭＯＳＦ
ＥＴのソース電極及びドレイン電極間通路及び上記コン
デンサを含む時定数回路の時定数を制御するよう構成し
たことを特徴とする時定数制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001208208A JP2003023323A (ja) | 2001-07-09 | 2001-07-09 | Ｍｏｓｆｅｔの抵抗制御回路およびそれを用いた時定数制御回路 |
| US10/190,506 US20030006830A1 (en) | 2001-07-09 | 2002-07-09 | MOSFET resistant control circuit and time constant control circuit used therewith |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001208208A JP2003023323A (ja) | 2001-07-09 | 2001-07-09 | Ｍｏｓｆｅｔの抵抗制御回路およびそれを用いた時定数制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023323A true JP2003023323A (ja) | 2003-01-24 |
Family
ID=19044079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001208208A Pending JP2003023323A (ja) | 2001-07-09 | 2001-07-09 | Ｍｏｓｆｅｔの抵抗制御回路およびそれを用いた時定数制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030006830A1 (ja) |
| JP (1) | JP2003023323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041449A (ja) * | 2008-08-06 | 2010-02-18 | Nec Electronics Corp | 発振回路 |
| US8724357B2 (en) | 2010-04-23 | 2014-05-13 | Mitsubishi Electric Corporation | Power semiconductor device including a bootstrap compensation circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111722138B (zh) * | 2020-07-01 | 2021-02-19 | 兰州现代职业学院 | 新能源汽车电池检测装置 |
-
2001
- 2001-07-09 JP JP2001208208A patent/JP2003023323A/ja active Pending
-
2002
- 2002-07-09 US US10/190,506 patent/US20030006830A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041449A (ja) * | 2008-08-06 | 2010-02-18 | Nec Electronics Corp | 発振回路 |
| US8724357B2 (en) | 2010-04-23 | 2014-05-13 | Mitsubishi Electric Corporation | Power semiconductor device including a bootstrap compensation circuit |
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| Publication number | Publication date |
|---|---|
| US20030006830A1 (en) | 2003-01-09 |
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