JPH01200816A - リング発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数の縦続接続したインバータ段を具え、各
段に前段の出力電圧を検出する入力回路を設けるリング
発振器に関する。

かかる発振器は集積回路製造の技術分野において広く知
られており、インバータ段として簡単な反転論理回路（
ＮＯＴ、　ＮＡＮＤ等）を用いて便宜に構成できる。回
路は、例えば、ＴＴＬ又はＣＩ’ｌＯ５論理回路とする
ことができ、従って極めて簡単になると共に、発振器を
他の回路と便宜に集積化できる。各段の電流出力は次段
の入力コンデンサを閾電圧に充電又は放電するのに有限
な時間を有する。反転段の数は奇数であり、これらの段
はループの形態に縦続接続されるので、ある周波数にお
いて、ループを巡回する信号に１８０度の位相推移が付
与される。ループ利得を充分大きくすると信号は間もな
く非線形となり、種々の目的に使用できる方形波信号が
発生する。金属酸化物（ＭＯＳ）集積回路においてはリ
ング発振器は通常は、例えば、米国特許第４１４２１１
４号に開示された如き、例えば、基板バイアスのための
バイアス電圧を得るため“電荷ポンプ゛回路を駆動する
のに使用される。

かかるリング発振器は、自己起動形及び比較的簡単であ
るにも拘らず、回路を製造する際のプロセス並びに電源
電圧及び温度の如き動作状態における変化に起因して発
振周波数が著しく不確定となる。この問題の起こる原因
は周波数が、所定数のインバータにつき、インバータ段
及びこれを構成するのに使用されるデバイスに固有のパ
ラメータだけによって決まるからである。

従って既知の発振器は良好に規定された発振周波数を有
するように容易に設計することができず、特に、かかる
発振器の固有周波数は所望周波数より高くなる傾向を呈
する。インバータはその最大作動周波数に近い周波数で
作動し、かつ発振器によって駆動される回路は通常イン
バータと同じ論理機能群から成るから、この回路もその
限界値に近い周波数において作動し、回路の動作が全体
として不必要に劣化されてしまう。周波数は段数を漠然
と増大するだけでは低減できず、その理由は高い周波数
では他の振動モード（高調波）が発生し、実際上これに
より段数が７又は９に制限されるからである。

本発明の目的は、発振周波数を既知の発振器におけるよ
り一層予測可能な態様で規定できるリング発振器を提供
するにある。

かかる目的を達成するため本発明は、複数の縦続接続し
たインバータ段を具え、各段に前段の出力電圧を検出す
る入力回路を設けるリング発振器において、少なくとも
１つの段が前記入力回路によって制御される電流源を有
し、後段の入力端子に出力電流を供給する出力回路を具
えたことを特徴とする。反転段に別個の能動出力回路を
設けることによりインバータ段によって生ずる時間遅れ
を、使用するデバイス及び回路の良好に規定されない及
び／又は可変の特性には依存しないようにできる。

インバータ段は１つの段と同一形態とすることができる
。１つの段と同一形態の段は、例えば、その出力回路に
おける異なるか或いは可変の電流源と共に、又は付加的
入力或いは出力と共に構成できる。他の段のいくつかは
普通の反転論理回路とすることができ、発振周波数にお
けるループ周囲での１８０度位相推移及び十分なループ
利得が存在する必要があるという発振に対するオーハー
ラ・イド基準に従う任意の組合せが可能である。

入力回路は論理回路を具えることができる。かかる場合
、次段の入力キャパシタンスは主として論理回路の固有
入力キャパシタンスで構成でき、次段に供給される調整
された出力電流の大きさは前記論理回路の出力電流の大
きさより小さい。従って発振周波数を作動限界より十分
低くなるよう制御することができ、これにより、発振器
によって駆動される回路の動作の信頼度が向上する。出
力型゛流が数分の１である場合、インバータ段の部品に
固有の付加的伝播遅延が比較的小さくなり、出力電流の
大きさが優勢な周波数決定パラメータとなる。

ＣＭＯ５技術で構成されたリング発振器では出力回路を
、次段の入力回路にも供給される電源電圧に応答して、
対応出力電流を電源電圧に依存させることができ、従っ
て電源電圧に対する発振周波数の依存性を低減できる。

ＣＭＯ３論理回路の入力閾電圧が電源電圧にほぼ比例す
ることは既知である。

従って、出力電流を電源電圧に従って入力閾電圧に対し
多少比例するようにすることにより、各段を介する時間
遅れをほぼ一定にできる。

発振器は、少なくとも１つの前記出力回路の出力電流の
大きさを決定する基準回路を具えることができる。発振
器はすべてのインバータ段の出力回路の出力電流の大き
さを決定する単一の基準回路を具えることができる。こ
れは経済的であるだけでなく、これにより、単一の回路
変数、例えば、単一の抵抗又は基準電圧或いは電流によ
って全段の制御を行うことができる。

基準回路は電源電圧と直列の電流ミラーの入力端及び抵
抗を具えることができる。かかる回路は、簡単であり、
出力電流を電源電圧に応じて変化させる必要がある場合
、特に有用である。

出力電流及び電源電圧の間の関係を一層正確な比例関係
ならしめるため基準回路は、電源電圧に比例する基準電
流を発生する分圧器及び電圧ホロワ回路配置を具える。

出力回路が、少なくとも、１つの段に対する入力端子に
おける電圧が第１状態にある場合１つの段の出力端子に
第１電流を供給する第１電流源と、かつ少なくとも、１
つの段に対する入力端子における電圧が第２状態にある
場合、第１電流とは反対方向において、出力端子に第２
電流を供給する第２電流源を具えることができる。第１
電流源は第１電流ミラー回路を具えることができ、かつ
第２電源は第１電流ミラー回路とは反対導電型式の第２
電流ミラー回路を具えることができる。

１つの段に対する入力端子における電圧の状態に拘らず
第１電流源を作動可能状態ならしめ、１つの段に対する
入力端子における電圧が第１及び第２状態のうちの所定
状態にある場合第２電流源を作動可能状態ならしめ、第
２電流を第１電流より大きくするようにできる。従って
、両方の電流源を逆位相でスイッチオン及びスイッチオ
フするのではなく、当該段の出力電流の方向を逆変する
ため１つの電流源を切換えることだけ必要とするに過ぎ
ない。第２電流の大きさは第１電流の大きさのほぼ２倍
にすることができる。これにより当該サイクルの２つの
部分に際し出力電流を方向反対で大きさをほぼ等しくで
きる。これにより１対１のマーク・スペース比を得るこ
とができる。

少なくとも１つの段は、発振器を作動不能ならしめる制
御入力端子を構成する第２入力端子を具えることができ
る。

更に本発明によれば、かかるリング発振器を具える集積
回路が得られる。リング発振器はバイアス発生回路の一
部を構成することができる。

以下図面につき本発明の詳細な説明する。

第１図は既知のリング発振器のブロンク回である。この
回路は多数個ｎのインバータ１−１〜１−ｎを具える。

各インバータは入力端子及び出力端子を有し、第にイン
バータ１−にの出力端子を次のインバータ１−（ｋ＋１
）の入力端子に接続する。第ｎインバータ１−ｎの出力
端子を帰還路２を介して第１インバータの入力端子に接
続して閉ループを形成する。第ｎインバータの出力端子
は発振器の出力端子３も構成する。インバータの数ｎは
奇数で３以上であり、この回路は位相推移発振器として
作動し、その発振の固有周波数ｆは一連のインバータ１
−１〜ｌ−ｎにわたり１８０度の位相遅れを生せしめる
ような周波数である。実際上、論理回路の極めて高い利
得により著しく非線形となり、出力端子３に周波数ｆの
方形波を発生する。方形波の周期１／ｆはｎ個のインバ
ータを介する伝播遅延の単に２倍である。同様な方形波
は各インバータ１−１〜１−ｎの出力端子に１８０°／
ｎの位相推移と共に存在する（すべてのインバータ１−
１〜１−ｎは同一であると仮定）。従って発振器出力は
いずれのインバータの出力からも導出できる。

第２図は典型的なインバータ、例えば、第１図のリング
発振器の第にインバータ１−ｋを周知のコンプリメンタ
リ−金属酸化物半導体（ＣＭＯ３）で実現した例を示す
。インバータ１−にはゼロボルトの電＃を端子１３及び
正電圧Ｖｄｄの電源端子１４間に直列接続したｎチャン
ネルＭＯ３電界効果トランジスタ（ＭＯＳＦＥＴ）　１
１及びｐチャンネルＭＯ３ＦＩＥＴ　１２を具える。Ｃ
ＭＯＳ論理回路は広い範囲の電＃電圧の変動を許容し、
Ｖｄｄは、例えば、＋５ｖ以下及び＋１５Ｖ以上の間で
変化できる。ＭＯＳＦＥＴ　１１及び１２のゲート電極
は互いに接続してインバータ１−にの入力端子１５を形
成する。ＭＯＳＦＥＴ　１１及び１２のドレイン電極は
互いに接続してインバータ１−にの出力端子１６を形成
する。

第３図はインバータ１−ｋに対する等価回路を示し、こ
れは発振器周波数ｆを決定する伝播遅延の原因を示す。

回路の入力端子１５はコンデンサＣ（ｋ）に接続され、
インバータｌ−にの入力キャパシタンスを示す。Ｃ（Ｋ
）は簡単に、ＭＯＳＦＥＴ　１１及び１２のゲートキャ
パシタンスとすることができる。

ＭＯＳＦＥＴは絶縁ゲート装置であるから、著しい入力
キャパシタンス及び無限に近いｄ、ｃ、入力抵抗を有す
る。例えばＴＴＬの如きバイポーラ技術に対してさえ、
入力インピーダンスは高い周波数において著しく容量性
になる。入力端子１５は第１図の回路において前位イン
バータ１−（ｋ−１）の出力端子に接続されるから、入
力電圧はＶｄ　　（ｋ−１）即ちインバータ１−　（ｋ
−１）の出力電圧となる。

２つのＭＯＳＦＥＴ　１１及び１２のソース・ドレイン
通路は２つの電流源１１０及び１２０によってそれぞれ
示す。電流源１１０は、入力電圧がｎチャンネルＭＯＳ
ＦＥＴ　１１の閾電圧ｖｔｈを越えた場合電流Ｉｎを供
給し、電流源１２０は、入力電圧がＶｄｄがらｐチャン
ネルＭＯ３ＦＥＴ　１２の閾電圧Ｖｔｐを減算した電圧
より低くなった場合電流Ｔｐを供給する。２つの電流＃
、１１０及び１２０の共通接続点は電圧Ｖ　ｄ　（ｋ）
となるインバータ１−にの出力端子１６を構成する。

出力端子１６は閉ループにおける次のインバータ１−　
（ｋ　＋　１）の入力端子１５′従ってインバータ１−
（ｋ＋１）の入力キャパシタンスＣ（ｋ＋１）に接続し
、このキャパシタンスはインバータ１−にの出力キャパ
シタンスを構成する。

インバータは入力電圧閾値Ｖ　ｔｈｒを有し、ＭＯＳＦ
ＥＴ１１及び１２が完全にコンプリメンタリ−であると
仮定するとＶ　ｔｈｒ　−Ｖ　ｄｄ／２となる。遷移、
例えば、低レベル入力から高レベル入力への遷移が起こ
ると、入力キャパシタンスＣ（ｋ）はＶ　ｔｈｒに到達
するまでＶｄｄに向って充電され、その際電流Ｉｎが流
れ、出力キャパシタンスＣ（ｋ＋１）が放電し、出力電
圧Ｖｄ（ｋ）を低下せしめる。高レベル入力電圧から低
レベル入力電圧への遷移に際しては、高出力電圧Ｖ　ｄ
　（ｋ）に到達するまで電流１ｐにより出力キャパシタ
ンスが充電される。

発振の周期１／ｆは各インバータ１−ｋを介する伝播遅
延及びインバータの数ｎに比例する。そして伝播遅延は
出力電流Ｉｎ及びＩｐに逆比例しかつ出力キャパシタン
スＣ（ｋ＋１）に比例する。また遅延は閾電圧Ｖ　ｔｈ
ｒにも依存し、従って電源電圧Ｖｄｄに著しく依存する
。各インバータの入力キャパシタンスは２つのＭＯ５Ｅ
Ｔ　１１及び１２のゲートの構造及び寸法に著しく依存
し、かつすべてのインバータは公称として同一部品から
形成されるのが普通であるから、これらトランジスタが
同一チップに集積化されると仮定すると、はぼ同一の入
力キャパシタンスＣを有する。Ｃは典型的には１ピコフ
アラツド（１ｐＦ）より小さい。

電流Ｉｎ及びＩｐはＭＯＳＦＥＴ　１１及び１２の閾電
圧Ｖｔｎ及びＶｔｐと、その利得βｎ及びβｐに依存す
る。説明を簡単にするためＶｔｎ＝Ｖｔｐ＝Ｖｔ及びβ
ｎ−βｐ−βと仮定する。周知の如＜　？ｌ０５ＦＥＴ
の闇値Ｖｔ（インバータ閾値Ｖ　ｔｈｒ　と混同しない
こと）はプロセスパラメータ、温度及びハックバイアス
に応じて１ボルト以下から３ボルト以上まで変化できる
。利得βは、周知のＭＯＳＦＥＴ特性曲線に応じて、例
えば、電圧の２乗当り数マイクロアンペア（μＡＶ−２
）　　とすることかできるが、これも変化するプロセス
及び作動状態に依存する。

第４図は既知のリング発振器の発振周波数ｆ（縦軸）が
電源電圧の変化（横軸）に依存する態様を示す。周波数
ｆ　（ｋｔｌｚ単位）はβ（μＡＶ−”で表わした）で
割算され、Ｃ（ｐＦ小単位を乗算されることにより正規
化された値が得られるが、Ｃ及びβも変化できることを
記憶しておく必要がある。周波数はＶｔの３つの値１ｖ
、２ｖ及び３■につきＶｄｄに対してプロットしである
。これら曲線の象、峻な勾配及び広い間隔は、ｆが多く
の変数−ある種のプロセスに依存する及び動作状態に依
存する−と共に大幅に変化し、従って特に電源電圧Ｖｄ
ｄが変化する場合予測することが難しい。

他の問題はインバータが、インバータの駆動する回路の
最大作動周波数にも似た最大作動周波数の近くで作動す
ることである。単にループの長さを増大（ｎを増大）す
ることによって不確定に発振器をスローダウンさせるこ
とは実用的でなく、その理由は、約７個より多いインバ
ータでは１８０度の３倍、５倍又は７倍等の高次モード
の振動が発生するからである。

第１〜３図に示した如きリング発振器は英国特許出願第
８７１３３８５号に記載されている。この発振器は自動
車等の車両において使用する集積回路における電力ＭＯ
３ＦＥＴをバイアスするため電荷ポンプ装置において使
用される。この用途では発振器は太き（かつ比較的緩慢
な高電圧ＭＯＳＦＥＴを駆動する必要があり、従って高
い周波数が問題となる。自動車その他の多くの使用環境
では電源電圧が極めて変化し易いことである。たとえＶ
ｄｄを１２Ｖを越えないよう調整しても、例えば、起動
モータの作動時には簡単に５■に低下する。従って調整
された電源を使用できない用途においてはＶｔｈｒ＝Ｖ
ｄｄ／２に対するｆの厳しい依存性が主要な問題となる
。

周波数が過度に高いという問題は各インバータの入力端
に、例えば、数ピコファラッドの付加的キャパシタンス
を追加することによって解決できる。しかしこれによっ
ては、余計な半導体区域を必要とする他、プロセス、並
びにβ、Ｖｔ、温度及びＶｄｄの如き動作変数に依存す
る問題が解決されない。

第５図は本発明リング変調器の実施例のブロック図であ
る。本例発振器は３つのインバータ段３０１゜３０２及
び３０３を具える。インバータ段３０１は入力端子３１
５及び出力端子３１６を有し、この出力端子をインバー
タ段３０２の入力端子３１５′に接続し、インバータ段
３０２の出力端子３１６′をインバータ段３０３の入力
端子３１５″に接続する。第３インバータ段３０３は発
振器に対する制御入力端子を構成する別の入力端子３０
４と、出力端子３１６″を有し、この出力端子は帰還路
３０５を介して第１インバータ段３０１の入力端子３１
５に接続する。また第３インバータ段は発振器の出力端
子を構成する論理出力端子３０６を有する。基準回路３
０７を設け、この基準回路はインバータ段３０１．３０
２及び３０３の基準入力端子３０９．３０９’及び３０
９″に信号ＲＥＦを供給する基準出力端子３０８を有す
る。

第６図は第５図の発振器の第１インバータ段３０１の実
施例を詳細に示す。本例は第５図には示してない２つの
電源ライン３１３（ＯＶ）及び３１４（Ｖｄｄ）カら作
動する。入力端子３１５は第６図ではｎチャンネルＭＯ
ＳＦＥＴ　３２１及びｐチャンネル間５ＦＥＴ　３２２
を含むＣＭＯＳインバータ３２０の入力端子を以って構
成する。インバータ３２０の出力端子３２４により、そ
のソースを電源ライン３１３　（ＯＶ）に接続されたｎ
チャンネルＭＯＳＦＥＴ　３２６のゲートを駆動する。

基準回路３０７は電流源３３０を具え、その出力端子を
３３４においてｐチャンネルＭＯＳＦＥＴ　３３２のゲ
ート及びドレインに接続し、ＭＯＳＦＥＴ　３３２のソ
ースを電源ライン３１４（Ｖｄｄ）に接続する。ＭＯＳ
ＦＥＴ　３３２のゲート・ドレイン接続３３４は基準出
力端子３０８を構成し、かつインバータ段３０１の基準
入力端子３０９に接続され、この基準入力端子はｐチャ
ンネルＭＯＳＦＥＴ　３３８のゲートに接続し、そのド
レインはインバータ段３０１の出力端子３１６に接続す
る。インバータ段３０１の出力端子３１６はその対応す
る入力キャパシタンスＣ（破線で示す）と共に次のイン
バータ段３０２の入力端子３１５′に接続する。基準回
路３０７の基準入力端子３０８は入力端子３０９を介し
て別のｐチャンネルＭＯＳＦＥＴ　３４０のゲートにも
接続し、そのドレインを３４４においてｎチャンネル）
１０ＳＦＥＴ　３４２のドレイン及びゲートに接続する
。

ＭＯＳＦＥＴ　３４２のゲート・ドレイン接続３４４は
ｎチャンネルＭＯＳＦＥＴ　３４６のゲートにも接続し
、ＭＯＳＦＥＴ３４６のドレインはインバータ段３０１
の出力端子３１６に接続する。ｐチャンネルＭＯＳＦＥ
Ｔ　３３８及び３４０のソースは電源ライン３１４（ｖ
ｄｄ）に接続し、ｎチャンネルＭＯＳＦＥＴ　３４２及
び３４６のソースは電源ライン３１３（Ｏｖ）に接続す
る。ｎチャンネルＭＯＳＦＥＴ　３２６のドレインはｎ
チャンネルＭＯＳＦＥＴ　３４２及び３４６のゲートに
接続する。

インバータ段３０１　は普通のＣＭＯＳインバータの等
価回路の第３図と同様に作動し、出力電流が最早や単に
最大出力電流ではない点を除きＭＯＳＦＥＴは所定入力
電圧において給電を行うことができるが、基準回路３０
７によって調整される。ＭＯＳＦＥＴ　３３２には電流
′ｔＸ３３０によって規定される電流が流れる。

電流１゜Ｆはｐチャンネル問５ＦＥＴ　３３８及び３４
０のトレインにおいていわゆるミラー状態となる。ＭＯ
ＳＦＥＴ　３３８はＩ　ＲＥＦの第１のスケール調整さ
れた複製（レプリカ）電流１１を出力端子３１６に供給
し、一方、ＭＯＳＦＥＴ　３４０は、１１　と同じ又は
相違させることができるＩ　ＲＥＦの第２のスケール８
周整された複製電流をｎチャンネルｌＩＯ３ＦＥＴ　３
４２のゲート・ドレイン接続３４４に供給する。

まずインバータ段３０１の入力端子３１５が（第５図の
インバータ段３０３の出力により）低レベルに維持され
ると仮定すると、インバータ３２０の出力端子３２４は
高レベルとなり、ＭＯＳＦＥＴ　３２６はターンオン（
導通）する。これによりｎチャンネルＭＯＳＦＥＴ３４
２及び３．１６がターンオフされるので、出力電流Ｉｏ
ｕｒはＩ、に等しくなり、出力端子３１６における電圧
が高くなるまで次段３０２の入力キャパシタンスＣに電
流が流れる。一方、入力端子３１５が高レベルにある場
合、インバータ出力端子３２４は低レベルとなり、門０
５ＦＥＴ　３２６によってＭＯＳＦＥＴ　３４２及び３
４６は最早やターンオフされない。ＭＯＳＦＥＴ　３４
２にはｌ　ＲＥＦの第２スケール調整された複製電流が
流れ、これはＭＯＳＦＥＴ　３４６によりいわゆるミラ
ー状態となり、Ｉ　ＲＥＦの第３のスケール３周整され
た複製電流Ｉ２を発生する。Ｉ２はトランジスタ３３８
゜３４０、３４２及び３４６の寸法のスケーリングを適
切に選定することによって１１より大きくなり、従って
１２が流れた場合ｆｏｕｒ　＝　　（Ｉｚ　−１＋　）
の正味電流が出力端子３１６に流れ、出力電圧が低レベ
ルになるまでコンデンサＣが放電する。Ｉ２がＩ、の２
倍になると充電及び放電電流は大きさが等しくなる。こ
れにより、ｎチャンネル及びｐチャンネルデバイスが正
確にコンプリメンタリ−である場合発振器に対しｌ：１
のマーク・スペース比が得られる。

Ｉ　ＲＥＦ　と、トランジスタ３３２．３３８．３４０
．３４２及び３４６の寸法のスケーリングを適切に選定
することにより電流１１及びＬ−ｆ、を簡単なＣ１’ｌ
ＯＳインバータ（第２及び３図）の出力電流１．ｌ、Ｉ
。

より大幅に小さくできるので、大容量の入力キャパシタ
ンスＣを必要とすること無く低周波振動を得ることがで
きる。１１及びＩ２がＩ７及びＩ２より著しく小さい場
合周波数［は、所定のＶｄｄに対しほぼ基準電流１１１
ＥＦだけによって決まる。インバータ３２０並びにトラ
ンジスタ３２６及び３４６に起因して、プロセス及び動
作変数によって規定される全遅延の若干の成分が依然存
在するが、期間ＣＶい、／１．及びＣＶい、／Ｉ２がイ
ンバータを介する小さい遅延より遥かに大きい場合には
、これらの変化は無視できる。

第５図に示した完全な発振器の実施例では、周波数及び
マーク・スペース比の最適調整を可能ならしめるため第
２及び第３インハーク段３０２及び３０３はインバータ
段３０１　とほぼ同一形態となる。

しかし、この実施例では第３インバータ段３０３はゲー
ティング入力端子３０４　（ＯＮ）及び論理出力端子３
０６の形態の付加的特長を有する。

ゲーティング入力端子３０４　（ＯＮ）は、入カインハ
ータ３２０を２入力論理ゲート、例えば、ＮＯＲゲート
で置換することにより、第１インバータ段３０１の回路
の簡単な変形によって実現できる。ＮＯＲゲートの一方
の入力端子によりゲーティング入力端子３０４を形成す
る一方、他方入力端子によりインバータ段３０３の入力
端子３１５″を形成する。その場合振動は、入力端子３
０４に供給する論理信号面によって停止及び起動させる
ことができる（ＯＮ　＝停止に対しては高レベル及び画
一作動に対しては低レベル）。

論理出力端子３０６は、インバータ段３０３の入力段を
構成するＮＯＲゲートの出力端子に接続するだけで実現
できる。代案として、出力端子３０６は、インハータ３
２０の出力端子３２４から導出できるか又は第２インバ
ータ段３０２における等価な点から導出できる。従って
該出力により発振器に対する方形波出力が得られ、端子
３１６．３１６’及び３１６”における信号は台形状又
は三角形状波形となる。

第７図は第５及び６図の回路において使用するに好適な
基準回路３０７の第１実施例４０７を示す。

本例回路は第５及び６回の端子３０８に等価な基準出力
端子４０８（Ｒ［Ｆ）を有する。本例回路は、入力トラ
ンジスタ４１０及び出力トランジスタ４１１を有するｎ
チャンネル電流ミラーの入力端と直列に電源Ｖｄｄ間に
接続した抵抗Ｒを具える。ｐチャンネルＭＯ３ＦＥＴ　
４１２及びｎチャンネルＭＯ３ＦＥＴ　４１４を設けて
信刊示が高レベルになった場合ＲをＶｄｄから遮断し、
電流ミラーをターンオフして発振器が作動していない場
合電力を節減するようにする。電力の節減が必要でない
場合には、ＭＯＳＦＥＴ４１２及び４１４は設ける必要
がない。

信号■が低レベル（発振器が作動）の場合、電流■８が
ｎチャンネル電流ミラーを流れ、所定比だけスケール調
整されて電流１１１ＥＦとなる。電流ｌ　ＲＦＦは第６
凹のＭＯＳＦＥＴ　３３２に等価なｐチャンネルＭＯ３
ＦＥＴ　４３２を流れ、端子４０８／３０８を介してイ
ンバータ段３０１〜３０３に供給される基＄電圧信号Ｒ
ＥＦを規定する。種々の電流ミラーのトランジスタにお
いてスケールの調整された寸法を使用することにより、
基準電流及び出力電流を使用部品の特性に応じて自由に
選択することができる。例えば、この融通性により、回
路技術を用いて他の部品と容易に集積できる抵抗Ｒを使
用できる他、電流１１及びＩ２を小さい値に調整できる
。例えば、Ｖｄｄ−１０■及びＲ＝５０にオームの場合
ＩＲは約１５０マイクロアンペアにすることができるが
、比１Ｒ：Ｉ　ＲＥＦ及びＩＲＥＦ　　：　Ｉ＋の双方
が１２に等しい場合１１及びＩ２は１マイクロアンペア
程度になる。

ｐチャンネルＭＯ３ＦＥＴ　４１６を出力端子４０８に
設けて、信号面が低レベルの場合、発振器におけるすべ
ての電／ＡＲをターンオフするようにする。電力！！ｆ
ｆＮが必要でない場合にはＭＯＳＦＥＴ　４１６を設け
る必要はない。

Ｖｄｄが上昇しかつ下降する際、電流１．従ってｌ　Ｒ
ＥＦが上昇しかつ下降する。従って１１及びＩ２（第６
図）はＶｄｄにほぼ比例して変化し、各インバータ段の
インバータ入力閾値Ｖ　ｔｈｒにおける変化は先行イン
バータ段の出力電流における対応変化によりある範囲ま
で補正される。従って各入力キャパシタンスＣを閾値Ｖ
ｔｈｒまで充電するに要する時間のＶ　ｔｈｒＯ値に対
する依存性が小さくなり、その結果Ｖｄｄの変化に対す
る発振器周波数ｆの感度が小さ（なる。

第７図の回路によって得られる補正は主として近似的な
ものに過ぎず、その理由はトランジスタ４１０及び４１
２における電圧降下に起因してＩ７がＶｄｄに厳密には
比例しないからである。第８図は第５及び６図の回路に
接続するに好適な基準回路３０７の第２実施例５０７を
示す。基準出力端子３０８は端子５０８　（ＲＥＦ）に
よって構成する。電源Ｖｄｄの両端間に接続した分圧器
５１１は２つの等しい抵抗Ｒを具え、電圧Ｖ　ｄｄ／２
を差動増幅器５１０の一方の入力端子に供給する。電源
Ｖｃｌｄ及び差動増幅Ｂ５１０の他方入力端子の間に他
の抵抗Ｒ１を接続する。増幅器は抵抗Ｒ１を流れる電流
を制御する第１ｎチヤンネル出力トランジスタ５１２を
有する。この負帰還配置は電圧ホロワを形成するので、
抵抗Ｒ１の端子電圧はＶ　ｄｄ／２に等しく維持され、
従って電流ＩＭＩはＶ　ｄｄ／２に正確に比例する。抵
抗Ｒ１の値を適切に選定することにより、ＩＲＩの絶対
値を規定できる。増幅器５１０はＩＲＩに比例する電流
Ｉ　ＲＥＦを発生する第２ｎチヤンネル出力トランジス
タ５１４（Ｎ１）を有する。電流Ｉ　ＲＥＦは、第６図
のＭＯＳＦＥＴ３３２に等価なｐチャンネルトランジス
タ５３２によって出力基準信号ＲＥＦを発生させるのに
使用する。

種々のトランジスタの寸法のスケーリングによりＲ及び
Ｒ１に対し広範囲の値の選択が可能となる一方、インバ
ータ段３０１〜３０３（第５及び６図）に対し細か（調
整された出力電流Ｉ＋、Ｉｚが得られる。

電流１１及びＩ２はＶｄｄに正確に比例し、従って第８
図の回路はＶｄｄの変動に対し周波数を一層正確に９周
整できる。

動作状態が変化しないか、又は動作変数に対するｆの依
存性が重要でないとしても、本発明は依然として、利得
及び遅延の機能をインバータ段の２つの別個の部分に分
離する手段を提供し、設計者に対し、プロセスを規定す
るのではなく、所望の発振器を設計するための融通性又
は自由を与える。更に、発振器の周波数を単一回路変数
、例えば、電圧、電流又は抵抗によって制御できる。

本発明の実用性は一定周波数発振器を構成するという範
囲を越えており、発振器周波数が単一可変４９信号によ
って規定される場合、動作状態又はアナログ信号の測定
が可能である。例えば、第７回における抵抗Ｒ又は第８
図における抵抗Ｒ１が温度係数が既知の抵抗で与えられ
た場合、発振器周波数ｆは温度の目安とすることができ
、その理由は電源電圧の変動に対し依然安定化されてい
るからである。

更に、３ＪＩ？Ｊされた出力電流を有するインバータ段
の異なる実施例はリング発振器において使用するのに好
適ならしめることができる。例えば、開電流１１及びＩ
２を反対位相において切換可能ならしめて所要の可逆出
力電流を発生させることができる。電流１．及びＩ２は
互に独立して調整することができ、電流１１及びＩ２の
相対値を適切に選定することによって出力信号の所望の
マーク・スペース比を選択できるか又はこれら電流を変
化させることにより可変マーク・スペース比を達成でき
る。

また３つより多い段数、例えば、５又は７も使用できる
こと勿論である。しかし本発明は長い伝播遅延を伴う反
転段を設けるから、通常は、低い周波数を達成するため
のみに段数を３つより多い数に増大する必要はない。

以上本発明を図示の実施例につき詳細に説明したが、本
発明はかかる実施例に限定されず、本発明の範囲内で種
々の変形が可能であること勿論である。

【図面の簡単な説明】

第１図は既知のリング発振器のブロック図、第２図は第
１図の発振器における１段として使用する既知のＣＭＯ
５構成例の回路図、第３図は第２図のインバータの等価
回路図、第４図は既知のＣＭＯＳリング発振器における
種々のパラメータに対する発振周波数の依存性を示す図
、 第５図は本発明のリング発振器のブロック図、第６図は
第５図のリング発振器の第１インバータ段の実施例の回
路図、 第７図は第５及び６図の回路に使用するに好適な基準回
路の第１実施例の回路図、 第８図は第５及び６図の回路に使用するに好適な基準回
路の第２実施例の回路図である。 ■−１〜１−ｎ・・・インハーク ２・・・帰還路 ３・・・出力端子 １５・・・入力端子 １６・・・出力端子 １１０、　１２０・・・電流源 ３０１．３０２．３０３・・・インバータ段３０５・・
・帰還路 ３０７　　・・基準回路 ３２０　・・・インバータ ４０７、５０７・・・基準回路 ５１０・・・差動増幅器 ５１１・・・分圧器 特許出願人　　エヌ・ヘー・フィリップス・フルーイラ
ンベンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、複数の縦続接続したインバータ段を具え、各段に前
   段の出力電圧を検出する入力回路を設けるリング発振器
   において、少なくとも１つの段が前記入力回路によって
   制御される電流源を有し、後段の入力端子に出力電流を
   供給する出力回路を具えたことを特徴とするリング発振
   器。 ２、インバータ段が１つの段と同一形態であることを特
   徴とする請求項１に記載のリング発振器。 ３、入力回路が論理回路を具えることを特徴とする請求
   項１又は２に記載のリング発振器。 ４、１つの段の入力キャパシタンスが主に論理回路の固
   有入力キャパシタンスから成り、次段に供給される出力
   電流の大きさが前記論理回路の出力電流の大きさより小
   さいことを特徴とする請求項３に記載のリング発振器。 ５、ＣＭＯＳ技術において構成され、出力回路が次段の
   入力回路にも供給される電源電圧に応答して対応出力電
   流を電源電圧に依存せしめ、発振周波の電源電圧に対す
   る依存性を低減することを特徴とする請求項１〜４のい
   ずれかに記載のリング発振器。 ６、少なくとも１つの前記出力回路の出力電流の大きさ
   を決定する基準回路を具えたことを特徴とする請求項１
   〜５のいずれかに記載のリング発振器。 ７、すべてのインバータ段の出力回路の出力電流の大き
   さを決定する単一基準回路を具えたことを特徴とする請
   求項２に記載のリング発振器。 ８、出力回路が、少なくとも、１つの段に対する入力端
   子における電圧が第１状態にある場合１つの段の出力端
   子に第１電流を供給する第１電流源と、かつ少なくとも
   、１つの段に対する入力端子における電圧が第２状態に
   ある場合、第１電流とは反対方向において、出力端子に
   第２電流を供給する第２電流源を具えたことを特徴とす
   る請求項１〜７のいずれかに記載のリング発振器。 ９、１つの段に対する入力端子における電圧の状態に拘
   らず第１電流源を作動可能状態ならしめ、１つの段に対
   する入力端子における電圧が第１及び第２状態のうちの
   所定状態にある場合第２電流源を作動可能状態ならしめ
   、第２電流を第１電流より大きくするよう構成しことを
   特徴とする請求項８に記載のリング発振器。 １０、第２電流の大きさを第１電流の大きさのほぼ２倍
   とするよう構成したことを特徴とする請求項９に記載の
   リング発振器。 １１、出力回路が第１電源端子及び１インバータ段の出
   力端子の間に接続した第１トランジスタを具え、第１ト
   ランジスタが第１電流源を構成し、かつ基準入力端子に
   接続されて第１電流を決定し、更に、出力回路が、基準
   入力端子にも接続した第２トランジスタを具え、かつ第
   １電源端子に接続されると共にダイオード接続第３トラ
   ンジスタを介して第２電源端子に接続され、更に、前記
   回路が第２電源端子及び１インバータ段の出力端子の間
   に接続した第４トランジスタを具え、第４トランジスタ
   が第２電流源を構成し、かつ第３トランジスタを流れる
   電流をいわゆるミラー状ならしめるよう接続され、これ
   により第１及び第２電流の相対的大きさを規定し、第２
   電源端子及び第４トランジスタの制御電極の間に第５ト
   ランジスタを接続して入力回路の制御の下に第４トラン
   ジスタをターンオフするよう構成したことを特徴とする
   請求項９又は１０に記載のリング発振器。 １２、ダイオード接続第６トランジスタを設けた基準回
   路を具え、第６トランジスタを電源端子と、抵抗及び第
   ７トランジスタを介し第１電源端子に接続し、更に、基
   準回路は第８トランジスタを具え、第８トランジスタは
   第２電源端子に接続されかつダイオード接続第９トラン
   ジスタを介して第１電源端子に接続され、かつ基準回路
   を第６トランジスタに接続して第６トランジスタを流れ
   る電流をいわゆるミラー状ならしめ、第８及び第９トラ
   ンジスタ間の接続により１インバータ段の基準入力端子
   への接続に対する基準出力端子を形成し、更に基準回路
   が第１０トランジスタを具え、第１０トランジスタを第
   ６トランジスタの制御電極及び第２電源端子間に接続し
   、第１１トランジスタを基準出力端子及び第１電源端子
   間に接続し、第７、第１０及び第１１トランジスタを、
   基準回路を作動不能ならしめる制御信号を受信するよう
   接続したことを特徴とする請求項１１に記載のリング発
   振器。 １３、基準回路を具え、基準回路に、第１電源端子に接
   続したいわゆるテールを有するロングテール対配置を設
   け、かつ第２電源端子に接続した電流ミラー能動負荷回
   路を設け、ロングテール対の一方のトランジスタをバイ
   アスするため電源端子間に分圧器を接続し、第１電源端
   子に接続した抵抗と、第２電源端子に接続した第６トラ
   ンジスタとを直列接続し、第６トランジスタの制御電極
   を電流ミラー能動負荷回路の出力端子に接続し、前記抵
   抗及び第６トランジスタの共通接続点をロングテール対
   の他方トランジスタの制御電極に接続し、更に基準回路
   が前記電流ミラー出力端子に接続した制御電極を有する
   第７トランジスタを具え、第７トランジスタを第２電源
   端子に接続し、かつダイオード接続第８トランジスタを
   介して電源端子に接続し、第７及び第８トランジスタ間
   の接続が１インバータ段の基準入力端子に接続するため
   の基準出力端子を構成することを特徴とする請求項１１
   に記載のリング発振器。