KR20100047226A - 저전력을 제공하는 바이어스 발생기, 셀프 바이어스된 지연 소자 및 지연 라인 - Google Patents

저전력을 제공하는 바이어스 발생기, 셀프 바이어스된 지연 소자 및 지연 라인 Download PDF

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Abstract

개량된 바이어스 발생기는 기준 전압 및/또는 기준 전류를 바이어스 전압의 발생으로 통합한다. 몇몇 경우에, 바이어스된 지연 소자의 출력은 정전압 스윙을 갖는다. 그러한 일정 출력 전압 스윙 지연 소자들의 지연 라인은 몇몇 공지된 셀프 바이어스된 지연 라인과 비교하여 감소된 전력 소비를 제공하는 것으로 나타날 수 있다. 또한, 다른 경우에는, 신규의 바이어스 발생기에 기준 전압의 제공 및/또는 기준 전류의 제공을 위한 파라미터의 신중한 선택으로 인해, 그러한 신규의 바이어스 발생기에 의해 바이어스되는 지연 소자들의 지연 라인이 동작 조건에 감소된 민감도를 나타내고 프로세스 파라미터의 변동에 감소된 민감도를 나타내며 신호 품질이 향상되어, 그에 의해 더욱 견고한 동작을 제공한다.

Description

저전력을 제공하는 바이어스 발생기, 셀프 바이어스된 지연 소자 및 지연 라인{BIAS GENERATOR PROVIDING FOR LOW POWER, SELF-BIASED DELAY ELEMENT AND DELAY LINE}
본 발명은 저전력을 제공하는 바이어스 발생기, 셀프 바이어스된 지연 소자 및 지연 라인에 관한 것이다.
널리 사용되는 셀프 바이어스된 지연 라인은 미국 특허 5,772,037호 및 John G. Maneatis의 1996년 11월의 "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techique", IEEE JSSC VOL. 31, No 11, pp. 1723∼1732(이하 "Maneatis")에 기재되어 있다. Maneatis에 기재된 셀프 바이어스된 지연 라인은 명백히 높은 노이즈 내성, 넓은 주파수 범위 및 낮은 위상 오프셋과 같은 다수의 유리한 특징을 제공한다. 셀프 바이어스된 지연 라인은 지연 소자의 신호 전달 지연 시간을 제어하기 위해 바이어스 전압 발생기(미국 특허 제4,727,037호의 도 3) 및 선형화된 즉, 저항기형 MOS 트랜지스터 부하 체인(미국 특허 제5,727,037호의 도 4 참조)을 갖는 차동 지연 단(stage)("지연 소자"라고도 알려져 있음)을 사용한다.
Maneatis에 기재된 셀프 바이어스된 지연 라인이 뛰어난 성능을 제공하지만, Maneatis에 기재된 셀프 바이어스된 지연 라인은 전력 소비를 감소시키고, 동작 조건에 대한 민감도를 감소시키며 프로세스 파라미터의 변동에 대한 민감도를 감소시킴으로써 개선될 수도 있다.
여기에 제시된 바이어스 발생기는 적어도 몇몇 경우에, 바이어스된 지연 소자의 출력이 정전압 스윙을 갖도록 기준 전압의 사용을 통해 바이어스 전압을 발생하기 위해 Maneatis에 기재된 바이어스 발생기를 개량한다. 그러한 일정 출력 전압 스윙 지연 소자들의 지연 라인은 몇몇 공지된 셀프 바이어스된 지연 라인과 비교하여 감소된 전력 소비를 제공하는 것으로 나타날 수 있다. 또한, 다른 경우에는, 신규의 바이어스 발생기에 기준 전압의 제공 및/또는 기준 전류의 제공을 위한 파라미터의 신중한 선택으로 인해, 그러한 신규의 바이어스 발생기에 의해 바이어스되는 지연 소자들의 지연 라인이 동작 조건에 감소된 민감도를 나타내고 프로세스 파라미터의 변동에 감소된 민감도를 나타내며 신호 품질이 향상되어, 그에 의해 더욱 견고한 동작을 제공한다.
일례의 실시예에 따르면, 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들을 바이어스하는 바이어스 발생기를 제공한다. 상기 바이어스 발생기는, 전원 전압과 특정 노드 사이에 연결되는 바이어스 발생기 가변 저항 부하 소자, 기준 전류를 발생하는 전압 제어된 전류원, 제1 측 및 제2 측으로 형성된 전류 미러 - 상기 제1 측은 상기 전압 제어된 전류원에 연결되어 상기 제1 측의 전류와 상기 제2 측의 전류가 상기 기준 전류에 근거하여 확립된다 - , 기준 전압을 발생하는 기준 전압 발생기, 및 상기 중간 노드에 연결된 비반전 입력, 상기 기준 전압을 수신하도록 상기 기준 전압 발생기에 연결된 반전 입력, 및 상기 바이어스 발생기 가변 저항 부하 소자의 전류를 제어하도록 연결된 출력을 갖는 연산 증폭기를 포함하며, 상기 연산 증폭기는 상기 비반전 입력과 상기 반전 입력에서의 전압 레벨간의 차를 최소화하도록 상기 출력을 조정한다.
다른 실시예에 따르면, 바이어스 발생기에서, 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들의 지연을 제어하는 방법이 제공된다. 이 방법은, 정해진 지연 소자의 출력 노드들의 차동 쌍 사이에 일정한 교류 전류 전압 스윙을 유지하는 동안, 상기 차동 쌍의 출력 노드들 중의 제1 출력 노드가 충전할 수 있는 비율을 제어하는 제1 바이어스 전압을 변경하는 단계, 및 동시에, 상기 제1 바이어스 전압이 변경되는 방식과 반대의 방식으로, 상기 차동 쌍의 출력 노드들 중의 제2 출력 노드가 방전할 수 있는 비율을 제어하는 제2 바이어스 전압을 변경하는 단계를 포함한다.
또 다른 실시예에 따르면, 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들을 바이어스하는 바이어스 발생기가 제공된다. 그 바이어스 발생기는, 전원 전압과 중간 노드 사이에 연결되는 바이어스 발생기 가변 저항 부하 소자, 차동 쌍의 전계 효과 트랜지스터(FET)들에 기준 전류를 공급하는 기준 전류 발생기로 형성되어, 기준 전류를 발생하는 전압 제어된 전류원 - 여기에서 상기 쌍의 FET들 사이의 상기 기준 전류의 분할은 제1 분기 상의 기준 전압 및 제2 분기 상의 제어 전압에 근거한다 - , 및 제1 측 및 제2 측으로 형성된 제1 전류 미러 - 상기 제1 측은 상기 전압 제어된 전류원에 연결되어 상기 제1 측의 전류와 상기 제2 측의 전류가 상기 기준 전류의 분할에 근거하여 확립된다 - 를 포함한다.
또 다른 실시예에 따르면, 셀프 바이어스된(self-biased) 지연 소자가 제공된다. 이 지연 소자는, 기준 전압을 발생하는 기준 전압 발생기, 상기 기준 전압 발생기에 결합되어, 상기 기준 전압을 수신하고, 제어 전압을 더 수신하며, 상기 제어 전압과 상기 기준 전압에 근거하여 제1 바이어스 신호와 제2 바이어스 신호를 발생하는 바이어스 발생기, 및 차동 입력을 수신하고 차동 출력을 발생하도록 배치된 소자 - 상기 차동 출력은 지연만큼 상기 차동 입력에 뒤쳐지고, 상기 소자는 상기 제1 바이어스 신호와 상기 제2 바이어스 신호를 수신하고 상기 제1 바이어스 신호와 상기 제2 바이어스 신호 상의 상기 지연에 근거하도록 배치된다 - 를 포함한다.
또 다른 실시예에 따르면, 기준 위상을 갖는 기준 신호를 피드백 위상을 갖는 피드백 신호와 정렬시키는 장치가 제공된다. 이 장치는, 상기 기준 위상과 상기 피드백 위상을 비교하여, 상기 기준 위상과 피드백 위상간의 차에 비례하는 위상 비교기 출력 신호를 발생하는 위상 비교기, 상기 위상 비교기에 결합되어, 상기 위상 비교기 출력 신호에 응답하여 지연 제어 전압을 발생하는 차지 펌프, 및 기준 전압을 발생하는 기준 전압 발생기를 포함한다. 이 장치는 루프 필터에 결합되어, 상기 기준 전압을 수신하고 상기 지연 제어 전압에 근거하여, 상기 기준 전압에 일정한 관계를 갖는 제1 바이어스 신호와, 상기 제1 바이어스 신호에 역관계를 갖는 제2 바이어스 신호를 발생하는 바이어스 발생기를 더 포함한다. 이 장치는 또한 상기 기준 신호를 수신하고, 상기 기준 위상과 실질적으로 정렬된 상기 피드백 위상을 갖는 상기 피드백 신호를 발생하는 전압 제어된 소자를 포함하며, 상기 제1 바이어스 신호는 상기 전압 제어된 소자의 제1 구성요소에서 제1 바이어스 전류를 발생하도록 구성되고, 상기 제2 바이어스 신호는 상기 전압 제어된 소자의 제2 구성요소에서 제2 바이어스 전류를 발생하도록 구성된다.
본 발명에 의하면, 전력 소비가 감소된 바이어스 발생기를 얻을 수 있고, 동작 조건에 대한 민감도 및 프로세스 파라미터의 변동에 대한 민감도가 낮아져서 신호 품질이 향상된 셀프 바이어스된 지연 소자 및 지연 라인을 얻을 수 있다.
도 1은 전압 제어된 지연 라인을 포함하는 일반적인 지연 록트(delay-locked) 루프를 도시하는 블록도이다.
도 2는 도 1의 전압 제어된 지연 라인의 구성의 일례를 개략적이고 도표 형태로 도시하는 도면으로서, 상기 구성의 일례는 바이어스 발생기 회로 및 다수의 지연 소자들을 포함한다.
도 3은 도 2의 바이어스 발생기 회로의 종래 기술의 구성을 도시하는 도면이다.
도 4는 도 2의 지연 소자들 중 하나의 종래 기술의 구성을 도시하는 도면이다.
도 5A는 도 2의 바이어스 발생기에 의해 바이어스될 때, 도 3의 지연 소자의 출력에 대한 전압 파형을 도시하는 도면이다.
도 5B는 도 3의 바이어스 발생기의 반전된 극성 버전에 의해 바이어스될 때, 도 4의 지연 소자의 반전된 극성 버전의 출력에 대한 전압 파형을 도시하는 도면이다.
도 6은 제1 실시예에 따르는 바이어스 발생기를 도시하는 도면이다.
도 7은 도 6의 바이어스 발생기 및 전압 제어된 지연 라인을 포함하는 지연 록트 루프를 도시하는 블록도이다.
도 8은 도 6의 바이어스 발생기에 의해 바이어스될 때, 도 4의 지연 소자의 출력에 대한 전압 파형을 도시하는 도면이다.
도 9는 다른 실시예에 따르는 바이어스 발생기를 도시하는 도면이다.
도 10은 또 다른 실시예에 따르는 바이어스 발생기를 도시하는 도면으로서, 바이어스 발생기는 전압 제어된 전류원을 포함한다.
도 11은 전압 제어된 전류원의 구현과 함께 도 10의 바이어스 발생기를 도시하는 도면이다.
도 12A는 도 3의 바이어스 발생기에 의해 바이어스됨에 따라 도 4에 도시된 바와 같은 구성을 갖는 지연 소자에 대한 지연 대 지연 제어 전압 특성을 도시하는 도면이다.
도 12B는 도 11에 도시된 바이어스 발생기에 의해 바이어스됨에 따라 도 4에 도시된 바와 같은 구성을 갖는 지연 소자에 대한 지연 대 지연 제어 전압 특성을 도시하는 도면이다.
도 13은 도 4의 지연 소자의 "반전된 극성" 버전과 조합하여 도 10의 바이어스 발생기의 "반전된 극성" 버전을 도시하는 도면이다.
도 1은 Maneatis에서 제시된 바와 같은 일반적인 지연 록트 루프(DLL)(100)의 개략적인 도면을 제공한다. Maneatis는 셀프 바이어스된 DLL이 일반적인 DLL에 의해 제공되는 제어 관계의 장점을 취함으로써 구성되는 것을 나타낸다. 일반적인 DLL(100)은 위상 비교기(102), 차지 펌프(104), 루프 필터(명확히 도시되지 않음), 바이어스 발생기(106) 및 전압 제어된 지연 라인(VCDL)(108)을 포함한다. 루프 내의 음의 피드백이 VCDL(108)로부터의 출력(FOUT)과 주기적인 기준 입력(FREF) 사이에서 발생하는 위상차를 통합함으로써 VCDL(108)을 통해 지연을 조정한다. 록 시에만, VCDL(108)이 VCDL 출력(FOUT)을 형성하도록 정해진 크기만큼 기준 입력(FREF)을 지연시킬 것이며, 그 결과 적어도 이론적으로는, FREF와 FOUT 사이에 위상차가 검출되지 않게 된다.
동작 시에, 위상 비교기(102)는 AC 기준 신호(FREF)와 AC 출력 신호(FOUT)를 수신하여, FREF와 FOUT 사이의 위상차를 나타내는 제어 펄스 신호를 생성한다. FOUT이 FREF에 선행하거나 후행하는지에 따라서, 제어 펄스 신호는 위상 비교기(102)의 "업" 라인("U") 또는 "다운"("D") 라인 상에 더 긴 펄스로 나타날 것이다. 업 라인과 다운 라인의 양자는 차지 펌프(104)에 의해 수용된다. 차지 펌프(104)는 제어 펄스 신호를 수신하고, 출력으로서, VCTRL이라고 하는 레벨을 갖는 전압 제어 신호를 제공한다. 그 제어 신호는 바이어스 발생기(106)에 의해 수신되며, 바이어스 발생기의 출력이 PMOS 트랜지스터용 바이어스 전압(VBP) 및 NMOS 트랜지스터용 바이어스 전압(VBN)이다. 2개의 바이어스 전압은 AC 기준 신호(FREF)와 함께, 전압 제어된 지연 라인(108)에 의해 수신된다. VCDL(108)의 출력은 AC 출력 신호(FOUT)이다.
도 2는 VCDL(108)의 예시적인 구성을 개략적으로 도시한다. 특히, VCDL(108)은 차동-싱글(differential-to-single) 컨버터 및 전압 레벨 시프터(204)에서 종단되는 직렬로 연결되는 다수의 지연 소자(202A, 202B, 202C, 202D)(개별적으로 또는 집합적으로 202)를 포함한다. 제1 지연 소자(202A)로의 차동 입력이 기준 신호(FREF)이다. 제1 지연 소자(202A)의 차동 출력은 제2 지연 소자(202B)에 차동 입력으로서 수신된다. 제2 지연 소자(202B)의 차동 출력은 제3 지연 소자(202C)에 차동 입력으로서 수신된다. 제3 지연 소자(202C)의 차동 출력은 제4 지연 소자(202D)에 차동 입력으로서 수신된다. 제4 지연 소자(202D)의 차동 출력은 차동-싱글 컨버터 및 전압 레벨 시프터(204)에 차동 입력으로서 수신된다. 각각의 지연 소자들(202)은 바이어스 발생기(106)로부터 바이어스 전압(VBN 및 VBP)을 수신한다. 덧붙여, 차동-싱글 컨버터 및 전압 레벨 시프터(204)는 바이어스 발생기(106)로부터 바이어스 전압(VBN)을 수신한다. 특히, 도 2의 예시적인 구성은 4개의 지연 소자들(202)을 포함하지만, 일반적으로, 지연 소자들(202)의 수는 설계 고려사항이며 지연 소자들(202)의 수는 제한되지 않는다. 실제로, 지연 소자들(202)의 수는 1만큼 적은 것으로부터 필요하다고 여겨지는 만큼 많은 것까지 범위일 수 있다.
도 2가 VCDL(108)로의 차동 입력으로서 FREF를 도시하지만, FREF는 싱글 입력으로서 DLL(100)에 공급될 수도 있으며, 그 경우에는 싱글-차동 컨버터가 VCDL(108)로의 입력 전에 필요할 수 있다.
전통적으로, 전압 제어된 지연 라인은 여기에 채용되는 트랜지스터들을 제조하는 데 사용되는 프로세스에 관한 변화 및 동작 조건의 가변성으로 고통받아왔다.
Maneatis는 바이어스 전압(VBP 및 VBN)을 제공하기 위한 바이어스 발생기(106)를 제안하였다. Maneatis는 VCDL(108) 내의 AC 신호가 (지연 라인에 의해 생성되는 지연에 대응하는) AC 신호의 주파수에 따라 변하는 가변 전압 스윙(swing)을 갖는 점을 주목한다.
도 3은 도 1의 DLL(100)내의 바이어스 발생기(106)용으로 사용된 바이어스 발생기(300)의 종래 기술의 구성을 도시한다. 바이어스 발생기(300)는 4개의 단(stage)들: 증폭기 바이어스 단(362), 증폭기 단(364), 제1 하프 지연 버퍼 단(366) 및 제2 하프 지연 버퍼 단(368)을 포함하는 것으로서 도 3에 도시되어 있다. 증폭기 바이어스 단(362)은 증폭기 단(364)의 성분들을 적절히 바이어스하도록 신호를 생성한다. 증폭기 단(364)은 제1 PMOS 트랜지스터(302), 제2 PMOS 트랜지스터(304) 및 제3 PMOS 트랜지스터(306)를 포함한다.
증폭기 단(364)은 음의 피드백 구성으로 설정된다. 그 결과, 증폭기 단(364)은 제2 PMOS 트랜지스터(304) 및 제3 PMOS 트랜지스터(306)의 게이트들에 나타나는 전압들을 동일하게 하려고 시도한다. 제2 PMOS 트랜지스터(304)의 게이트에서의 전압은 VCTRL이다. 따라서, 증폭기 단(364)은 제3 PMOS 트랜지스터(306)의 게이트에서의 전압이 VCTRL과 동일하게 만들려고 시도한다.
제1 하프 지연 버퍼 단(366)은 제1 PMOS 부하 소자(load element) 트랜지스터(308) 및 제2 PMOS 부하 소자 트랜지스터(310)에 의해 형성되는 대칭 부하 소자를 갖고, 제1 전류원 트랜지스터(312)를 갖는다.
제2 지연 버퍼 단(368)은 제1 PMOS 부하 소자 트랜지스터(308) 및 제2 PMOS 부하 소자 트랜지스터(310)에 의해 형성되는 대칭 부하 소자와 유사한 대칭 부하 소자(316)를 갖는다. 이 경우에는 그러나, 대칭 부하 소자(316) 내의 전류가 바이어스 전압(VBN)에 의해 바이어스된 제2 전류원 트랜지스터(314)에 의해 제어된다. 대칭 부하 소자(316)와 제2 전류원 트랜지스터의 사이에 및 직렬로 전원 전압(VDD)에 연결된 게이트를 갖는 중간 트랜지스터(318)가 있다.
제1 PMOS 부하 소자 트랜지스터(308) 및 제2 PMOS 부하 소자 트랜지스터(310)에 의해 형성되는 대칭 부하 소자와 대칭 부하 소자(316)의 조합이 대칭 부하를 형성한다.
트랜지스터(306)의 게이트에서의 전압은 제1 하프 지연 버퍼 단(366)의 출력이다. 제1 하프 지연 버퍼 단(366)의 출력은 제1 전류원 트랜지스터(312)에 의해 생성된다. 대칭 부하 소자는 VCTRL이 변함에 따라 선형적으로 변하는 가변 저항으로서 역할을 한다. 따라서, 증폭기는 제2 PMOS 트랜지스터(304) 및 제3 PMOS 트랜지스터(306)의 게이트에서의 전압이 동일해지게 하기에 충분한 전류를 공급받을 때까지 제1 전류원 트랜지스터(312)를 조정한다. 제2 PMOS 트랜지스터(304)의 드레인 상의 값은 바이어스 전압(VBN)이다. Maneatis를 봄으로써 이해되는 바와 같이, 바이어스 전압(VBN)의 적절한 값은 하프 지연 버퍼 단(366)의 출력이 VCTRL과 동일하게 만드는 값이다.
증폭기 단(364)의 출력은 제2 하프 지연 버퍼 단(368) 내의 제2 전류원 트랜지스터(314)를 바이어스시킨다. 대칭 부하 소자(316)는 바이어스 전압(VBN)에 의해 바이어스되는 제2 전류원 트랜지스터(314)에 의해 제어된다. 그 결과, 제2 하프 지연 버퍼 단(368)이 VCTRL과 공칭적으로 동일한 출력 전압을 생성한다. 이 출력 전압값은 바이어스 전압(VBP)으로서 사용된다.
도 2의 예시적인 VCDL(108)은 2개의 바이어스 입력, 기준 입력 및 하나의 출력을 갖는다. 바이어스 전압(VBP)은 공지된 바이어스 발생기(300)에 의해 버퍼링된 지연 제어 전압(VCTRL)의 버전이다. 바이어스 전압(VBP)은 각각의 지연 소자들(202) 내의 대칭 부하의 저항을 제어함으로써 VCDL(108)의 출력의 주파수를 제어한다. 이 방식으로, DLL(100)의 출력(FOUT)이 기준 입력(FREF)으로 지연 록(delay-locked)된다. 즉, VCDL(108)의 출력(FOUT)은 지연 록트 출력 신호이다. 그 출력 신호는 DLL(100)로의 입력의 주파수(FREF)에 지연 록되는 주파수를 갖는다.
VCDL(108)은 다수의 지연 소자들(202)을 포함한다. 지연 소자들(202) 중 하나의 구성은 Maneatis에 따르는 도 4에 도시된다. 하부로부터 시작하여, 지연 소자(202)는 하위의 NMOS 트랜지스터(N402)를 포함한다. 하위 NMOS 트랜지스터(N402)의 소스는 접지에 연결된다. 하위 NMOS 트랜지스터(N402)의 게이트는 VBN 노드에 연결된다. 하위 NMOS 트랜지스터(N402)의 드레인은 2개의 경로: 좌측 경로 및 우측 경로에 연결된다.
좌측 경로는 좌측 NMOS 입력 트랜지스터(N404)를 포함한다. 좌측 NMOS 입력 트랜지스터(N404)의 소스는 하위 NMOS 트랜지스터(N402)의 드레인에 연결된다. 좌측 NMOS 입력 트랜지스터(N404)의 게이트는 차동 입력 기준 전압(VREF)의 일부분을 수신하기 위해 입력 노드(Vi +)에 연결된다. 좌측 NMOS 입력 트랜지스터(N404)의 드레인은 출력 노드(VO -)에 연결된다. 출력 노드(VO -)는 또한, 좌측 제1 PMOS 부하 소자 트랜지스터(P408)의 드레인과 좌측 제2 PMOS 부하 소자 트랜지스터(P412)의 드레인에 연결된다. 좌측 제1 PMOS 부하 소자 트랜지스터(P408)의 게이트는 출력 노드(VO-)에 연결된다. 좌측 제2 PMOS 부하 소자 트랜지스터(P412)의 게이트는 VBP 노드에 연결된다. 좌측 PMOS 부하 소자 트랜지스터들(P408, P412)의 소스는 전압원(VDD)에 연결된다. 좌측 PMOS 부하 소자 트랜지스터들(P408, P412)은 함께 좌측 대칭 부하(422)를 구성한다.
우측 경로는 우측 NMOS 입력 트랜지스터(N406)를 포함한다. 우측 NMOS 입력 트랜지스터(N406)의 소스는 하위 NMOS 트랜지스터(N402)의 드레인에 연결된다. 우측 NMOS 입력 트랜지스터(N406)의 게이트는 차동 입력 기준 전압(VREF)의 일부를 수신하기 위해 입력 노드(Vi -)에 연결된다. 우측 NMOS 입력 트랜지스터(N406)의 드레인은 출력 노드(VO +)에 연결된다. 출력 노드(VO +)는 또한, 우측 제1 PMOS 부하 소자 트랜지스터(P420)의 드레인과 우측 제2 PMOS 부하 소자 트랜지스터(P416)의 드레인에 연결된다. 우측 제1 PMOS 부하 소자 트랜지스터(P420)의 게이트는 출력 노드(VO+)에 연결된다. 우측 제2 PMOS 부하 소자 트랜지스터(P416)의 게이트는 VBP 노드에 연결된다. 우측 PMOS 부하 소자 트랜지스터들(P420, P416)의 소스는 전압원(VDD)에 연결된다. 우측 PMOS 부하 소자 트랜지스터들(P420, P416)은 함께 우측 대칭 부하(424)를 구성한다.
도 4에 도시된 지연 소자(202)의 동작 시에, 하위 NMOS 트랜지스터(402)는 바이어스 전압(VBN)에 의해 바이어스된다. 좌측 대칭 부하(422)는 가변 저항기 네트워크로서 기능을 한다. 좌측 대칭 부하(422)는 출력 노드(VO -) 상에 전압의 함수로서 전류를 출력하고, 그 전압은 전압 0.5*VCTRL에 대해 대칭적으로 변화한다. 우측 대칭 부하(424)는 또한 가변 저항기 네트워크로서 기능을 한다. 우측 대칭 부하(424)는 출력 노드(VO +) 상에 전압의 함수로서 전류를 출력하고, 그 전압은 전압 0.5*VCTRL에 대해 대칭적으로 변화한다.
특히, 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 좌측 NMOS 입력 트랜지스터(N404)는 온이고, 좌측 NMOS 입력 트랜지스터(N404)의 채널이 통전하여, 출력 노드(VO -)에 생성한 임의의 전하가 좌측 NMOS 입력 트랜지스터(N404) 및 하위 NMOS 트랜지스터(N402)를 통해 방전하게 한다. 충전에서 방전까지의 출력 노드(VO -)의 전이의 속도는, 바이어스 전압(VBN)에 의해 제어되는 범위인 하위 NMOS 트랜지스터(N402)의 채널이 통전되는 범위와 관련된다.
도 3의 공지된 바이어스 발생기(300)에서, 대칭 부하 소자(316)의 PMOS 부하 소자 트랜지스터들, 중간 트랜지스터(318) 및 전류원 트랜지스터(314)의 조합은, 부분적으로 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 좌측 NMOS 입력 트랜지스터(N404) 및 하위 NMOS 트랜지스터(N402)의 조합을 모방하도록 설계된다. 대칭 부하 소자(316)의 PMOS 부하 소자 트랜지스터의 양자의 게이트와 드레인 상의 전압은 전류원 트랜지스터(314)의 게이트 상의 전압(VBN)에 근거하여 결정된다. 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 좌측 NMOS 입력 트랜지스터(N404)는 중간 트랜지스터(318)가 영구적으로 바이어스되는 방식과 동일한 방식으로 바이어스된다. 더욱이, 하위 NMOS 트랜지스터(N402)는 전류원 트랜지스터(314)가 바이어스되는 방식과 동일한 방식으로 바이어스 전압(VBN)으로 바이어스된다. 따라서, 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 출력 노드(VO -) 상의 전하는 출력 노드(VO -) 상의 전압(즉, 좌측 제1 PMOS 부하 소자 트랜지스터(P408)의 게이트와 드레인 상의 전압)이 대칭 부하 소자(316)의 PMOS 부하 소자 트랜지스터의 양자의 게이트와 드레인의 전압, 즉, 바이어스 전압(VBP)와 동일해질 때까지 방전만 할 수도 있다.
동시에, 입력 노드(Vi -)는 논리 저전압이다. 따라서, 우측 NMOS 입력 트랜지스터(N406)가 오프이고, 우측 NMOS 입력 트랜지스터(N406)의 채널은 통전되지 않으며, 그에 의해 우측 대칭 부하(424)를 통해 출력 노드(VO +) 상에 생성된 전하가 전원 전압(VDD)에 가까운 값이 되게 한다. 방전에서 충전까지의 출력 노드(VO +)의 전이의 속도는, 바이어스 전압(VBP)에 의해 제어되는 범위인 우측 제2 PMOS 부하 소자 트랜지스터(P416)의 채널이 통전되는 범위와 관련된다.
이어서, 입력 노드(Vi +)에서의 전압이 논리 저전압으로 스위치할 때, 좌측 NMOS 입력 트랜지스터(N404)는 턴 오프하고, 좌측 NMOS 입력 트랜지스터(N404)의 채널은 통전을 정지하며, 그에 의해 전하가 출력 노드(VO -) 상에 다시 생성되게 한다. 출력 노드(VO -)는 좌측 대칭 부하(422)를 통해 전원 전압(VDD)에 가까운 값으로 충전한다. 방전에서 충전까지의 출력 노드(VO -)의 전이의 속도는, 바이어스 전압(VBP)에 의해 제어되는 범위인 좌측 제2 PMOS 부하 소자 트랜지스터(P412)의 채널이 통전되는 범위와 관련된다.
동시에, 입력 노드(Vi -)가 논리 고전압으로 스위치한다. 따라서, 우측 NMOS 입력 트랜지스터(N406)가 턴 온하고, 우측 NMOS 입력 트랜지스터(N406)의 채널은 통전하기 시작하며, 그에 의해 출력 노드(VO +)가 우측 NMOS 입력 트랜지스터(N406) 및 하위 NMOS 트랜지스터(N402)를 통해 방전하게 한다. 방전에서 충전까지의 출력 노드(VO +)의 전이의 속도는, 바이어스 전압(VBN)에 의해 제어되는 범위인 하위 NMOS 트랜지스터(N402)의 채널이 통전되는 범위와 관련된다.
논리 고전압인 입력 노드(Vi +)에서의 전압과 관련하여 상기 논의된 바와 같이, 입력 노드(Vi -)에서의 저압이 논리 고전압일 때, 출력 노드(VO +) 상의 전하는 출력 노드(VO +) 상의 전압(즉, 우측 제1 PMOS 부하 소자 트랜지스터(P420)의 게이트와 드레인 상의 전압)이 대칭 부하 소자(316)의 PMOS 부하 소자 트랜지스터의 양자의 게이트와 드레인 상의 전압, 즉, 바이어스 전압(VBP)과 동일해질 때까지 방전만 할 수 있다.
당업자는 바이어스 전압(VBP)이 변화함에 따라(즉, 차지 펌프(104)가 위상 비교기(102)로부터 수신된 위상 트래킹 조정에 응답하여 VCTRL을 변화시킴에 따라) 대칭 부하들(422, 424)의 저항도 변화하는 것을 이해할 것이다. 그러한 대칭 부하들(422, 424)의 저항의 변화는 지연 소자(202)를 통해 신호의 지연을 변화시킴으로써 출력 전압(VO)의 주파수를 직접 제어한다.
바이어스 전압들(VBN 및 VBP)이 공지된 바이어스 발생기(300)에 의해 제공될 때, 도 4에 도시된 지연 소자(202)의 차동 출력(VO +/VO -)에서의 파형 전압이 도 5A에 간략하게 도시된다. 먼저 이 예에서의 AC 신호 전압 스윙은 전원 전압(VDD)의 더 높은 전압 레벨로부터 더 낮은 전압 레벨까지이다. 더 낮은 전압 레벨은 바이어스 전압(VBP)에 근접하게 뒤따른다. 파형을 검토함으로써, AC 신호 주파수의 하강이 바이어스 전압(VBP)의 상승 및 바이어스 전압(VBN)의 하강에 대응하는 것을 알게 된다. AC 신호 주파수의 하강은 VCDL(108)에 의해 제공된 지연의 하강, 더 긴 AC 신호 주기(TAC) 및 AC 전압 스윙의 하강에 대응한다. 이 종류의 지연 라인의 동작 주파수 범위에 대한 스윙 변화의 범위는 수백 밀리볼트, 즉, 전원 전압(VDD)의 값의 20∼30%로부터 거의 100%까지일 수 있다.
파형은 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)의 "반전된 극성" 버전에 대해 도 5B에 도시된다. 지연 소자(202)가 NMOS 트랜지스터 대신에 PMOS 트랜지스터로, PMOS 트랜지스터 대신에 NMOS 트랜지스터로 만들어지면, AC 신호 전압 스윙이 공급 전압(VSS)의 더 낮은 전압 레벨로부터 바이어스 전압(VBN)에 가까운 더 높은 전압 레벨까지일 것으로 예측된다. AC 신호의 주파수의 하강은 더 긴 AC 신호 주기(TAC) 및 AC 전압 스윙의 하강에 대응한다. AC 신호의 주파수의 하강과 AC 전압 스윙의 하강 사이의 대응은 도 5A와 도 5B 양자의 예시적인 파형에서 발견된다.
도 4에 도시된 바와 같은 구성을 갖는 지연 소자들(202)과 바이어스 발생기(106)용으로 공지된 바이어스 발생기(300)를 사용하는 종래 기술의 DLL(100)에서, 지연 감소(즉, 주파수 상승)는 VCTRL 노드에서의 전압 레벨을 저하시킴으로써 달성된다. VCTRL 노드에서의 전압 레벨이 저하됨에 따라(즉, 접지에 가깝게 됨에 따라), 바이어스 전압 발생기(106)는 동시에 노드(VBN)에서의 전압 레벨을 상승시키고 노드(VBP)에서의 전압 레벨을 하강시킴으로써 응답한다. VBP 노드에서의 전압 레벨은 VCTRL의 제어 전압 노드의 전압 레벨에 근접하게 뒤따른다. 동작 시에, 공지된 바이어스 발생기(300)에 의해 바이어스될 때, 지연 소자(202)의 AC 신호의 전압 스윙은 더 높은 것으로서 전원 전압(VDD)에 매우 가까운 전압 레벨과 더 낮은 것으로서 바이어스 전압(VBP) 사이에 있다. 결국, VCDL(108)의 AC 신호의 전압 스윙은 신호 주파수가 상승함에 따라 상승한다(도 5A 및 5B 참조).
공지된 바이어스 발생기(300)에 의해 바이어스될 때, VCDL(108)에서의 AC 신호 전달 지연(또는 주파수)은 노드들(VO - 및 VO +)의 노드 커패시턴스에 의해 결정되며, 그 커패시턴스는 트랜지스터들(408, 412, 416, 420)의 전류들에 의해 전압 레벨(VDD)로 충전되고, 좌측 NMOS 입력 트랜지스터(N404) 및 우측 NMOS 입력 트랜지스터(N406)의 전류들에 의해 바이어스 전압(VBP)으로 방전된다.
공지된 바이어스 발생기(300)에 의해 바이어스될 때, 전원 전압(VDD)과 VCDL(108)의 바이어스 전압(VBP) 사이의 전압차는 동시에 바이어스 전압(VBN)에 따라 변화하기 때문에, 바이어스 전압(VBN)과 전압 강하(VDD-VBP)의 양자를 U로서 근사시킬 수 있고, 여기에서 U는 이 지연 라인의 AC 신호 전압 스윙이다. 전압 강하(VDD-VBP)는 충전 트랜지스터들(즉, 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 우측 제1 PMOS 부하 소자 트랜지스터(P420) 및우측 제2 PMOS 부하 소자 트랜지스터(P416))의 전류들을 결정하는 한편, 바이어스 전압(VBN)은 방전 트랜지스터들(즉, 좌측 NMOS 입력 트랜지스터(N404) 및 우측 NMOS 입력 트랜지스터(N406))의 전류들을 결정한다. 공지된 바이어스 발생기(300)는 충전 전류와 방전 전류를 등화시키는 경향이 있다. 그러한 등화는 AC 신호에 대해 정적인 더 낮은 전압 스윙 레벨(VBP)를 제공하고, AC 신호의 하강 램프(falling ramp)의 전이 시간과 동일한 AC 신호의 상승 램프의 전이 시간을 제공하는 역할을 한다. 따라서, 양쪽의 전류는
Figure pct00001
으로 표현될 수 있다. 즉, 그 전류들은 트랜스컨덕턴스 계수(k) 및 임계 전압(Vt)으로 "범용" MOS 트랜지스터의 채널 전류의 방식으로 표현될 수 있다.
전달 지연과 AC 신호의 주파수를 결정하는 AC 신호 전이 시간은
Figure pct00002
로서 표현될 수 있고, 여기에서 C는 노드들(VO -, VO +)의 노드 커패시턴스이다. I를 치환하면
Figure pct00003
식 (1.1)에서의 표현이 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에서의 지연을 정확하게 나타내지 않지만, 식 (1.1)에서의 표현은 도 4에 도시된 바와 같은 구성의 문제점을 이해하는 데 도움이 된다. (Td 상승에 대응하여) 주파수가 상승함에 따라, U의 값도 상승한다. 식 (1.1)에 의해 표현된 근사를 다시 보면, AC 신호 전압 스윙 U 상승과 함께, 전류 I가 (U2의 레이트로) 더욱 빠르게 상승해야 한다. 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에서의 전류는 전압 스윙 U를 뒤쫓아 초과하여야 해서 불충분한 파워 스킴(power scheme)을 초래한다고 할 수 있다. 또한, 현대의 서브미크론 프로세스에서는, 전류값에 대한 이차 방정식
Figure pct00004
이 VSS 내지 VDD의 전체 전압 범위를 초과하여 유지하지 않는다. 서브미크론 프로세스에서의 MOS 트랜지스터 특성의 시험은 MOS 트랜지스터 채널 전류가 Vt에 가까운 게이트-소스 전압에 대해서만, 즉, 작은 채널 전류들에 대해서만 "고전적인" 이차 표현으로 기술될 수 있다는 것을 나타낸다. 게이트-소스 전압이 Vt와 VDD 사이의 어느 값을 능가함에 따라, 채널 전류(I)의 근사가 I = aU + b의 형태로 더 잘 표현될 수 있는 것을 제안하면, 게이트-소스 전압의 함수로서 채널 전류의 도시가 직선에 매우 가깝게 보인다. 다시 한번 Td 표현에서 I를 치환하면
Figure pct00005
식 (1.2)는 분자와 분모의 양자에서 U의 1차 표현을 포함한다. 따라서, 분자와 분모의 양자를 동일한 비율로 변화시키면서 U를 상승시킬 때(즉, 주파수를 상승시키고 그에 따라 Td를 감소시키도록 시도될 때), U의 더 큰 값들에 대해 Td의 비교적 더 작은 변화를 기대한다. 바꿔 말하면, 지연 제어 전압(VCTRL)을 일정 레벨 아래로 하강시키면, Td의 감소로서 측정된 비교적 더 작은 페이오프(payoff)로, 공지된 바이어스 발생기(106)에 의해 바이어스될 때, 지연 소자(202)로 더 많은 전류를 펌프(pump)시킬 것이다. 바이어스 발생기(106)용으로 공지된 바이어스 발생기(300)을 사용하는 DLL은 더 높은 주파수에 대응하는 U의 더 큰 값에서 효율을 잃는 것을 고려할 수 있다.
또한, 공지된 바이어스 발생기(300)를 검토하는 동안, 먼저, 충전 전류의 값과 방전 전류의 값이 제1 PMOS 부하 소자 트랜지스터(308) 및 제2 PMOS 부하 소자 트랜지스터(310)의 채널 전류에 의해 설정되고, 제1 PMOS 부하 소자 트랜지스터(308) 및 제2 PMOS 부하 소자 트랜지스터(310)의 채널 전류는 지연 제어 전압(VCTRL)에 따라 변한다는 결론을 내릴 수 있다. 그러나, 알려진 바와 같이, MOS 트랜지스터 파라미터는 온도, 전원 전압 및 프로세스 파라미터에 따라 변화한다. 트랜스컨덕턴스 계수(k)의 값과 트랜지스터의 임계 전압(Vt)의 값에 변화가 생김에 따라, 주어진 AC 신호 주파수에서의 동작점에 대한 지연 제어 전압(VCTRL)의 전압 값에서도 변화가 생길 것으로 기대된다. 이들 변화의 결과는 VCTRL의 동적인 전압 범위의 변화(확대)이며, 그 위에 공지된 바이어스 발생기(300)가 특히 넓은 범위의 주파수를 핸들링할 때 동작하도록 기대된다. 그러한 동적인 전압 범위의 확대는 2.0V 주위 및 이상의 VDD 전압을 이용하는 0.5㎛용으로 개발된 시스템에서 중요하지 않았을 수 있다. 그러나, 서브미크론 프로세스가 1.0V 주위 및 이하의 VDD 전압 레벨을 제공함에 따라, 지연 제어 전압(VCTRL)의 동적 범위의 수 밀리미터의 감소가 도움이 된다.
도 4에 도시된 바와 같은 구성을 갖는 지연 소자들(202) 및 바이어스 발생기(106)용의 공지된 바이어스 발생기(300)를 사용하는 종래 기술의 DLL(100)에서, 주파수가 감소됨에 따라 스윙(U)도 하강한다(도 5A 참조). 특히, 스윙(U)은 비교적 작은 값(예컨대, 200mV 이하)으로 감소될 수도 있다. 예컨대, 차동-싱글 컨버터 및 전압 레벨 시프터(204)의 사용을 통해, 그러한 작은 스윙(U)을 갖는 신호의 풀 스윙을 갖는 신호로의 (VSS로부터 VDD로의) 복원이 복잡성을 더하고, 실리콘 영역 사용을 늘리며, 종래 기술의 시스템의 전력 소비를 증가시킬 것으로 기대된다. 결국, 스윙(U)을 더욱 감소시키려는 시도가 이루어짐에 따라, 추가의 주파수 감소에 대한 한계 즉, 동작의 최소 주파수가 밝혀질 것으로 기대된다.
도 3에 도시된 바와 같이, 공지된 바이어스 발생기(300)는 제1 PMOS 트랜지스터(302), 제2 PMOS 트랜지스터(304) 및 제3 PMOS 트랜지스터(306)를 포함하는 차동 증폭기 단(364)을 갖는다. 도 3에 도시된 형태의 증폭기 단(364)은 증폭기 단(364)이 VDD-Vt를 초과하는 지연 제어 전압(VCTRL)의 값에서 동작하지 않으므로, 지연 제어 전압(VCTRL)에 대한 동적 전압 범위를 더욱 감소시킬 것으로 기대된다. 레일-투-레일(rail-to-rail) 차동 증폭기가 증폭기(364) 단에 사용되었을지라도, 레일-투-레일 차동 증폭기는 공지된 바이어스 발생기(300)의 피드백 루프에서 아날로그 단이기 때문에, 전체로서 DLL(100)에 및 바이어스 발생기(106)에 동적인 안정성을 제공하는 복잡성을 부가한다. 또한, 공지된 바이어스 발생기(300)는 피드백을 갖는 시스템이다. 따라서, 공지된 바이어스 발생기(300)는 피드백을 갖지 않는 바이어스 발생기에 비해 설계하기 더욱 어렵다고 생각될 수 있다. 또, 피드백을 갖는 바이어스 발생기를 피드백이 없는 바이어스 발생기와 비교하면, 피드백을 갖는 바이어스 발생기가 하나의 생산 프로세스에서 다른 생산 프로세스로 이동하거나 안정화시키기 더욱 어렵다고 생각될 수 있다.
도 6은 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)와 함께 사용하기에 적합한 제1 바이어스 발생기(600)를 개략적으로 도시한다. 도시된 바와 같이, 하부에서 위로, 제1 바이어스 발생기(600)는 제1 NMOS 미러 트랜지스터(N603R) 및 제2 NMOS 미러 트랜지스터(N604R)로 구성된 전류 미러를 포함한다. NMOS 미러 트랜지스터들(N603R, N604R)의 소스는 전압원(VSS)에 연결된다. NMOS 미러 트랜지스터들(N603R, N604R)의 게이트는 서로에 그리고 제1 NMOS 미러 트랜지스터(N603R)의 드레인에 연결된다. 제1 NMOS 미러 트랜지스터(N603R)의 드레인은 또한 VBN 노드, 즉, 그로부터 NMOS 바이어스 전압(VBN)이 지연 소자(202)에 제공되는 노드에 연결된다. VBN 노드는 지연 제어 전압(VCTRL)에 근거하여 전류원(608)에 의해 생성되는 기준 전류(I0)를 수신한다. 일 구현예에서, 전류원(608)은 지연 제어 전압(VCTRL)이 MOS 트랜지스터 게이트-소스 전압인 MOS 트랜지스터 전류이다.
쉽게 설명하기 위해, 도시된 전류 미러는 기본적인 형태로 된다. 전류 미러에 대해 다른 더욱 복잡한 설계가 사용 가능함은 명백하다. 예를 들면, 프로그램 가능한 트랜지스터들의 어레이를 포함한 전류 미러를 갖는 것이 가능할 수 있으며, 그러한 어레이는 테스트할 때 칩 제조업자에 의해 프로그램된다. 이와 달리, 캐스코드된(cascoded) 디바이스들로 만들어진 전류 미러가 사용될 수도 있다.
제2 NMOS 미러 트랜지스터(N604R)의 드레인은 중간 NMOS 트랜지스터(N601R)의 소스에 연결된다. 중간 NMOS 트랜지스터(N601R)의 게이트는 전압원(VDD)에 연결되고, 중간 NMOS 트랜지스터(N601R)의 드레인은 "VBPS"라고 라벨 붙은 중간 노드에 연결된다. VBPS 노드는 제1 PMOS 부하 소자 트랜지스터(P601R)의 드레인에 그리고 제2 PMOS 부하 소자 트랜지스터(P602R)의 드레인에 연결된다. PMOS 부하 소자 트랜지스터들(P601R, P602R)의 소스는 전압원(VDD)에 연결된다. 제2 PMOS 부하 소자 트랜지스터(P602R)의 게이트는 VBP 노드, 즉, 그로부터 PMOS 바이어스 전압(VBP)이 지연 소자(202)에 제공되는 노드에 연결된다. 제1 PMOS 부하 소자 트랜지스터(P601R)의 게이트는 VBPS 노드에 연결된다. VBPS 노드는 차동 증폭기(606)의 비반전 입력에 연결되며, 차동 증폭기(606)의 출력은 VBP 노드에 연결된다.
제1 PMOS 부하 소자 트랜지스터(P601R), 제2 PMOS 부하 소자 트랜지스터(P602R), 중간 NMOS 트랜지스터(N601R), 제2 NMOS 미러 트랜지스터(N604R) 및 제1 NMOS 미러 트랜지스터(N603R)는 모두, 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 좌측 NMOS 입력 트랜지스터(N404), 우측 제1 PMOS 부하 소자 트랜지스터(P420), 우측 제2 PMOS 부하 소자 트랜지스터(P416), 우측 NMOS 입력 트랜지스터(N406) 및 하위 NMOS 트랜지스터(402)를 포함하는 지연 소자(202)의 대응 관계에 있는 트랜지스터들의 바로 또는 크기 조정된 모형(유사하게 크기 변경되거나 크기 조정된)이다.
제1 바이어스 발생기(600)가 공지된 바이어스 발생기(300)와 다른 구성을 가지므로, 제1 바이어스 발생기(600)를 채용하는 DLL은 도 1의 DLL(100)과 다른 구성을 가질 것이다. 제1 바이어스 발생기(600)를 채용하는 일례의 DLL(700)은 도 7에 도시된다. 도 1의 DLL(100)에 대비하여, 도 7의 예시적인 DLL(700)은 제1 바이어스 발생기(600)에 기준 전압(VSW)을 제공하기에 적합한 기준 전압 발생기(710)를 포함한다.
기준 전압 발생기(710)가 본 발명의 주제는 아니기 때문에, 상세한 구현예는 여기에서 논의하지 않는다. 그러나, 숙련된 전문가는 적절한 기준 전압 발생기 스킴이 당해 산업 분야에서 통용되는 다수의 알려진 기준 전압 발생기 스킴 중에서 선택될 수 있음을 이해할 것이라고 기대된다. 주목할 점은, 전압 레벨(VSW)이 동작 조건의 변동(예컨대, 온도 및/또는 프로세스 파라미터의 변동)에 따라 변화하지 않는 것으로 전압 레벨(VSW)이 안정되도록 기준 전압 발생기(710)에 대해 하나의 스킴이 선택될 수 있다는 것이다. 이와 달리, 전압 레벨(VSW)의 값이 온도 및/또는 프로세스 파라미터에 대한 일정한 의존성을 갖도록 기준 전압 발생기(710)에 대해 하나의 스킴이 선택될 수도 있다. 전압 레벨(VSW)에 그런 의존성이 제공되는 경우, 기준 전압 발생기(710)는 동작 조건의 그리고 프로세스 파라미터의 변동을 보상하는 것으로 볼 수 있고, 그 변동은 바이어스 전압 발생기(600)의 동작에 영향을 주는 파라미터(예컨대, 동작점에서의 지연 제어 전압(VCTRL)의 값)에 영향을 가할 수도 있다.
개괄적으로, 도 6에 도시된 제1 바이어스 발생기(600)와 같은 바이어스 발생기의 사용은 VCDL(108)에 그리고 특히, 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에 일관된 전압 스윙(U)을 제공한다. 도 8은 더 높은 레벨의 VDD 및 더 낮은 레벨의 VSW를 갖는 것처럼 일관된 전압 스윙(U)을 도시하며, 여기에서 VSW는 기준 전압 발생기(710)에 의해 제1 바이어스 발생기(600)에 공급되는 전압 레벨이다. 더욱 특히, VSW는 차동 증폭기(606)의 반전 입력에서 수신되는 전압 레벨이다. 이 일관된 전압 스윙(U), 즉, AC 신호의 주파수가 변함에 따라 변하지 않는 전압 스윙의 영향은, 공지된 바이어스 발생기(300)에 의해 바이어스된 것처럼 지연 소자(202)의 동작과 비교할 때, 동작의 더 낮은 최소 주파수와 AC 신호의 더 높은 주파수에서 지연 소자(202)에서의 더 낮은 전류 소비를 포함한다.
제1 바이어스 발생기(600)의 동작 중에, 기준 전류(I0)는 지연 제어 전류인 것이 명확해진다. 지연 제어 전류(I0)는 아마도 루프 필터(도시 생략)를 통해, 차지 펌프(104)로부터 제1 바이어스 발생기(600)에 의해 수신되는 지연 제어 전압(VCTRL)의 값에 의해 제어된다. 전류원(608)은 지연 제어 전류(I0)를 VBN 노드로 주입시킨다. 제1 NMOS 미러 트랜지스터(N603R)를 통해 흐르는 지연 제어 전류(I0)는 제2 NMOS 미러 트랜지스터(N604R)에 반영된다. 중간 NMOS 트랜지스터(N601R)도 지연 제어 전류(I0)를 반영하는 것이 뒤따른다. 중간 NMOS 트랜지스터(N601R)의 전류는 PMOS 부하 소자 트랜지스터들(P601R, P602R) 사이에 분할된다.
또한, 기준 전압 발생기(710)로부터 수신된 전압 레벨(VSW)이 차동 증폭기(606)의 반전 입력에 연결된 VSW 노드에 인가된다. 차동 증폭기(606)의 출력은 제2 PMOS 부하 소자 트랜지스터(P602R)의 게이트를 PMOS 바이어스 전압(VBP)으로 구동시켜 NMOS 미러 트랜지스터들(N603R, N604R)에 의해 형성된 전류 미러를 통과한 후의 지연 제어 전류(I0)가 PMOS 부하 소자 트랜지스터들(P601R, P602R)의 집합적인 전류에 의해 평형을 이루게 된다. 이러한 방식으로, VBPS 노드에서의 정지 전압 레벨이 VSW 노드에서의 정지 전압 레벨에 근접하게 뒤따른다. 특히, VSW 노드에서의 정지 전압 레벨은 AC 신호 전압 스윙의 더 낮은 레벨을 결정한다.
도 6의 제1 바이어스 발생기(600)의 출력이 PMOS 트랜지스터들용의 바이어스 전압(VBP) 및 NMOS 트랜지스터들용의 바이어스 전압(VBN)을 포함하는 점을 상기하고, 여기에서 트랜지스터들은 VCDL(108)(도 7 참조) 내의 지연 소자들(202)의 부분이다.
도 4에 도시된 지연 소자(202)의 동작 시에, 도 6의 제1 바이어스 발생기(600)에 의해 바이어스되는 것으로서, 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 좌측 NMOS 입력 트랜지스터(N404)는 온되고 좌측 NMOS 입력 트랜지스터(N404)의 채널이 통전되어, 출력 노드(VO -)에 생성된 임의의 전하를 좌측 NMOS 입력 트랜지스터(N404) 및 하위 NMOS 트랜지스터(N402)를 통해 방전하게 한다. 충전에서 방전까지의 출력 노드(VO -)의 전이의 속도는 하위 NMOS 트랜지스터(N402)의 채널이 통전되는 범위에 관련되고, 그 범위는 바이어스 전압(VBN)에 의해 제어된다.
지연 제어 전류(I0)가 지연 제어 전압(VCTRL)의 변화(변동)에 대응하여 상승하면, 제1 NMOS 미러 트랜지스터(N603R)의 게이트 소스간 전압(즉, 바이어스 전압(VBN))도 상승한다. 또, 전류는 제2 NMOS 미러 트랜지스터(N604R), 중간 NMOS 트랜지스터(N601R) 및 PMOS 부하 소자 트랜지스터(P601R, P602R)에서 상승하여, 지연 제어 전류(I0)의 상승을 반영한다. 제1 PMOS 부하 소자 트랜지스터(P601R)에서의 전류의 상승은 소스 게이트간 전압의 상승을 유발하고, 그 상승은 VBPS 노드에서의 전압 레벨의 하강과 관련된다. 차동 증폭기(606)는 VBP 노드에서의 전압 레벨을 저감시켜 VBPS 노드에서의 전압 레벨이 VSW 노드에서의 정지 전압 레벨로 리턴한다. 이 방식으로, 지연 제어 전류(I0)의 상승이 바이어스 전압(VBN)의 상승 및 바이어스 전압(VBP)의 하강을 유발한다. 역 조건 하에서, 유사한 분석을 적용한다, 즉, 지연 제어 전류(I0)의 하강이 바이어스 전압(VBN)의 하강 및 바이어스 전압(VBP)의 상승을 유발한다. 어느 경우에나, VBPS 노드에서의 전압 레벨은 VSW 노드에서의 정지 전압 레벨에 가깝게 유지된다.
도 6의 제1 바이어스 발생기(600)에서, 제1 PMOS 부하 소자 트랜지스터(P601R), 제2 PMOS 부하 소자 트랜지스터(P602R), 중간 NMOS 트랜지스터(N601R) 및 제2 NMOS 미러 트랜지스터(N604R)의 조합이 부분적으로 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 좌측 NMOS 입력 트랜지스터(N404) 및 하위 NMOS 트랜지스터(N402)의 조합을 모방하도록 설계된다. VBPS 노드에서의 전압 레벨은 VBPS 노드에서의 전압 레벨과 VSW 노드에서의 전압 레벨 사이의 차를 최소화시키도록 동작하는 차동 증폭기(606)에 근거하여 결정된다.
입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 좌측 NMOS 입력 트랜지스터(N404)는 중간 NMOS 트랜지스터(N601R)가 영구적으로 바이어스되는 방식과 동일한 방식으로 바이어스된다. 또한, 하위 NMOS 트랜지스터(N402)는 제2 NMOS 미러 트랜지스터(N604R)가 바이어스되는 방식과 동일한 방식으로 바이어스 전압(VBN)으로 바이어스된다. 따라서, 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 출력 노드(VO -) 상의 전하는 출력 노드(VO -) 상의 전압(즉, 좌측 제1 PMOS 부하 소자 트랜지스터(P408)의 드레인 및 게이트 상의 전압)이 제1 PMOS 부하 소자 트랜지스터(P601R)의 드레인 및 게이트 상의 전압 즉, VBPS 노드에서의 전압 레벨 즉, 기준 전압(VSW)에 가까울 때 방전만 할 수 있다.
동시에, 입력 노드(Vi -)는 논리 저전압이다. 따라서, 우측 NMOS 입력 트랜지스터(N406)가 오프되고 우측 NMOS 입력 트랜지스터(N406)의 채널이 통전되지 않으며, 그에 의해 우측 대칭 부하(424)를 통해 출력 노드(VO +) 상에 생성된 전하가 전원 전압(VDD)에 가까운 값이 되게 한다. 또한, 방전에서 충전까지의 출력 노드(VO +)의 전이의 속도는 우측 제2 PMOS 부하 소자 트랜지스터(P416)의 채널이 통전되는 범위에 관련되며, 그 범위는 바이어스 전압(VBP)에 의해 제어된다.
이어서, 입력 노드(Vi +)에서의 전압이 논리 저전압으로 스위치할 때, 좌측 NMOS 입력 트랜지스터(N404)는 턴 오프하고 좌측 NMOS 입력 트랜지스터(N404)의 채널이 통전을 정지하며, 그에 의해 전하가 다시 출력 노드(VO -) 상에 생성되게 한다. 방전에서 충전까지의 출력 노드(VO -)의 전이의 속도는 좌측 제2 PMOS 부하 소자 트랜지스터(P412)의 채널이 통전되는 범위에 관련되며, 그 범위는 바이어스 전압(VBP)에 의해 제어된다.
동시에, 입력 노드(Vi -)가 논리 고전압으로 스위치한다. 따라서, 우측 NMOS 입력 트랜지스터(N406)가 턴 온하고 우측 NMOS 입력 트랜지스터(N406)의 채널이 통전하기 시작하며, 그에 의해 출력 노드(VO +)가 우측 NMOS 입력 트랜지스터(N406) 및 하위 NMOS 트랜지스터(N402)를 통해 방전하게 한다. 충전에서 방전까지의 출력 노드(VO+)의 전이의 속도는 하위 NMOS 트랜지스터(N402)의 채널이 통전되는 범위에 관련되며, 그 범위는 바이어스 전압(VBN)에 의해 제어된다.
논리 고전압인 입력 노드(Vi +)에서의 전압에 관련하여 상기 논의된 바와 같이, 입력 노드(Vi -)에서의 전압이 논리 고전압일 때, 출력 노드(VO +) 상의 전하는 출력 노드(VO +) 상의 전압(즉, 우측 제1 PMOS 부하 소자 트랜지스터(P420)의 드레인 및 게이트 상의 전압)이 제1 PMOS 부하 소자 트랜지스터(P601R)의 드레인 및 게이트 상의 전압 즉, VBPS 노드에서의 전압 레벨 즉, 기준 전압(VSW)과 같아질 때까지 방전만 할 수 있다.
요약하면, 출력 노드(VO - 및 VO +)에 대한 충전과 방전 사이의 전이의 속도는 바이어스 전압(VBN 및 VBP)의 값에 의해 결정되도록 유지된다. 그러나, VBP와 함께 변하는 것보다는, 출력 전압의 스윙의 하위 범위가 항상 VSW이다. 이 일정한 하위 전압 스윙 범위가 부분적으로 제2 PMOS 부하 소자 트랜지스터(P602R)의 드레인으로부터 제2 PMOS 부하 소자 트랜지스터(P602R)의 게이트,즉, VBP 노드의 절연에 기인한다고 생각될 수 있다.
제1 바이어스 발생기(600)에 의해 공급되는 바이어스 전압(VBN 및 VBP)을 갖는 지연 소자(202)의 출력은 정전압 스윙(U)을 갖는 AC 신호로 도시될 수 있으며, 여기에서 전압 스윙(U)는 전원 전압(VDD)의 값과 VSW 노드에 공급되는 전압의 값 사이의 차이다. 전압 스윙(U)은 동작 조건 및 프로세스 파라미터의 주어진 세트에 대해 통상적으로 일정하다. AC 신호 주파수의 상승은 여기에서는 노드 VO + 및 노드 VO- 커패시턴스를 구동하는(충전 및 방전하는) 전류를 상승시킴으로써 달성될 수도 있다. 정전압 스윙(U)에 근거하여, 주파수의 상승률에 대한 전류의 상승률은 공지된 바이어스 발생기(300)에 의해 공급되는 바이어스 전압(VBN 및 VBP)을 갖는 지연 소자에서의 동일한 비율보다 더 낮다. 이 이익은 더 큰 전압차로 구동되지 않아야 하는 노드들 VO + 및 VO -로 인해 발생하며, 그 차는 주파수에 따라 증가한다. 편의상, 제1 바이어스 발생기(600)가 공지된 바이어스 발생기(300) 대신 사용되는 경우, 전류의 더욱 효율적인 사용이 이루어져 전류가 덜 소비된다.
도 9는 도 6의 제1 바이어스 발생기(600)에 대체예로서, 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)와 함께 사용하는 데 적합한 제2 바이어스 발생기(900)를 개략적으로 도시한다. 하위 NMOS 트랜지스터(N603R)의 소스는 전압원(VSS)에 연결된다. 하위 NMOS 트랜지스터(N603R)의 게이트는 VBN 노드에 연결된다. VBN 노드는 또한, 차동 증폭기(906)로부터의 출력을 수신한다. 하위 NMOS 트랜지스터(N603R)의 드레인은 중간 NMOS 트랜지스터(N901R)의 소스에 연결된다.
중간 NMOS 트랜지스터(N901R)의 게이트는 전압원(VDD)에 연결되고, 중간 NMOS 트랜지스터(N901R)의 드레인은 "VBPS"라고 라벨 붙은 중간 노드에 연결된다. VBPS 노드는 제1 PMOS 부하 소자 트랜지스터(P901R)의 드레인에 그리고 제2 PMOS 부하 소자 트랜지스터(P902R)의 드레인에 연결된다. PMOS 부하 소자 트랜지스터들(P901R, P902R)의 소스는 전압원(VDD)에 연결된다. 제2 PMOS 부하 소자 트랜지스터(P902R)의 게이트는 VBP 노드에 연결된다. 제1 PMOS 부하 소자 트랜지스터(P901R)의 게이트는 VBPS 노드에 연결된다. VBPS 노드는 차동 증폭기(906)의 비반전 입력에 연결되고, 차동 증폭기(906)의 출력은 지금까지 설명한 바와 같이, VBN 노드에 연결된다. 게이트 및 드레인이 VBP 노드에 연결되고 소스가 전압원(VDD)에 연결된 상태로 PMOS 미러 트랜지스터(P903R)이 제공된다. 조합하여, PMOS 미러 트랜지스터(P903R)와 제2 PMOS 부하 소자 트랜지스터(P902R)가 전류 미러를 형성한다. 또한, 지연 제어 전압(VCTRL)에 근거하여, 기준 전류(I0)를 생성하는 전류원(908)이 VBP 노드에 연결된다. 전류원(908)은 PMOS 미러 트랜지스터(P903R)의 전류를 직접 제어하고, 결과적으로, 전류 미러의 동작에 의해, 전류원(908)은 제2 PMOS 부하 소자 트랜지스터(P902R)의 전류를 간접적으로 제어한다. 하나의 구현예에서, 전류원(908)은 지연 제어 전압(VCTRL)이 MOS 트랜지스터 소스-게이트 전압인 상태의 MOS 트랜지스터 전류이다.
제1 PMOS 부하 소자 트랜지스터(P901R), 제2 PMOS 부하 소자 트랜지스터(P902R), 중간 NMOS 트랜지스터(N901R) 및 하위 NMOS 트랜지스터(N903R)는 모두, 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 좌측 NMOS 입력 트랜지스터(N404), 우측 제1 PMOS 부하 소자 트랜지스터(P420), 우측 제2 PMOS 부하 소자 트랜지스터(P416), 우측 NMOS 입력 트랜지스터(N406) 및 하위 NMOS 트랜지스터(402)를 포함하는 지연 소자(402)의 대응 관계에 있는 트랜지스터들의 바로 또는 크기 조정된 모형(유사하게 크기 변경되거나 크기 조정된)이다.
제2 바이어스 발생기(900)와 제1 바이어스 발생기(600) 사이의 중요한 차이는 기준(지연 제어) 전류(I0)의 삽입 포인트에 있다. 제2 바이어스 발생기(900)에서, 지연 제어 전류(I0)는 PMOS 미러 트랜지스터(P903R) 및 제2 PMOS 부하 소자 트랜지스터(P902R)에 의해 형성되는 PMOS 전류 미러에 공급된 후, 하위 NMOS 트랜지스터(N903R)의 드레인 전류에 의해 평형을 이루게 된다. 이 삽입 포인트는 NMOS 미러 트랜지스터들(N603R, N604R)에 의해 형성되는 전류 미러로의 지연 제어 전류(I0)의 공급, 제1 바이어스 발생기(600)와 대비하여, 그 전류가 PMOS 부하 소자 트랜지스터들(P601R, P602R)의 집합적인 전류에 의해 평형을 이루게 된다. 제1 바이어스 발생기(600)와 유사한 방식으로, 제2 바이어스 발생기(900)는, 그 값들이 그 값이 지연 제어 전압(VCTRL)에 근거하는 지연 제어 전류(I0)로부터 도출되는 2개의 바이어스 전압(VBN 및 VPN)을 출력한다.
동작 시에, 지연 소자(202)가 제2 바이어스 발생기(900)에 의해 바이어스될 때, 출력 노드들 VO + 및 VO - 사이에 존재하는 신호의 전압 스윙(AC 신호 전압 스윙)이 상한으로서 전압(VDD)와 하한으로서 바이어스 전압(VSW)을 갖는다. VSW 전압은 기준 전압 발생기로부터 제1 바이어스 발생기(600)에 VSW 전압이 수신되는 방식과 동일한 방식으로 수신된다.
지연 제어 전류(I0)가 지연 제어 전압(VCTRL)에 대응하여 상승하면, PMOS 미러 트랜지스터(P903R)의 소스 게이트간 전압도 상승한다. 전원 전압(VDD)에 연결된 소스와 VBP 노드에 연결된 게이트 사이의 전압차의 상승이 VBP 노드에서의 전압 레벨의 하강을 유발한다. PMOS 미러 트랜지스터(P903R)의 소스 게이트간 전압의 상승은 제2 PMOS 부하 소자 트랜지스터(P901R)의 소스 게이트간 전압이 따라서 상승하는 것을 의미한다. 그 결과, 제2 PMOS 부하 소자 트랜지스터(P901R)의 전류가 상승하여, 중간 NMOS 트랜지스터(N901R) 및 하위 NMOS 트랜지스터(N903R)를 통한 전류의 상승을 유발한다. 특히, 하위 NMOS 트랜지스터(N903R)의 전류의 상승은 하위 NMOS 트랜지스터(N903R)에 대한 게이트 소스간 전압의 상승을 유발한다. 특히, 하위 NMOS 트랜지스터(N903R)에 대한 게이트 소스간 전압은 바이어스 전압(VBN)의 전압 레벨을 나타낸다. 이 방식으로, 지연 제어 전류(I0)의 상승이 바이어스 전압(VBN)의 상승 및 바이어스 전압(VBP)의 하강을 유발한다. 역조건 하에서, 유사한 분석이 적용된다 즉, 지연 제어 전류(I0)의 하강이 바이어스 전압(VBN)의 하강 및 바이어스 전압(VBP)의 상승을 유발한다.
제1 바이어스 발생기(600) 또는 제2 바이어스 발생기(900) 중 어느 하나에 의해 바이어스될 때 지연 소자(202)에서의 전류 소비는 많은 경우에, 공지된 바이어스 발생기(300)에 의해 바이어스될 때 지연 소자(202)에서의 전류 소비보다 현저히 적게 되도록 도시될 수 있다. 실제로, 전압 VSW에 대해 선택된 레벨에 따라, 전류 소비의 절감이 약 10%에서 50% 이상의 범위일 수 있다. 더 낮은 주파수에서, 제1 바이어스 발생기(600)나 제2 바이어스 발생기(900)에 의해 바이어스되는 지연 소자(202)는 공지된 바이어스 발생기(300)에 의해 바이어스되는 지연 소자(202)와 동일한 크기의 전력을 소비할 수 있거나, 더 많은 전력을 소비할 수도 있다. 그러나, AC 신호의 주파수가 상승함에 따라, 제1 바이어스 발생기(600)나 제2 바이어스 발생기(900)의 사용을 통해 실현되는 전류 절감량이 증가한다.
특히, 중간 NMOS 트랜지스터(N901R)가 생략될 수 있으며, 그 경우, 지연 라인에서의 AC 스윙의 하위 레벨이 VBPS로부터 더욱 많이 벗어날 것이다.
도 10은 도 6의 제1 바이어스 발생기(600) 및 도 9의 제2 바이어스 발생기(900)에 대한 대체예로서, 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)와 함께 사용하는 데 적합한 제3 바이어스 발생기(1000)를 개략적으로 도시한다.
하부에서 위로 도시된 바와 같이, 제3 바이어스 발생기(1000)는 제1 NMOS 미러 트랜지스터(N1003R)과 제2 NMOS 미러 트랜지스터(N1004R)로 구성된 NMOS 전류 미러를 포함한다. NMOS 미러 트랜지스터들(N1003R, N1004R)의 소스는 전압원(VSS)에 연결된다. NMOS 미러 트랜지스터들(N1003R, N1004R)의 게이트는 서로에 그리고 제1 NMOS 미러 트랜지스터(N1003R)의 드레인에 연결된다. 제1 NMOS 미러 트랜지스터(N1003R)의 드레인은 또한 VBN 노드 즉, 그로부터 NMOS 바이어스 전압(VBN)이 지연 소자(202)에 제공되는 노드에 연결된다. VBN 노드는 지연 제어 전압(VCTRL)에 근거하여 전류원(1008)에 의해 생성되는 기준 전류(I0)를 수신한다.
제2 NMOS 미러 트랜지스터(N1004R)의 드레인은 중간 NMOS 트랜지스터(N1001R)의 소스에 연결된다. 중간 NMOS 트랜지스터(N1001R)의 게이트는 전압원(VDD)에 연결되고, 중간 NMOS 트랜지스터(N1001R)의 드레인은 VBP 노드 즉, 그로부터 PMOS 바이어스 전압(VBP)이 지연 소자(202)에 제공되는 노드에 연결된다. VBP 노드는 제1 NMOS 미러 트랜지스터(N1003R)의 게이트 및 드레인에, 그리고 제2 NMOS 미러 트랜지스터(N1004R)의 게이트 및 드레인에 연결된다. PMOS 부하 소자 트랜지스터들(P1001R, P1002R)의 소스는 전압원(VDD)에 연결된다.
특히, 지연 소자(202)의 출력 전압 스윙은 제3 바이어스 발생기(1000)에 의해 바이어스될 때, 일정하지 않다. 실제로, 하나의 구현예에서, 출력 전압 스윙의 더 낮은 범위는 출력 전압 신호의 주파수가 변함에 따라 변하는 VBP이다. 따라서, 지연 소자(202)는 제3 바이어스 발생기(1000)에 의해 바이어스될 때, 공지된 바이어스 발생기(300)에 비해 더 낮은 전력 소비를 특징으로 하지 않는다. 그러나 편의상, 제3 바이어스 발생기(1000)는 도 3의 공지된 바이어스 발생기(300), 도 6의 제1 바이어스 발생기(600) 및 도 9의 제2 바이어스 발생기(900)보다 더 간단한 구성이다. 부분적으로, 전류 미러들: 제1 PMOS 부하 소자 트랜지스터(P10001R)와 제2 PMOS 부하 소자 트랜지스터(P10002R)에 의해 형성된 PMOS 전류 미러; 및 제2 NMOS 미러 트랜지스터(N1004R)와 제1 NMOS 미러 트랜지스터(N1003R)에 의해 형성된 NMOS 전류 미러에서만의 기본 동작으로부터 간단함이 도출된다. 앞서 논의한 바이어스 발생기들(300, 600, 900)과 대비하여, 제3 바이어스 발생기(1000)는 차동 증폭기를 가질 필요가 없다. 그 자체로, 제3 바이어스 발생기(1000)는 적어도 일부의 경우에는, 앞서 논의한 바이어스 발생기들(300, 600, 900)의 어느 것보다 실리콘 상에 더 작은 면적을 차지하고 잠재적으로 더욱 안정적이며 구현하기 더욱 쉽다.
제1 PMOS 부하 소자 트랜지스터(P1001R) 및 제2 PMOS 부하 소자 트랜지스터(P1002R)는 좌측 제1 PMOS 부하 소자 트랜지스터(P408), 좌측 제2 PMOS 부하 소자 트랜지스터(P412), 우측 제1 PMOS 부하 소자 트랜지스터(P420) 및 우측 제2 PMOS 부하 소자 트랜지스터(P416)를 포함하는 지연 소자(402)의 대응 관계에 있는 트랜지스터들에 비해 유사한 크기 또는 크기 조정될 수 있다. 제2 NMOS 미러 트랜지스터(N1004R)는 지연 소자(202)의 대응 관계에 있는 트랜지스터, 즉 좌측 NMOS 입력 트랜지스터(N404)에 비해 유사한 크기 또는 크기 조정될 수 있다. 제3 바이어스 발생기(100) 내의 모든 트랜지스터들이 지연 소자(202) 내의 관련 트랜지스터들을 정확히 모방하면, 출력 노드 VO +, VO -에서의 AC 신호 스윙의 하한이 일정하지 않은 바이어스 전압(VBN)에 가까워지고, 그 자체로, 전압 스윙(U)이 도 6의 제1 바이어스 발생기(600) 및 도 9의 제2 바이어스 발생기(900)에서와 같이, 일정하기 보다는 출력의 주파수에 따라 변화하는 것에 따를 것이다.
기준(지연 제어) 전류(I0)가 지연 제어 전압(VCTRL)의 변화에 대응하여 상승하면, 제1 NMOS 미러 트랜지스터(N1003R)의 게이트 소스간 전압(즉, 바이어스 전압(VBN))도 상승한다. 또, 전류는 제2 NMOS 미러 트랜지스터(N1004R), 중간 NMOS 트랜지스터(N1001R) 및 적어도 제1 PMOS 부하 소자 트랜지스터(P1001R)에서 상승하여, 지연 제어 전류(I0)의 상승을 반영한다. 제1 PMOS 부하 소자 트랜지스터(P1001R)에서의 전류의 상승은 특히, 소스 게이트간 전압의 상승을 유발하고, 그 상승은 VBP 노드에서의 전압 레벨의 하강과 관련된다. 이 방식으로, 지연 제어 전류(I0)의 상승이 바이어스 전압(VBN)의 상승 및 바이어스 전압(VBP)의 하강을 유발한다. 역 조건 하에서, 유사한 분석을 적용한다, 즉, 지연 제어 전류(I0)의 하강이 바이어스 전압(VBN)의 하강 및 바이어스 전압(VBP)의 상승을 유발한다.
공지된 바이어스 발생기(300)에서, 전류는 기본적으로 제2 PMOS 트랜지스터(304)의 소스-게이트 전압으로서 지연 제어 전압(VCTRL)을 인가하고 지연 제어 전류로서 직접 채널 전류를 사용함으로써 얻어진다. 이 방법은 간단하지만 지연(Td) 대 지연 제어 전압(VCTRL) 특성의 동작 조건(온도, VDD 전압값) 및 프로세스 파라미터 변동에 대한 의존성이 더 강한 단점을 갖는다. 공지된 바이어스 발생기(300)에 의해 바이어스되는 지연 소자에 있어서, 다른 Td 대 VCTRL 특성이 동작 조건 및 프로세스 파라미터의 각 세트에 대해 생성될 수 있어, 특성 곡선의 패밀리를 효율적으로 생성한다. 주어진 설계 사양에 의해 요구되는 주파수 범위에 대해, 지연 제어 전압(VCTRL)의 변동의 대응하는 범위가 있으며, 그 변동 범위는 패밀리에서의 특성 곡선이 더욱 멀리 확산함에 따라 넓어진다.
특히, 중간 NMOS 트랜지스터(N1001R)는 생략될 수 있고, 그 경우에, 지연 라인내의 AC 스윙의 더 낮은 레벨이 VBPS로부터 더욱 많이 벗어날 것이다.
도 11은 지연 제어 전압(VCTRL)에 근거한 전류원(1008)의 구현과 함께 도 10의 제3 바이어스 발생기(1000)를 개략적으로 도시한다. 특히, 전류원(1008)은 조정 회로(regulating circuit: 1112)와 기준 전류 발생기(1108)의 조합으로서 구현된다. 편의상, 도 11에 도시된 구현을 위해, 지연 제어 전류의 최대 레벨이 필요한 최대 동작 주파수에 대응하는 특정 값으로 제한된다. 이것이 스킴이 최대 주파수 동작 포인트에 유지될 때 전류 소비 급등을 방지한다.
조정 회로(1112)는 3개의 외부 입력들: 기준 전류 발생기(1108)로부터의 기준 전류(I0R); 차지 펌프(104)로부터의 지연 제어 전압(VCTRL); 및 기준 전압 발생기(도시 생략)로부터의 기준 전압(VRF)을 수신한다. 당업자는 기준 전류 발생기(1108)를 구현하기 위한 다양한 방법이 있음을 이해할 것이다. 기준 전류(I0R)는 안정화된 전류 또는 미리 정해진 특성을 갖는 전류로서 제공될 수 있다. 조정 회로(1112)는 제1 PMOS 조정 트랜지스터(P110A) 및 제2 PMOS 조정 트랜지스터(P110B)를 포함한다. 제1 PMOS 조정 트랜지스터(P110A)의 드레인은 전압원(VSS)에 연결된다. 제1 PMOS 조정 트랜지스터(P110A)의 게이트는 기준 전압(VRF)을 수신하고 제1 PMOS 조정 트랜지스터(P110A)의 소스는 제1 저항기(R1101)에 연결하고, 제1 저항기의 타단은 기준 전류 발생기(1108)에 연결된다. 제2 PMOS 조정 트랜지스터(P110B)의 드레인은 VBN 노드에 연결된다. 제2 PMOS 조정 트랜지스터(P110B)의 게이트는 지연 제어 전압(VCTRL)을 수신하고 제2 PMOS 조정 트랜지스터(P110B)의 소스는 제2 저항기(R1102)에 연결하고, 제2 저항기의 타단은 기준 전류 발생기(1108)에 연결된다.
도 11에 도시된 바와 같이 구현되는 제3 바이어스 발생기(1000)의 동작 시에, 기준 전압(VRF)은 기준 전압 발생기(도시 생략)로부터 도 10의 제3 바이어스 발생기(1000)에 의해 수신된다. 기준 전압의 수신은 도 6의 제1 바이어스 발생기(600)에 의한 그리고, 도 9의 제2 바이어스 발생기(900)에 의한 전압 레벨 VSW의 수신을 고려하여 익숙해져야 한다. 기준 전압(VRF)은 안정적일 수 있거나, 동작 조건에 및/또는 프로세스 파라미터에 미리 정해진(설계된) 의존성을 가질 수 있다.
도 11에 도시된 바와 같이 구현되는 제3 바이어스 발생기(1000)는 제1 NMOS 미러 트랜지스터(N1003R)를 통해 전류를 조정하고, 그 전류는 차례로, 기준 전압(VRF) 근방의 지연 제어 전압(VCTRL)의 값의 변동에 따라 지연 소자(202) 및 제3 바이어스 발생기(1000)의 전류를 모두 제어한다.
도 6의 제1 바이어스 발생기(600), 도 9의 제2 바이어스 발생기(900) 및 도 10의 제3 바이어스 발생기(1000)의 기준 전류(I0)의 값은 지연 제어 전압(VCTRL)의 값에 의해 결정된다. 반대로, 도 11의 제4 바이어스 발생기(1100)의 기준 전류(I0R)의 값은 지연 제어 전압(VCTRL)의 값에 의해 결정되지 않는다. 대신에, 기준 전류(I0R)는 일정하고(즉, VCTRL에 의존하고), 지연 제어 전압(VCTRL)에 의해 결정되는 지연 제어 전류는 제2 PMOS 조정 트랜지스터(P110B)의 드레인 전류(IB)이다. 제1 PMOS 조정 트랜지스터(P110A) 및 제2 PMOS 조정 트랜지스터(P110B)는 차동 쌍이다. 기준 전류(I0R)는 제1 PMOS 조정 트랜지스터(P110A)의 채널을 통해 제1 전류(IA)로서 그리고, 제2 PMOS 조정 트랜지스터(P110B)의 채널을 통해 제2 전류(IB)로서 분배된다. 지연 제어 전압(VCTRL)이 (일정한) 기준 전압(VRF) 근방에서 변할 때, 제1 및 제2 전류들 사이의 기준 전류의 분배가 변한다. 지연 제어 전압(VCTRL)이 기준 전압(VRF)보다 더 클 때, IA＜IB이고 더 적은 기준 전류(I0R)가 제1 PMOS 조정 트랜지스터(P110A)를 통과하며 더 많은 기준 전류(I0R)가 제2 PMOS 조정 트랜지스터(P110B)를 통과한다. 지연 제어 전압(VCTRL)이 기준 전압(VRF)보다 더 클 때, IA＞IB이고 더 많은 기준 전류(I0R)가 제1 PMOS 조정 트랜지스터(P110A)를 통과하며 더 많은 기준 전류(I0R)가 제2 PMOS 조정 트랜지스터(P110B)를 통과한다. 이 방법은, 지연 제어 전류(즉, 제2 PMOS 조정 트랜지스터(P110B)의 드레인 전류인 IB)가 지연 제어 전압(VCTRL)의 변동에 따라 변동한다.
지연 제어 전류(IB)가 지연 제어 전압(VCTRL)의 하강에 대응하여 상승하면, 제1 NMOS 미러 트랜지스터(N1003R)의 게이트 소스간 전압(즉, 바이어스 전압(VBN))도 상승한다. 또, 전류는 제2 NMOS 미러 트랜지스터(N1004R), 중간 NMOS 트랜지스터(N1001R) 및 적어도 제1 PMOS 부하 소자 트랜지스터(P1001R)에서, 지연 제어 전류(IB)의 상승을 반영하여 상승한다. 제1 PMOS 부하 소자 트랜지스터(P1001R)에서의 전류의 상승은 소스 게이트간 전압의 상승을 유발하고, 그 상승은 VBP 노드에서의 전압 레벨의 상승과 관련된다. 이 방식으로, 제2 PMOS 조정 트랜지스터(P110B)의 드레인 전류의 상승은 바이어스 전압(VBN)의 상승 및 바이어스 전압(VBP)의 하강을 유발한다. 역조건 하에서, 유사한 분석이 적용된다 즉, 제2 PMOS 조정 트랜지스터(P110B)의 드레인 전류의 하강은 바이어스 전압(VBN)의 하강 및 바이어스 전압(VBP)의 상승을 유발한다.
도 12A는 도 3의 공지된 바이어스 발생기(300)에 의해 바이어스되는 것으로서 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에 대한 지연 대 지연 제어 전압(Td 대 VCTRL) 특성을 도시한다. 3개의 특성 곡선이 동작 조건 및 프로세스 파라미터의 변동에 대응하여 도시된다. 제1 특성 곡선(1201A)은 비교적 느린 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타내지만, 제3 특성 곡선(1203A)은 비교적 빠른 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타낸다. 제2 특성 곡선(1202A)은 일반적인 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타낸다. 지연의 범위는 제1 지연(Td1) 및 제2 지연(Td2)에 제한을 갖는 것으로서 도 12A에 도시된다. 지연의 도시된 범위에 대응하는 지연 제어 전압의 범위는 제1 특성 곡선(1201A)과 제1 지연(Td1)에 대응하는 제1 지연 제어 전압(V1A)에서 및 제3 특성 곡선(1203A)과 제2 지연(Td2)에 대응하는 제2 지연 제어 전압(V2A)에서 제한을 갖는다.
도 12B는 도 11에 도시된 바와 같이 구성된 제3 바이어스 발생기(1000)에 의해 바이어스된 것으로서 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에 대한 지연 대 지연 제어 전압(Td 대 VCTRL) 특성을 도시한다. 3개의 특성 곡선이 동작 조건 및 프로세스 파라미터의 변동에 대응하여 도시된다. 제1 특성 곡선(1201B)은 비교적 느린 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타내지만, 제3 특성 곡선(1203B)은 비교적 빠른 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타낸다. 제2 특성 곡선(1202B)은 일반적인 스킴 동작을 야기하는 동작 조건 및 프로세스 파라미터를 나타낸다. 도 12A에 도시된 것과 동일한 지연의 범위가 제1 지연(Td1) 및 제2 지연(Td2)에 제한을 갖는 것으로서 도 12B에 도시된다. 지연의 도시된 범위에 대응하는 지연 제어 전압의 범위는 제1 특성 곡선(1201B)과 제1 지연(Td1)에 대응하는 제1 지연 제어 전압(V1B)에서 및 제3 특성 곡선(1203B)과 제2 지연(Td2)에 대응하는 제2 지연 제어 전압(V2B)에서 제한을 갖는다.
도 11의 제4 바이어스 발생기(1100)에 의해 바이어스된 것으로서 지연 소자(202)에 대한 지연 제어 전압의 범위(즉, V2B-V1B)는 도 3의 공지된 바이어스 발생기(300)에 의해 바이어스된 것으로서 지연 소자(202)에 대한 지연 제어 전압의 범위(즉, V2A-V1A)보다 작다. 다시 말하면, 제4 바이어스 발생기(1100)를 사용하여 바이어스할 때 가능한 지연 제어 전압의 범위는 공지된 바이어스 발생기(300)를 사용하여 바이어스할 때 가능한 지연 제어 전압의 범위보다 좁다. 집적 회로 기술의 발전이 계속되고 VDD 전압 레벨이 계속 하강함에 따라, 더 좁은 범위의 지연 제어 전압이 점점 유리해진다고 생각될 수 있다.
또한, 제1 PMOS 조정 트랜지스터(P110A) 및 제2 PMOS 조정 트랜지스터(P110B)의 작동으로 인해, 도 12B의 특성 곡선들(1201B, 1202B, 1203B)은 전압 범위의 어느 곳에나 있기 쉬운 기준 전압(VRF) 근방으로 "끌려간다". 도 11에 나타내는 설계에서, 기준 전압(VRF)의 값을 조정함으로써, 전압 범위(V2B-V1B)가 전원 전압 범위(VDD-VSS) 내에서 시프트 업 및 다운될 수 있으며, 그에 의해 시스템의 다른 부품(예컨대, 차지 펌프(104))에 대한 적절한 동작의 용이함을 향상시키고 동작 포인트의 조정 및 유지보수를 용이하게 한다. 도 3의 공지된 바이어스 발생기(300)에서, 전압 범위 내에 그러한 "중심 포인트"는 존재하지 않는다. 전원 전압 범위(VDD-VSS) 내에 전압 범위(V2A-V1A)를 위치시키는 것은 PMOS 장치 특성(또는 구현에 따라 NMOS 장치 특성)에만 의존하고, 그 자체로 위치시키는 것은 제조 프로세스의 제품이다.
특히, 도 6의 제1 바이어스 발생기(600) 또는 도 9의 제2 바이어스 발생기(900) 중 하나에 의해 바이어스된 것으로서 도 4에 도시된 바와 같은 구성을 갖는 지연 소자(202)에 대한 특성 곡선의 플롯(plot)은 도 12A의 특성 곡선의 플롯과 비교할 때 이점을 나타낸다.
공지된 바이어스 발생기(300)에 있어서, 지연 소자(202)에 주입되는 전류의 값의 범위는 넓게 생각될 수 있다. 반대로, VCDL(108)에 일관된 전압 스윙(U)을 제공하는 바이어스 발생기(예컨대, 각각 도 6 및 9의 바이어스 발생기(600 및 900)) 내의 지연 소자(202)로 주입되는 전류(전류원에 의해 제공되는 기준 전류)가 비교적 작은 범위에서 변동하는 것이 도시될 수도 있다.
셀프 바이어스된 지연 라인이 (예컨대, 파워 업 또는 리셋 후에 DLL 내에서) 가장 높은 주파수에서 동작을 시작할 필요가 있는 경우에, 공지된 바이어스 발생기(300)가 사용되면 상당히 높은 값으로 전류의 소비가 급등할 수 있음이 알려져 있다. 또한, 공지된 바이어스 발생기(300)에 있어서, 더 높은 주파수에 대응하는 전류 대 주파수 특성의 부분이 상당히 평평하다는 것이 주목할 만하다. 따라서, 공지된 바이어스 발생기(300)로 더 많은 전류를 제공하는 포인트가 있고 지연 소자(202)가 약간만 주파수를 상승시킨다.
도 11에 도시된 구현예에서 제3 바이어스 발생기(1000) 내의 기준 전류 발생기(1108)에 의해 공급된 기준 전류(I0R)가 동작 조건의 변동 및/또는 프로세스 파라미터의 변동에 응답하여 변함없도록 배치될 수 있다. 편의상, 그러한 정전류 조건 하에서, 제4 바이어스 발생기(1100)를 사용하는 셀프 바이어스된 지연 라인은 공지된 바이어스 발생기(300)를 사용하는 셀프 바이어스된 지연 라인의 고주파수 시동 위상에 통상 필요하게 되는 전류의 급등을 필요로 하지 않는다.
당업자는 여기에 제시된 바이어스 발생기 설계 중 어느 것이 VDD-VSS 반영에 의해 재구성될 수 있음을 이해할 것이다. 도 13은 VDD-VSS 반영한 예시적인 일례로서 제시된다. 특히, 도 13의 제4 바이어스 발생기(1300)는 도 10의 바이어스 발생기(1000)를 나타내는 "반전된 극성" 버전이다. 즉, 필요한 크기 조정을 한 상태로, NMOS 장치는 PMOS 장치 대신에 사용되어 왔고, PMOS 장치는 NMOS 장치 대신에 사용되어 왔다. 또, 제4 바이어스 발생기(1300)는 도 4의 지연 소자(202)의 "반전된 극성" 버전인 지연 소자(1310)에 바이어스 전압(VBN 및 VBP)을 제공한다.
상부로부터 아래로 도시된 바와 같이, 제4 바이어스 발생기(1300)는 제1 PMOS 미러 트랜지스터(P1303R)와 제2 PMOS 미러 트랜지스터(P1304R)로 구성된 PMOS 전류 미러를 포함한다. PMOS 미러 트랜지스터들(P1303R, P1304R)의 소스는 전압원(VDD)에 연결된다. PMOS 미러 트랜지스터들(P1303R, P1304R)의 게이트는 서로에 그리고 제1 PMOS 미러 트랜지스터(P1303R)의 드레인에 연결된다. 제1 PMOS 미러 트랜지스터(P1303R)의 드레인은 또한, VBP 노드 즉, 그로부터 PMOS 바이어스 전압(VBP)이 지연 소자(1310)에 제공되는 노드에 연결된다. VBP 노드는 지연 제어 전압(VCTRL)에 근거하여 전류원(1308)에 의해 발생되는 기준 전류(I0)를 수신한다.
제2 PMOS 미러 트랜지스터(P1304R)의 드레인은 중간 PMOS 트랜지스터(P1301R)의 소스에 연결된다. 중간 PMOS 트랜지스터(P1301R)의 게이트는 전압원(VSS)에 연결되고, 중간 PMOS 트랜지스터(P1301R)의 드레인은 VBN 노드 즉, 그로부터 NMOS 바이어스 전압(VBN)이 지연 소자(1310)에 제공되는 노드에 연결된다. VBN 노드는 제1 NMOS 부하 소자 트랜지스터(N1301R)의 게이트 및 드레인에, 그리고 제1 NMOS 부하 소자 트랜지스터(N1302R)의 게이트 및 드레인에 연결된다. NMOS 부하 소자 트랜지스터들(N1301R, N1302R)의 소스는 전압원(VSS)에 연결된다.
하부에서 위로 도시된 바와 같이, 도 13의 반전된 극성 지연 소자(1310)는 상위 PMOS 트랜지스터(P1312)를 포함한다. 상위 PMOS 트랜지스터(P1312)의 소스는 전압원(VDD)에 연결된다. 상위 PMOS 트랜지스터(P1312)의 게이트에는 제4 바이어스 발생기(1300)로부터의 바이어스 전압(VBP)이 공급된다. 상위 PMOS 트랜지스터(P1312)의 드레인은 2개의 경로 즉, 좌측 경로와 우측 경로에 연결된다.
좌측 경로는 좌측 PMOS 입력 트랜지스터(P1314)를 포함한다. 좌측 PMOS 입력 트랜지스터(P1314)의 소스는 상위 PMOS 트랜지스터(P1312)의 드레인에 연결된다. 좌측 PMOS 입력 트랜지스터(P1314)의 게이트는 차동 입력 기준 전압(VREF)의 일부분을 수신하기 위해 입력 노드(Vi +)에 연결된다. 좌측 PMOS 입력 트랜지스터(P1314)의 드레인은 출력 노드(VO -)에 연결된다. 출력 노드(VO -)는 또한, 좌측 제1 NMOS 부하 소자 트랜지스터(N1318)의 드레인에 그리고 좌측 제2 NMOS 부하 소자 트랜지스터(N1322)의 드레인에 연결된다. 좌측 제1 NMOS 부하 소자 트랜지스터(N1318)의 게이트는 출력 노드(VO -)에 연결된다. 좌측 제2 NMOS 부하 소자 트랜지스터(N1322)의 게이트에는 제4 바이어스 발생기(1300)로부터의 바이어스 전압(VBN)이 공급된다. 좌측 NMOS 부하 소자 트랜지스터들(N1318, N1322)의 소스는 전압원(VSS)에 연결된다. 좌측 NMOS 부하 소자 트랜지스터들(N1318, N1322)은 함께 좌측 대칭 부하(1332)를 구성한다.
우측 경로는 우측 PMOS 입력 트랜지스터(P1316)를 포함한다. 우측 PMOS 입력 트랜지스터(P1316)의 소스는 상위 PMOS 트랜지스터(P1312)의 드레인에 연결된다. 우측 PMOS 입력 트랜지스터(P1316)의 게이트는 차동 입력 기준 전압(VREF)의 일부분을 수신하기 위해 입력 노드(Vi -)에 연결된다. 우측 PMOS 입력 트랜지스터(P1316)의 드레인은 출력 노드(VO +)에 연결된다. 출력 노드(VO +)는 또한, 우측 제1 NMOS 부하 소자 트랜지스터(N1330)의 드레인에 그리고 우측 제2 NMOS 부하 소자 트랜지스터(N1326)의 드레인에 연결된다. 우측 제1 NMOS 부하 소자 트랜지스터(N1330)의 게이트는 출력 노드(VO +)에 연결된다. 우측 제2 PMOS 부하 소자 트랜지스터(P416)의 게이트에는 제4 바이어스 발생기(1300)로부터 바이어스 전압(VBN)이 공급된다. 우측 NMOS 부하 소자 트랜지스터들(N1330, N1326)의 소스는 전압원(VSS)에 연결된다. 우측 NMOS 부하 소자 트랜지스터들(N1330, N1326)은 함께 우측 대칭 부하(1334)를 구성한다.
도 13에 도시된 지연 소자(1310)의 동작 시에, 상위 PMOS 트랜지스터(P1312)는 바이어스 전압(VBP)에 의해 바이어스된다. 좌측 대칭 부하(1332)는 가변 저항기 네트워크로서 기능을 한다. 좌측 대칭 부하(1332)는 출력 노드(VO -)에 전압의 함수로서 전류를 출력하고, 그 전압은 전압 0.5*VCTRL에 대해 대칭적으로 변화한다. 우측 대칭 부하(1334)는 또한 가변 저항기 네트워크로서 기능을 한다. 우측 대칭 부하(1334)는 출력 노드(VO +)에 전압의 함수로서 전류를 출력하고, 그 전압은 전압 0.5*VCTRL에 대해 대칭적으로 변화한다.
특히, 입력 노드(Vi +)에서의 전압이 논리 고전압일 때, 좌측 PMOS 입력 트랜지스터(P1314)가 오프되고 좌측 PMOS 입력 트랜지스터(P1314)의 채널은 통전되지 않는다. 따라서, 출력 노드(VO -)에 앞서 생성한 임의의 전하가 좌측 대칭 부하(1332)를 통해 공급 전압(VSS)에 가까운 값으로 방전하게 한다. 충전에서 방전까지의 출력 노드(VO -)의 전이의 속도는, 바이어스 전압(VBN)에 의해 제어되는 범위인 좌측 제2 NMOS 부하 소자 트랜지스터(N1322)의 채널이 통전되는 범위와 관련된다.
동시에, 입력 노드(Vi -)는 논리 저전압에 있다. 따라서, 우측 PMOS 입력 트랜지스터(P1316)가 온되고 우측 PMOS 입력 트랜지스터(P1316)의 채널은 통전되며, 그에 의해 전하가 우측 PMOS 입력 트랜지스터(P1316) 및 상위 PMOS 트랜지스터(P1312)를 통해 출력 노드(VO +)에 생성되게 한다. 충전에서 방전까지의 출력 노드(VO+)의 전이의 속도는, 바이어스 전압(VBP)에 의해 제어되는 범위인 상위 PMOS 트랜지스터(P1312)의 채널이 통전되는 범위와 관련된다.
특히, 출력 노드(VO +) 상의 전하는 출력 노드(VO +) 상의 전압(즉, 우측 제2 NMOS 부하 소자 트랜지스터(N1326)의 드레인 상의 전압)이 우측 제2 NMOS 부하 소자 트랜지스터(N1326)의 게이트 상의 전압, 즉, 바이어스 전압(VBN)에 가까워질 때까지 생성만 할 수 있다.
이어서, 입력 노드(Vi +)에서의 전압이 논리 저전압으로 스위치할 때, 좌측 PMOS 입력 트랜지스터(P1314)는 턴 온하고, 좌측 PMOS 입력 트랜지스터(P1314)의 채널은 통전하기 시작하며, 그에 의해 전하가 좌측 PMOS 입력 트랜지스터(P1314) 및 상위 PMOS 트랜지스터(P1312)를 통해 출력 노드(VO -) 상에 다시 생성되게 한다. 방전에서 충전까지의 출력 노드(VO -)의 전이의 속도는, 바이어스 전압(VBP)에 의해 제어되는 범위인 상위 PMOS 트랜지스터(P1312)의 채널이 통전되는 범위와 관련된다.
출력 노드(VO -) 상의 전하는 출력 노드(VO +) 상의 전압(즉, 좌측 제2 NMOS 부하 소자 트랜지스터(N1322)의 드레인 상의 전압)이 좌측 제2 NMOS 부하 소자 트랜지스터(N1322)의 게이트 상의 전압, 즉, 바이어스 전압(VBN)에 가까워질 때까지 생성만 할 수 있다.
동시에, 입력 노드(Vi -)는 논리 고전압에 있다. 따라서, 우측 PMOS 입력 트랜지스터(P1316)가 오프되고 우측 PMOS 입력 트랜지스터(P1316)의 채널은 통전이 정지되며, 그에 의해 출력 노드(VO +)가 우측 대칭 부하(1334)를 통해 공급 전압(VSS)에 가까운 값으로 방전하게 한다. 충전에서 방전까지의 출력 노드(VO +)의 전이의 속도는, 바이어스 전압(VBN)에 의해 제어되는 범위인 우측 제2 NMOS 부하 소자 트랜지스터(N1326)의 채널이 통전되는 범위와 관련된다.
지연 제어 전류(I0)가 지연 제어 전압(VCTRL)에 대응하여 상승하면, 제1 PMOS 미러 트랜지스터(P1303R)의 소스 게이트간 전압도 상승한다. 제1 PMOS 미러 트랜지스터(P1303R)의 소스 게이트간 전압의 상승은 바이어스 전압(VBP)의 하강에 대응한다. 따라서, 전류는 지연 제어 전류(I0)의 상승을 반영하여, 제2 PMOS 미러 트랜지스터(P1304R), 중간 PMOS 트랜지스터(P1301R) 및 적어도 제1 NMOS 부하 소자 트랜지스터(N1301R)에서 상승한다. 제1 NMOS 부하 소자 트랜지스터(N1301R)에서의 전류의 상승은 특히, 소스 게이트간 전압의 상승을 유발하며, 그 상승은 VBN 노드에서의 전압 레벨의 상승과 관련된다. 이 방식으로, 지연 제어 전류(I0)의 상승이 바이어스 전압(VBN)의 상승 및 바이어스 전압(VBP)의 하강을 유발한다. 역조건 하에서, 유사한 분석이 적용된다 즉, 지연 제어 전류(I0)의 하강이 바이어스 전압(VBN)의 하강 및 바이어스 전압(VBP)의 상승을 유발한다.
당업자는 바이어스 전압(VBN)이 변화함에 따라(즉, 차지 펌프(104)가 위상 비교기(102)로부터 수신된 위상 트래킹 조정에 응답하여 VCTRL을 변화시킴에 따라) 대칭 부하들(1332, 1334)의 저항도 변화하는 것을 이해할 것이다. 그러한 대칭 부하들(1332, 1334)의 저항의 변화는 지연 소자(1310)를 통해 신호의 지연을 변화시킴으로써 출력 전압(VO)의 주파수를 직접 제어한다.
특히, 중간 PMOS 트랜지스터(P1301R)는 생략될 수도 있다.
본 출원의 상술한 실시예들은 단지 예들로만 의도된다. 수정 및 변형이 여기에 첨부된 청구항들에 의해 한정되는 출원의 범위로부터 벗어남 없이 당업자에 의해 특정 실시예로 행해질 수 있다.
100 : 지연 록트 루프(DLL) 102 : 위상 비교기
104 : 차지 펌프
106, 300, 600, 900, 1000, 1100 : 바이어스 발생기
108 : 전압 제어된 지연 라인(VCDL)
202, 1310 : 지연 소자
302 : 제1 PMOS 트랜지스터 304 : 제2 PMOS 트랜지스터
306 : 제3 PMOS 트랜지스터
362 : 증폭기 바이어스 단 364 : 증폭기 단
366 : 제1 하프 지연 버퍼 단 368 : 제2 하프 지연 버퍼 단

Claims (28)

  1. 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들을 바이어스하는 바이어스 발생기로서:
    전원 전압과 특정 노드 사이에 연결되는 바이어스 발생기 가변 저항 부하 소자;
    기준 전류를 발생하는 전압 제어된 전류원;
    제1 측 및 제2 측으로 형성된 전류 미러 - 상기 제1 측은 상기 전압 제어된 전류원에 연결되어 상기 제1 측의 전류와 상기 제2 측의 전류가 상기 기준 전류에 근거하여 확립된다 - ;
    기준 전압을 발생하는 기준 전압 발생기; 및
    상기 특정 노드에 연결된 비반전 입력, 상기 기준 전압을 수신하도록 상기 기준 전압 발생기에 연결된 반전 입력, 및 상기 바이어스 발생기 가변 저항 부하 소자의 전류를 제어하도록 연결된 출력을 갖는 연산 증폭기를 포함하며, 상기 연산 증폭기는 상기 비반전 입력과 상기 반전 입력에서의 전압 레벨간의 차를 최소화하도록 상기 출력을 조정하는, 바이어스 발생기.
  2. 청구항 1에 있어서, 상기 특정 노드에 연결되는 드레인 및 상기 전원 전압에 연결되는 게이트를 갖고, 중간 전계 효과 트랜지스터(FET)를 통과한 전류가 상기 전류 미러의 상기 제2 측의 상기 전류를 포함하도록 구성되는 중간 전계 효과 트랜지스터(FET)를 더 포함하는, 바이어스 발생기.
  3. 청구항 1에 있어서, 상기 기준 전압 발생기는 상기 기준 전압이 동작 조건의 변동 및 프로세스 파라미터의 변동에 응답하여 변동되지 않도록 상기 기준 전압을 발생하도록 구성되는, 바이어스 발생기.
  4. 청구항 1에 있어서, 상기 기준 전압 발생기는 상기 기준 전압이 동작 조건에 미리 정해진 의존성을 갖도록 상기 기준 전압을 발생하도록 구성되는, 바이어스 발생기.
  5. 청구항 4에 있어서, 상기 동작 조건은 주위 온도를 포함하는, 바이어스 발생기.
  6. 청구항 4에 있어서, 상기 동작 조건은 상기 전원 전압의 레벨을 포함하는, 바이어스 발생기.
  7. 청구항 1에 있어서, 상기 기준 전압 발생기는 상기 기준 전압이 프로세스 파라미터에 미리 정해진 의존성을 갖도록 상기 기준 전압을 발생하도록 구성되는, 바이어스 발생기.
  8. 바이어스 발생기에서, 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들의 지연을 제어하는 방법으로서:
    정해진 지연 소자의 출력 노드들의 차동 쌍 사이에 일정한 교류 전류 전압 스윙을 유지하는 동안,
    상기 차동 쌍의 출력 노드들 중의 제1 출력 노드가 충전할 수 있는 비율을 제어하는 제1 바이어스 전압을 변경하는 단계; 및
    동시에, 상기 제1 바이어스 전압이 변경되는 방식과 반대의 방식으로, 상기 차동 쌍의 출력 노드들 중의 제2 출력 노드가 방전할 수 있는 비율을 제어하는 제2 바이어스 전압을 변경하는 단계를 포함하는, 지연 제어 방법.
  9. 청구항 8에 있어서,
    기준 전압 발생기에서, 기준 전압을 발생하는 단계를 더 포함하고;
    상기 제2 바이어스 전압을 변경하는 단계는 상기 제2 바이어스 전압을 조정하여 상기 바이어스 발생기의 특정 노드를 상기 기준 전압으로 유지하는 단계를 포함하는, 지연 제어 방법.
  10. 청구항 9에 있어서,
    제어 전압을 수신하는 단계; 및
    상기 제1 바이어스 전압을 변경하는 상기 단계를 상기 제어 전압의 변동에 근거하게 하는 단계를 더 포함하는, 지연 제어 방법.
  11. 청구항 10에 있어서, 동작 조건 상의 상기 기준 전압의 미리 정해진 의존성에 근거하여 상기 기준 전압 발생기를 선택하여, 상기 지연 소자의 동작을 나타내는 지연 대 제어 전압 특성에서 원하는 품질을 획득하는 단계를 더 포함하는, 지연 제어 방법.
  12. 청구항 11에 있어서, 상기 동작 조건은 주위 온도인, 지연 제어 방법.
  13. 청구항 11에 있어서, 상기 동작 조건은 전원 전압인, 지연 제어 방법.
  14. 청구항 11에 있어서, 상기 품질은 상기 지연 대 제어 전압 특성의 제어 전압 범위인, 지연 제어 방법.
  15. 청구항 11에 있어서, 상기 품질은 상기 지연 대 제어 전압 특성의 특성 기울기에 대한 값인, 지연 제어 방법.
  16. 청구항 10에 있어서, 프로세스 파라미터 상의 상기 기준 전압의 미리 정해진 의존성에 근거하여 상기 기준 전압 발생기를 선택하여, 상기 지연 소자의 동작을 나타내는 지연 대 제어 전압 특성에서 원하는 품질을 획득하는 단계를 더 포함하는, 지연 제어 방법.
  17. 하나 이상의 지연 소자들을 채용한 지연 라인 내의 지연 소자들을 바이어스하는 바이어스 발생기로서:
    전원 전압과 특정 노드 사이에 연결되는 바이어스 발생기 가변 저항 부하 소자;
    차동 쌍의 전계 효과 트랜지스터(FET)들에 기준 전류를 공급하는 기준 전류 발생기로 형성되어, 기준 전류를 발생하는 전압 제어된 전류원 - 여기에서 상기 쌍의 FET들 사이의 상기 기준 전류의 분할은 제1 분기 상의 기준 전압 및 제2 분기 상의 제어 전압에 근거한다 - ; 및
    제1 측 및 제2 측으로 형성된 제1 전류 미러 - 상기 제1 측은 상기 전압 제어된 전류원에 연결되어 상기 제1 측의 전류와 상기 제2 측의 전류가 상기 기준 전류의 분할에 근거하여 확립된다 - 를 포함하는, 바이어스 발생기.
  18. 청구항 17에 있어서, 상기 특정 노드에 연결되는 드레인 및 상기 전원 전압에 연결되는 게이트를 갖고, 중간 FET를 통과한 전류가 상기 전류 미러의 상기 제2 측의 상기 전류를 포함하도록 구성되는 중간 FET를 더 포함하는, 바이어스 발생기.
  19. 청구항 17에 있어서, 상기 바이어스 발생기 가변 저항 부하 소자는 전류 미러로서 형성되는, 바이어스 발생기.
  20. 청구항 17에 있어서, 상기 기준 전류 발생기는 상기 기준 전류가 동작 조건의 변동 및 프로세스 파라미터의 변동에 응답하여 변동되지 않도록 상기 기준 전류를 발생하도록 구성되는, 바이어스 발생기.
  21. 청구항 17에 있어서, 상기 기준 전류 발생기는 상기 기준 전류가 동작 조건에 미리 정해진 의존성을 갖도록 상기 기준 전류를 발생하도록 구성되는, 바이어스 발생기.
  22. 청구항 21에 있어서, 상기 동작 조건은 주위 온도를 포함하는, 바이어스 발생기.
  23. 청구항 21에 있어서, 상기 동작 조건은 상기 전원 전압의 레벨을 포함하는, 바이어스 발생기.
  24. 청구항 17에 있어서, 상기 기준 전류 발생기는 상기 기준 전류가 프로세스 파라미터 상의 미리 정해진 의존성을 갖도록 상기 기준 전류를 발생하도록 구성되는, 바이어스 발생기.
  25. 기준 전압을 발생하는 기준 전압 발생기;
    상기 기준 전압 발생기에 결합되어, 상기 기준 전압을 수신하고, 제어 전압을 더 수신하며, 상기 제어 전압과 상기 기준 전압에 근거하여 제1 바이어스 신호와 제2 바이어스 신호를 발생하는 바이어스 발생기; 및
    차동 입력을 수신하고 차동 출력을 발생하도록 배치된 소자 - 상기 차동 출력은 지연만큼 상기 차동 입력에 뒤쳐지고, 상기 소자는 상기 제1 바이어스 신호와 상기 제2 바이어스 신호를 수신하고 상기 제1 바이어스 신호와 상기 제2 바이어스 신호 상의 상기 지연에 근거하도록 배치된다 - 를 포함하는, 셀프 바이어스된(self-biased) 지연 소자.
  26. 청구항 25에 있어서, 상기 차동 출력은 정전압 스윙을 갖는, 셀프 바이어스된 지연 소자.
  27. 청구항 25의 셀프 바이어스된 지연 소자 - 상기 소자는 제1 소자이고 상기 차동 출력은 제1 차동 출력이다 - ;
    상기 제1 차동 출력을 수신하고 제2 차동 출력을 발생하도록 배치된 제2 소자 - 상기 제2 차동 출력은 상기 지연만큼 상기 제1 차동 출력에 뒤쳐지고, 상기 제2 소자는 상기 제1 바이어스 신호와 상기 제2 바이어스 신호를 수신하고 상기 제1 바이어스 신호와 상기 제2 바이어스 신호 상의 상기 지연에 근거하도록 배치된다 - 를 포함하는, 셀프 바이어스된 지연 라인.
  28. 기준 위상을 갖는 기준 신호를 피드백 위상을 갖는 피드백 신호와 정렬시키는 장치로서:
    상기 기준 위상과 상기 피드백 위상을 비교하여, 상기 기준 위상과 피드백 위상간의 차에 비례하는 위상 비교기 출력 신호를 발생하는 위상 비교기;
    상기 위상 비교기에 결합되어, 상기 위상 비교기 출력 신호에 응답하여 지연 제어 전압을 발생하는 차지 펌프;
    기준 전압을 발생하는 기준 전압 발생기;
    루프 필터에 결합되어, 상기 기준 전압을 수신하고 상기 지연 제어 전압에 근거하여,
    상기 기준 전압에 일정한 관계를 갖는 제1 바이어스 신호와,
    상기 제1 바이어스 신호에 역관계를 갖는 제2 바이어스 신호를 발생하는 바이어스 발생기; 및
    상기 기준 신호를 수신하고, 상기 기준 위상과 실질적으로 정렬된 상기 피드백 위상을 갖는 상기 피드백 신호를 발생하는 전압 제어된 소자를 포함하며, 상기 제1 바이어스 신호는 상기 전압 제어된 소자의 제1 구성요소에서 제1 바이어스 전류를 발생하도록 구성되고, 상기 제2 바이어스 신호는 상기 전압 제어된 소자의 제2 구성요소에서 제2 바이어스 전류를 발생하도록 구성되는, 장치.
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