TWI390382B - 用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器 - Google Patents

用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器 Download PDF

Info

Publication number
TWI390382B
TWI390382B TW097122253A TW97122253A TWI390382B TW I390382 B TWI390382 B TW I390382B TW 097122253 A TW097122253 A TW 097122253A TW 97122253 A TW97122253 A TW 97122253A TW I390382 B TWI390382 B TW I390382B
Authority
TW
Taiwan
Prior art keywords
voltage
current
transistor
bias generator
bias
Prior art date
Application number
TW097122253A
Other languages
English (en)
Other versions
TW200907628A (en
Inventor
Peter A Vlasenko
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosaid Technologies Inc filed Critical Mosaid Technologies Inc
Publication of TW200907628A publication Critical patent/TW200907628A/zh
Application granted granted Critical
Publication of TWI390382B publication Critical patent/TWI390382B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H03H11/265—Time-delay networks with adjustable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Description

用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器
美國專利第5,772,037號中與John G.Maneatis的"基於自我偏壓技術的低抖動程序獨立DLL與PLL(Low－Jitter Process－Independent DLL and PLL Based on Self－Biased Technique)"(IEEE JSSC第31卷，第11號，1996年11月，第1723至1732頁)(下稱"Maneatis")中說明一廣泛使用的自我偏壓延遲線。Maneatis中說明的自我偏壓延遲線明顯提供若干有利特徵，例如高雜訊免疫性、寬頻率範圍及低相位偏移。該自我偏壓延遲線使用一差動延遲級(亦稱為一"延遲元件")，其具有一線性(即電阻器狀)MOS(metal oxide semiconductor；金氧半導體)電晶體負載鏈(參見美國專利第5,727,037號中之圖4)與一偏壓電壓產生器(美國專利第5,727,037號中之圖3)以用於控制該延遲元件之信號傳播延遲時間。
雖然Maneatis中說明的自我偏壓延遲線提供優越效能，但可藉由減低功率消耗、減低對操作條件之敏感度及減低對程序參數變更之敏感度來改良Maneatis中說明的自我偏壓延遲線。
本文呈現之一偏壓產生器透過使用一參考電壓來產生該偏壓電壓以使得在至少一些情況下一偏壓延遲元件之輸出具有一恆定電壓擺動來改良Maneatis中說明的偏壓產生器。可顯示此類恆定輸出電壓擺動延遲元件之一延遲線以 提供與Maneatis中說明的自我偏壓延遲線相比較係減低的功率消耗。此外，在其他情況下，仔細選擇參數以用於提供一參考電壓及/或提供一參考電流至一新穎偏壓產生器允許藉由此一新穎偏壓產生器偏壓的延遲元件之一延遲線顯示對操作條件之減低敏感度、對程序參數變更之減低敏感度及改良的信號品質，從而提供更為強固的操作。
依據一範例具體實施例，提供一偏壓產生器以用於在採用一或多個延遲元件之一延遲線中偏壓延遲元件。該偏壓產生器包括：一偏壓產生器可變電阻負載元件，該偏壓產生器可變電阻負載元件係連接於一電源電壓與一中間節點之間；一電壓控制電流源，其用於產生一參考電流；一電流鏡，其係由一第一側與一第二側形成，該第一側係連接至該電壓控制電流源以使得該第一側中之電流與該第二側中之電流係基於該參考電流來建置；一參考電壓產生器，其用於產生一參考電壓；以及一運算放大器，其具有連接至該中間節點之一非反向輸入、連接至該參考電壓產生器以接收該參考電壓之一反向輸入及連接至該偏壓產生器可變電阻負載元件中之控制電流之一輸出，其中該運算放大器調整該輸出來最小化於該非反向輸入與該反向輸入之電壓位準之間的差異。
依據另一範例具體實施例，於一偏壓產生器提供一在採用一或多個延遲元件之一延遲線中控制延遲元件之延遲的方法。該方法包括：在保持一給定延遲元件之一差動輸出節點對之間的恆定交流電流電壓擺動時，改變一第一偏壓 電壓，該第一偏壓電壓控制該差動輸出節點對之一第一輸出節點可充電之一速率，並同時以與改變該第一偏壓電壓之方式相反之一方式來改變一第二偏壓電壓，該第二偏壓電壓控制該差動輸出節點對之一第二輸出節點可放電之一速率。
依據另一範例具體實施例，提供一偏壓產生器以用於在採用一或多個延遲元件之一延遲線中偏壓延遲元件。該偏壓產生器包括：一偏壓產生器可變電阻負載元件，該偏壓產生器可變電阻負載元件係連接於一電源電壓與一中間節點之間；一電壓控制電流源，其用於產生一參考電流，該電壓控制電流源係由將一參考電流供應至一差動場效電晶體(FET)對之一參考電流產生器形成，其中該參考電流在該FET對之間的分割係基於一第一分支上之一參考電壓與一第二分支上之一控制電壓；以及一第一電流鏡，其係由一第一側與一第二側形成，該第一側係連接至該電壓控制電流源以使得該第一側中之電流與該第二側中之電流係基於該參考電流之分割來建置。
依據另一範例具體實施例，提供一自我偏壓延遲元件。該延遲元件包含：一參考電壓產生器，其用於產生一參考電壓；一偏壓產生器，其係耦合至該參考電壓產生器以接收該參考電壓，該偏壓產生器進一步接收一控制電壓並基於該控制電壓與該參考電壓來產生一第一偏壓信號與一第二偏壓信號；以及一元件，其係配置以接收一差動輸入並產生一差動輸出，其中該差動輸出使該差動輸入滯後一延 遲，該元件係配置以接收該第一偏壓信號與該第二偏壓信號並使該延遲基於該第一偏壓信號與該第二偏壓信號。
依據另一範例具體實施例，提供一裝置，其用於對準具有一參考相位之一參考信號與具有一回授相位之一回授信號。該裝置包括：一相位比較器，其用於比較該參考相位與該回授相位並用於產生一相位比較器輸出信號，該信號與該參考相位與回授相位之間的差異成比例；一電荷幫浦，其係耦合至該相位比較器以用於產生一延遲控制電壓以回應該相位比較器輸出信號；以及一參考電壓產生器，其用於產生一參考電壓。該裝置進一步包括一偏壓產生器，其係耦合至該迴路濾波器以用於接收該參考電壓並用於基於該延遲控制電壓產生：一第一偏壓信號，其與該參考電壓具有一固定關係；以及一第二偏壓信號，其對該第一偏壓信號具有一反轉關係。該裝置還包括一電壓控制元件，其用於接收該參考信號並用於產生該回授信號，該回授信號具有實質上對準該參考相位之回授相位，其中該第一偏壓信號經組態用以在該電壓控制元件之一第一組件中產生一第一偏壓電流而該第二偏壓信號經組態用以在該電壓控制元件之一第二組件中產生一第二偏壓電流。
圖1呈現如Maneatis所呈現之一典型延遲鎖定迴路(DLL)100的示意性說明。Maneatis指示一自我偏壓DLL係藉由利用一典型DLL所提供之控制關係來構造。該典型DLL 100包括一相位比較器102、一電荷幫浦104、一迴路 濾波器(未明確顯示)、一偏壓產生器106及電壓控制延遲線(VCDL)108。該迴路中之負回授藉由整合在一週期參考輸入FREF 與自該VCDL 108之輸出FOUT 之間產生之相差來透過該VCDL 108調整該延遲。一旦在鎖定中，該VCDL 108將使該參考輸入FREF 延遲一固定量以形成該VCDL輸出FOUT ，使得FREF 與FOUT 之間至少在理論上不存在偵測的相差。
在操作中，該相位比較器102接收該AC(alternating current；交流電)參考信號FREF 與該AC輸出信號FOUT ，並產生一指示FREF 與FOUT 間之一相差的控制脈衝信號。根據FOUT 是否領先或滯後FREF ，該控制脈衝信號將顯現為該相位比較器102之一"上行"線路("U")或一"下行"("D")線路上的更長脈衝。該上行線路與該下行線路兩者都係藉由該電荷幫浦104來接收。該電荷幫浦104接收該控制脈衝信號並作為輸出提供一具有一稱為VCTRL 之位準的電壓控制信號。該控制信號係藉由該偏壓產生器106接收，該偏壓產生器的輸出係一用於PMOS(p－channel MOS；p通道MOS)電晶體的偏壓電壓VBP 以及一用於NMOS(n－channel MOS；n通道MOS)電晶體的偏壓電壓VBN 。該兩個偏壓電壓連同該AC參考信號FREF 一起係藉由該電壓控制延遲線108來接收。該VCDL 108之輸出係該AC輸出信號FOUT 。
圖2示意性說明該VCDL 108之一範例結構。特定言之，該VCDL 108包括串聯連接的多個延遲元件202A、202B、202C、202D(個別或共同標記為202)，其係終止於一差動 至單一轉換器與電壓位準偏移器204。至該第一延遲元件202A之差動輸入係該參考信號FREF 。該第一延遲元件202A的差動輸出係作為該第二延遲元件202B的差動輸入來接收。該第二延遲元件202B的差動輸出係作為該第三延遲元件202C的差動輸入來接收。該第三延遲元件202C的差動輸出係作為該第四延遲元件202D的差動輸入來接收。該第四延遲元件202D的差動輸出係作為該差動至單一轉換器與電壓位準偏移器204的差動輸入來接收。該等延遲元件202之各延遲元件接收來自該偏壓產生器106之偏壓電壓VBN 與VBP 。此外，該差動至單一轉換器與電壓位準偏移器204接收來自該偏壓產生器106之偏壓電壓VBN 。顯然，圖2之範例結構包括四個延遲元件202，而一般延遲元件202的數目係一設計考量並且延遲元件202的數目決不受限。確切地說，延遲元件202的數目範圍可能自少至一個至多至認為必要的數目。
雖然圖2將FREF 說明為至該VCDL 108之一差動輸入，但可將FREF 作為一單一輸入來供應至該DLL 100，在該情況下可能在至該VCDL 108之輸入之前需要一單一至差動轉換器。
傳統上，電壓控制延遲線已受到與用來製造其中所採用之電晶體的程序有關的變更與操作條件之可變性的影響。
Maneatis建議該偏壓產生器106提供該等偏壓電壓VBP 與VBN 。Maneatis注意到該VCDL 108中的AC信號具有一可變電壓擺動，其隨著該AC信號的頻率(其對應藉由該延遲線 產生的延遲)而改變。
圖3說明已針對圖1之DLL 100中之偏壓產生器106使用的一偏壓產生器300之一先前技術結構。該偏壓產生器300在圖3中係說明為包括四個級：一放大器偏壓級362、一放大器級364、一第一半延遲緩衝器級366及一第二半延遲緩衝器級368。該放大器偏壓級362產生信號以適當偏壓該放大器級364之組件。該放大器級364包括一第一PMOS電晶體302、一第二PMOS電晶體304及一第三PMOS電晶體306。
該放大器級364係以一負回授組態設置。因此，該放大器級364嘗試使出現於該第二PMOS電晶體304與該第三PMOS電晶體306之閘極處的電壓相等。該第二PMOS電晶體304之閘極處的電壓係VCTRL 。因而，該放大器級364嘗試使該第三PMOS電晶體306之閘極處的電壓等於VCTRL 。
該第一半延遲緩衝器級366具有藉由一第一PMOS負載元件電晶體308與一第二PMOS負載元件電晶體310形成之一對稱負載元件並具有一第一電流源電晶體312。
該第二延遲緩衝器級368具有一對稱負載元件316，其類似於藉由該第一PMOS負載元件電晶體308與該第二PMOS負載元件電晶體310形成之對稱負載元件。然而，在此情況下，該對稱負載元件316中的電流係藉由一第二電流源電晶體314來控制，該第二電流源電晶體已藉由該偏壓電壓VBN 加以偏壓。在該對稱負載元件316與該第二電流源電晶體314之間並與其串聯的係一中間電晶體318，其具有連接至該電源電壓VDD 之一閘極。
該對稱負載元件316與藉由該第一PMOS負載元件電晶體308及該第二PMOS負載元件電晶體310形成之對稱負載元件組合形成一對稱負載。
於電晶體306之閘極處的電壓係該第一半延遲緩衝器級366之輸出。該第一半延遲緩衝器級366之輸出係藉由該第一電流源電晶體312來產生。該對稱負載元件用作一可變電阻，其隨著VCTRL 改變而線性改變。因而，該放大器調整該第一電流源電晶體312直至其獲取充分電流以引起該第二PMOS電晶體304與該第三PMOS電晶體306之閘極處的電壓相等。該第二PMOS電晶體304之汲極上的值係該偏壓電壓VBN 。自Maneatis之透徹閱讀將明白，針對該偏壓電壓VBN 之適當值係使該半延遲緩衝器級366之輸出等於VCTRL 之一值。
該放大器級364之輸出偏壓該第二半延遲緩衝器級368中之第二電流源電晶體314。該對稱負載元件316係藉由該第二電流源電晶體314來控制，該第二電流源電晶體係藉由該偏壓電壓VBN 偏壓。因此，該第二半延遲緩衝器級368產生一與VCTRL 標稱相等之輸出電壓。此輸出電壓值係用作該偏壓電壓VBP 。
圖2之範例VCDL 108具有兩個偏壓輸入、一參考輸入與一個輸出。該偏壓電壓VBP 係已藉由已知偏壓產生器300緩衝的延遲控制電壓VCTRL 之一版本。該偏壓電壓VBP 藉由控制該等延遲元件202之各延遲元件中的對稱負載中之一電阻來控制該VCDL 108之輸出的頻率。以此方式，該DLL 100之輸出FOUT 係延遲鎖定至該參考輸入FREF 。即，該VCDL 108之輸出FOUT 係一延遲鎖定的輸出信號。該輸出信號具有一延遲鎖定至該至DLL 100之輸入的頻率FREF 的頻率。
該VCDL 108包含複數個延遲元件202。依據Maneatis，圖4顯示該等延遲元件202之一者的結構。自底部開始，該延遲元件202包括一下部NMOS電晶體N402。該下部NMOS電晶體N402之源極係連接至接地。該下部NMOS電晶體N402之閘極係連接至一VBN 節點。該下部NMOS電晶體N402之汲極係連接至兩個路徑：一左路徑；以及一右路徑。
該左路徑包括一左NMOS輸入電晶體N404。該左NMOS輸入電晶體N404之源極係連接至該下部NMOS電晶體N402之汲極。該左NMOS輸入電晶體N404之閘極係連接至一輸入節點Vi＋ 以用於接收該差動輸入參考電壓VREF 之一部分。該左NMOS輸入電晶體N404之汲極係連接至一輸出節點VO－ 。該輸出節點VO－ 還係連接至一左第一PMOS負載元件電晶體P408之汲極並係連接至一左第二PMOS負載元件電晶體P412之汲極。該左第一PMOS負載元件電晶體P408之閘極係連接至該輸出節點VO－ 。該左第二PMOS負載元件電晶體P412之閘極係連接至一VBP 節點。該等左PMOS負載元件電晶體P408、P412之源極係連接至該電壓源VDD 。該等左PMOS負載元件電晶體P408、P412一起組成一左對稱負載422。
該右路徑包括一右NMOS輸入電晶體N406。該右NMOS輸入電晶體N406之源極係連接至該下部NMOS電晶體N402之汲極。該右NMOS輸入電晶體N406之閘極係連接至一輸入節點Vi－ 以用於接收該差動輸入參考電壓VREF 之一部分。該右NMOS輸入電晶體N406之汲極係連接至一輸出節點VO＋ 。該輸出節點VO＋ 還係連接至一右第一PMOS負載元件電晶體P420之汲極並係連接至一右第二PMOS負載元件電晶體P416之汲極。該右第一PMOS負載元件電晶體P420之閘極係連接至該輸出節點VO＋ 。該右第二PMOS負載元件電晶體P416之閘極係連接至該VBP 節點。該等右PMOS負載元件電晶體P420、P416之源極係連接至該電壓源VDD 。該等右PMOS負載元件電晶體P420、P416一起組成一右對稱負載424。
在圖4所說明之延遲元件202的操作中，該下部NMOS電晶體402係藉由該偏壓電壓VBN 偏壓。該左對稱負載422用作一可變電阻器網路。該左對稱負載422輸出一與該輸出節點VO－ 上之電壓成函數關係的電流，該電壓關於該電壓0.5*VCTRL 對稱地改變。該右對稱負載424亦用作一可變電阻器網路。該右對稱負載424輸出一與該輸出節點VO＋ 上之電壓成函數關係的電流，該電壓關於該電壓0.5*VCTRL 對稱地改變。
特定言之，當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該左NMOS輸入電晶體N404係開啟狀態並且該左NMOS輸入電晶體N404之通道在導電，從而允許已在該輸 出節點VO－ 上累積的任何電荷透過該左NMOS輸入電晶體N404與該下部NMOS電晶體N402放電。該輸出節點VO－ 自充電至放電之轉變的速度係與該下部NMOS電晶體N402中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
在圖3之已知偏壓產生器300中，該對稱負載元件316中之PMOS負載元件電晶體、該中間電晶體318及該電流源電晶體314之組合係部分設計成用以模擬該左第一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該左NMOS輸入電晶體N404及該下部NMOS電晶體N402之組合。該對稱負載元件316中的兩個PMOS負載元件電晶體之汲極與閘極上的電壓係基於該電流源電晶體314之閘極上的電壓VBN 來決定。當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該左NMOS輸入電晶體N404係以與該中間電晶體318係永久偏壓之方式相同的方式來偏壓。此外，該下部NMOS電晶體N402係以與偏壓該電流源電晶體314之方式相同的方式來使用偏壓電壓VBN 來偏壓。因此，當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該輸入節點VO－ 上的電荷可僅放電直至該輸出節點VO－ 上的電壓(即該左第一PMOS負載元件電晶體P408之汲極與閘極上的電壓)等於該對稱負載元件316中的兩個PMOS負載元件電晶體之汲極與閘極上的電壓，即該偏壓電壓VBP 。
同時，該輸入節點Vi－ 處於一邏輯低電壓。因此，該右NMOS輸入電晶體N406係關閉狀態並且該右NMOS輸入電 晶體N406之通道不在導電，從而允許一電荷透過該右對稱負載424在該輸出節點VO＋ 上累積至接近該供應電壓VDD 之一值。該輸出節點VO＋ 自放電至充電之轉變的速度係與該右第二PMOS負載元件電晶體P416中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
隨後，當該輸入節點Vi＋ 處之電壓切換至一邏輯低電壓時，該左NMOS輸入電晶體N404關閉並且該左NMOS輸入電晶體N404之通道停止導電，從而允許一電荷再次在該輸出節點VO－ 上累積。該輸出節點VO－ 透過該左對稱負載422充電至接近該供應電壓VDD 之一值。該輸出節點VO－ 自放電至充電之轉變的速度係與該左第二PMOS負載元件電晶體P412中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
同時，該輸入節點Vi－ 切換至一邏輯高電壓。因此，該右NMOS輸入電晶體N406開啟並且該右NMOS輸入電晶體N406之通道開始導電，從而允許該輸出節點VO＋ 透過該右NMOS輸入電晶體N406與該下部NMOS電晶體N402放電。該輸出節點VO＋ 自充電至放電之轉變的速度係與該下部NMOS電晶體N402中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
如上面關於該輸入節點Vi＋ 處之電壓處於一邏輯高電壓所述，當該輸入節點Vi－ 處之電壓於一邏輯高電壓時，該輸出節點VO＋ 上的電荷可僅放電直至該輸出節點VO＋ 上的電壓(即該右第一PMOS負載元件電晶體P420之汲極與閘極上的 電壓)等於該對稱負載元件316中的兩個PMOS負載元件電晶體之汲極與閘極上的電壓，即該偏壓電壓VBP 。
熟習此項技術者將明白，隨著該偏壓電壓VBP 改變(即隨著該電荷幫浦104改變VCTRL 以回應自該相位比較器102接收之相位循跡調整)，該等對稱負載422、424之電阻率亦改變。該等對稱負載422、424之電阻率的此一改變藉由透過該延遲元件202改變該信號之延遲來直接控制該輸出電壓VO 的頻率。
圖5A以一簡化形式顯示當藉由已知偏壓產生器300提供偏壓電壓VBN 與VBP 時於圖4中說明的延遲元件202之差動輸出(VO＋ /VO－ )處之一波形電壓。此第一範例中的AC信號電壓擺動係自該供應電壓VDD 之一較高電壓位準至一較低電壓位準。該較低電壓位準緊密地跟隨該偏壓電壓VBP 。藉由檢視該波形，吾人認識到該AC信號頻率之減小對應該偏壓電壓VBP 之增加與該偏壓電壓VBN 之減小。該AC信號頻率之減小對應藉由VCDL 108提供之延遲的增加、一更長的AC信號週期TAC 及該AC電壓擺動的減小。在此種延遲線的操作頻率範圍中的擺動變更範圍可能係數百毫伏，即自該供應電壓VDD 之值的20至30%至接近100%。
圖5B顯示一波形，其係針對具有如圖4所說明之結構的延遲元件202之一"倒轉極性"版本。若使用代替NMOS電晶體之PMOS電晶體與代替PMOS電晶體之NMOS電晶體來構建該延遲元件202，則預期該AC信號電壓擺動將係自該供應電壓VSS 之一下部電壓位準至接近該偏壓電壓VBN 之一上 部電壓位準。該AC信號之頻率的減小對應一較長的AC信號週期TAC ，並對應該AC電壓擺動的減小。該AC信號之頻率的減小與該AC電壓擺動的減小之間的對應性可在圖5A與圖5B兩者的範例波形中找到。
在使用針對該偏壓產生器106之已知偏壓產生器300與具有如圖4所說明之結構的延遲元件202的先前技術DLL 100中，減低延遲(即增加頻率)係藉由降低該VCTRL 節點處之電壓位準來實現。隨著該VCTRL 節點處之電壓位準係降低(即使其更接近接地)，該偏壓電壓產生器106藉由同時增加節點VBN 處之電壓位準與減小該VBP 節點處之電壓位準來回應。該VBP 節點處之電壓位準緊密跟隨該VCTRL 之控制電壓節點的電壓位準。在操作中，當藉由該已知偏壓產生器300來偏壓時，該延遲元件202中之AC信號的電壓擺動係處於作為上部電壓位準的一極接近該電壓電壓VDD 之電壓位準與作為下部電壓位準的偏壓電壓VBP 之間。因此，該VCDL 108中的AC信號之電壓擺動隨著該信號頻率增加而增加(參見圖5A與5B)。
當藉由該已知偏壓產生器300偏壓時，該VCDL 108中的AC信號傳播延遲(或頻率)係藉由節點VO－ 與VO＋ 之節點電容來決定，該等電容係藉由電晶體408、412、416、420之電流充電至該電壓位準VDD 並藉由該左NMOS輸入電晶體N404與該右NMOS輸入電晶體N406中之電流放電至該偏壓電壓VBP 。
因為當藉由該已知偏壓產生器300偏壓時該VCDL 108中 的電源電壓VDD 與偏壓電壓VBP 之間的電壓差同時並依據該偏壓電壓VBN 改變，故吾人可將該偏壓電壓VBN 與該電壓降(VDD －VBP )兩者近似為U，其中U係此延遲線中的AC信號電壓擺動。該電壓降(VDD －VBP )決定該等充電電晶體(即該左第一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該右第一PMOS負載元件電晶體P420及該右第二PMOS負載元件電晶體P416)的電流，而該偏壓電壓VBN 決定該等放電電晶體(即該左NMOS輸入電晶體N404與該右NMOS輸入電晶體N406)的電流。已知偏壓產生器300傾向於使該充電電流與該放電電流相等。此類等化用作為該AC信號提供一穩定下部電壓擺動位準(VBP )並用作提供等於針對該AC信號之下降斜波之一轉變時間的針對該AC信號之上升斜波之一轉變時間。因此，可將兩個電流都表達為I ＝k (U －V t )2 。即，可以具有跨導係數k與一臨限電壓Vt 之一"一般"MOS電晶體之一通道電流的方式來表達該等電流。
可將決定該AC信號之傳播延遲與頻率的AC信號轉變時間表達為，其中C係該等節點VO－ 、VO＋ 的節點電容。代替I給出
雖然等式(1.1)中的表達式並不精確說明具有如圖4所說明之結構的延遲元件202中之延遲，但等式(1.1)中的表達式確實幫助吾人瞭解如圖4所說明之結構之一問題。隨著該頻率增加(對應Td 減小)，U值亦增加。再看藉由等式 (1.1)表示之近似值，可看出隨著該AC信號電壓擺動U增加，該電流I必須甚至更快地增加(以U2 之速率)。可以說具有如圖4所說明之結構的延遲元件202中的電流必須追逐並溢出該電壓擺動U，從而導致一不充分的功率方案。此外，在現代次微米程序中，針對電流值之二次方程式I ＝k (U －V t )2 並不在VSS 至VDD 的整個電壓範圍內保持。在一次微米程序中該MOS電晶體特徵的檢查顯示僅可針對接近Vt 之閘極源極電壓來藉由該"典型"二次表達式說明該MOS電晶體通道電流，即針對小通道電流。當該閘極源極電壓超過Vt 與VDD 之間某處之一值時，與該閘極源極電壓成函數關係的通道電流之一曲線圖看起來極接近直線，其暗示可以形式I ＝ a U ＋b 來更佳地表達針對該通道電流I之一近似值。再次代替該Td 表達式中之I給出
等式(1.2)包括U在分子與分母兩者中之一線性表達式。因此，當增加U(例如，嘗試增加頻率並對應減低Td )時，隨著分子與分母兩者以相同速率改變，吾人應預期Td 針對較大U值之一相對較小改變。換言之，當藉由已知偏壓產生器106來偏壓時，將該延遲控制電壓VCTRL 降低至一特定位準以下會將更多電流抽入該等延遲元件202中，其中一相對較小的償付係測量為Td 的減低。因而，可考量針對該偏壓產生器106使用已知偏壓產生器300之一DLL於對應較高頻率的較大U值損失效率。
此外，當檢視該已知偏壓產生器300時，吾人可推斷最 初該等充電電流之值與該等放電電流之值係藉由該第一PMOS負載元件電晶體308與該第二PMOS負載元件電晶體310之通道電流來設定並推斷該第一PMOS負載元件電晶體308與該第二PMOS負載元件電晶體310之通道電流隨該延遲控制電壓VCTRL 改變。然而，如所知，MOS電晶體參數隨溫度、電源電壓及程序參數改變。當針對該等電晶體的跨導係數k之值與臨限電壓Vt 之值發生改變時，預期於一給定AC信號頻率針對一操作點的延遲控制電壓VCTRL 之電壓值亦將發生改變。此等改變的結果係預期該已知偏壓產生器300所運作的VCTRL 之動態電壓範圍的改變(加寬)，尤其係當處理一寬頻率範圍時。該動態電壓範圍之此一加寬在針對具有大約與高於2.0 V之VDD 電壓的0.5 μm程序開發之系統中可能尚不關鍵。然而，因為次微米程序現在提供大約與低於1.0 V之VDD 電壓位準，故該延遲控制電壓VCTRL 之動態範圍之減低中的每一毫伏都係有幫助的。
在使用針對該偏壓產生器106之已知偏壓產生器300與具有如圖4所說明之結構的延遲元件202的先前技術DLL 100中，隨著該頻率係減低，該擺動U亦減小(參見圖5A)。顯然，可將該擺動U減低至一相對較小值(例如200 mV或更少)。(例如)透過使用差動至單一轉換器與電壓位準偏移器204(圖2)進行具有此一小擺動U之一信號至具有一完全擺動(自VSS 至VDD )之一信號的恢復係預期添加複雜性，增加矽面積使用並增加先前技術系統之功率消耗。最後，隨著對進一步減低該擺動U進行嘗試，預期將找到對進一步頻 率減低之一限制，即操作之最小頻率。
該已知偏壓產生器300(如圖3所說明)具有一差動放大器級364，其包括該第一PMOS電晶體302、該第二PMOS電晶體304及該第三PMOS電晶體306。以圖3所說明之形式的放大器級364係預期進一步減低針對該延遲控制電壓VCTRL 之動態電壓範圍，因為該放大器級364不會針對高於VDD －Vt 之延遲控制電壓VCTRL 之值進行運作。即使要針對該放大器級364使用一對軌式差動放大器，因為其在該已知偏壓產生器300之回授迴路中係一類比級，故該對軌式差動放大器仍將整體添加向該偏壓產生器106與向該DLL 100提供動態穩定性的複雜性。此外，該已知偏壓產生器300係一具有回授之系統。因此，可認為相對於不具有回授之一偏壓產生器，該已知偏壓產生器300更難以設計。此外，比較具有回授之一偏壓產生器與不具有回授之一偏壓產生器，可認為該具有回授之偏壓產生器更難以穩定化或自一生產程序移至另一生產程序。
圖6示意性說明適合於與具有如圖4所說明之結構的延遲元件202一起使用的一第一偏壓產生器600。如所示，自底部向上，該第一偏壓產生器600包括一電流鏡，其係由一第一NMOS鏡射電晶體N603R與一第二NMOS鏡射電晶體N604R組成。該等NMOS鏡射電晶體N603R、N604R之源極係連接至一電壓源VSS 。該等NMOS鏡射電晶體N603R、N604R之閘極係彼此連接並係連接至該第一NMOS鏡射電晶體N603R之汲極。該第一NMOS鏡射電晶體N603R之汲 極還係連接至一VBN 節點，即該NMOS偏壓電壓VBN 係自其提供至該等延遲元件202的節點。該VBN 節點接收基於該延遲控制電壓VCTRL 藉由一電流源608產生之一參考電流I0 。在一實施方案中，該電流源608係一MOS電晶體電流，其中該延遲控制電壓VCTRL 係該MOS電晶體閘極源極電壓。
為了便於說明，所示電流鏡屬於一基本類型。應清楚其他更複雜的設計可用於該電流鏡。例如，可能具有包括一可程式化電晶體陣列之一電流鏡，該陣列係在測試時藉由晶片製造商來程式化。替代地，可使用由串疊裝置建立之一電流鏡。
該第二NMOS鏡射電晶體N604R之汲極係連接至一中間NMOS電晶體N601R之源極。該中間NMOS電晶體N601R之閘極係連接至一電壓源VDD 而該中間NMOS電晶體N601R之汲極係連接至一中間節點，其係標記為"VBPS "。該VBPS 節點係連接至該第一PMOS負載元件電晶體P601R之汲極並係連接至一第二PMOS負載元件電晶體P602R之汲極。該等PMOS負載元件電晶體P601R、P602R之源極係連接至該電壓源VDD 。該第二PMOS負載元件電晶體P602R之閘極係連接至一VBP 節點，即該PMOS偏壓電壓VBP 係自其提供至該等延遲元件202的節點。該第一PMOS負載元件電晶體P601R之閘極係連接至該VBPS 節點。該VBPS 節點係連接至一差動放大器606之非反向輸入，其輸出係連接至該VBP 節點。
該第一PMOS負載元件電晶體P601R、該第二PMOS負載 元件電晶體P602R、該中間NMOS電晶體N601R、該第二NMOS鏡射電晶體N604R及該第一NMOS鏡射電晶體N603R都係該延遲元件202之配對電晶體之所有純粹或縮放複製品(類似大小或縮放)，該等配對電晶體包括該左第一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該左NMOS輸入電晶體N404、該右第一PMOS負載元件電晶體P420、該右第二PMOS負載元件電晶體P416、該右NMOS輸入電晶體N406及該下部NMOS電晶體402。
因為該第一偏壓產生器600具有與該已知偏壓產生器300不同之一結構，故採用該第一偏壓產生器600之一DLL將具有與圖1之DLL 100不同之一結構。圖7說明採用該第一偏壓產生器600之一範例DLL 700。與圖1之DLL 100形成對比，圖7之範例DLL 700包括一參考電壓產生器710，其係調適以向該第一偏壓產生器600提供一參考電壓VSW 。
因為該參考電壓產生器710並非本發明之一標的，故此處不說明實施方案細節。然而，預期熟習此項技術者將明白可自該工業中常用的若干已知參考電壓產生器方案之中選擇一適當的參考電壓產生器方案。應注意，可針對該參考電壓產生器710來選擇一方案，使得因為該電壓位準VSW 不隨操作條件(例如溫度及/或程序參數之變更)之變更而改變，故該電壓位準VSW 係穩定的。替代地，可針對該參考電壓產生器710來選擇一方案，使得該電壓位準VSW 之值在該溫度及/或程序參數上有特定相依性。在該電壓位準VSW 具有此一相依之處，可將該參考電壓產生器710視為補償操作條件與程序參數之變更，其變更可對影響該偏壓電壓產生器600操作之參數(例如於該操作點該延遲控制電壓VCTRL 之值)施加影響。
總之，使用一諸如圖6所說明之第一偏壓產生器600的偏壓產生器在該VCDL 108中並特定言之在具有如圖4所說明之結構的延遲元件202中提供一致的電壓擺動U。圖8說明此一致電壓擺動U具有一上部位準VDD 與一下部位準VSW ，其中VSW 係藉由該參考電壓產生器710供應至該第一偏壓產生器600之電壓位準。更特定言之，VSW 係於該差動放大器606之反向輸入處接收的電壓位準。此一致電壓擺動U(即不隨該AC信號之頻率改變而改變之一電壓擺動)的影響包括於該AC信號之較高頻率該延遲元件202中之較低電流消耗與當與該延遲元件202在藉由該已知偏壓產生器300偏壓時之操作相比較時一較低操作最小頻率。
在該第一偏壓產生器600之操作期間，將清楚該參考電流I0 係一延遲控制電流。該延遲控制電流I0 之量值係藉由該第一偏壓產生器600自該電荷幫浦104(參見圖1)並可能經由一迴路濾波器(未顯示)接收之延遲控制電壓VCTRL 之值來控制。該電流源608將該延遲控制電流I0 注入該VBN 節點中。流過該第一NMOS鏡射電晶體N603R之延遲控制電流I0 係鏡射於該第二NMOS鏡射電晶體N604R中。因而該中間NMOS電晶體N601R中之電流亦鏡射該延遲控制電流I0 。該中間NMOS電晶體N601R中之電流係在該等PMOS負 載元件電晶體P601R、P602R之間分割。
此外，自該參考電壓產生器710接收的電壓位準VSW 係施加至連接至該差動放大器606之反向輸入的VSW 節點。該差動放大器606之輸出將該第二PMOS負載元件電晶體P602R之閘極驅動至該PMOS偏壓電壓VBP 以使得該延遲控制電流I0 在已通過藉由該等NMOS鏡射電晶體N603R、N604R形成之電流鏡之後係藉由該等PMOS負載元件電晶體P601R、P602R之共同電流所平衡。以此方式，該VBPS 節點處之靜止電壓位準緊密跟隨該VSW 節點處之靜止電壓位準。顯然，該VSW 節點處之靜止電壓位準決定該AC信號電壓擺動之下部位準。
應注意，圖6之第一偏壓產生器600之輸出包括針對PMOS電晶體之一偏壓電壓VBP 與針對NMOS電晶體之一偏壓電壓VBN ，其中該等電晶體係該VCDL 108(參見圖7)中之延遲元件202(參見圖4)之部分。
在圖4所說明之延遲元件202在藉由圖6之第一偏壓產生器600偏壓時之操作中，當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該左NMOS輸入電晶體N404係開啟狀態並且該左NMOS輸入電晶體N404之通道在導電，從而允許已在該輸出節點VO－ 上累積的任何電荷透過該左NMOS輸入電晶體N404與該下部NMOS電晶體N402放電。該輸出節點VO－ 自充電至放電之轉變的速度係與該下部NMOS電晶體N402中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
若該延遲控制電流I0 對應該延遲控制電壓VCTRL 之改變(變更)而增加，則該第一NMOS鏡射電晶體N603R之閘極至源極電壓(即該偏壓電壓VBN )亦增加。此外，在該第二NMOS鏡射電晶體N604R、該中間NMOS電晶體N601R及該等PMOS負載元件電晶體P601R、P602R中該電流增加，其鏡射該延遲控制電流I0 之增加。該第一PMOS負載元件電晶體P601R中之電流增加導致該源極至閘極電壓的增加，該增加相關聯於該VBPS 節點處之電壓位準的減小。該差動放大器606減低該VBP 節點處之電壓位準以使得該VBPS 節點處之電壓位準返回至該VSW 節點處之靜止電壓位準。以此方式，該延遲控制電流I0 的增加導致該偏壓電壓VBN 的增加與該偏壓電壓VBP 的減小。在相反條件下，一類似分析適用，即該延遲控制電流I0 的減小導致該偏壓電壓VBN 的減小並導致該偏壓電壓VBP 的增加。在任一情況下，該VBPS 節點處之電壓位準保持接近該VSW 節點處之靜止電壓位準。
在圖6之第一偏壓產生器600中，該第一PMOS負載元件電晶體P601R、該第二PMOS負載元件電晶體P602R、該中間NMOS電晶體N601R及該第二NMOS鏡射電晶體N604R之組合係部分設計成用以模擬該左第一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該左NMOS輸入電晶體N404及該下部NMOS電晶體N402之組合。該VBPS 節點處之電壓位準係基於該差動放大器606作用以最小化該VBPS 節點處之電壓位準與該VSW 節點處之電 壓位準之間的差異來決定。
當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該左NMOS輸入電晶體N404係以與該中間NMOS電晶體N601R係永久偏壓之方式相同的方式來偏壓。此外，該下部NMOS電晶體N402係以與偏壓該第二NMOS鏡射電晶體N604R之方式相同的方式來使用偏壓電壓VBN 來偏壓。因此，當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該輸入節點VO－ 上的電荷可僅在該輸出節點VO－ 上的電壓(即該左第一PMOS負載元件電晶體P408之汲極與閘極上的電壓)接近該第一PMOS負載元件電晶體P601R之汲極與閘極上的電壓(即該VBPS 節點處之電壓位準，即該參考電壓VSW )時放電。
同時，該輸入節點Vi－ 處於一邏輯低電壓。因此，該右NMOS輸入電晶體N406係關閉狀態並且該右NMOS輸入電晶體N406之通道不在導電，從而允許一電荷透過該右對稱負載424在該輸出節點VO＋ 上累積至接近該供應電壓VDD 之一值。而且，該輸出節點VO＋ 自放電至充電之轉變的速度係與該右第二PMOS負載元件電晶體P416中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
隨後，當該輸入節點Vi＋ 處之電壓切換至一邏輯低電壓時，該左NMOS輸入電晶體N404關閉並且該左NMOS輸入電晶體N404之通道停止導電，從而允許一電荷再次在該輸出節點VO－ 上累積。該輸出節點VO－ 透過該左對稱負載422充電至接近該供應電壓VDD 之一值。該輸出節點VO－ 自放電 至充電之轉變的速度係與該左第二PMOS負載元件電晶體P412中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
同時，該輸入節點Vi－ 切換至一邏輯高電壓。因此，該右NMOS輸入電晶體N406開啟並且該右NMOS輸入電晶體N406之通道開始導電，從而允許該輸出節點VO＋ 透過該右NMOS輸入電晶體N406與該下部NMOS電晶體N402放電。該輸出節點VO＋ 自充電至放電之轉變的速度係與該下部NMOS電晶體N402中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
如上面關於該輸入節點Vi＋ 處之電壓處於一邏輯高電壓所述，當該輸入節點Vi－ 處於一邏輯高電壓時，該輸出節點VO＋ 上的電荷可僅放電直至該輸出節點VO＋ 上的電壓(即該右第一PMOS負載元件電晶體P420之汲極與閘極上的電壓)等於該第一PMOS負載元件電晶體P601R之汲極與閘極上的電壓，即該VBPS 節點處之電壓位準，即該參考電壓VSW 。
總之，針對該等輸出節點VO－ 與VO＋ 的充電與放電之間的轉變速度保持係藉由偏壓電壓VBN 與VBP 之值來決定。然而，該輸出電壓之擺動的下部範圍恆定為VSW ，而非隨VBP 改變。可將此恆定下部電壓擺動範圍部分地歸因於該第二PMOS負載元件電晶體P602R之閘極(即該VBP 節點)自該第二PMOS負載元件電晶體P602R之汲極的隔離。
可顯示具有藉由該第一偏壓產生器600供應之偏壓電壓 VBN 與VBP 的延遲元件202之輸出係具有一恆定電壓擺動U之一AC信號，其中該電壓擺動U係該供應電壓VDD 之值與施加至該VSW 節點的電壓之值之間的差。該電壓擺動U針對一給定的操作條件與程序參數集一般係恆定的。此處可藉由增加驅動(充電與放電)節點VO＋ 與節點VO－ 電容之電流來實現該AC信號頻率的增加。基於該恆定電壓擺動U，該等電流的增加速率相對於該頻率的增加速率低於具有藉由該已知偏壓產生器300供應之偏壓電壓VBN 與VBP 的延遲元件202之相同速率。此益處由於該等節點VO＋ 與VO－ 不必係驅動至一更大電壓差所致而產生，該差隨頻率增加。方便的係，在取代該已知偏壓產生器300來使用該第一偏壓產生器600，該等電流可進行更有效率的使用並且更少的電流係消耗。
圖9示意性說明適合於與具有如圖4所說明之結構的延遲元件202一起使用之一第二偏壓產生器900，其係作為圖6之第一偏壓產生器600之一替代。如自底部向上所示，該第二偏壓產生器900包括一下部NMOS電晶體N903R。該下部NMOS電晶體N603R之源極係連接至一電壓源VSS 。該下部NMOS電晶體N603R之閘極係連接至一VBN 節點。該VBN 節點亦接收來自一差動放大器906之輸出。該下部NMOS電晶體N903R之汲極係連接至一中間NMOS電晶體N901R之源極。
該中間NMOS電晶體N901R之閘極係連接至一電壓源VDD 而該中間NMOS電晶體N901R之汲極係連接至一中間節 點，其係標記為"VBPS "。該VBPS 節點係連接至該第一PMOS負載元件電晶體P901R之汲極並係連接至一第二PMOS負載元件電晶體P902R之汲極。該等PMOS負載元件電晶體P901R、P902R之源極係連接至該電壓源VDD 。該第二PMOS負載元件電晶體P902R之閘極係連接至該VBP 節點。該第一PMOS負載元件電晶體P901R之閘極係連接至該VBPS 節點。該VBPS 節點係連接至一差動放大器906之非反向輸入，其輸出係連接至該VBN 節點，如前文所述。提供一PMOS鏡射電晶體P903R，其具有連接至該VBP 節點之閘極與汲極及連接至該電壓源VDD 之源極。組合在一起，該PMOS鏡射電晶體P903R與該第二PMOS負載元件電晶體P902R形成一電流鏡。還連接至該VBP 節點的係一電流源908，其基於該延遲控制電壓VCTRL 來產生一參考電流I0 。該電流源908直接控制該PMOS鏡射電晶體P903R中的電流並因此經由該電流鏡之操作，該電流源908間接地控制該第二PMOS負載元件電晶體P902R中的電流。在一實施方案中，該電流源908係一MOS電晶體電流，其中該延遲控制電壓VCTRL 係該MOS電晶體源極閘極電壓。
該第一PMOS負載元件電晶體P901R、該第二PMOS負載元件電晶體P902R、該中間NMOS電晶體N901R及該下部NMOS電晶體N903R都係該延遲元件202之配對電晶體之全部純粹或縮放複製品(類似大小或縮放)，該等配對電晶體包括該左第一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該左NMOS輸入電晶體N404、該右 第一PMOS負載元件電晶體P420、該右第二PMOS負載元件電晶體P416、該右NMOS輸入電晶體N406及該下部NMOS電晶體402。
該第二偏壓產生器900與該第一偏壓產生器600之間的顯著差異在於該參考(延遲控制)電流I0 的插入點。在該第二偏壓產生器900中，該延遲控制電流I0 係供應至藉由該PMOS鏡射電晶體P903R與該第二PMOS負載元件電晶體P902R形成之PMOS電流鏡並接著藉由該下部NMOS電晶體N903R之汲極電流所平衡。此插入點與該延遲控制電流I0 至藉由該等NMOS鏡射電晶體N603R、N604R形成之電流鏡的供應(該第一偏壓產生器600)形成對比，該電流接著係藉由該等PMOS負載元件電晶體P601R、P602R之共同電流所平衡。該第二偏壓產生器900以類似於該第一偏壓產生器600之一方式輸出兩個偏壓電壓VBN 與VPN ，其值係自該延遲控制電流I0 導出，該電流之值係基於該延遲控制電壓VCTRL 。
在操作中，當該延遲元件202係藉由該第二偏壓產生器900偏壓時，存在於該等輸出節點VO＋ 與VO－ 之間的信號之電壓擺動(該AC信號電壓擺動)具有電壓VDD 作為上限及該偏壓電壓VSW 作為下限。該VSW 電壓係以類似於在該第一偏壓產生器600中接收該VSW 電壓之方式類似之一方式自一參考電壓產生器接收。
若該延遲控制電流I0 對應該延遲控制電壓VCTRL 之改變而增加，則該PMOS鏡射電晶體P903R之源極至閘極電壓亦 增加。在連接至該供應電壓VDD 之源極與連接至該VBP 節點之閘極之間的電壓差之增加導致該VBP 節點處之電壓位準的減小。該PMOS鏡射電晶體P903R之源極至閘極電壓的增加還意味著該第二PMOS負載元件電晶體P901R之源極至閘極電壓對應地增加。因此，該第二PMOS負載元件電晶體P901R中之電流增加，其導致通過該中間NMOS電晶體N901R與該下部NMOS電晶體N903R之電流的增加。特定言之，該下部NMOS電晶體N903R中之電流的增加導致針對該下部NMOS電晶體N903R之閘極至源極電壓的增加。顯示，針對該下部NMOS電晶體N903R之閘極至源極電壓代表該偏壓電壓VBN 之電壓位準。以此方式，該延遲控制電流I0 的增加導致該偏壓電壓VBN 的增加與該偏壓電壓VBP 的減小。在相反條件下，一類似分析適用，即該延遲控制電流I0 的減小導致該偏壓電壓VBN 的減小並導致該偏壓電壓VBP 的增加。
在許多情況下，可顯示在藉由該第一偏壓產生器600或該第二偏壓產生器900偏壓時該延遲元件202中的電流消耗顯著少於在藉由該已知偏壓產生器300偏壓時該延遲元件202中的電流消耗。確實，可顯示，根據針對該電壓VSW 選擇之位準，節省電流消耗的範圍可自大約10%至多於50%。於較低頻率，藉由該第一偏壓產生器600或該第二偏壓產生器900偏壓之延遲元件202可消耗與藉由該已知偏壓產生器300偏壓之延遲元件202相同的功率量，或可消耗更多的功率。然而，隨著該AC信號之頻率增加，透過使 用該第一偏壓產生器600或該第二偏壓產生器900實現的功率節省量增加。
顯然，可省略該中間NMOS電晶體N901R，在該情況下該延遲線中的AC擺動之下部位準將自VBPS 偏離更多。
圖10示意性說明適合於與具有如圖4所說明之結構的延遲元件202一起使用之一第三偏壓產生器1000，其係作為圖6之第一偏壓產生器600與圖9之第二偏壓產生器900之一替代。
如所示，自底部向上，該第三偏壓產生器1000包括一NMOS電流鏡，其係由一第一NMOS鏡射電晶體N1003R與一第二NMOS鏡射電晶體N1004R組成。該等NMOS鏡射電晶體N1003R、N1004R之源極係連接至一電壓源VSS 。該等NMOS鏡射電晶體N1003R、N1004R之閘極係彼此連接並係連接至該第一NMOS鏡射電晶體N1003R之汲極。該第一NMOS鏡射電晶體N1003R之汲極還係連接至一VBN 節點，即該NMOS偏壓電壓VBN 係自其提供至該等延遲元件202的節點。該VBN 節點接收基於該延遲控制電壓VCTRL 藉由一電流源1008產生之一參考電流I0 。
該第二NMOS鏡射電晶體N1004R之汲極係連接至一中間NMOS電晶體N1001R之源極。該中間NMOS電晶體N1001R之閘極係連接至一電壓源VDD 而該閘極NMOS電晶體N1001R之汲極係連接至一VBP 節點，即該PMOS偏壓電壓VBP 係自其提供至該等延遲元件202的節點。該VBP 節點係連接至一第一PMOS負載元件電晶體P1001R之閘極與汲極 並係連接至一第二PMOS負載元件電晶體P1002R之閘極與汲極。該等PMOS負載元件電晶體P1001R、P1002R之源極係連接至該電壓源VDD 。
顯然，該延遲元件202中的輸出電壓擺動在藉由該第三偏壓產生器1000偏壓時並非恆定的。確實，在一實施方案中，該輸出電壓擺動之下部範圍係VBP ，其隨著該輸出電壓信號之頻率改變而改變。因此，與該已知偏壓產生器300相比較，該延遲元件202在藉由該第三偏壓產生器1000偏壓時並不具有更低功率消耗的特徵。然而，方便的係，該第三偏壓產生器1000在結構上比圖3之已知偏壓產生器300、圖6之第一偏壓產生器600及圖9之第二偏壓產生器900更簡單。在某種程度上，該簡單係僅在電流鏡上之偏壓操作導出：藉由該第一PMOS負載元件電晶體P1001R與該第二PMOS負載元件電晶體P1002R形成之一PMOS電流鏡；以及藉由該第二NMOS鏡射電晶體N1004R與該第一NMOS鏡射電晶體N1003R形成之一NMOS電流鏡。與先前說明的偏壓產生器300、600、900形成對比，該第三偏壓產生器1000並不具有一差動放大器。如此，至少在一些情況下，該第三偏壓產生器1000將更易於實施，潛在地更為穩定並比先前說明的偏壓產生器300、600、900之任一者佔據矽上的更小面積。
該第一PMOS負載元件電晶體P1001R與該第二PMOS負載元件電晶體P1002R與該延遲元件202之配對電晶體相比較可以係類似大小或係縮放，該等配對電晶體包括該左第 一PMOS負載元件電晶體P408、該左第二PMOS負載元件電晶體P412、該右第一PMOS負載元件電晶體P420及該右第二PMOS負載元件電晶體P416。該第二NMOS鏡射電晶體N1004R與該延遲元件202之配對電晶體(即該左NMOS輸入電晶體N404)相比較可以係類似大小或係縮放。若該第三偏壓產生器1000中的所有電晶體都精確模擬該延遲元件202中的相關電晶體，則應得出該等輸出節點VO＋ 、VO－ 處的AC信號擺動之下限將接近該非恆定偏壓電壓VBN 並如此該電壓擺動U將隨該輸出之頻率改變，而非恆定，如圖6之第一偏壓產生器600與圖9之第二偏壓產生器900。
若該參考(延遲控制)電流I0 對應該延遲控制電壓VCTRL 之改變而增加，則該第一NMOS鏡射電晶體N1003R之閘極至源極電壓(即該偏壓電壓VBN )亦增加。此外，在該第二NMOS鏡射電晶體N1004R、該中間NMOS電晶體N1001R及至少該第一PMOS負載元件電晶體P1001R中該電流增加，其鏡射該延遲控制電流I0 之增加。特定言之，該第一PMOS負載元件電晶體P1001R中之電流增加導致該源極至閘極電壓的增加，該增加相關聯於該VBP 節點處之電壓位準的減小。以此方式，該延遲控制電流I0 的增加導致該偏壓電壓VBN 的增加與該偏壓電壓VBP 的減小。在相反條件下，一類似分析適用，即該延遲控制電流I0 的減小導致該偏壓電壓VBN 的減小並導致該偏壓電壓VBP 的增加。
在該已知偏壓產生器300中，該電流基本上係藉由將該延遲控制電壓VCTRL 施加為該第二PMOS電晶體304之源極 閘極電壓並直接將該通道電流用作一延遲控制電流來獲得。此方法更為簡單但缺點係一延遲(Td )對延遲控制電壓(VCTRL )特徵對操作條件(溫度、VDD 電壓值)與程序參數變更的更強相依性。對於藉由該已知偏壓產生器300偏壓的延遲元件而言，可能針對各操作條件與程序參數集產生一不同的Td 對VCTRL 特徵，從而有效地產生一特徵曲線族。對於藉由一給定設計規格要求之頻率範圍而言，將存在一對應的延遲控制電壓VCTRL 之變更範圍，該變更範圍將隨該族中之特徵曲線進一步擴展開而加寬。
顯示，可省略該中間NMOS電晶體N1001R，在該情況下該延遲線中的AC擺動之下部位準將自VBPS 偏離更多。
圖11示意性說明圖10之第三偏壓產生器1000，其基於該延遲控制電壓VCTRL 實施該電流源1008。特定言之，該電流源1008係實施為一調整電路1112與一參考電流產生器1108之組合。方便的係，對於圖11所說明之實施方案而言，一延遲控制電流之最大位準係限於對應該要求的最大操作頻率之一特定值。當該方案係保持於該最大頻率操作點時，此防止一電流消耗浪湧。
該調整電路1112接收三個外部輸入：來自該參考電流產生器1108之一參考電流I0R ；來自該電荷幫浦104之延遲控制電壓VCTRL ；以及來自一參考電壓產生器(未顯示)之一參考電壓VRF 。熟習此項技術者將明白存在各種方式來實施該參考電流產生器1108。可將該參考電流I0R 提供為一穩定電流或一具有預定特徵之電流。該調整電流1112包括一第 一PMOS調整電晶體P110A與一第二PMOS調整電晶體P110B。該第一PMOS調整電晶體P110A之汲極係連接至該電壓源VSS 。該第一PMOS調整電晶體P110A之閘極接收該參考電壓VRF 並且該第一PMOS調整電晶體P110A之源極連接至一第一電阻器R1101，其另一端連接至該參考電流產生器1108。該第二PMOS調整電晶體P110B之汲極係連接至該VBN 節點。該第二PMOS調整電晶體P110B之閘極接收該延遲控制電壓VCTRL 並且該第二PMOS調整電晶體P110B之源極連接至一第二電阻器R1102，其另一端連接至該參考電流產生器1108。
在如圖11所說明而實施的第三偏壓產生器1000之操作中，該參考電壓VRF 係藉由圖10之第三偏壓產生器1000自一參考電壓產生器(未顯示)接收。鑑於該電壓位準VSW 藉由圖6之第一偏壓產生器600與藉由圖9之第二偏壓產生器900之接收，應熟悉一參考電壓之接收。該參考電壓VRF 可以係穩定的或可具有對操作條件及/或對程序參數之一預定(設計於其中)相依性。
如圖11所說明而實施的第三偏壓產生器1000調整通過該第一NMOS鏡射電晶體N1003R之電流，該電流進而依據該延遲控制電壓VCTRL 之值圍繞該參考電壓VRF 之位準的變更來控制該第三偏壓產生器1000與該等延遲元件202中的所有電流。
圖6之第一偏壓產生器600、圖9之第二偏壓產生器900及圖10之第三偏壓產生器1000中的參考電流I0 之值係藉由該 延遲控制電壓VCTRL 之值來決定。相比之下，圖11之第四偏壓產生器1100中的參考電流I0R 並不藉由該延遲控制電壓VCTRL 之值來決定。反而，該參考電流I0R 係恆定的(即，與VCTRL 無關)並且藉由該延遲控制電壓VCTRL 之值決定的延遲控制電流係該第二PMOS調整電晶體P110B的汲極電流IB 。該第一PMOS調整電晶體P110A與該第二PMOS調整電晶體P110B係一差動對。該參考電流I0R 係分配為通過該第一PMOS調整電晶體P110A之通道之一第一電流IA 與通過該第二PMOS調整電晶體P110B之通道之一第二電流IB 。當該延遲控制電壓VCTRL 圍繞該(恆定)參考電壓VRF 改變時，該參考電流在該等第一與第二電流之間的分配改變。當該延遲控制電壓VCTRL 大於該參考電壓VRF 時，IA <IB 並且更少的參考電流I0R 通過該第一PMOS調整電晶體P110A而更多的參考電流I0R 通過該第二PMOS調整電晶體P110B。當該延遲控制電壓VCTRL 大於該參考電壓VRF 時，IA >IB 並且更多的參考電流I0R 通過該第一PMOS調整電晶體P110A而更多的參考電流I0R 通過該第二PMOS調整電晶體P110B。以此方式，該延遲控制電流(即IB ，該第二PMOS調整電晶體P110B之汲極電流)隨該延遲控制電壓VCTRL 之變更而改變。
若該延遲控制電流IB 對應該延遲控制電壓VCTRL 之減小而增加，則該第一NMOS鏡射電晶體N1003R之閘極至源極電壓(即該偏壓電壓VBN )亦增加。此外，在該第二NMOS鏡射電晶體N1004R、該中間NMOS電晶體N1001R及至少該第 一PMOS負載元件電晶體P1001R中該電流增加，其鏡射該延遲控制電流IB 之增加。該第一PMOS負載元件電晶體P1001R中之電流增加導致該源極至閘極電壓的增加，該增加相關聯於該VBP 節點處之電壓位準的減小。以此方式，該第二PMOS調整電晶體P110B之汲極電流的增加導致該偏壓電壓VBN 的增加與該偏壓電壓VBP 的減小。在相反條件下，一類似分析適用，即該第二PMOS調整電晶體P110B之汲極電流的減小導致該偏壓電壓VBN 的減小並導致該偏壓電壓VBP 的增加。
圖12A說明針對具有如圖4所說明之結構的延遲元件202在藉由圖3之已知偏壓產生器300偏壓時的延遲對延遲控制電壓(Td 對VCTRL )特徵。顯示三個特徵曲線，其對應操作條件與程序參數之變更。該第一特徵曲線1201A代表引起一相對較低方案操作的操作條件與程序參數，而該第三特徵曲線1203A代表引起一相對較快方案操作的操作條件與程序參數。該第二特徵曲線1202A代表引起一典型方案操作的操作條件與程序參數。一延遲範圍係在圖12A中說明為具有於一第一延遲Td1 與一第二延遲Td2 處之限制。對應所說明延遲範圍之一延遲控制電壓範圍具有於對應該第一特徵曲線1201A及該第一延遲Td1 之一第一延遲控制電壓V1A 與對應該第三特徵曲線1203A及該第二延遲Td2 之一第二延遲控制電壓V2A 處之限制。
圖12B說明針對具有如圖4所說明之結構的延遲元件202在藉由如圖11所說明而組態之第三偏壓產生器1000偏壓時 的延遲對延遲控制電壓(Td 對VCTRL )特徵。顯示三個特徵曲線，其對應操作條件與程序參數之變更。該第一特徵曲線1201B代表引起一相對較低方案操作的操作條件與程序參數，而該第三特徵曲線1203B代表引起一相對較快方案操作的操作條件與程序參數。該第二特徵曲線1202B代表引起一典型方案操作的操作條件與程序參數。圖12A中說明的相同延遲範圍係在圖12B中說明為具有於該第一延遲Td1 與該第二延遲Td2 處之限制。對應所說明延遲範圍之一延遲控制電壓範圍具有於對應該第一特徵曲線1201B及該第一延遲Td1 之一第一延遲控制電壓V1B 與對應該第三特徵曲線1203B及該第二延遲Td2 之一第二延遲控制電壓V2B 處之限制。
應注意，針對該延遲元件202在藉由圖11之第四偏壓產生器1100偏壓時的延遲控制電壓範圍(即V2B －V1B )少於針對該延遲元件202在藉由圖3之已知偏壓產生器300偏壓時的延遲控制電壓範圍(即V2A －V1A )。在此重申，在使用該第四偏壓產生器1100偏壓時的可能延遲控制電壓範圍窄於在使用該已知偏壓產生器300偏壓時的可能延遲控制電壓範圍。隨著積體電路技術繼續進步並且VDD 電壓位準繼續下降，可認為一更窄的延遲控制電壓範圍越來越有益。
此外，由於該第一PMOS調整電晶體P110A與該第二PMOS調整電晶體P110B之動作所致，圖12B之特徵曲線1201B、1202B、1203B圍繞該參考電壓VRF 下沉，該參考電壓將傾向於在該電壓範圍中間某處。在藉由圖11表示之 設計中，藉由調整該參考電壓VRF 之值，可在該電源電壓範圍(VDD －VSS )內向上與向下偏移該電壓範圍(V2B －V1B )，從而改良針對該系統之其他部分(例如該電荷幫浦104)之適當操作的便利並促進操作點之調整與維護。在圖3之已知偏壓產生器300中，該電壓範圍中之此一"中間點"並不存在。該電壓範圍(V2A －V1A )在該電源電壓範圍(VDD －VSS )內之定位只取決於一PMOS裝置特徵(或一NMOS裝置特徵，視實施方案而定)並如此該定位係該生產程序的產物。
顯然，針對具有如圖4所說明之結構的延遲元件202在藉由圖6之第一偏壓產生器600或圖9之第二偏壓產生器900偏壓時的特徵曲線之一曲線圖在與圖12A中之特徵曲線的曲線圖相比較時會顯示益處。
對於該已知偏壓產生器300而言，可認為針對注入該延遲元件202中之電流的值之範圍較寬。相比之下，可顯示在該VCDL 108中提供一致電壓擺動U的偏壓產生器(例如分別係圖6與9之偏壓產生器600與900)中注入該延遲元件202之電流(藉由一電流源提供之參考電流)在一相對更小的範圍內改變。
已知在其中要求一自我偏壓延遲線於最高頻率開始操作的情況下(例如在啟動或重設之後的DLL中)，電流之消耗可能浪湧至一相當高的值，其中使用該已知偏壓產生器300。此一浪湧可能使一電壓過載。而且，應注意，對於該已知偏壓產生器300而言，對應更高頻率的電流對頻率特徵之部分相當平坦。因此，存在一點，於該點將更多電 流提供於該已知偏壓產生器300與延遲元件202中僅略微增加該頻率。
藉由圖11所說明之實施方案中的第三偏壓產生器1000中之參考電流產生器1108供應之參考電流I0R 可以係配置成不變以回應操作條件之變更及/或該等程序參數之變更。方便的係，在此類恆定電流條件下，使用該第四偏壓產生器1100之一自我偏壓延遲線並不要求使用該已知偏壓產生器300之一自我偏壓延遲線之一高頻啟動相位通常要求的電流浪湧。
熟習此項技術者將明白可經由VDD －VSS 鏡射來重新組態本文程序的偏壓產生器設計之任一者。圖13係呈現為VDD －VSS 鏡射的說明性範例。特定言之，圖13中之一第四偏壓產生器1300係代表圖10之偏壓產生器1000之一"倒轉極性"版本。即，已取代PMOS裝置使用NMOS裝置並已取代NMOS裝置使用PMOS裝置，並進行必要的尺寸調整。此外，該第四偏壓產生器1300將偏壓電壓VBN 與VBP 提供至一延遲元件1310，其係圖4之延遲元件202之一"倒轉極性"版本。
如自頂部向下所示，該第四偏壓產生器1300包括一PMOS電流鏡，其係由一第一PMOS鏡射電晶體P1303R與一第二PMOS鏡射電晶體P1304R組成。該等PMOS鏡射電晶體P1303R、P1304R之源極係連接至一電壓源VDD 。該等PMOS鏡射電晶體P1303R、P1304R之閘極係彼此連接並係連接至該第一PMOS鏡射電晶體P1303R之汲極。該第一 PMOS鏡射電晶體P1303R之汲極還係連接至一VBP 節點，即該PMOS偏壓電壓VBP 係自其提供至該等延遲元件1310的節點。該VBP 節點接收基於該延遲控制電壓VCTRL 藉由一電流源1308產生之一參考電流I0 。
該第二PMOS鏡射電晶體P1304R之汲極係連接至一中間PMOS電晶體P1301R之源極。該中間PMOS電晶體P1301R之閘極係連接至一電壓源VSS 而該閘極PMOS電晶體P1301R之汲極係連接至一VBN 節點，即該NMOS偏壓電壓VBN 係自其提供至該等延遲元件1310的節點。該VBN 節點係連接至一第一NMOS負載元件電晶體N1301R之閘極與汲極並係連接至一第二NMOS負載元件電晶體N1302R之閘極與汲極。該等NMOS負載元件電晶體N1301R、N1302R之源極係連接至該電壓源VSS 。
如自底部向上所示，圖13之倒轉極性延遲元件1310包括一上部PMOS電晶體P1312。該上部PMOS電晶體P1312之源極係連接至該電壓源VDD 。該上部PMOS電晶體P1312之閘極係以來自該第四偏壓產生器1300之偏壓電壓VBP 來供應。該上部PMOS電晶體P1312之汲極係連接至兩個路徑：一左路徑；以及一右路徑。
該左路徑包括一左PMOS輸入電晶體P1314。該左PMOS輸入電晶體P1314之源極係連接至該上部PMOS電晶體P1312之汲極。該左PMOS輸入電晶體P1314之閘極係連接至一輸入節點Vi＋ 以用於接收該差動輸入參考電壓VREF 之一部分。該左PMOS輸入電晶體P1314之汲極係連接至一輸出 節點VO－ 。該輸出節點VO－ 還係連接至一左第一NMOS負載元件電晶體N1318之汲極並係連接至一左第二NMOS負載元件電晶體N1322之汲極。該左第一NMOS負載元件電晶體N1318之閘極係連接至該輸出節點VO－ 。該左第二NMOS負載元件電晶體N1322之閘極係以來自該第四偏壓產生器1300之偏壓電壓VBN 來供應。該等左NMOS負載元件電晶體N1318、N1322之源極係連接至該電壓源VSS 。該等左NMOS負載元件電晶體N1318、N1322一起組成一左對稱負載1332。
該右路徑包括一右PMOS輸入電晶體P1316。該右PMOS輸入電晶體P1316之源極係連接至該上部PMOS電晶體P1312之汲極。該右PMOS輸入電晶體P1316之閘極係連接至一輸入節點Vi－ 以用於接收該差動輸入參考電壓VREF 之一部分。該右PMOS輸入電晶體P1316之汲極係連接至一輸出節點VO＋ 。該輸出節點VO＋ 還係連接至一右第一NMOS負載元件電晶體N1330之汲極並係連接至一右第二NMOS負載元件電晶體N1326之汲極。該右第一NMOS負載元件電晶體N1330之閘極係連接至該輸出節點VO＋ 。該右第二NMOS負載元件電晶體N1326之閘極係以來自該第四偏壓產生器1300之偏壓電壓VBN 來供應。該等右NMOS負載元件電晶體N1330、N1326之源極係連接至該電壓源VSS 。該等右NMOS負載元件電晶體N1330、N1326一起組成一右對稱負載1334。
在圖13所說明之延遲元件1310的操作中，該上部PMOS 電晶體P1312係藉由該偏壓電壓VBP 偏壓。該左對稱負載1332用作一可變電阻器網路。該左對稱負載1332輸出一與該輸出節點VO－ 上之電壓成函數關係的電流，該電壓關於該電壓0.5*VCTRL 對稱地改變。該右對稱負載1334亦用作一可變電阻器網路。該右對稱負載1334輸出一與該輸出節點VO＋ 上之電壓成函數關係的電流，該電壓關於該電壓0.5*VCTRL 對稱地改變。
特定言之，當該輸入節點Vi＋ 處之電壓處於一邏輯高電壓時，該左PMOS輸入電晶體P1314係關閉狀態並且該左PMOS輸入電晶體P1314之通道不在導電。因此，先前累積於該輸出節點VO－ 上的任何電荷都透過該左對稱負載1332放電至接近該供應電壓VSS 之一值。該輸出節點VO－ 自充電至放電之轉變的速度係與該左第二NMOS負載元件電晶體N1322中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
同時，該輸入節點Vi－ 處於一邏輯低電壓。因此，該右PMOS輸入電晶體P1316係開啟狀態並且該右PMOS輸入電晶體P1316之通道在導電，從而允許電荷透過該右PMOS輸入電晶體P1316與該上部PMOS電晶體P1312累積於該輸出節點VO＋ 上。該輸出節點VO＋ 自放電至充電之轉變的速度係與該上部PMOS電晶體P1312中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
顯然，該輸出節點VO＋ 上的電荷僅可累積直至該輸出節點VO＋ 上的電壓(即該右第二NMOS負載元件電晶體N1326 之汲極上的電壓)接近該右第二NMOS負載元件電晶體N1326之閘極上的電壓，即該偏壓電壓VBN 。
隨後，當該輸入節點Vi＋ 處之電壓切換至一邏輯低電壓時，該左PMOS輸入電晶體P1314開啟並且該左PMOS輸入電晶體P1314之通道開始導電，從而允許一電荷透過該左PMOS輸入電晶體P1314與該上部PMOS電晶體P1312再次累積於該輸出節點VO－ 上。該輸出節點VO－ 自放電至充電之轉變的速度係與該上部PMOS電晶體P1312中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBP 來控制。
該輸出節點VO－ 上的電荷僅可累積直至該輸出節點VO－ 上的電壓(即該左第二NMOS負載元件電晶體N1322之汲極上的電壓)接近該左第二NMOS負載元件電晶體N1322之閘極上的電壓，即該偏壓電壓VBN 。
同時，該輸入節點Vi－ 切換至一邏輯高電壓。因此，該右PMOS輸入電晶體P1316關閉並且該右PMOS輸入電晶體P1316之通道停止導電，從而允許該輸出節點VO＋ 透過該右對稱負載1334放電至接近該供應電壓VSS 之一值。該輸出節點VO＋ 自充電至放電之轉變的速度係與該右第二NMOS負載元件電晶體N1326中之通道在導電的程度相關，該程度係藉由該偏壓電壓VBN 來控制。
若該參考(延遲控制)電流I0 對應該延遲控制電壓VCTRL 之改變而增加，則該第一PMOS鏡射電晶體P1303R之源極至閘極電壓亦增加。該第一PMOS鏡射電晶體P1303R之源極至閘極電壓的增加對應該偏壓電壓VBP 的減小。此外，在 該第二PMOS鏡射電晶體P1304R、該中間PMOS電晶體P1301R及至少該第一NMOS負載元件電晶體N1301R中該電流增加，其鏡射該延遲控制電流I0 之增加。特定言之，該第一NMOS負載元件電晶體N1301R中之電流增加導致該閘極至源極電壓的增加，該增加相關聯於該VBN 節點處之電壓位準的增加。以此方式，該延遲控制電流I0 的增加導致該偏壓電壓VBN 的增加並導致該偏壓電壓VBP 的減小。在相反條件下，一類似分析適用，即該延遲控制電流I0 的減小導致該偏壓電壓VBN 的減小並導致該偏壓電壓VBP 的增加。
熟習此項技術者將明白，隨著該偏壓電壓VBN 改變(即隨著該電荷幫浦104改變VCTRL 以回應自該相位比較器102接收之相位循跡調整)，該等對稱負載1332、1334之電阻率亦改變。該等對稱負載1332、1334之電阻率的此一改變藉由透過該延遲元件1310改變該信號之延遲來直接控制該輸出電壓VO 的頻率。
顯然，可省略該中間PMOS電晶體P1301R。
上面說明的本申請案之具體實施例僅係作為範例。熟習此項技術者可在不脫離隨附申請專利範圍界定的本申請案範疇下對特定具體實施例進行改變，修正及變更。
100‧‧‧延遲鎖定迴路(DLL)
102‧‧‧相位比較器
104‧‧‧電荷幫浦
106‧‧‧偏壓產生器
108‧‧‧電壓控制延遲線(VCDL)
202‧‧‧延遲元件
202A‧‧‧延遲元件
202B‧‧‧延遲元件
202C‧‧‧延遲元件
202D‧‧‧延遲元件
204‧‧‧差動至單一轉換器與電壓位準偏移器
300‧‧‧偏壓產生器
302‧‧‧第一PMOS電晶體
304‧‧‧第二PMOS電晶體
306‧‧‧第三PMOS電晶體
308‧‧‧第一PMOS負載元件電晶體
310‧‧‧第二PMOS負載元件電晶體
312‧‧‧第一電流源電晶體
314‧‧‧第二電流源電晶體
316‧‧‧對稱負載元件
318‧‧‧中間電晶體
362‧‧‧放大器偏壓級
364‧‧‧放大器級
366‧‧‧第一半延遲緩衝器級
368‧‧‧第二半延遲緩衝器級
422‧‧‧左對稱負載
424‧‧‧右對稱負載
600‧‧‧第一偏壓產生器
606‧‧‧差動放大器
608‧‧‧電流源
700‧‧‧DLL
710‧‧‧參考電壓產生器
900‧‧‧第二偏壓產生器
906‧‧‧差動放大器
908‧‧‧電流源
1000‧‧‧第三偏壓產生器
1008‧‧‧電流源
1100‧‧‧第四偏壓產生器
1108‧‧‧參考電流產生器
1112‧‧‧調整電路
1300‧‧‧第四偏壓產生器
1308‧‧‧電流源
1310‧‧‧延遲元件
1332‧‧‧左對稱負載
1334‧‧‧右對稱負載
N402‧‧‧下部NMOS電晶體
N404‧‧‧左NMOS輸入電晶體
N406‧‧‧右NMOS輸入電晶體
N601R‧‧‧中間NMOS電晶體
N603R‧‧‧第一NMOS鏡射電晶體
N604R‧‧‧第二NMOS鏡射電晶體
N901R‧‧‧中間NMOS電晶體
N903R‧‧‧下部NMOS電晶體
N1001R‧‧‧中間NMOS電晶體
N1003R‧‧‧第一NMOS鏡射電晶體
N1004R‧‧‧第二NMOS鏡射電晶體
N1301R‧‧‧第一NMOS負載元件電晶體
N1302R‧‧‧第二NMOS負載元件電晶體
N1318‧‧‧左第一NMOS負載元件電晶體
N1322‧‧‧左第二NMOS負載元件電晶體
N1326‧‧‧右第二PMOS負載元件電晶體
N1330‧‧‧右第一PMOS負載元件電晶體
P110A‧‧‧第一PMOS調整電晶體
P110B‧‧‧第二PMOS調整電晶體
P408‧‧‧左第一PMOS負載元件電晶體
P412‧‧‧左第二PMOS負載元件電晶體
P416‧‧‧右第二PMOS負載元件電晶體
P420‧‧‧右第一PMOS負載元件電晶體
P601R‧‧‧第一PMOS負載元件電晶體
P602R‧‧‧第二PMOS負載元件電晶體
P901R‧‧‧第一PMOS負載元件電晶體
P902R‧‧‧第二PMOS負載元件電晶體
P903R‧‧‧PMOS鏡射電晶體
P1001R‧‧‧第一PMOS負載元件電晶體
P1002R‧‧‧第二PMOS負載元件電晶體
P1301R‧‧‧中間PMOS電晶體
P1303R‧‧‧第一PMOS鏡射電晶體
P1304R‧‧‧第二PMOS鏡射電晶體
P1312‧‧‧上部PMOS電晶體
P1314‧‧‧左PMOS輸入電晶體
P1316‧‧‧右PMOS輸入電晶體
R1101‧‧‧第一電阻器
R1102‧‧‧第二電阻器
現將參考圖式，該等圖式經由範例來顯示本發明之具體實施例，且其中：圖1顯示包括一電壓控制延遲線的典型延遲鎖定迴路的方塊圖； 圖2示意性並以圖表形式說明針對圖1之電壓控制延遲線之一範例結構，該範例結構包括一偏壓產生器電路與多個延遲元件；圖3說明針對圖2之偏壓產生器電路之一先前技術結構；圖4說明針對圖2之延遲元件之一者的一先前技術結構；圖5A說明針對圖3之延遲元件在藉由圖2之偏壓產生器偏壓時之輸出的電壓波形；圖5B說明針對圖4之延遲元件之一倒轉極性版本在藉由圖3之偏壓產生器之一倒轉極性版本偏壓時之輸出的電壓波形；圖6說明依據一第一範例具體實施例之一偏壓產生器；圖7顯示包括圖6之偏壓產生器與一電壓控制延遲線的一延遲鎖定迴路的方塊圖；圖8說明針對圖4之延遲元件在藉由圖6之偏壓產生器偏壓時之輸出的電壓波形；圖9說明依據另一範例具體實施例之一偏壓產生器；圖10說明依據另一範例具體實施例之一偏壓產生器，該偏壓產生器包括一電壓控制電流源；圖11說明實施該電壓控制電流源的圖10之偏壓產生器；圖12A說明針對具有如圖4所說明之結構的延遲元件在藉由圖3之偏壓產生器偏壓時的延遲對延遲控制電壓特徵；圖12B說明針對具有如圖4所說明之結構的延遲元件在藉由圖11所說明之偏壓產生器偏壓時的延遲對延遲控制電壓特徵；以及 圖13說明與圖4之延遲元件之一"倒轉極性"版本組合的圖10之偏壓產生器之一"倒轉極性"版本。
600‧‧‧第一偏壓產生器
606‧‧‧差動放大器
608‧‧‧電流源
N601R‧‧‧中間NMOS電晶體
N603R‧‧‧第一NMOS鏡射電晶體
N604R‧‧‧第二NMOS鏡射電晶體
P601R‧‧‧第一PMOS負載元件電晶體
P602R‧‧‧第二PMOS負載元件電晶體

Claims (15)

  1. 一種用於偏壓採用一或多個延遲元件之一延遲線中的延遲元件的偏壓產生器，該偏壓產生器包含：一偏壓產生器可變電阻負載元件，該偏壓產生器可變電阻負載元件係連接於一電源電壓與一給定節點之間；一電壓控制電流源，其用於產生一參考電流；一電流鏡，其係由一第一側與一第二側形成，該第一側係連接至該電壓控制電流源以使得該第一側中之電流與該第二側中之電流係基於該參考電流來建置；一參考電壓產生器，其用於產生一參考電壓；以及一運算放大器，其具有連接至該給定節點之一非反向輸入、連接至該參考電壓產生器以接收該參考電壓之一反向輸入及連接至該偏壓產生器可變電阻負載元件中之控制電流的一輸出，其中該運算放大器調整該輸出以最小化該非反向輸入與該反向輸入處之電壓位準之間的差。
  2. 如請求項1之偏壓產生器，其進一步包含一中間場效電晶體(FET)，其具有連接至該給定節點之一汲極與連接至該電源電壓之一閘極，並經組態以使得通過該中間FET之一電流包括該電流鏡之該第二側中之該電流。
  3. 如請求項1之偏壓產生器，其中該參考電壓產生器經組態用以產生該參考電壓以使得該參考電壓不變以回應操作條件之變更與程序參數之變更。
  4. 如請求項1之偏壓產生器，其中該參考電壓產生器經組 態用以產生該參考電壓以使得該參考電壓具有對操作條件之一預定相依性。
  5. 如請求項4之偏壓產生器，其中該等操作條件包括一環境溫度。
  6. 如請求項4之偏壓產生器，其中該等操作條件包括該電源電壓之一位準。
  7. 如請求項1之偏壓產生器，其中該參考電壓產生器經組態用以產生該參考電壓以使得該參考電壓具有對程序參數之一預定相依性。
  8. 一種用於偏壓採用一或多個延遲元件之一延遲線中的延遲元件的偏壓產生器，該偏壓產生器包含：一偏壓產生器可變電阻負載元件，該偏壓產生器可變電阻負載元件係連接於一電源電壓與一給定節點之間；一電壓控制電流源，其用於產生一參考電流，該電壓控制電流源係由將一參考電流供應至一場效電晶體(FET)之差動對的一參考電流產生器形成，其中該參考電流在該FET對之間的分割係基於一第一分支上之一參考電壓與一第二分支上之一控制電壓；以及一第一電流鏡，其係由一第一側與一第二側形成，該第一側係連接至該電壓控制電流源以使得該第一側中之電流與該第二側中之電流係基於該參考電流之該分割來建置。
  9. 如請求項8之偏壓產生器，其進一步包含一中間FET，該偏壓產生器具有連接至該給定節點之一汲極與連接至該 電源電壓之一閘極，並經組態以使得通過中間FET之一電流包括該電流鏡之該第二側中之該電流。
  10. 如請求項8之偏壓產生器，其中該偏壓產生器可變電阻負載元件係形成為一電流鏡。
  11. 如請求項8之偏壓產生器，其中該參考電流產生器經組態用以產生該參考電流以使得該參考電流不變以回應操作條件之變更與程序參數之變更。
  12. 如請求項8之偏壓產生器，其中該參考電流產生器經組態用以產生該參考電流以使得該參考電流具有對操作條件之一預定相依性。
  13. 如請求項12之偏壓產生器，其中該等操作條件包括一環境溫度。
  14. 如請求項12之偏壓產生器，其中該等操作條件包括該電源電壓之一位準。
  15. 如請求項8之偏壓產生器，其中該參考電流產生器經組態用以產生該參考電流以使得該參考電流具有對程序參數之一預定相依性。
TW097122253A 2007-06-15 2008-06-13 用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器 TWI390382B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/763,506 US20080309386A1 (en) 2007-06-15 2007-06-15 Bias generator providing for low power, self-biased delay element and delay line

Publications (2)

Publication Number Publication Date
TW200907628A TW200907628A (en) 2009-02-16
TWI390382B true TWI390382B (zh) 2013-03-21

Family

ID=40129182

Family Applications (2)

Application Number Title Priority Date Filing Date
TW101123641A TWI484315B (zh) 2007-06-15 2008-06-13 用於對準具有一參考相位之一參考信號與具有一回授相位之一回授信號的裝置
TW097122253A TWI390382B (zh) 2007-06-15 2008-06-13 用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW101123641A TWI484315B (zh) 2007-06-15 2008-06-13 用於對準具有一參考相位之一參考信號與具有一回授相位之一回授信號的裝置

Country Status (5)

Country Link
US (3) US20080309386A1 (zh)
KR (1) KR20100047226A (zh)
CA (1) CA2692999A1 (zh)
TW (2) TWI484315B (zh)
WO (1) WO2008151435A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100901694B1 (ko) * 2006-12-08 2009-06-08 한국전자통신연구원 전류모드 이중 적분형 변환장치
US20080309386A1 (en) * 2007-06-15 2008-12-18 Mosaid Technologies Incorporated Bias generator providing for low power, self-biased delay element and delay line
JP5198177B2 (ja) * 2008-08-05 2013-05-15 ラピスセミコンダクタ株式会社 表示用駆動装置
US9367711B1 (en) * 2008-09-04 2016-06-14 Intelleflex Corporation Battery assisted RFID tag with square-law receiver and optional part time active behavior
US8786334B2 (en) * 2010-07-30 2014-07-22 Samsung Electronics Co., Ltd. Lock detection circuit and phase-locked loop circuit including the same
US9300304B2 (en) 2012-04-26 2016-03-29 Hewlett Packard Enterprise Development Lp Self-biased delay locked loop with delay linearization
US8704568B1 (en) * 2012-09-28 2014-04-22 Analog Devices, Inc. Sub-gate delay adjustment using digital locked-loop
US20140225662A1 (en) * 2013-02-11 2014-08-14 Nvidia Corporation Low-voltage, high-accuracy current mirror circuit
US9810023B2 (en) 2016-01-11 2017-11-07 Craig Stewart Climbing system
KR102500806B1 (ko) 2016-08-30 2023-02-17 삼성전자주식회사 전류 제어 회로 및 이를 포함하는 바이어스 생성기
KR102581085B1 (ko) * 2018-12-24 2023-09-21 에스케이하이닉스 주식회사 딜레이 셀 및 이를 포함하는 딜레이 라인
CN111628766B (zh) * 2020-07-23 2023-10-31 上海华力微电子有限公司 一种压控振荡器结构及锁相环

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
US5399995A (en) * 1994-04-08 1995-03-21 Raytheon Company CMOS circuit providing 90 degree phase delay
US5515012A (en) * 1995-05-17 1996-05-07 Vlsi Technology, Inc. Very low noise, wide frequency range phase lock loop
US5727037A (en) * 1996-01-26 1998-03-10 Silicon Graphics, Inc. System and method to reduce phase offset and phase jitter in phase-locked and delay-locked loops using self-biased circuits
US6777995B1 (en) * 1999-02-26 2004-08-17 Micron Technology, Inc. Interlaced delay-locked loops for controlling memory-circuit timing
DE19949782C1 (de) * 1999-10-15 2001-07-12 Texas Instruments Deutschland PLL-Schaltung
US6831492B1 (en) * 2000-09-06 2004-12-14 Ati International, Srl Common-bias and differential structure based DLL
WO2002060063A1 (en) * 2001-01-26 2002-08-01 True Circuits, Inc. Self-biasing phase-locked loop system
KR100400317B1 (ko) * 2001-06-30 2003-10-01 주식회사 하이닉스반도체 클럭 동기 장치의 지연 회로
US20040135640A1 (en) * 2002-01-28 2004-07-15 Maneatis John G. Phase-locked loop with conditioned charge pump output
US6873214B2 (en) * 2002-05-03 2005-03-29 Texas Instruments Incorporated Use of configurable capacitors to tune a self biased phase locked loop
US7251305B2 (en) * 2002-05-17 2007-07-31 Sun Microsystems, Inc. Method and apparatus to store delay locked loop biasing parameters
US7078977B2 (en) * 2002-09-06 2006-07-18 True Circuits, Inc. Fast locking phase-locked loop
DE60236765D1 (de) * 2002-11-29 2010-07-29 Infineon Technologies Ag Stromgesteuerter oszillator
US6747507B1 (en) * 2002-12-03 2004-06-08 Texas Instruments Incorporated Bias generator with improved stability for self biased phase locked loop
US7120804B2 (en) * 2002-12-23 2006-10-10 Intel Corporation Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency
CA2455276A1 (en) * 2003-01-17 2004-07-17 Tundra Semiconductor Corporation Physical layers
US6903586B2 (en) * 2003-02-28 2005-06-07 Ati Technologies, Inc. Gain control circuitry for delay locked loop circuit
US7176737B2 (en) * 2003-06-27 2007-02-13 Cypress Semiconductor Corp. Phase-locked loop and delay-locked loop including differential delay cells having differential control inputs
US6985045B2 (en) * 2004-03-02 2006-01-10 Texas Instruments Incorporated Gain control circuits for voltage controlled oscillators
KR100657839B1 (ko) * 2004-05-31 2006-12-14 삼성전자주식회사 전원 전압의 노이즈에 둔감한 딜레이 셀
US7403057B2 (en) * 2006-11-06 2008-07-22 International Business Machines Corporation CML delay cell with linear rail-to-rail tuning range and constant output swing
US7679418B2 (en) * 2007-04-27 2010-03-16 Mosaid Technologies Incorporated Voltage level shifter and buffer using same
US20080309386A1 (en) * 2007-06-15 2008-12-18 Mosaid Technologies Incorporated Bias generator providing for low power, self-biased delay element and delay line

Also Published As

Publication number Publication date
TWI484315B (zh) 2015-05-11
TW201245923A (en) 2012-11-16
US20100060347A1 (en) 2010-03-11
US7977985B2 (en) 2011-07-12
TW200907628A (en) 2009-02-16
WO2008151435A1 (en) 2008-12-18
US8125256B2 (en) 2012-02-28
KR20100047226A (ko) 2010-05-07
CA2692999A1 (en) 2008-12-18
US20080309386A1 (en) 2008-12-18
US20110234308A1 (en) 2011-09-29

Similar Documents

Publication Publication Date Title
TWI390382B (zh) 用於低功率，自我偏壓延遲元件及延遲線的偏壓產生器
USRE49018E1 (en) Charge pump for PLL/DLL
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
US8159275B2 (en) Phase-locked loop and bias generator
KR20090067469A (ko) 바이어스전압 생성회로 및 위상고정루프
KR101276730B1 (ko) 발진기 및 이를 이용한 위상 고정 루프

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees