JP5198177B2 - 表示用駆動装置 - Google Patents

Description

本発明は、液晶表示装置（以下「ＬＣＤ」という。）等の表示装置を駆動するための表示用駆動装置、例えば、薄膜トランジスタ（以下「ＴＦＴ」という。）を用いたＬＣＤ（以下「ＴＦＴ−ＬＣＤ」という。）を駆動するためのＴＦＴソースドライバにおけるソース用増幅回路（以下「アンプ」という。）の定電流制御信号であるバイアス信号の配線レイアウト（配置）に関するものである。

従来、例えば、アクティブマトリクス方式を利用したＴＦＴ−ＬＣＤに関する技術が、下記の特許文献１に記載され、それらの内部に設けられる多数の信号配線間に生じるクロストークノイズを抑制するためのシールド配線に関する技術が、下記の特許文献２に記載されている。

特開２００４−２９４０９号公報 特開２００６−１７９５５４号公報

図５は、特許文献１等に記載された従来の表示装置の１つであるＴＦＴ−ＬＣＤを示す概略の構成図である。

このＴＦＴ−ＬＣＤは、液晶（以下「ＬＣ」という。）パネル１と、走査側のゲート駆動用の半導体集積回路（以下「ＩＣ」という。）２と、表示用データＤＩＮ側のソース駆動用ＩＣ３等とを備えている。ＬＣパネル１は、図示しないが、画素電極とスイッチング機能を持つＴＦＴとを配置した透明なＴＦＴ側基板と、面全体に１つの対向電極を形成した透明な対向電極側基板と、これら２枚の基板を対向させて間にＬＣを封入した構造になっている。そして、対向電極に所定のコモン電圧Ｖｃｏｍを供給すると共に、ＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向電極との間の電位差によりＬＣの透過率を変化させて画像を表示するようになっている。

画像を中間調表示（階調表示）するために、各画素電極には所定の電圧として可変の階調電圧が印加される。ＴＦＴ側基板上には、各画素電極へ印加する階調電圧を送るソース線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。複数のソース線は、ソース駆動用ＩＣ３の出力側に接続され、複数の走査線が、ゲート駆動用ＩＣ２の出力側に接続されている。

図示しない制御回路からクロック信号ＣＫ等がゲート駆動用ＩＣ２へ供給されると共に、その制御回路からクロック信号ＣＫ等のタイミング信号や表示用データＤＩＮ等がソース駆動用ＩＣ３へ供給されると、図５のＴＦＴ−ＬＣＤは以下のように動作する。

先ず、ゲート駆動用ＩＣ２から各走査線に対してパルス状の走査信号が送られる。走査線に印加された走査信号が高レベル（以下「Ｈレベル」という。）の時には、この走査線に繋がるＴＦＴが全てオン状態となる。この時、ソース駆動用ＩＣ３からソース線へ送られた階調電圧が、オン状態のＴＦＴを介して画素電極に印加される。その後、走査信号が低レベル（以下「Ｌレベル」という。）になってＴＦＴがオフ状態に変化すると、画素電極と対向電極との電位差が、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより、ＬＣパネル１に画像を表示することができる。

ソース駆動用ＩＣ３によって各画素電極を駆動する場合、ＬＣ固有の特性から対向電極の電位に対して交流駆動する必要がある。この交流駆動方法の代表的なものとしては、ライン反転駆動法やドット反転駆動法がある。ライン反転駆動法は、ソース駆動用ＩＣ３からの階調電圧を１走査線を駆動する期間（ 以下「水平期間」という。）毎にコモン電圧Ｖｃｏｍに対して正電圧と負電圧を、１走査線単位で切り換える方法である。これに対し、ドット反転駆動法は、１画素電極単位で切り換える方法である。

即ち、ライン反転駆動法は、ソース駆動用ＩＣ３からの階調電圧を、例えば、＋５Ｖ以下の低電圧に設定し、コモン電圧Ｖｃｏｍを１水平期間毎に変化させることにより極性反転して交流駆動する方法である。これに対し、ドット反転駆動法は、コモン電圧Ｖｃｏｍを一定電圧に固定し、ソース駆動用ＩＣ３からの階調電圧としてコモン電圧Ｖｃｏｍに対して、極性が正（Ｐ）の電圧（以下「正極性階調電圧」」という。）と、極性が負（Ｎ）の電圧（以下「負極性階調電圧」という。）をそれぞれ対称となるように設定して、正極性階調電圧と負極性階調電圧を１水平期間毎に交互に供給する方法である。例えば、６４階調表示の場合、正極性階調電圧ＶＰ１〜ＶＰ６４としてＶｃｏｍ＜ＶＰ６４＜…＜ＶＰ１、及び負極性階調電圧ＶＮ１〜ＶＮ６４としてＶｃｏｍ＞ＶＮ６４＞…＞ＶＮ１で、正極性階調電圧ＶＰ１〜ＶＰ６４と負極性階調電圧ＶＮ１〜ＶＮ６４とがコモン電圧Ｖｃｏｍに対してそれぞれ対称に設定される。そして、正極性階調電圧ＶＰ１〜ＶＰ６４のうちの１つの階調電圧ＶＰｘと、負極性階調電圧ＶＮ１〜ＶＮ６４のうちの１つの階調電圧ＶＮｘとが１水平期間毎に交互に供給される。

図５のＴＦＴ−ＬＣＤにおいて、例えば、ドット反転駆動法を用いたソース駆動用ＩＣ３は、表示用データＤＩＮを取り込んでストローブ信号ＳＴＢに同期して保持し、内部で発生された多数の階調電圧のうち、保持された表示用データＤＩＮに応じた階調電圧を選択し、アナログ信号に変換して階調電圧ＶＰｘ，ＶＮｘを生成し、出力回路により、その階調電圧ＶＰｘ，ＶＮｘを駆動し、ストローブ信号ＳＴＢに同期して各ソース線へ出力する構成になっている。

図６は、図５中のソース駆動用ＩＣ３内の出力回路を示す概略の構成図である。
出力回路は、この中央に配置され、Ｈ側のバイアス信号ＶＢＨ及びＬ側のバイアス信号ＶＢＬを生成するバイアス回路１０と、このバイアス回路１０の左右に多数（例えば、数百個）配置され、バイアス信号ＶＢＨ，ＶＢＬによりそれぞれ定電流を流して、入力された階調電圧ＶＰｘ，ＶＮｘをそれぞれ増幅するためのセル構造をなすソース側増幅回路（以下「ソースアンプ」という。）２０等とを有している。

バイアス回路１０の上下左右には、横配線であるＰ側バイアス信号（ＶＢＨ）配線１１ＰとＮ側バイアス信号（ＶＢＬ）配線１１Ｎとが配置され、これらのバイアス信号配線１１Ｐ，１１Ｎにより、バイアス回路１０とセル構造の各ソースアンプ２０とが電気的に接続されている。バイアス信号ＶＢＨ，ＶＢＬの精度によって出力信号が変動してしまうため、一般的には、特許文献２に記載されているように、Ｐ側バイアス信号配線１１Ｐ及びＮ側バイアス信号配線１１Ｎに対し、信号配線間のクロストークノイズの影響による信号伝送の遅延変動や誤動作等を防止するために、シールド配線１２Ｐ，１２Ｎがそれぞれ併設されている。即ち、Ｐ側バイアス信号配線１１Ｐには、電源電圧（以下「ＶＤＤ」という。）が印加されたＶＤＤシールド配線１２Ｐが併設され、Ｎ側バイアス信号配線１１Ｎにも、接地電圧（以下「ＶＳＳ」という。）に保持されたＶＳＳシールド配線１１Ｎが併設されている。

各セルのソースアンプ２０は、Ｐ側バイアス信号配線１１Ｐに接続されたＰ側ソースアンプ部２０Ｐと、Ｎ側バイアス信号配線１１Ｎに接続されたＮ側ソースアンプ部２０Ｎとにより構成されている。Ｐ側ソースアンプ部２０Ｐは、Ｐ側バイアス信号配線１１Ｐに接続されてＰ側バイアス信号ＶＢＨにより定電流制御され、入力された階調電圧ＶＰｘを増幅するＰ側差動段２１Ｐと、このＰ側差動段２１Ｐに縦配線２３Ｐを介して接続されてＰ側バイアス信号ＶＢＨにより定電流制御され、そのＰ側差動段２１Ｐの出力信号をソース線へ供給して駆動するＰ側出力段２２Ｐとを有している。Ｎ側ソースアンプ部２０Ｎは、Ｎバイアス信号配線１１Ｎに接続されてＮ側バイアス信号ＶＢＬにより定電流制御され、入力された階調電圧ＶＮｘを増幅するＮ側差動段２１Ｎと、このＮ側差動段２１Ｎに縦配線２３Ｎを介して接続されてＮ側バイアス信号ＶＢＬにより定電流制御され、そのＮ側差動段２１Ｎの出力信号をソース線へ供給して駆動するＮ側出力段２２Ｎとを有している。

このような構成の出力回路において、バイアス回路１０により生成されたバイアス信号ＶＢＨ，ＶＢＬが、Ｐ側バイアス信号配線１１Ｐ及びＮ側バイアス信号配線１１Ｎを介して、各セルのソースアンプ２０へそれぞれ供給される共に、ＶＤＤ，ＶＳＳ及びストローブ信号ＳＴＢが、その各セルのソースアンプ２０へそれぞれ供給される。すると、各ソースアンプ２０では、入力された階調電圧ＶＰｘ，ＶＮｘをそれぞれ駆動し、ストローブ信号ＳＴＢに同期して各ソース線へ出力する。

近年出力用のソースアンプ２０の精度向上から、このソースアンプ２０内の差動段２１Ｐ，２１Ｎと出力段２２Ｐ，２２Ｎとを構成するトランジスタを別々の半導体ウェルに形成し、互いの影響を減らす技術が検討されている。差動段２１Ｐ，２１Ｎと出力段２２Ｐ，２２Ｎとを別ウェルに形成する場合、それぞれに対してバイアス信号ＶＢＨ，ＶＢＬＮを供給しなければならず、出力回路の横方向に配置されたバイアス信号配線１１Ｐ，１１Ｎから縦配線２３Ｐ，２３Ｎで供給しなければならない。例えば、ソースアンプ２０内の１つのバイアス信号ＶＢＨ（ＶＢＬ）が電源の異なる（ソースアンプ２０の差動段２１Ｐ（２１Ｎ）と出力段２２Ｐ（２２Ｎ）の差で電位は同じ）複数のＭＯＳトランジスタのゲート信号となる場合、ソースアンプ２０内でバイアス信号ＶＢＨ（ＶＢＬ）の縦配線２３Ｐ（２３Ｎ）を設けなければならない。各ソースアンプ２０内において、縦方向のバイアス信号配線である縦配線２３Ｐ，２３Ｈの増加に応じて、シールド配線も同様に追加しなければならない状況が生じている。

しかしながら、従来の技術では、チップサイズ縮小から追加の配線領域、特に縦配線２３Ｐ，２３Ｎの余裕が少ないため（即ち、セル幅が狭く他配線が密のため）、この縦配線２３Ｐ，２３Ｎに対してシールド配線を配置することが困難である。シールド配線を行わずに設計した場合、ソースアンプ２０の出力の遅延時間が増大してしまい、表示品質を保つことが困難である。例えば、ソースアンプ２０内でバイアス信号がシールドされていない場合、バイアス信号と他信号間に数ｆＦのカップリング容量が付き、全体では数ｐＦ（ソースアンプ個数分）のカップリング容量となる。バイアス信号ＶＢＨ，ＶＢＬのカップリング対象となる信号が頻繁に動作するデジタル信号の場合、この信号の影響を受けてバイアス信号ＶＢＨ，ＶＢＬが不安定になり、ソースアンプ２０の出力遅延時間が増大してしまい、表示品質が劣化してしまう。

又、シールド配線を配置するように再設計するには、非常に工数増大を招くと共にチップサイズ増大を招きかねない。

本発明は、このような従来の課題を解決し、安価に安定品質の表示用駆動装置を提供することを目的とする。

本発明の表示用駆動装置は、複数の表示素子を駆動する出力回路を備えた表示用駆動装置であって、前記出力回路は、半導体基板において電源電流の流れる縦方向に回路構成素子が配置されて形成され、定電流制御信号である同極性の第１のバイアス信号及び第２のバイアス信号を含む複数のバイアス信号を生成するバイアス回路と、前記バイアス回路を基準にして前記縦方向に対して直交する横方向に配置され、前記半導体基板内において分離して形成された第１のウェル及び第２のウェルのうち、前記第１のウェル内に形成され、前記第１のバイアス信号により定電流制御され、入力された表示用信号を増幅する増幅段と、前記第２のウェル内に形成され、前記第２のバイアス信号により定電流制御され、前記増幅段の出力信号を前記表示素子へ供給して駆動する出力段と、を有している。そして、前記バイアス回路内において、前記第１のバイアス信号と前記第２のバイアス信号とは前記縦方向に配置された縦配線によって短絡され、且つ、前記縦配線はシールドされ、前記第１及び第２のバイアス信号は、それぞれ前記横方向に配置された横配線により伝送され、且つ、前記各横配線はシールドされている。

本発明によれば、従来のアンプ内の縦配線を止めたことで、他信号との隣接がなくなりカップリング容量を削除できる。しかも、従来の縦配線に代えて、横配線のバイアス信号配線を増設可能な構成にしたので、対電源配線との容量が増加し、バイアス信号がより安定化し、アンプの出力遅延時間が従来より速くなる。従って、安価に安定品質のソース駆動用ＩＣ等の表示用駆動装置を実現できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１のＴＦＴ−ＬＣＤ）
図２は、本発明の実施例１における表示装置の１つであるＴＦＴ−ＬＣＤを示す概略の構成図である。

このＴＦＴ−ＬＣＤは、ＬＣパネル３０と、走査側のゲート駆動用ＩＣ３５と、表示用データＤＩＮ側のソース駆動用ＩＣ４０等とを備えている。

ＬＣパネル３０は、従来の図５と同様に、画素電極とスイッチング機能を持つＴＦＴ３１とを配置した透明なＴＦＴ側基板と、面全体に１つの対向電極を形成した透明な対向電極側基板と、これら２枚の基板を対向させて間にＬＣ３２を封入した構造になっている。そして、対向電極に所定のコモン電圧Ｖｃｏｍを供給すると共に、ＴＦＴ３１を制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向電極との間の電位差によりＬＣ３２の透過率を変化させて画像を表示するようになっている。

画像を階調表示するために、各画素電極には所定の電圧として可変の階調電圧ＶＰｘ，ＶＮｘが印加される。ＴＦＴ側基板上には、各画素電極へ印加する階調電圧を送るソース線３３と、ＴＦＴ３１のスイッチング制御信号（走査信号）を送る走査線３４とが配線されている。複数のソース線３３は、ソース駆動用ＩＣ４０の出力側に接続され、多数の走査線３４が、ゲート駆動用ＩＣ３５の出力側に接続されている。なお、対向電極には、コモン電圧Ｖｃｏｍを供給するための電源回路が接続されている。

ソース駆動用ＩＣ４０は、例えば、ドット反転駆動法を用いて構成され、多数の階調電圧を発生する階調電圧発生回路４１と、この出力側に接続されたドライバセル４２等とを有している。ドライバセル４２は、デジタル／アナログコンバータ（以下「Ｄ／Ａコンバータ」という。）４３、及び出力回路４４等により構成されている。Ｄ／Ａコンバータ４３は、表示用データＤＩＮを取り込んでストローブ信号ＳＴＢに同期して保持し、発生された多数の階調電圧のうち、保持された表示用データＤＩＮに応じた階調電圧を選択し、アナログ信号に変換して階調電圧ＶＰｘ，ＶＮｘを出力する回路である。更に、出力回路４４は、Ｄ／Ａコンバータ４３から出力された階調電圧ＶＰｘ，ＶＮｘを駆動し、ストローブ信号ＳＴＢに同期して各ソース線３３へ出力する回路である。

このように構成されるＴＦＴ−ＬＣＤの概略の動作を説明する。
例えば、図示しない制御回路からクロック信号ＣＫ等がゲート駆動用ＩＣ３５へ供給されると共に、その制御回路からクロック信号ＣＫ等のタイミング信号、表示用データＤＩＮ、及びストローブ信号ＳＴＢ等がソース駆動用ＩＣ４０へ供給される。すると、ゲート駆動用ＩＣ３５から各走査線３４に対してパルス状の走査信号が送られる。同時に、ソース駆動ＩＣ４０において、階調電圧発生回路４１から多数の階調電圧が発生し、Ｄ／Ａコンバータ４３へ供給される。Ｄ／Ａコンバータ４３は、表示用データＤＩＮを取り込んでストローブ信号ＳＴＢに同期して保持し、供給された多数の階調電圧のうち、保持された表示用データＤＩＮに応じた階調電圧を選択し、アナログ信号に変換して階調電圧ＶＰｘ，ＶＮｘを出力する。これにより、出力回路４４では、Ｄ／Ａコンバータ４３から出力された階調電圧ＶＰｘ，ＶＮｘを駆動し、ストローブ信号ＳＴＢに同期して各ソース線３３へ出力する。

走査線３４に印加された走査信号がＨレベルの時には、この走査線３４に繋がるＴＦＴ３１が全てオン状態となる。この時、ソース駆動用ＩＣ４０からソース線３３へ送られた階調電圧ＶＰｘ，ＶＮｘが、オン状態のＴＦＴ３１を介して画素電極に印加される。同時に、図示しない電源回路から対向電極へコモン電圧Ｖｃｏｍが供給される。その後、走査信号がＬレベルになってＴＦＴ３１がオフ状態に変化すると、画素電極と対向電極との電位差が、次の階調電圧ＶＰｘ，ＶＮｘが画素電極に印加されるまでの間保持される。そして、各走査線３４に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧ＶＰｘ，ＶＮｘが印加され、フレーム周期で階調電圧ＶＰｘ，ＶＮｘの書き替えを行うことにより、ＬＣパネル３０に画像等が表示される。

（実施例１の出力回路）
図１は、本発明の実施例１における図２のＴＦＴ−ＬＣＤ中の出力回路４４を示す概略の構成図である。

出力回路４４は、この中央に配置され、Ｈ側のバイアス信号ＶＢＨ及びＬ側のバイアス信号ＶＢＬを生成するバイアス回路５０と、このバイアス回路５０の左右に多数（例えば、数百個）配置され、バイアス信号ＶＢＨ，ＶＢＬによりそれぞれ定電流を流して、入力された階調電圧ＶＰｘ，ＶＮｘをそれぞれ増幅するためのセル構造をなすソースアンプ７０等とを有している。

バイアス回路５０は、Ｈ側のバイアス信号ＶＢＨを生成するＰ側バイアス回路部５０Ｐと、Ｌ側のバイアス信号ＶＢＬを生成するＮ側バイアス回路部５０Ｎとにより構成されている。

Ｐ側バイアス回路部５０Ｐは、短絡用の縦配線６０Ｐを有し、この縦配線６０Ｐの両端部からＰ側バイアス信号ＶＢＨをそれぞれ出力する構成になっている。縦配線６０Ｐには、ＶＤＤが印加されたＶＤＤシールド配線６１Ｐが併設されている。縦配線６０Ｐの一端部は、横方向に延設された横配線であるＰ側バイアス信号（ＶＢＨ）配線６２Ｐ−１と接続され、更に、縦配線６０Ｐの他端部が、横方向に延設された横配線であるＰ側バイアス信号（ＶＢＨ）配線６２Ｐ−２と接続されている。Ｐ側バイアス信号配線６２Ｐ−１には、ＶＤＤシールド配線６３Ｐ−１が併設され、更に、Ｐ側バイアス信号配線６２Ｐ−２にも、ＶＤＤシールド配線６３Ｐ−２が併設されている。

同様に、Ｎ側バイアス回路部５０Ｎは、短絡用の縦配線６０Ｎを有し、この縦配線６０Ｎの両端部からＮ側バイアス信号ＶＢＬをそれぞれ出力する構成になっている。縦配線６０Ｎには、ＶＳＳに保持されたＶＳＳシールド配線６１Ｎが併設されている。縦配線６０Ｎの一端部は、横方向に延設された横配線であるＮ側バイアス信号（ＶＢＬ）配線６２Ｎ−１と接続され、更に、縦配線６０Ｎの他端部が、横方向に延設された横配線であるＮ側バイアス信号（ＶＢＬ）配線６２Ｌ−２と接続されている。Ｎ側バイアス信号配線６２Ｌ−１には、ＶＳＳシールド配線６３Ｎ−１が併設され、更に、Ｎ側バイアス信号配線６２Ｌ−２にも、ＶＳＳシールド配線６３Ｎ−２が併設されている。

Ｐ側バイアス信号配線６２Ｐ−１，６２Ｐ−２、及びＮ側バイアス信号配線６２Ｎ−１，６２Ｎ−２の左右には、セル構造をなす多数のソースアンプ７０が接続されている。各セルのソースアンプ７０は、Ｐ側バイアス信号配線６２Ｐ−１，６２Ｐ−２に接続されたＰ側ソースアンプ部７０Ｐと、Ｎ側バイアス信号配線６２Ｎ−１，６２Ｎ−２に接続されたＮ側ソースアンプ部７０Ｎとにより構成されている。

Ｐ側ソースアンプ部７０Ｐは、半導体基板内において分離して形成された第１のウェル及び第２のウェルのうち、第１のウェル内に形成されたＰ側増幅段（例えば、Ｐ側差動段）７１Ｐと、第２のウェルに形成されたＰ側出力段７２Ｐとを有している。Ｐ側差動段７１Ｐは、Ｐ側バイアス信号配線６２Ｐ−１に接続されてＰ側バイアス信号ＶＢＨにより定電流制御され、入力された階調電圧ＶＰｘを増幅する回路である。Ｐ側出力段７２Ｐは、Ｐ側バイアス信号配線６２Ｐ−２に接続されてＰ側バイアス信号ＶＢＨにより定電流制御され、Ｐ側差動段７１Ｐの出力信号をソース線３３へ供給する回路である。

同様に、Ｎ側ソースアンプ部７０Ｎは、半導体基板内において分離して形成された第３のウェル及び第４のウェルのうち、第３のウェル内に形成されたＮ側増幅段（例えば、Ｎ側差動段）７１Ｎと、第４のウェルに形成されたＮ側出力段７２Ｎとを有している。Ｎ側差動段７１Ｎは、Ｎ側バイアス信号配線６２Ｎ−１に接続されてＮ側バイアス信号ＶＢＬにより定電流制御され、入力された階調電圧ＶＮｘを増幅する回路である。Ｎ側出力段７２Ｎは、Ｎ側バイアス信号配線６２Ｎ−２に接続されてＮ側バイアス信号ＶＢＬにより定電流制御され、Ｎ側差動段７１Ｎの出力信号をソース線３３へ供給する回路である。

図３は、図１の出力回路４４における一部の回路構成例を示す回路図である。
この図３には、バイアス回路５０と、これに接続された１つのセルのソースアンプ７０とが示されている。バイアス回路５０及びソースアンプ７０は、横配線のＶＤＤ配線６４−１，６４−２及びＶＳＳ配線６５−１，６５−２により、電源が供給される構成になっている。

バイアス回路５０は、Ｐ側バイアス回路部５０Ｐ、及びＮ側バイアス回路部５０Ｎにより構成されている。Ｐ側バイアス回路部５０Ｐは、ＶＤＤ配線６４−１に接続され、バイアス電流を生成するバイアス電流源５１Ｐと、そのバイアス電流をバイアス信号ＶＢＨの形で取り出すバイアス信号取り出し部５２Ｐとにより構成されている。バイアス信号取り出し部５２Ｐは、バイアス電流源５１Ｐの出力側とＶＳＳ配線６５−１との間に接続され、２つのＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）５２Ｐａ，５２Ｐｂからなる第１のカレントミラー回路と、この第１のカレントミラー回路とＶＤＤ配線６４−１との間に接続され、第１のカレントミラー回路の出力電流に対応したバイアス信号ＶＢＨを出力するための２つのＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）５２Ｐｃ，５２Ｐｄからなる第２のカレントミラー回路と、この第２のカレントミラー回路の出力側とＶＳＳ配線６５−１との間にダイオード接続されたＮＭＯＳ５２Ｐｅ等とにより構成されている。ＰＭＯＳ５２ＰｄとＮＭＯＳ５２Ｐｅとの接続点の電圧は、ＶＰＣＢである。

Ｎ側バイアス回路部５０Ｎは、ＶＤＤ配線６４−２に接続され、バイアス電流を生成するバイアス電流源５１Ｎと、そのバイアス電流をバイアス信号ＶＢＬの形で取り出すバイアス信号取り出し部５２Ｎとにより構成されている。バイアス信号取り出し部５２Ｎは、バイアス電流源５１Ｎの出力側とＶＳＳ配線６５−２との間に接続され、そのバイアス電流源５１Ｎのバイアス電流に対応したバイアス信号ＶＢＬを出力するための２つのＮＭＯＳ５２Ｎａ，５２Ｎｂからなる第３のカレントミラー回路と、この第３のカレントミラー回路とＶＤＤ配線６４−２との間に接続され、第３のカレントミラー回路の出力電流に対応した電流を流すための２つのＰＭＯＳ５２Ｎｃ，５２Ｎｄからなる第４のカレントミラー回路と、この第４のカレントミラー回路の出力側とＶＳＳ配線６５−２との間にダイオード接続されたＮＭＯＳ５２Ｎｅ等とにより構成されている。ＰＭＯＳ５２ＮｄとＮＭＯＳ５２Ｎｅとの接続点の電圧は、ＶＮＣＢである。

ソースアンプ７０は、Ｐ側ソースアンプ部７０Ｐと、Ｎ側ソースアンプ部７０Ｎとにより構成されている。Ｐ側ソースアンプ部７０Ｐは、Ｄ／Ａコンバータ４３から供給される階調電圧ＶＰｘを増幅するＰ側差動段７１Ｐと、その増幅された階調電圧ＶＰｘをストローブ信号ＳＴＢに同期してソース線３３へ出力するＰ側出力段７２Ｐとにより構成されている。同様に、Ｎ側ソースアンプ部７０Ｎは、Ｄ／Ａコンバータ４３から供給される階調電圧ＶＮｘを増幅するＮ側差動段７１Ｎと、その増幅された階調電圧ＶＮｘをストローブ信号ＳＴＢに同期してソース線３３へ出力するＮ側出力段７１Ｎとにより構成されている。

Ｐ側差動段７１Ｐは、例えば、ＶＤＤ配線６４−１に接続され、Ｐ側バイアス信号配線６２Ｐ−１から供給されるＰ側バイアス信号ＶＢＨにより制御されて一定電流を流す電流源７１Ｐａと、この電流源７１Ｐａの出力側に接続され、階調電圧ＶＰｘによりソース・ドレイン間の導通状態が制御される入力用のＰＭＯＳ７１Ｐｂと、電流源７１Ｐａの出力側に分岐接続され、基準電圧Ｖｔｈ１によりソース・ドレイン間の導通状態が制御される入力用のＰＭＯＳ７１Ｐｃと、ＰＭＯＳ７１Ｐｂの出力側とＶＳＳ配線６５−１との間に接続され、抵抗又は負荷ＭＯＳトランジスタ等で構成された抵抗素子７１Ｐｄと、ＰＭＯＳ７１ＰｃとＶＳＳ配線６５−１との間に接続され、抵抗又は負荷ＭＯＳトランジスタ等で構成された抵抗素子７１Ｐｅ等とを有している。各ＰＭＯＳ７１Ｐｂ，７１Ｐｃは、飽和領域で動作し、ゲートに入力される電圧によりソース・ドレイン間に流れる電流が制御されるトランジスタである。このＰ側差動段７１Ｐは、ＰＭＯＳ７１Ｐｂのゲートに入力される階調電圧ＶＰｘと、ＰＭＯＳ７１Ｐｃのゲートに入力される基準電圧Ｖｔｈ１と、の電圧差を増幅して、ＰＭＯＳ７１Ｐｃのドレインから出力する回路である。

Ｐ側出力段７２Ｐは、ＶＤＤ配線６４−１に接続され、Ｐ側バイアス信号配線６２Ｐ−２から供給されるＰ側バイアス信号ＶＢＨにより制御されて一定電流をＮ側出力段７２Ｎへ流す電流源７２Ｐａと、ＶＤＤ配線６４−１に接続され、Ｎ側差動段７１Ｎの出力電圧によりソース・ドレイン間の導通状態が制御されてＮ側出力段７２Ｎに流れる電流を変化させるＰＭＯＳ７２Ｐｂと、ＶＤＤ配線６４−１に接続され、Ｎ側差動段７１Ｎの出力電圧によりソース・ドレイン間の導通状態が制御されてそのＶＤＤ配線６４−１からの電源電流を変化させるＰＭＯＳ７２Ｐｃと、このＰＭＯＳ７２Ｐｃの出力側に接続され、ストローブ信号ＳＴＢによりオン／オフ動作して増幅された階調電圧ＶＰｘをソース線３３へ出力する出力スイッチ７２Ｐｄ等とを有している。各ＰＭＯＳ７２Ｐｂ，７２Ｐｃは、飽和領域で動作し、ゲートに入力される電圧によりソース・ドレイン間に流れる電流が制御されるトランジスタである。ＰＭＯＳ７２Ｐｂは、ドレインとゲートが接続され、このＰＭＯＳ７２ＰｂとＰＭＯＳ７２Ｐｃとにより、カレントミラー回路が構成されている。

Ｎ側差動段７１Ｎは、例えば、ＶＤＤ配線６４−２に接続された抵抗又は負荷ＭＯＳトランジスタ等で構成された抵抗素子７１Ｎａ，７１Ｎｂと、この抵抗素子７１Ｎａに接続され、階調電圧ＶＮｘによりドレイン・ソース間の導通状態が制御される入力用のＮＭＯＳ７１Ｎｃと、抵抗素子７１Ｎｂに接続され、基準電圧Ｖｔｈ２によりドレイン・ソース間の導通状態が制御される入力用のＮＭＯＳ７１Ｎｄと、このＮＭＯＳ７１Ｎｃ，７１ＮｄとＶＳＳ配線６５−２との間に接続され、Ｎ側バイアス信号配線６２Ｎ−２から供給されるＮ側バイアス信号ＶＢＬにより制御されて一定電流を流す電流源７１Ｎｅ等とを有している。このＮ側差動段７１Ｎは、ＮＭＯＳ７１Ｎｃのゲートに入力される階調電圧ＶＮｘと、ＮＭＯＳ７１Ｎｄのゲートに入力される基準電圧Ｖｔｈ２と、の電圧差を増幅して、ＮＭＯＳ７１Ｎｄのドレインから出力する回路である。

Ｎ側出力段７２Ｎは、ＶＳＳ配線６５−２に接続され、Ｐ側差動段７１Ｐの出力電圧によりドレイン・ソース間の導通状態が制御されて電流源７２Ｐａから流れる電流を変化させるＮＭＯＳ７２Ｎａと、ＶＳＳ配線６５−２に接続され、Ｎ側バイアス信号配線６２Ｎ−１から供給されるＮ側バイアス信号ＶＢＬにより制御され、ＰＭＯＳ７２Ｐｂに対して一定電流を流す電流源７２Ｎｂと、ＶＳＳ配線６５−２に接続され、Ｐ側差動段７１Ｐの出力電圧によりドレイン・ソース間の導通状態が制御されてそのＶＳＳ配線６５−２へ流れる電源電流を変化させるＮＭＯＳ７２Ｎｃと、このＮＭＯＳ７２Ｎｃの出力側に接続され、ストローブ信号ＳＴＢによりオン／オフ動作して増幅された階調電圧ＶＮｘをソース線３３へ出力する出力スイッチ７２Ｎｄ等とを有している。各ＮＭＯＳ７２Ｎａ，７２Ｎｃは、飽和領域で動作し、ゲートに入力される電圧によりドレイン・ソース間に流れる電流が制御されるトランジスタである。ＮＭＯＳ７２Ｎａは、ドレインとゲートが接続され、このＮＭＯＳ７２ＮａとＮＭＯＳ７２Ｎｃとにより、カレントミラー回路が構成されている。

次に、図１及び図３の出力回路４４における動作を説明する。
先ず、バイアス回路５０において、バイアス電流源５１Ｐ，５１Ｎにてそれぞれ一定のバイアス電流が生成され、これらのバイアス電流に対応するＰ側バイアス信号ＶＢＨ及びＮ側バイアス信号ＶＢＬが、バイアス信号取り出し部５２Ｐ，５２Ｎによりそれぞれ取り出される。取り出されたＰ側バイアス信号ＶＢＨは、Ｐ側縦配線６０Ｐ、及びＰ側バイアス信号配線６２Ｐ−１，６２Ｐ−２を介して、各セルのソースアンプ７０内のＰ側ソースアンプ部７０Ｐへそれぞれ供給される。同様に、取り出されたＮ側バイアス信号ＶＢＬも、Ｎ側縦配線６０Ｎ、及びＮ側バイアス信号配線６２Ｎ−１，６２Ｎ−２を介して、各セルのソースアンプ７０内のＮ側ソースアンプ部７０Ｎへそれぞれ供給される。この際、ＶＤＤ配線６４−１，６４−１のＶＤＤ、ＶＳＳ配線６５−１，６５−２のＶＳＳ、及びストローブ信号ＳＴＢが、各セルのソースアンプ７０へそれぞれ供給される。

すると、各ソースアンプ７０におけるＰ側ソースアンプ部７０Ｐ及びＮ側ソースアンプ部７０Ｎは、次のように動作する。即ち、Ｐ側ソースアンプ部７０Ｐにおいて、バイアス信号ＶＢＨにより電流源７１Ｐａ，７２Ｐａが制御されて一定電流が流れ、Ｐ側差動段７１Ｐにて階調電圧ＶＰｘが増幅され、この増幅された階調電圧ＶＰｘが、ストローブ信号ＳＴＢに同期してＰ側出力段７２Ｐの出力スイッチ７２Ｐｄから各ソース線３３へ出力される。同様に、Ｎ側ソースアンプ部７０Ｎにおいて、バイアス信号ＶＢＬにより電流源７１Ｎｅ，７２Ｎｂが制御されて一定電流が流れ、Ｎ側差動段７１Ｎにて階調電圧ＶＮｘが増幅され、この増幅された階調電圧ＶＮｘが、ストローブ信号ＳＴＢに同期してＮ側出力段７２Ｎの出力スイッチ７２Ｎｄから各ソース線３３へ出力される。

そして、ゲート駆動用ＩＣ３５から各走査線３４へ順次送られた走査信号により、全ての画素電極に所定の階調電圧ＶＰｘ，ＶＮｘが印加され、フレーム周期で階調電圧ＶＰｘ，ＶＮｘの書き替えが行われ、ＬＣパネル３０に所望の画像等が表示される。

（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。

（１） 従来の図６に示すようなバイアス信号ＶＢＨ，ＶＢＬにおけるソースアンプ２０内の縦配線２３Ｐ，２３Ｎを止め、本実施例１の図１及び図３に示すように、別ウェルの差動段７１Ｐ，７１Ｎと出力段７２Ｐ，７２Ｎとに対してそれぞれバイアス回路５０からバイアス信号ＶＢＨ，ＶＢＬを供給し、そのバイアス回路５０内でそれぞれの同極性のバイアス信号ＶＢＨ，ＶＢＬはバイアス回路５０内で縦配線６０Ｐ，６０Ｎによって短絡し、且つ、この縦配線６０Ｐ，６０Ｎに対してシールド配線６１Ｐ，６１Ｎを併設してシールドを行っている。そのため、従来のソースアンプ２０内の縦配線２３Ｐ、２３Ｎを止めたことで、他信号との隣接がなくなりカップリング容量を削除できる。しかも、従来の縦配線２３Ｐ，２３Ｎに代えて、横配線のバイアス信号配線６２Ｐ−１，６２Ｐ−２，６２Ｎ−１，６２Ｎ−２を増設したので、対ＶＤＤ、対ＶＳＳとの容量が増加し、バイアス信号ＶＢＨ，ＶＢＬがより安定化し、ソースアンプ７０の出力遅延時間が従来よりも速くなる。従って、安価に安定品質のソース駆動用ＩＣ４０を実現できる。

（２） 図４−１は、本発明の実施例１のバイアス信号配線時におけるソースアンプ７０のシミュレーション波形を示す図、図４−２は、図４−１に対応する従来のバイアス信号配線時におけるソースアンプ２０のシミュレーション波形を示す図である。

この図４−１及び図４−２において、バイアス信号ＶＢＨ（１），ＶＢＨ（２），ＶＢＨ（３）とバイアス信号ＶＢＬ（１），ＶＢＬ（２），ＶＢＬ（３）は、シミュレーション条件を変えてバイアス信号ＶＢＨ，ＶＢＬをそれぞれ３回シミュレーションした結果を示している。この結果より、本実施例１では、ソースアンプ７０の出力遅延時間が従来よりも速くなっていることが分かる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） 図２の表示装置であるＴＦＴ−ＬＣＤは、図示以外の他の回路構成に変更しても良い。又、本発明が適用される表示用駆動装置は、ＴＦＴ−ＬＣＤ以外の他の表示装置にも適用できる。

（ｂ） 図１及び図３の出力回路４４は、図示以外の回路構成や、信号配線のレイアウト構成に変更しても良い。

本発明の実施例１における図２のＴＦＴ−ＬＣＤ中の出力回路４４を示す概略の構成図である。 本発明の実施例１における表示装置の１つであるＴＦＴ−ＬＣＤを示す概略の構成図である。 図１の出力回路４４における一部の回路構成例を示す回路図である。 本発明の実施例１のバイアス信号配線時におけるソースアンプ７０のシミュレーション波形を示す図である。 図４−１に対応する従来のバイアス信号配線時におけるソースアンプ２０のシミュレーション波形を示す図である。 従来の表示装置の１つであるＴＦＴ−ＬＣＤを示す概略の構成図である。 図５中のソース駆動用ＩＣ３内の出力回路を示す概略の構成図である。

符号の説明

３０ ＬＣパネル
３１ ＴＦＴ
３２ ＬＣ
３３ ソース線
３４ 走査線
３５ ゲート駆動用ＩＣ
４０ ソース駆動用ＩＣ
４４ 出力回路
５０ バイアス回路
５０Ｐ，５０Ｎ バイアス回路部
５１Ｐ，５１Ｎ バイアス電流源
５２Ｐ，５２Ｎ バイアス信号取り出し部
６０Ｐ，６０Ｎ 縦配線
６１Ｐ，６１Ｎ，６３Ｐ−１，６３Ｐ−２，６３Ｎ−１，６３Ｎ−２ シールド配線
６２Ｐ−１，６２Ｐ−２，６２Ｎ−１，６２Ｎ−２ バイアス信号配線
７０ ソースアンプ
７０Ｐ，７０Ｎ ソースアンプ部
７１Ｐ，７１Ｎ 差動段
７２Ｐ，７２Ｎ 出力段

Claims (5)

1. 複数の表示素子を駆動する出力回路を備えた表示用駆動装置であって、
   前記出力回路は、
   半導体基板において電源電流の流れる縦方向に回路構成素子が配置されて形成され、定電流制御信号である同極性の第１のバイアス信号及び第２のバイアス信号を含む複数のバイアス信号を生成するバイアス回路と、
   前記バイアス回路を基準にして前記縦方向に対して直交する横方向に配置され、前記半導体基板内において分離して形成された第１のウェル及び第２のウェルのうち、前記第１のウェル内に形成され、前記第１のバイアス信号により定電流制御され、入力された表示用信号を増幅する増幅段と、
   前記第２のウェル内に形成され、前記第２のバイアス信号により定電流制御され、前記増幅段の出力信号を前記表示素子へ供給して駆動する出力段と、を有し、
   前記バイアス回路内において、前記第１のバイアス信号と前記第２のバイアス信号とは前記縦方向に配置された縦配線によって短絡され、且つ、前記縦配線はシールドされ、
   前記第１及び第２のバイアス信号は、それぞれ前記横方向に配置された横配線により伝送され、且つ、前記各横配線はシールドされていることを特徴とする表示用駆動装置。
2. 前記増幅段は、差動増幅回路による差動段により構成されていることを特徴とする請求項１記載の表示用駆動装置。
3. 前記表示素子は、前記出力段の出力信号により駆動される薄膜トランジスタによってオン／オフ制御されることを特徴とする請求項１又は２記載の表示用駆動装置。
4. 前記表示素子は、液晶表示素子であることを特徴とする請求項１〜３のいずれか１項に記載の表示用駆動装置。
5. 前記出力回路は、ソース駆動用の出力回路であることを特徴とする請求項４記載の表示用駆動装置。

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