KR100620662B1 - 차동 에이비 클래스 증폭 회로 및 이를 이용한 구동 회로 - Google Patents

차동 에이비 클래스 증폭 회로 및 이를 이용한 구동 회로 Download PDF

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Abstract

구동 회로는 복수의 차동 AB 클래스 증폭 회로와 공통 바이어스 회로를 포함한다. 복수의 차동 AB 클래스 증폭 회로는 전압 폴로어에 접속되고, 복수의 아날로그 신호를 병렬로 입력하며, 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동한다. 공통 바이어스 회로는 제 1의 바이어스 신호 세트와, 제 1의 바이어스 회로와 상이한 제 2의 바이어스 신호 세트를 생성한다. 복수의 차동 AB 클래스 증폭 회로 각각은 N-채널 차동 증폭 회로, P-채널 차동 증폭 회로 및 출력단 회로를 포함한다. N-채널 차동 증폭 회로는 전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하고 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력선에 제 1의 출력 신호를 출력한다. P-채널 차동 증폭 회로는 N-채널 차동 증폭 회로와 병렬로 전원 회로와 접지 회로 사이에 마련되어 N-채널 차동 증폭 회로와 별개로 동작하며, 차동 신호를 입력하고 제 1의 바이어스 세트에 의거하여 제 2의 출력선에 제 2의 출력 신호를 입력한다. 출력단 회로는 제 2의 바이어스 신호 세트에 의거하여 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고 출력 단자에 출력 신호를 출력한다.
차동 클래스 증폭 회로, 구동 회로

Description

차동 에이비 클래스 증폭 회로 및 이를 이용한 구동 회로{DIFFERENTIAL AB CLASS AMPLIFIER CIRCUIT AND DRIVE CIRCUIT USING THE SAME}
도 1은 종래의 구동 회로 디스플레이 패널을 사용하는 디스플레이 유닛을 도시하는 블록도.
도 2는 차동 AB 클래스 증폭 회로의 제 1의 종래예를 도시하는 회로도.
도 3은 차동 AB 클래스 증폭 회로의 제 2의 종래예를 도시하는 회로도.
도 4는 본 발명의 제 1의 실시예에 따른 구동 회로의 차동 AB 클래스 증폭 회로의 회로 구성을 도시하는 회로도.
도 5는 본 발명의 제 1의 실시예에 따른 구동 회로의 공통 바이어스 회로의 회로 구성을 도시하는 회로도.
도 6은 도 5 및 6에 도시된 차동 AB 클래스 증폭 회로의 동작 모드를 도시하는 도면.
도 7은 도 5 및 6에 도시된 공통 바이어스 회로의 스위치 제어를 도시하는 도면.
도 8은 도 6에 도시된 공통 바이어스 회로의 변형예를 도시하는 회로도.
도 9는 본 발명의 구동 회로를 도시하는 블록도.
발명의 배경
발명의 분야
본 발명은 구동 회로 및 처리 회로에 관한 것으로, 특히, 차동 AB 클래스 증폭 회로로 구성된 구동 회로 및 상기 구동 회로를 사용하는 처리 회로에 관한 것이다.
종래의 기술
종래에, 이러한 형태의 구동 회로 또는 처리 회로는 복수의 차동 AB 클래스 증폭회로로 구성되어, 전력 소모가 낮은 병렬로 복수의 아날로그 신호를 증폭시키거나 병렬로 복수의 아날로그 데이터 라인을 구동한다.
종래의 디스플레이 유닛용 구동 회로는 병렬의 LCD 패널의 데이터 라인과 같은 용량 부하를 전압 구동하여 디스플레이 데이터에 대응하는 아날로그 신호를 출력한다. 이를 위해, 전원 공급선과 접지선 사이의 전체 전원 전압 범위에서 소위 레일-투-레일 입/출력 기능을 가진 복수의 차동 AB 클래스 증폭기가 전압 폴로어 접속에 사용된다.
예를 들어, 도 1은 디스플레이 유닛용 종래의 구동 회로 및 디스플레이 패널의 회로 구조를 도시하는 도면이다. 도 1을 참조하면, 종래의 디스플레이 유닛용 구동 회로는 디스플레이 패널(8)을 구동시키고, 제어 회로(4), 그라데이션 전원(5), 주사선 구동 회로(6), 및 데이터선 구동 회로(7)로 구성된다.
디스플레이 패널(8)은 액티브 매트릭스 구동형의 컬러 액정 패널이고, 스위치 소자로서 박막 MOS 트랜지스터(TFT)를 사용한다. 화소는 행방향의 주사선과 열방향의 데이터선의 교점마다 소정의 간격으로 배치된다. 각 화소에서, 용량 부하인 액정 용량 및 주사선과 접속된 게이트를 갖는 TFT는 데이터선과 공통 전극선 사이에 연속하여 접속된다.
주사 펄스는 수평 sync 신호와 수직 sync 신호에 의거하여 주사선 구동 회로(7)에 의해 생성되고, 디스플레이 패널(8)의 각 행의 주사선에 인가된다. 아날로그 데이터 신호는 디지털 디스플레이 데이터에 의거하여 데이터선 구동 회로(7)에 의해 각 컬러마다 생성되고, 공통 전위(Vcom)가 공통 전극선에 인가되는 상태에서 디스플레이 패널(8)의 각 열의 데이터선에 인가된다. 따라서, 글자와 이미지가 풀컬러로 디스플레이 패널(8)에 표시된다.
다음에, 데이터선 구동 회로(7)가 설명된다. 이 데이터선 구동 회로(7)는 D/A 변환 회로(71) 및 출력 회로(72)로 이루어진다. D/A 변환 회로(71)는 그라데이션 전압중 하나를 선택함으로써 각 열의 디스플레이 데이터를 D/A 변환한다. 출력 회로(72)는 임피던스 변환을 수행하고, 각 열의 데이터선을 구동하며, 아날로그 디스플레이 데이터 신호를 출력한다. 출력 회로(72)는 레일-투-레일 입출력이 가능하고 전압 폴로어에 접속된 복수의 차동 AB 클래스 증폭 회로(1), 및 복수의 차동 AB 클래스 증폭회로(1)로 공통 바이어스 전압을 공급하는 공통 바이어스 회로(2)로 구성된다. 종래의 데이터선 구동 회로(7)의 출력 회로(72)는 전력 소모가 더 낮은 차동 AB 클래스 증폭 회로(1)를 사용하고, 복수의 데이터선은, 차동 AB 클래스 증폭 회로(1)의 복수의 어레이로 인해 회로 규모의 증가가 제한되는 한, 공통 바이어스 회로(2)와의 조합을 통해 병렬로 구동될 수 있다. 따라서, 회로 면적이 축소되고 전압 소모가 적어진다.
도 2는 JP-A-소화-61-35004호에 기재된 차동 AB 클래스 증폭 회로(1)의 제 1의 종래예를 도시하는 도면이다. 상기 차동 AB 클래스 증폭 회로(1)는 차동 증폭기(17)와 AB 클래스 출력 회로(18)로 구성된다. AB 클래스 출력 회로의 드라이버로서, 레일-투-레일 입/출력이 가능한 일반 차동 증폭기(17)가 사용된다. 차동 증폭기(17)는 N-채널 차동 증폭 미러 출력부(171)와 P-채널 차동 증폭부(172)로 구성된다.
차동 증폭 미러 출력부(171)는 한 쌍의 N-채널 차동 MOS 트랜지스터(112 및 113), 한쌍의 P-채널 부하 MOS 트랜지스터(114 및 115), 한쌍의 P-채널 미러 출력 MOS 트랜지스터(117 및 118), 및 정전류원(116)으로 구성된다. N-채널 차동 MOS 트랜지스터(112 및 113)의 게이트는 논-인버스 입력 단자(Vin(+))와 인버스 입력 단자(Vin(-))에 접속된다. P-채널 부하 MOS 트랜지스터(114 및 115)는 N-채널 차동 MOS 트랜지스터(112 및 113)의 부하로서 접속된다. P-채널 미러 출력 MOS 트랜지스터(117 및 118)는 P-채널 부하 MOS 트랜지스터(114 및 115)의 차동 전류의 출력 미러 전류(I4 및 I5)를 차동 증폭부(172)의 N-채널 부하 MOS 트랜지스터(124 및 125)로 출력한다. 정전류원(116)은 정전류(I1)를 N-채널 차동 MOS 트랜지스터(112 및 113)의 소스로 공급한다.
또한, 차동 증폭부(172)는 한쌍의 P-채널 차동 MOS 트랜지스터(122 및 123), 한쌍의 N-채널 부하 MOS 트랜지스터(124 및 125), 정전류원(126)으로 구성된다. P-채널 차동 MOS 트랜지스터(122 및 123)의 게이트는 인버스 입력 단자(Vin(-)) 및 논-인버스 입력 단자(Vin(+))와 접속된다. N-채널 부하 MOS 트랜지스터(124 및 125)는 P-채널 차동 MOS 트랜지스터(122 및 123)의 전류 미러형 부하로서 접속된다. 정전류원(126)은 정전류(I2)를 P-채널 차동 MOS 트랜지스터(122 및 123)의 소스로 공급한다. 신호는 P-채널 차동 MOS 트랜지스터(123)로부터 AB 클래스 출력 회로(18)의 N-채널 출력단 MOS 트랜지스터(132)로 출력된다.
AB 클래스 출력 회로(18)는 한쌍의 N-채널과 P-채널 출력단 MOS 트랜지스터(131 및 132), 한쌍의 정전류원(137 및 138), 한쌍의 N-채널 및 P-채널 시프트 MOS 트랜지스터(135 및 136), 및 한쌍의 정전압원(139 및 140)으로 구성된다. P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)는 출력 단자와 전원 단자 사이 및 출력 단자와 접지 단자 사이에 각각 접속된다. 정전류원(137 및 138)은 P-채널 출력단 MOS 트랜지스터(131)의 게이트와 전원 단자 사이 및 N-채널 출력단 MOS 트랜지스터(132)의 게이트와 접지 단자 사이에 각각 접속된다. P- 채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)는 레벨 시프터로서 기능하고, 정전류원(137 및 138) 사이에 병렬로 접속된다. 정전압원(139 및 140)은 일렬로 접속된 두개의 다이오드-접속 P-채널 및 N-채널 MOS 트랜지스터의 임계 전압에 의해 전원 단자와 접지 단자보다 낮은 전압을 공급한다.
상기 종래예의 복수의 차동 AB 클래스 증폭 회로(1)의 바이어스부가 공통일 때, 차동 AB 클래스 증폭 회로의 정전류원(116, 126, 137, 및 138)은 전류 미러 회 로 구조로서 구성된다는 것을 주의한다. 미러 출력용 정전류 MOS 트랜지스터와 미러 입력 MOS 트랜지스터는 분리된다. 공통 바이어스 회로(2)는 미러 입력 MOS 트랜지스터와 정전압원(139 및 140)으로 구성된다. 미러 입력 MOS 트랜지스터는 차동 AB 클래스 증폭 회로(1)의 정전류 MOS 트랜지스터의 게이트로 바이어스 전압을 공급한다.
종래 차동 AB 클래스 증폭 회로에서, 차동 증폭기(17)의 두개의 정전류원(116 및 126)은 일반적으로 N-채널과 P-채널 MOS 트랜지스터의 전류 미러 회로에 의해 각각 구성된다. 정전류원(126)의 P-채널 MOS 트랜지스터가 정상적으로 작동할 수 있는 입력 전압 범위는 VSS이상이고, VDD-[Vgs+Vds(sat)] 이하이다. VDD-[Vgs+Vds(sat)] 이상의 입력 전압 범위에서, 정전류원(116)의 N-채널 MOS 트랜지스터의 전류 미러 회로가 정상적으로 작동한다. 전류 미러 회로의 두 세트의 P-채널 MOS 트랜지스터(114 및 117, 115 및 118)에 의해, 바이어스 전류(I1)에 의거한 차동 전류의 미러 전류(I4 및 I5)가 폴디드되고, N 패널 부하 MOS 트랜지스터(124 및 125)로 공급된다. 따라서, 차동 증폭부는 접지 단자로부터 전원 단자의 입력 전압 범위에서 작동하고, 레일-투-레일 입력이 가능하게 된다. 따라서, 차동 AB 클래스 증폭 회로의 레일-투-레일 입/출력 기능이 달성된다.
도 3은 JP-P-2001-177352A에 기재된 상기 차동 AB 클래스 증폭 회로의 제 2의 종래예를 도시하는 회로도이다. 상기 종래 차동 AB 클래스 증폭 회로(1)는 N-채널 차동 증폭기(11), P-채널 차동 증폭기(12) 및 AB 클래스 출력 회로(13)로 구성되고, 레일-투-레일 입/출력 기능을 달성한다.
차동 증폭기(11)는 한쌍의 N-채널 차동 MOS 트랜지스터(112 및 113), 전류 미러형 한쌍의 P-채널 부하 MOS 트랜지스터(114 및 115), 및 N-채널 정전류원 MOS 트랜지스터(111)로 이루어진다. N-채널 차동 MOS 트랜지스터(112 및 113)의 게이트는 인버스 입력 단자(Vin(-)) 및 논-인버스 입력 단자(Vin(+))에 접속된다. P-채널 부하 MOS 트랜지스터(114 및 115)는 각각 N-채널 차동 MOS 트랜지스터(112 및 113)에 접속된다. N-채널 정전류원 MOS 트랜지스터(111)는 바이어스 전압(BN)을 그 게이트로 입력하고, N-채널 차동 MOS 트랜지스터(112 및 113)로 소스 정전류(I1)를 공급한다. 출력은 N-채널 MOS 트랜지스터(113)의 드레인으로부터 AB클래스 출력 회로의 P-채널 출력단 MOS 트랜지스터(131)의 게이트로 접속된다.
차동 증폭기(12)는 한쌍의 P-채널 차동 MOS 트랜지스터(122 및 123), 전류 미러형 한쌍의 N-채널 부하 MOS 트랜지스터(124 및 125), 및 P-채널 정전류원 MOS 트랜지스터(121)로 구성된다. P-채널 차동 MOS 트랜지스터(122 및 123)의 게이트는 인버스 입력 단자(Vin(-)) 및 논-인버스 입력 단자(Vin(+))와 접속된다. N-채널 부하 MOS 트랜지스터(124 및 125)는 P-채널 차동 MOS 트랜지스터(122 및 123)와 접속된다. P-채널 정전류원 MOS 트랜지스터(121)는 게이트에 바이어스 전압(BP)을 입력하고, 소스 정전류(I2)를 P-채널 차동 MOS 트랜지스터(122 및 123)로 공급한다. 출력은 P-채널 차동 MOS 트랜지스터(123)의 드레인으로부터 AB 클래스 출력 회로의 N-채널 출력단 MOS 트랜지스터(132)의 게이트로 접속된다.
AB 클래스 출력 회로(13)는 한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132), 한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134), 및 한쌍의 P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)로 구성된다. P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)는 출력 단자와 전원 단자 사이 및 출력 단자와 접지 단자 사이에 접속된다. MOS 트랜지스터(131 및 132)의 게이트는 차동 증폭기(11 및 12)의 출력선에 각각 접속된다. P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)는 차동 증폭기(11)의 출력선과 전원 단자 사이 및 차동 증폭기(12)의 출력선과 접지 단자 사이에 각각 접속된다. MOS 트랜지스터(133 및 134)의 게이트는 P-채널 및 N-채널 정전류 바이어스 전압(BP 및 BN)과 접속된다. P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)는 차동 증폭기(11 및 12)의 출력선 사이에 병렬로 접속되어, 레벨 시프터로서 기능한다. 또한, AB 클래스 출력 회로(13)는 한쌍의 P-채널 및 N-채널 미러 출력 MOS 트랜지스터(141 및 142), 및 한쌍의 P-채널 및 N-채널 미러 출력 MOS 트랜지스터(143 및 144)로 구성된다. P-채널 및 N-채널 미러 출력 MOS 트랜지스터(141 및 142)는 N-채널 시프트 MOS 트랜지스터(136)의 게이트와 전원 단자 사이 및 P-채널 시프트 MOS 트랜지스터(135)의 게이트와 전원 접지 사이에 접속된다. MOS 트랜지스터(141 및 142)의 게이트는 바이어스 전압(BP 및 BN)과 각각 접속된다. P-채널 및 N-채널 미러 출력 MOS 트랜지스터(143 및 144)는 P-채널 시프트 MOS 트랜지스터(135)의 게이트와 전원 단자 사이 및 N-채널 시프트 MOS 트랜지스터(136)의 게이트와 접지 단자 사이에 접속된다. P-채널 및 N-채널 미러 출력 MOS 트랜지스터(143 및 144)는 P-채널 및 N-채널 미러 전류(I7 및 I6)를 출력단 MOS 트랜지스터(131 및 132)로 통과시킨다. 또한, 종래예의 AB 클래스 출력 회로에서, 위상 보상용 한쌍의 미러 용량(145 및 146)은 P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 각 게이트와 출력 단자(Vout) 사이에 접속된다. 차동 AB 클래스 증폭 회로는 양호한 주파수 반응을 갖는다. 공통 바이어스 회로(2)는 채널 미러 회로에서 P-채널 및 N-채널 미러 입력 MOS 트랜지스터로 구성되며 상기 종래예의 복수의 차동 AB 클래스 증폭 회로로 바이어스 전압(BP 및 BN)을 공급한다.
상기 종래 차동 AB 클래스 증폭 회로(1)에서, 상기 바이어스 전압(BN 및 BP)은 전류 미러 제어용 N-채널 및 P-채널 미러 출력 MOS 트랜지스터(142 및 141)의 게이트로 인가된다. 또한, P-채널 및 N-채널 미러 출력 MOS 트랜지스터(143 및 144)는, P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)와 유사하게, 전류 미러로서 제어된다.
MOS 트랜지스터(142 및 141 및 144) 사이의 노드는 P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)의 게이트와 접속된다. 따라서, P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)의 게이트 전압이 제 1의 종래예와는 달리 일정하지 않다. 게이트 전압은 차동 AB 클래스 증폭 회로(1)의 출력 상태에 따라 다이나믹하게 변하며, P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)중 하나만을 전류 미러 동작 상태로 설정한다. 따라서, 아이들링 전류가 작은 값으로 억제되어 크로스오버 왜곡이 감소된다.
또한, 도 2 및 도 3에 도시된 복수의 차동 AB 클래스 증폭 회로와 공통 바이어스 회로에서, 도시되지는 않았지만, 정전류원의 MOS 트랜지스터 또는 정전류 MOS 트랜지스터 및 시프트 MOS 트랜지스터가 테스트 모드에서 OFF 되도록 제어된다. 또한, P-채널 및 N-채널 테스트 MOS 트랜지스터는 AB 클래스 출력 회로(13)의 P-채널 출력단 MOS 트랜지스터의 게이트와 전원 단자 사이 및 N-채널 출력단 MOS 트랜지스터의 게이트와 접지 단자 사이에 접속되어, 테스트 모드에서 ON된다. 테스트 모드에서, 한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터가 OFF되어 아이들링 전류를 제로로 설정한다. 따라서, 테스트 모드에서, 모든 회로 전류 경로가 OFF되어, 데이터선 구동 회로의 칩 리크 전류를 축증한다.
그러나, 종래의 구동 회로의 차동 AB 클래스 증폭 회로에는 몇가지 문제점이 있다.
도 2에 도시된 제 1의 종래예의 차동 AB 클래스 증폭 회로에서, 레일-투-레일 입/출력이 가능하지만, VDD-[Vgs+Vds(sat)]의 입력 전압 범위에서 바이어스 전류(I1)에 의거하여 차동 전류의 미러 전류(I4 및 I5)를 폴드할 필요가 있다. 상기와 같은 이유로, 미러 회로를 폴딩하기 위한 소자의 수가 증가하고 미러 전류(I4 및 I5)에 의해 소모 전류가 증가한다. 이는 고집적화 및 전력 소모 감소의 실현을 방해한다.
도 3에 도시된 제 2의 종래예의 AB 클래스 증폭 회로에서, 복수의 차동 AB 클래스 중폭 회로가 데이터선 구동 회로의 출력 회로로서 사용될 때, P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)의 게이트 전압이 차동 AB 클래스 증폭 회로(1)의 출력단에 따라 변한다. 따라서, 복수의 차동 AB 클래스 증폭 회로(1)의 P-채널 및 N-채널 MOS 트랜지스터(135 및 136)의 게이트가 공통으로 접속될 수 없다. 상기와 같은 이유로, 4개의 미러 출력 트랜지스터(141 내지 144)가 차동 AB 클래스 증폭 회로마다 필요하다. 상기는 고집적화를 방해한다.
또한, 차동 AB 클래스 증폭 회로의 출력단 MOS 트랜지스터의 아이들링 전류는 전류 미러에 의해 제어된다. 따라서, 소모 전류가 도 3에 도시된 4개의 미러 출력 MOS 트랜지스터(141 내지 144)의 전류 미러 전류(I6 내지 I7)에 의해 증가한다.
또한, 상기 차동 AB 클래스 증폭 회로(1)가 데이터선 구동 회로(7)의 출력 회로(72)로서 사용될 때, 테스트 모드에서 모든 회로 전류 경로를 OFF 시키기 위해, P-채널 및 N-채널 테스트 MOS 트랜지스터가 P-채널 출력단 MOS 트랜지스터의 게이트와 전원 단자 사이 및 P-채널 출력단 MOS 트랜지스터의 게이트와 접지 단자 사이에 추가된다. 또한, P-채널 및 N-채널 출력단 MOS 트랜지스터의 게이트 전압은 바이어스 전압으로 고정된다. 디스플레이 유닛의 구동 회로에서, 300개 내지 500개의 차동 AB 클래스 증폭 회로(1)가 칩마다 사용되어, 600개 내지 1000개의 P-채널 또는 N-채널 테스트 MOS 트랜지스터가 필요하다. 상기는 고집적화를 방해한다.
상기와 관련하여, MOSFET 전원 증폭기가 일본특허공개 평7-142940호에 기재되어 있다. 상기 종래예에서, 푸쉬풀 타입의 MOSFET 전원 증폭기의 전원 출력 스테이지는 CMOS구조를 갖는다.
오프셋 스테이지는 전원 출력 스테이지의 앞에 구비되며, 증폭기 스테이지는 오프셋 스테이지의 앞에 마련되어 입력신호를 증폭시킨다.
전원 출력 스테이지의 MOSFET의 게이트 바이어스 전압은 오프셋 스테이지에 의해 셋트된다.
또한, 운영 증폭회로는 일본공개특허 평9-232883호에 의해 기재되어 있다.
상기 종래예에서 운영 증폭 회로는 트랜지스터를 구성하는 제 1 및 제 2의 출력 회로, 제 1 및 제 2의 전류원, 제 1 및 제 2의 레벨 시프트 회로, 및 제 1의 입력 단자와 제 2의 입력 단자 세트를 구비하는 제 1 및 제 2의 차동 증폭 회로를 구비한다. 제 1의 차동 증폭 회로의 제 1의 입력 단자와 제 2의 차동 증폭 회로의 제 1의 입력 단자가 접속되고, 제 1의 차동 증폭 회로의 제 2의 입력 단자와 제 2의 차동 증폭 회로의 제 2의 입력 단자가 접속된다. 제 1의 차동 증폭 회로의 출력은 상기 제 1의 레벨 시프트 회로의 입력과 접속된다. 상기 제 1의 레벨 시프트 회로의 출력은 출력 회로의 제 1의 트랜지스터의 게이트와 제 1의 전류원과 접속된다. 제 2의 차동 증폭 회로의 출력은 제 2의 레벨 시프트 회로의 입력과 접속되고, 제 2의 레벨 시프트 회로의 출력은 제 2의 출력 회로의 제 2의 트랜지스터의 게이트 및 전류원과 접속된다.
따라서, 본 발명의 목적은 복수의 차동 AB 클래스 증폭 회로로 구성된 구동 회로 및 상기 구동 회로를 사용하는 처리 회로에서 고 집적도 및 저 전력소모를 이루는 것이다.
본 발명의 양상에서, 구동 회로는 복수의 차동 AB 클래스 증폭 회로 및 공통 바이어스 회로를 포함한다. 복수의 차동 AB 클래스 증폭 회로는, 복수의 아날로그 신호를 병렬로 입력하고, 상기 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동한다. 공통 바이어스 회로는 제 1의 바이어스 신호 세트 및 제 1의 바이어스 신호 세트와 상이한 제 2의 바이어스 신호 세트를 생성한다. 복수의 차동 AB 클래스 증폭 회로 각각은 N-채널 차동 증폭 회로, P-채널 차동 증폭 회로 및 출력단 회로를 포함한다. N-채널 차동 증폭 회로는 전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하고, 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력 신호를 제 1의 출력선에 출력한다. 출력단 회로는 제 2의 바이어스 신호 세트에 의거하여 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고, 상기 출력 신호를 출력 단자에 출력한다.
여기에서, N-채널 차동 증폭 회로는 제 1의 바이어스 신호 세트의 제 1의 바 이어스 신호에 의거하여 제어된 N-채널 전류원 MOS 트랜지스터를 포함할 수 있고, P-채널 차동 증폭 회로는 제 1의 바이어스 신호 세트의 제 2의 바이어스 신호에 의거하여 제어된 P-채널 전류원 MOS 트랜지스터를 포함할 수 있다. 이러한 경우, 공통 바이어스 회로는 테스트 모드에서 제 1 및 제 2의 바이어스 신호를 각각 접지 전압 레벨과 전원 전압 레벨로 설정할 수 있다.
또한, 출력단 회로는 한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터, 한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터, 및 P-채널 및 N-채널 시프트 MOS 트랜지스터를 포함할 수 있다. P-채널 출력단 MOS 트랜지스터는 전원 단자와 출력 단자 사이에 접속되고 제 1의 출력 신호가 공급되는 게이트를 가지며, N-채널 출력단 MOS 트랜지스터는 접지 단자와 출력 단자 사이에 접속되고 제 2의 출력 신호가 공급되는 게이트를 갖는다. P-채널 정전류 MOS 트랜지스터는 전원 단자와 제 1의 출력선 사이에 접속되고 제 2의 바이어스 신호 세트의 제 3의 바이어스 신호가 공급되는 게이트를 가지며, N-채널 정전류 MOS 트랜지스터는 접지 단자와 제 2의 출력선 사이에 접속되고 제 2의 바이어스 신호 세트의 바이어스 신호중 하나로서 제 4의 바이어스 신호가 공급되는 게이트를 갖는다. P-채널 및 N-채널 시프트 MOS 트랜지스터는 제 1 및 제 2의 출력선 사이에 병렬로 접속되어, 레벨 시프터로서 기능한다. P-채널 시프트 MOS 트랜지스터는 제 2의 바이어스 신호 세트의 제 5의 바이어스 신호가 공급되는 게이트를 갖고, N-채널 시프트 MOS 트랜지스터는 제 2의 바이어스 신호 세트의 제 6의 바이어스 신호가 곱급되는 게이트를 갖는다. 이러한 경우, 공통 바이어스 회로는 테스트 모드에서 제 3 내지 제 6의 바이어스 신호를 접지 전압 레벨, 전원 전압 레벨, 전원 전압 레벨 및 접지 전압 레벨로 각각 설정할 수 있다.
또한, 공통 바이어스 회로는 정전류원, 한쌍의 P-채널 및 N-채널 전류 미러 회로, 제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터를 포함할 수 있다. 정전류원은 전원 단자와 접지 단자 사이에 마련된다. 한쌍의 P-채널 및 N-채널 전류 미러 회로 각각은 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 출력한다. 제 1의 한쌍의 P-채널 MOS 트랜지스터는 N-채널 전류 미러 회로의 복수의 전류 미러 출력 단자중 하나와 전원 단자 사이에 접속되고 공통으로 접속된 게이트 및 드레인을 가지며, 제 1의 한쌍의 N-채널 MOS 트랜지스터는 P-채널 전류 미러 회로의 복수의 전류 미러 출력 단자중 하나와 접지 단자 사이에 접속되고 공통을 접속된 게이트 및 드레인을 갖는다. 제 1의 바이어스 신호 세트의 제 1 및 제 2의 바이어스 신호는 각각 제 1 및 제 2의 노드로서 제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터의 게이트로부터 출력될 수 있다.
그 대신, 공통 바이어스 회로는 정전류원, 한쌍의 P-채널 및 N-채널 전류 미러 회로를 포함할 수 있다. 정전류원은 전원 단자와 접지 단자 사이에 마련된다. 한쌍의 P-채널 및 N-채널 전류 미러 회로 각각은 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 출력한다. 제 1의 바이어스 신호 세트의 제 1 및 제 2의 바이어스 신호는 정전류원과 P-채널 전류 미러 회로 사이의 제 1의 노드, 및 P-채널 및 N-채널 전류 미러 회로 사이의 제 2의 노드로부터 각각 출력된다.
이러한 경우, 공통 바이어스 회로는 제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터, 두개의 P-채널 MOS 트랜지스터의 직렬 회로, 및 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함할 수 있다. 두개의 P-채널 MOS 트랜지스터의 직렬 회로는 N-채널 전류 미러 회로의 복수의 전류 미러 출력 단자중 하나와 전원 단자 사이에 직렬로 접속된다. 두개의 P-채널 MOS 트랜지스터는 공통으로 접속된 게이트 및 드레인을 갖는다. 두개의 N-채널 MOS 트랜지스터의 직렬 회로는 P-채널 전류 미러 회로의 복수의 전류 미러 출력 단자 중 하나와 접지 단자 사이에 직렬로 접속된다. 두개의 N-채널 MOS 트랜지스터 각각은 공통으로 접속된 게이트와 드레인을 갖는다. 제 2의 한쌍의 P-채널 MOS 트랜지스터는 N-채널 전류 미러 회로의 복수의 전류 미러 출력 단자 중 하나와 전원 단자 사이에 접속되고, 공통으로 접속된 게이트 및 드레인을 갖는다. 제 2의 한쌍의 N-채널 MOS 트랜지스터는 P-채널 전류 미러 회로의 복수의 전류 미러 출력 단자 중 하나와 접지 단자 사이에 접속되고, 공통으로 접속된 게이트 및 드레인을 갖는다. 제 2의 바이어스 신호 세트의 제 3 및 제 4의 바이어스 신호는 제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터의 게이트인 제 3 및 제 4의 노드로부터 각각 출력된다. 제 5의 바이어스 신호는 N-채널 전류 미러 회로측에서 직렬 회로의 두개의 P-채널 MOS 트랜지스터 중 하나의 게이트인 제 5의 노드로부터 출력되고, 제 6의 바이어스 신호는 P-채널 전류 미러 회로측에서 직렬 회로의 두개의 N-채널 MOS 트랜지스터중 하나의 게이트인 제 6의 노드로부터 출력된다.
또한, 공통 바이어스 회로는 정전류원과 직렬로 접속된 제 1의 스위치; 전원 단자와 정전류원 사이에 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치; P-채널 및 N-채널 전류 미러 회로 사이의 노드와 접지 단자 사이에서 N-채널 전류 미러 회로에 병렬로 접속된 제 3의 스위치; 및 한쌍의 P-채널 MOS 트랜지스터의 게이트와 전원 단자 사이에 접속된 제 4의 스위치; 한쌍의 N-채널 MOS 트랜지스터의 게이트와 접지 단자 사이에 접속된 제 5의 스위치를 더 포함할 수 있다. 이러한 경우, 제 1의 스위치는 테스트 모드에서 오픈되고, 제 2 내지 제 5의 스위치는 테스트 모드에서 클로즈된다.
또한, 공통 바이어스 회로는 정전류원과 직렬로 접속된 제 1의 스위치; 전원 단자와 정전류원 사이에서 P-채널 전류 미러 회로에 병렬로 접속된 제 2의 스위치; P-채널 및 N-채널 전류 미러 회로 사이의 노드 및 접지 단자 사이에서 N-채널 전류 미러 회로와 병렬로 접속된 제 3의 스위치를 더 포함할 수 있다. 이러한 경우에, 제 1의 스위치는 테스트 모드에서 오픈되고, 제 2 및 제 3의 스위치는 테스트 모드에서 클로즈된다.
또한, 공통 바이어스 회로는 제 2의 한쌍의 P-채널 MOS 트랜지스터의 게이트와 제 3의 노드 사이에서 접속된 제 6의 스위치; 제 2의 한쌍의 N-채널 MOS 트랜지스터의 게이트와 제 4의 노드 사이에 접속된 제 7의 스위치; 제 3의 노드와 접지 단자 사이에 접속된 제 8의 스위치; 제 4의 노드와 전원 단자 사이에 접속된 제 9의 스위치; 제 5의 노드와 전원 단자 사이에 접속된 제 10의 스위치; 및 제 6의 노드와 접지 단자 사이에 접속된 제 11의 스위치를 더 포함할 수 있다. 이러한 경우, 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 제 8 내지 제 11의 스위치는 테스트 모드에서 클로즈된다.
이하, 본 발명의 구동 회로 및 상기 구동 회로를 사용하는 처리 회로에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 9를 참조하면, 본 발명의 구동 회로는 차동 증폭기(11), 차동 증폭기(12), AB 클래스 출력 회로(13), 및 공통 바이어스 회로(2)로 구성된다. 차동 증폭기(11) 및 차동 증폭기(12)는 서로 독자적으로 구성되어 있다. 공통 바이어스 회로(2)는 차동 증폭기(11), 차동 증폭기(12) 및 AB 클래스 출력 회로(13)로 각종 바이어스 전압 신호를 공급한다. 본 발명의 구동 회로에서, 차동 AB 클래스 증폭 회로의 레일-투-레일 입/출력 특성을 저해시키지 않고, 회로 면적 및 소모 전력이 감소된다. 이하 디스플레이 유닛의 구동 회로가 상기 구동 회로 및 처리 회로의 대표적 예로서 기재된다는 것을 주의한다.
본 발명의 구동 회로는, 도 1에 도시된 종래의 디스플레이 유닛의 구동 회로의 데이터선 구동 회로(7)에서 출력 회로(72)와 같이, 복수의 차동 AB 클래스 증폭 회로(1) 및 공통 회로(2)로 구성된다. 차동 AB 클래스 증폭 회로(1)는 레일-투-레일 입/출력을 할 수 있고, 차동 AB 클래스 증폭 회로(1) 및 공통 바이어스 회로(2)의 회로 구조는 종래의 구동 회로의 그것과 상이하다. 다음 실시예에서, 차동 AB 클래스 증폭 회로(1) 및 공통 바이어스 회로(2)의 구성 및 동작이 첨부된 도면을 참조하여 기재된다.
[제 1의 실시예]
도 4는 본 발명의 제 1의 실시예에 따른 구동 회로의 차동 AB 클래스 증폭 회로(1) 및 공통 바이어스 회로(2)의 회로 구조를 도시하는 회로도이다. 도 4는 차동 AB 클래스 증폭 회로(1)를 도시하고 도 5는 공통 바이어스 회로(2)를 도시한다. 도 4를 참조하면, 본 실시예에서 구동 회로의 차동 AB 클래스 증폭 회로(1)는 차동 증폭기(11), 차동 증폭기(12) 및 AB 클래스 출력 회로(13)로 구성된다.
차동 증폭기(11)는 한쌍의 N-채널 차동 MOS 트랜지스터(112 및 113), 전류 미러형의 한쌍의 P-채널 부하 MOS 트랜지스터(114 및 115), N-채널 정전류원 MOS 트랜지스터(111)로 구성된다. N-채널 차동 MOS 트랜지스터(112 및 113)의 게이트는 인버스 입력 단자(Vin(-)) 및 논-인버스 입력 단자(Vin(+))에 각각 접속된다. P-채널 부하 MOS 트랜지스터(114 및 115)는 N-채널 차동 MOS 트랜지스터(112 및 113)와 접속된다. N-채널 정전류원 MOS 트랜지스터(111)는 N-채널 차동 바이어스 전압(BN1)이 공급되는 게이트를 갖고, N-채널 차동 MOS 트랜지스터(112 및 113)의 소스로 정전류(I1)를 공급한다. 출력은 N-채널 차동 MOS 트랜지스터(113)로부터 AB 클래스 출력 회로의 P-채널 출력단 MOS 트랜지스터(131)의 게이트로 접속된다.
차동 증폭기(12)는 한쌍의 P-채널 차동 MOS 트랜지스터(122 및 123), 전류 미러형의 한쌍의 N-채널 부하 MOS 트랜지스터(124 및 125), 및 N-채널 정전류원 MOS 트랜지스터(121)로 구성된다. P-채널 차동 MOS 트랜지스터(122 및 123)의 게이트는 인버스 입력 단자(Vin(-)) 및 논-인버스 입력 단자(Vin(+))와 각각 접속된다. 전류 미러형의 N-채널 부하 MOS 트랜지스터(124 및 125)는 P-채널 차동 MOS 트랜지스터(122 및 123)와 접속된다. N-채널 정전류원 MOS 트랜지스터(121)는 P-채널 차동 바이어스 전압(BP1)을 입력하기 위한 게이트를 가지며, 한쌍의 P-채널 차동 MOS 트랜지스터(122 및 123)의 소스로 정전류(I2)를 공급한다. 출력은 P-채널 차동 MOS 트랜지스터(123)의 드레인으로부터 AB 클래스 출력 회로(13)의 N-채널 출력단 MOS 트랜지스터(132)의 게이트로 접속된다.
AB 클래스 출력 회로(13)는 한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132) 한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134) 및 한쌍의 P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)로 구성된다. P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)는 출력 단자와 전원 단자 사이 및 출력 단자와 접지 단자 사이에 접속된다. P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 게이트는 P-채널 및 N-채널 차동 증폭기(11 및 12)의 출력선과 접속된다. P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)는 차동 증폭기(11)의 출력선과 전원 단자 사이 및 차동 증폭기(12)의 출력선과 접지 단자 사이에 접속된다. MOS 트랜지스터(133 및 134)의 게이트는 한쌍의 P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2)이 공급된다. P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)는 차동 증폭기(11 및 12)의 출력선과 MOS 트랜지스터(135 및 136)의 게이트 사이에 접속되고, 한쌍의 P-채널 및 N-채널 정전류 바이어스 전압(BP3 및 BN3)을 수신하여 레벨 시프터로서 기능한다.
본 실시예의 AB 클래스 출력 회로에서, 종래예와 같이, 한쌍의 위상 보상용 미러 용량(145 및 146)이 P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 게이트와 출력 단자 사이에 접속되어, 차동 AB 클래스 증폭 회로(1)가 양호한 주파수 반응을 갖는다.
다음으로, 도 5를 참조하여, 본 발명의 구동 회로의 공통 바이어스 회로(2)가 정전류원(21), 스위치(22), 한쌍의 P-채널 및 N-채널 전류 미러 회로(23 및 24), 및 한쌍의 스위치(25 및 26)로 구성된다. 스위치(22)는 테스트 모드에서 OFF된다. P-채널 및 N-채널 전류 미러 회로(23 및 24)는 스위치(22) 및 정전류원(21)의 직렬 회로의 회로 전류에 따라 매 채널마다 복수의 출력 단자로부터 복수의 미러 전류를 출력한다. 스위치(25 및 26)는 P-채널 전류 미러 회로(23)의 입력 단자와 전원 단자 사이 및 N-채널 전류 미러 회로(24)의 입력 단자와 접지 단자 사이에서 매 채널마다 접속된다. 스위치(25 및 26)는 테스트 모드에서 ON된다.
공통 바이어스 회로(2)는 한쌍의 P-채널 및 N-채널 MOS 트랜지스터(27 및 28), 및 한쌍의 스위치(29 및 30)로 구성된다. P-채널 및 N-채널 MOS 트랜지스터(27 및 28)는 N-채널 전류 미러 회로(24)의 출력 단자와 전원 단자 사이 및 P-채널 전류 미러 회로(23)의 출력 단자와 접지 단자 사이에서 매 채널마다 각 게이트에서 접속된다. P-채널 및 N-채널 MOS 트랜지스터(27 및 28)의 드레인 및 게이트는 공통으로 접속된다. 스위치(29)는 P-채널 MOS 트랜지스터(27)의 게이트와 전원 단자(28) 사이에 접속되고, 스위치(30)는 N-채널 MOS 트랜지스터(28)의 게이트와 접지 단자 사이에 접속된다. MOS 트랜지스터(27 및 28)의 게이트는 매 채널마다 P-채널 및 N-채널 차동 바이어스 전압(BP1 및 BN1)의 노드가 출력된다. 스위치(29 및 30)는 테스트 모드에서 ON된다. 테스트 모드에서, 전원 레벨 및 접지 레벨의 P-채널 및 N-채널 차동 바이어스 전압(BP1 및 BN1)이 출력된다.
또한, 공통 바이어스 회로(2)는 한쌍의 P-채널 및 N-채널 MOS 트랜지스터(31 및 32), 한쌍의 스위치(33 및 34) 및 한쌍의 스위치(35 및 36)를 더 포함한다. P-채널 및 N-채널 MOS 트랜지스터(31 및 32)는 N-채널 전류 미러 회로(24)의 출력 단자와 전원 단자 사이 및 P-채널 전류 미러 회로(23)의 출력 단자와 접지 단자 사이에서 매 채널마다 접속된다. P-채널 MOS 트랜지스터(31)의 드레인 및 게이트가 공통으로 접속되고, N-채널 MOS 트랜지스터(32)의 드레인 및 게이트가 공통으로 접속된다. 스위치(33 및 34)는 MOS 트랜지스터(31 및 32)의 게이트와 각각 접속되고, 테스트 모드에서 OFF된다. 스위치(35)는 스위치(33)와 접지 단자 사이에서 접속되고, 스위치(36)는 스위치(34)와 전원 단자 사이에서 접속된다. 스위치(33 및 35) 사이 및 스위치(34 및 36) 사이의 노드는 P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2)의 출력 노드로서 기능한다. 스위치(35 및 36)는 테스트 모드에서 ON된다. 테스트 모드에서, 접지 레벨 및 전압 레벨의 P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2)이 출력된다.
또한, 공통 바이어스 회로(2)는 두개의 P-채널 MOS 트랜지스터(37 및 38)의 직렬 회로와 두개의 N-채널 MOS 트랜지스터(39 및 40)의 직렬 회로 한쌍, 및 한쌍의 스위치(41 및 42)를 더 포함한다. 두개의 P-채널 MOS 트랜지스터(37 및 38)의 직렬 회로에서, 각 MOS 트랜지스터에서 게이트 및 드레인이 공통으로 접속된다. 두개의 N-채널 MOS 트랜지스터(40 및 39)의 직렬 회로에서, 게이트 및 드레인은 각 MOS 트랜지스터에서 공통으로 접속된다. 두개의 P-채널 MOS 트랜지스터(37 및 38)의 직렬 회로는 N-채널 전류 미러 회로(24)의 출력 단자와 전원 단자 사이에서 매 채널마다 접속되고, 두개의 N-채널 MOS 트랜지스터(40 및 39)의 직렬 회로는 P-채널 전류 미러 회로(23)의 출력 단자와 접지 단자 사이에서 매 채널마다 접속된다. 스위치(41 및 42)는 직렬 회로에 병렬로 각각 마련된다. 스위치(41 및 42)는 직렬 회로에 병렬로 각각 마련된다. MOS 트랜지스터(38)의 게이트 및 트랜지스터(40)의 게이트는 P-채널 및 N-채널 시프트 바이어스 전압(BP3 및 BN3)으로서 기능한다. 스위치(41 및 42)는 테스트 모드에서 전환된다. 테스트 모드에서, 전원 레벨 및 접지 레벨의 P-채널 및 N-채널 시프트 바이어스 전압(BP3 및 BN3)이 출력된다. 공통 바이어스 회로(2)에서 각 스위치는 P-채널 또는 N-채널 MOS 트랜지스터로 구성된다.
다음에, 본 실시예에서 구동 회로의 차동 AB 클래스 증폭 회로(1)의 동작에 대해 설명한다. 구동 회로의 스위치는 도 7에 도시된 바와 같이 동작한다. 본 실시예의 차동 AB 클래스 증폭 회로(1)의 차동 증폭기(11)에서, 차동단의 정전류원은 N-채널 정전류 MOS 트랜지스터(111)로 구성된다. 따라서, 전원 단자(VDD)로부터 [Vgs1+Vds1(sat)])로의 전압 범위에서 입력 신호가 증폭되고, AB 클래스 출력 회로(13)로 전송된다. 이러한 경우에, Vds1(sat)은 포화 영역 동작에서 N-채널 정전류 MOS 트랜지스터(111)의 소스와 드레인 사이의 전압이고, 바이어스 전류(I1)가 N-채널 차동 MOS 트랜지스터(112 또는 113)를 통해 흐를 때, Vgs1은 N-채널 차동 MOS 트랜지스터(112 또는 113)의 소스와 게이트 사이의 전압이다.
또한, 차동 증폭기(12)에서, 차동단의 정전류원은 P-채널 정전류 MOS 트랜지스터(121)로 구성된다. 따라서, VDD-[Vgs2+Vds2(sat)]로부터 접지 전위(VSS)로의 전압 범위에서 입력 신호가 증폭되고, AB 클래스 출력 회로(13)로 전송된다. 이러한 경우에, Vds2(sat)는 포화 영역에서 P-채널 정전류 MOS 트랜지스터(121)의 드레 인과 소스 사이의 전압이고, 바이어스 전류(I2)가 P-채널 차동 MOS 트랜지스터(122 또는 123)를 통해 흐를 때 Vgs2는 P-채널 차동 MOS 트랜지스터(122 또는 123)에서 소스와 게이트 사이의 전압이다.
도 6은 본 실시예의 차동 AB 클래스 증폭 회로(1)의 동작 모드를 도시하는 도면이고, 차동 AB 클래스 증폭 회로(1)로의 입력 신호(Vin(+), Vin(-))의 입력 전압 범위가 수직 방향으로 도시된다.
본 실시예의 차동 AB 클래스 증폭 회로(1)는 입력 신호(Vin(+), Vin(-))의 입력 전압 범위에 따라 3개의 동작 모드(1)-(3)을 갖는다.
입력 신호(Vin(+), Vin(-))의 입력 전압 범위에 대응하는 동작 모드(1)는 VDD-[Vgs2+Vds2(sat)]보다 높고 VDD보다 낮다. 상기 입력 전압 범위에서는, 허용 입력 전압 범위 이상이므로 차동 증폭기(12)의 P-채널 정전류 MOS 트랜지스터(121)의 정상 동작이 불가능하다. 그러나, 이 때, 차동 증폭기(11)의 N-채널 정전류 MOS 트랜지스터(111)가 허용 입력 전압 범위 내에서 동작하므로, 신호는 차동 증폭기(11)로부터 AB 클래스 출력 회로(13)로 전송되고, 차동 AB 클래스 증폭 회로로서 정상적으로 기능한다.
입력 신호(Vin(+), Vin(-))의 입력 전압 범위에 대응하는 동작 모드(2)는 [Vgs1+Vds1(sat)]보다 높고, VDD-[Vgs2+Vds2(sat)]보다 낮다. 상기 입력 전압 범위에서, 차동 증폭기(11 및 12)와 P-채널 및 N-채널 정전류 MOS 트랜지스터(111 및 121)는 허용 입력 전압 범위 내에 있다. 따라서, 차동 증폭기(11 및 12)는 정상적으로 동작한다. 신호는 차동 증폭기(11 및 12)로부터 AB 클래스 출력 회로(13)로 전송되어, 회로가 차동 AB 클래스 증폭 회로로서 정상적으로 동작한다.
입력 신호(Vin(+), Vin(-))의 입력 전압 범위에 대응하는 동작 모드(3)는 접지 전압(VSS) 이상이고, [Vgs1+Vds1(sat)] 이하이다. 상기 입력 전압 범위에서, 차동 증폭기(11)의 N-채널 정전류 MOS 트랜지스터(111)는 허용 입력 전압 범위를 벗어나므로 정상 동작이 블가능하다. 그러나, 이때, 차동 증폭기(12)의 P-채널 정전류 MOS 트랜지스터(121)는 허용 입력 전압 범위 내이다. 따라서, 입력 신호는 차동 증폭기(12)에 의해 AB 클래스 출력 회로(13)로 전송되어, 회로는 차동 AB 클래스 증폭 회로로서 정상적으로 동작한다.
이러한 방식으로, 본 실시예의 차동 AB 클래스 증폭 회로에서, 입력 신호가 허용 입력 전압 범위 밖이더라도, 차동 증폭기(11 및 12)중 하나는 정상적으로 동작하지 않지만, 다른 차동 증폭기는 정상적으로 동작한다. 따라서, 종래예와 같이, 전원 단자(VDD)로부터 접지 단자(VSS)로의 어떠한 입력 전압 범위에서 신호를 AB 클래스 출력 회로(13)로 전송시킬 수 있다. 즉, 레일-투-레일 입력이 가능하다.
또한, 도 2에 도시된 제 1의 종래예에서, 폴디드 미러 회로는 차동 AB 클래스 증폭 회로의 차동 증폭부에 필요하다. 4개의 미러 출력 MOS 트랜지스터는 도 3에 도시된 제 2의 종래예에서 차동 AB 클래스 증폭 회로의 AB 클래스 출력 회로의 한쌍의 P-채널 및 N-채널 시프트 MOS 트랜지스터의 게이트 전압을 제어하기 위해 필요하다. 그러나, 이들 회로는 본 발명에서는 불필요하게 된다. 그 결과, 차동 AB 클래스 증폭 회로에서의 부품의 수가 감소되고, 도 2 및 도 3에 도시된 전류(I4 내지 I7)의 전류 패스가 사용되지 않는다. 따라서, 회로 면적이 축소되고, 구동 회로의 소모 전류 저하 및 고밀도 집적화가 가능해진다. 특히, 디스플레이 유닛의 데이터선 구동 회로에 칩당 300개 내지 500개의 차동 AB 클래스 증폭 회로가 사용되므로, 디스플레이 유닛의 구동 회로의 회로 면적 및 전력 소모가 현저히 감소된다.
다음으로, 본 실시예에서 구동 회로의 공통 바이어스 회로(2)의 동작을 설명한다. 본 실시예에서 구동 회로의 공통 바이어스 회로(2)는 P-채널 및 N-채널 차동 바이어스 전압, P-채널 및 N-채널 정전류 바이어스 전압. 및 P-채널 및 N-채널 시프트 바이어스 전압이 테스트 모드에서 전원 레벨 또는 접지 레벨로 설정되는 스위치 제어를 수행한다.
도 3은 본 실시예에서 구동 회로의 공통 바이어스 회로(2)에 의한 스위치 제어를 도시하고, 테스트 모드 및 정상 동작 모드에서 스위치의 ON/OFF상태를 도시하는 도면이다. 도 5에 도시된 공통 바이어스 회로(2)에서 각 스위치의 ON/OFF 상태는 정상 동작 모드에서 ON/OFF 상태를 나타낸다는 것을 주의한다.
도 5에 도시된 공통 바이어스 회로(2)에서, 3개의 스위치(22, 33, 34)는 ON된다. 다른 스위치는 OFF된다. P-채널 및 N-채널 전류 미러 회로(23 및 24)는 정전류원(21)에 대응하는 복수의 출력 단자로부터 복수의 미러 전류를 출력한다. P-채널 및 N-채널 MOS 트랜지스터(27 및 28)는 매 채널마다 차동 증폭기(12 및 11)의 P-채널 및 N-채널 정전류 MOS 트랜지스터(121 및 111)와 함께 미러 회로를 구성한다. P-채널 및 N-채널 MOS 트랜지스터(27 및 28)는 다이오드 접속 MOS 트랜지스터의 하나의 단에 대한 임계 전압으로서 P-채널 및 N-채널 차동 바이어스 전압(BP1 및 BN1)을 생성하고, P-채널 및 N-채널 정전류 MOS 트랜지스터(121 및 111)로 출력 한다. P-채널 및 N-채널 정전류 MOS 트랜지스터(121 및 111)는 바이어스 전류(I2 및 I1)가 흐른다.
P-채널 및 N-채널 MOS 트랜지스터(31 및 32)는 AB 클래스 출력 회로(13)의 P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)와 함께 매 채널마다 전류 미러 회로를 구성한다. P-채널 및 N-채널 MOS 트랜지스터(31 및 32)는 다이오드 접속 MOS 트랜지스터의 하나의 단에 대한 임계 전압으로서 P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2)을 생성하고, P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)로 출력한다. P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)는 바이어스 전류(I3)가 흐른다.
두개의 P-채널 MOS 트랜지스터(37 및 28)와 두개의 N-채널 MOS 트랜지스터(39 및 40)는 다이오드 접속 MOS 트랜지스터의 두개의 단에 대해 임계 전압으로서 P-채널 및 N-채널 시프트 바이어스 전압(BP3 및 BN3)을 생성하고, AB 클래스 출력 회로(13)의 P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)로 출력한다. 이들 P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)는 레벨 시프터로서 기능한다.
또한, 도 5에 도시된 공통 바이어스 회로(2)에서, 테스트 모드에서, 이들 스위치(22 및 33, 및 34)는 OFF 되고, 다른 스위치는 ON된다. 따라서, 공통 바이어스 회로(2)에서 모든 회로 전류 패스가 차단된다. 또한, N-채널 및 P-채널 차동 바이어스 전압(BN1 및 BP1)은 접지 레벨 및 전원 레벨로 각각 전환되고, P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2)는 접지 레벨 및 전원 레벨로 각각 전환된다. 또한, P-채널 및 N-채널 시프트 바이어스 전압(BP3 및 BN3)은 전원 레벨 및 접지 레벨로 각각 전환된다. 따라서, 차동 증폭기(12 및 11)의 P-채널 및 N-채널 정전류 MOS 트랜지스터(121 및 111)는 차동 AB 클래스 증폭 회로(1)에서 OFF된다. 또한, AB 클래스 출력 회로(13)의 P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)는 ON된다. AB 클래스 출력 회로(13)의 P-채널 및 N-채널 시프트 MOS 트랜지스터는 OFF 된다. P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 게이트는 전원 레벨 및 접지 레벨로 고정되어 P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)를 완전히 OFF시키고, 차동 AB 클래스 증폭 회로(1)의 모든 회로 전류 패스가 OFF 된다. 이러한 방식으로, 테스트 모드에서, 구동 회로의 회로 전류는 제로가 되어, 구동 회로의 리크 전류 측정이 가능해진다.
종래에, 차동 AB 클래스 증폭 회로가 데이터선 구동 회로의 출력 회로로서 사용될 때, 테스트 모드에서 모든 회로 전류 패스를 OFF 시키기 위해, P-채널 및 N-채널 테스트 MOS 트랜지스터가 P-채널 출력단 MOS 트랜지스터(131)의 게이트와 전원 단자 사이 및 N-채널 출력단 MOS 트랜지스터(132)의 게이트와 접지 단자 사이에 마련되어, P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 게이트 전압을 전원 레벨 및 접지 레벨로 고정시킨다. 그러나, 본 발명의 차동 AB 클래스 증폭 회로에서, P-채널 및 N-채널 시프트 MOS 트랜지스터(135 및 136)는 OFF되고, P-채널 및 N-채널 정전류 MOS 트랜지스터(133 및 134)는 ON된다. 그 결과, P-채널 및 N-채널 출력단 MOS 트랜지스터(131 및 132)의 게이트 전압이 전원 레벨과 접지 레벨로 고정될 수 있다. 종래예와는 달리, P-채널 및 N-채널 테스트 MOS 트랜지스터를 추가할 필요는 없다. 또한, 회로 면적은 차동 AB 클래스 증폭 회로에서 두개의 소자에 대해 축소된다. 특히, 디스플레이 유닛의 구동 회로에서 칩당 300개 내지 500개의 차동 AB 클래스 증폭 회로가 사용되므로, 디스플레이 유닛의 구동 회로의 회로 면적이 현저히 감소될 수 있고, 디스플레이 유닛의 구동 회로는 고집적화될 수 있다.
도 5에 도시된 본 실시예의 공통 바이어스 회로는 많은 스위치가 사용되고 다양한 변경이 이루어질 수 있는 제어 회로라는 것을 주의한다.
예를 들어, 도 8은 본 발명의 구동 회로에서 공통 바이어스 회로(2)의 수정예를 도시하는 회로도이다. 이 수정예의 공통 바이어스 회로(2)에서, P-채널 및 N-채널 MOS 트랜지스터(27 및 28), 스위치(29 및 30) 및 P-채널 및 N-채널 전류 미러 회로의 두개의 미러 출력 MOS 트랜지스터가 제거된다. P-채널 및 N-채널 전류 미러 회로의 입력 단자는, 도 5에 도시된 공통 바이어스 회로와 비교하여, P-채널 및 N-채널 차동 바이어스 전압(BP1 및 BN1)의 출력 노드로서 기능한다. 상기 수정예의 공통 바이어스 회로(2)에서, P-채널 및 N-채널 차동 바이어스 전압(BP1 및 BN1), P-채널 및 N-채널 정전류 바이어스 전압(BP2 및 BN2) 및 P-채널 및 N-채널 시프트 바이어스 전압(BP3 및 BN3)은 순서대로 설계되어야 한다. 그러나, 회로 면적은 도 5에 도시된 공통 바이어스 회로보다 축소될 수 있다.
또한, 상기 실시예 또는 수정예에서, 복수의 차동 AB 클래스 증폭 회로 및 공통 바이어스 회로를 갖는 구동 회로가 기재되었다. 그러나, 본 발명은 이들 실시예에 한정되지 않는다. 복수의 아날로그 신호를 병렬로 증폭하는 복수의 차동 AB 클래스 증폭 회로, 및 복수의 차동 AB 클래스 증폭 회로에 바이어스 전압을 공통으로 공급하는 공통 바이어스 회로를 포함하는 처리 회로에서 상기 구동 회로와 동일한 효과를 얻을 수 있다.
또한, 상기 실시예에서, 복수의 차동 AB 클래스 증폭 회로를 포함하는 구동 회로가 기재되었다. 그러나, 본 발명은 상기 실시예에 한정되지 않는다. P-채널 및 N-채널 바이어스 전압에 의거하여 차동 AB클래스 증폭 회로가 제어되는 다양한 회로에서 상기 구동 회로와 동일한 효과를 얻을 수 있다.
본 발명의 구동 회로 및 처리 회로에서, 레일-투-레일 입/출력을 하는 차동 AB 클래스 증폭 회로에서 회로 전류 패스 및 소자의 수가 감소된다. 회로 면적 및 소모 전력이 감소되고 구동 회로 및 처리 회로의 고집적화가 실현될 수 있다. 즉, 본 발명의 구동 회로의 차동 AB 클래스 증폭 회로에서, 폴디드 미러 회로는, 도 2에 도시된 제 1의 종래예에서 차동 AB 클래스 증폭 회로의 차동 증폭부에서는 필요하지만, 본 발명에서는 불필요하게 된다. 또한, P-채널 및 N-채널 시프트 MOS 트랜지스터의 게이트 전압을 제어하기 위해 도 3에 도시된 제 2의 종래예의 차동 AB 클래스 증폭 회로의 AB 클래스 출력 회로에서 필요한 4개의 미러 출력 MOS 트랜지스터는, 본 발명에서는 불필요하게 된다. 따라서, 차동 AB 클래스 증폭 회로의 소자의 수가 감소한다. 또한, 도 2 및 도 3에 도시된 전류(I4-I7)의 전류 패스가 없다. 따라서, 회로 면적 및 전력 소모가 감소되고, 구동 회로의 고집적화가 실현될 수 있다.
또한, 종래에, 차동 AB 클래스 증폭 회로가 데이터선 구동 회로의 출력 회로로서 사용될 때, 테스트 모드에서 모든 회로 전류 패스를 차단하기 위해 P-채널 및 N-채널 테스트 MOS 트랜지스터가 P-채널 출력단 MOS 트랜지스터의 게이트와 전원 단자 사이 및 N-채널 출력단 MOS 트랜지스터의 게이트와 접지단 사이에 추가되고, P-채널 및 N-채널 출력단 MOS 트랜지스터의 게이트 전압이 전원 레벨 및 접지 레벨로 고정된다. 그러나, 본 발명의 차동 AB 클래스 증폭 회로에서, P-채널 및 N-채널 테스트 MOS 트랜지스터를 추가하는 것이 불필요해지고, 차동 AB 클래스 증폭 회로의 소자 수가 2개 감소되어, 회로 면적이 축소된다. 특히, 칩당 300개 내지 500개의 차동 AB 클래스 증폭 회로가 사용되는, 디스플레이 유닛용 구동 회로에서, 구동 회로의 회로 면적 및 전력 소모는 현저히 감소된다.

Claims (23)

  1. 복수의 아날로그 신호를 병렬로 입력하고, 상기 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동하는 복수의 차동 AB 클래스 증폭 회로; 및
    제 1의 바이어스 신호 세트와 상기 제 1의 바이어스 신호 세트와 상이한 제 2의 바이어스 신호 세트를 생성하는 공통 바이어스 회로를 포함하는 구동 회로에 있어서,
    상기 복수의 차동 AB 클래스 증폭 회로 각각은:
    전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하며 상기 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력 신호를 제 1의 출력선에 출력하는 N-채널 차동 증폭 회로;
    상기 N-채널 차동 증폭 회로와 병렬로 상기 전원 단자와 상기 접지 단자 사이에 마련되어 상기 N-채널 차동 증폭 회로와 별개로 동작하고, 상기 차동 신호를 입력하며 상기 제 1의 바이어스 신호 세트에 의거하여 제 2의 출력 신호를 제 2의 출력선에 출력하는 P-채널 차동 증폭 회로; 및
    상기 제 2의 바이어스 신호 세트에 의거하여 상기 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고 상기 출력 신호를 출력 단자로 출력하는 출력단 회로를 포함하는 것을 특징으로 하는 구동 회로.
  2. 제 1항에 있어서,
    상기 N-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 1의 바이어스 신호에 의거하여 제어되는 N-채널 전류원 MOS 트랜지스터를 포함하고,
    상기 P-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 2의 바이어스 신호에 의거하여 제어되는 P-채널 전류원 MOS 트랜지스터를 포함하는 것을 특징으로 하는 구동 회로.
  3. 제 2항에 있어서,
    상기 공통 바이어스 회로는 테스트 모드에서 상기 제 1 및 제 2의 바이어스 신호를 접지 전압 레벨 및 전원 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
  4. 제 1항에 있어서,
    상기 출력단 회로는,
    한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터;
    한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터; 및
    상기 제 1 및 제 2의 출력선 사이에 병렬로 접속되어 레벨 시프터로서 기능하는 P-채널 및 N-채널 시프트 MOS 트랜지스터를 포함하고,
    상기 P-채널 출력단 MOS 트랜지스터는 상기 전원 단자와 상기 출력 단자 사이에 접속되고 상기 제 1의 출력 신호가 공급되는 게이트를 가지며, 상기 N-채널 츨력단 MOS 트랜지스터는 상기 접지 단자와 상기 출력 단자 사이에 접속되고 상기 제 2의 출력 신호가 공급되는 게이트를 가지며;
    상기 P-채널 정전류 MOS 트랜지스터는 상기 전원 단자와 상기 제 1의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 제 3의 바이어스 신호가 공급되는 게이트를 가지며, 상기 N-채널 정전류 MOS 트랜지스터는 상기 접지 단자와 상기 제 2의 출력선 사이에 접속되고, 상기 제 2의 바이어스 신호 세트의 바이어스 신호중 하나인 제 4의 바이어스 신호가 공급되는 게이트를 가지며;
    상기 P-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 5의 바이어스 신호가 공급되는 게이트를 갖고, 상기 N-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 6의 바이어스 신호가 공급되는 게이트를 갖는 것을 특징으로 하는 구동 회로.
  5. 제 4항에 있어서,
    상기 공통 바이어스 회로는 테스트 모드에서 상기 제 3 내지 제 6의 바이어스 신호를 접지 전압 레벨, 전원 전압 레벨, 상기 전원 전압 레벨 및 상기 접지 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
  6. 제 1 내지 제 5항 중 어느 한 항에 있어서,
    상기 공통 바이어스 회로는,
    상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원;
    상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로; 및
    제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터를 포함하고,
    상기 제 1의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고 공통으로 접속된 게이트와 드레인을 가지며, 상기 제 1의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 1 및 제 2의 바이어스 신호는 제 1 및 제 2의 노드인 상기 제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트로부터 상기 제 1의 바이어스 신호 세트로서 출력되는 것을 특징으로 하는 구동 회로.
  7. 제 6항에 있어서,
    상기 공통 바이어스 회로는,
    상기 정전류원에 직렬로 접속된 제 1의 스위치;
    상기 전원 단자와 상기 정전류원 사이에 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치;
    상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이 에 상기 N-채널 전류 미러 회로와 병렬로 접속된 제 3의 스위치;
    상기 한쌍의 상기 P-채널 MOS 트랜지스터의 게이트와 상기 전원 단자 사이에 접속된 제 4의 스위치; 및
    상기 한쌍의 상기 N-채널 MOS 트랜지스터의 게이트와 상기 접지 단자 사이에 접속된 제 5의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
  8. 제 7항에 있어서,
    상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 내지 제 5의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  9. 제 1 내지 제 5항 중 어느 한 항에 있어서,
    상기 공통 바이어스 회로는,
    상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원; 및
    상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 전류 미러 신호를 각각 출력하는 한 쌍의 P-채널 및 N-채널 전류 미러 회로를 포함하며,
    상기 제 1 및 제 2의 바이어스 신호는 상기 정전류원과 상기 P-채널 전류 미러 회로 사이의 제 1의 노드 및 상기 P-채널 및 N-채널 전류 미러 회로 사이의 제 2의 노드로부터 제 1의 바이어스 신호 세트로서 각각 출력되는 것을 특징으로 하는 구동 회로.
  10. 제 9항에 있어서,
    상기 공통 바이어스 회로는,
    상기 정전류원과 직렬로 접속된 제 1의 스위치;
    상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로에 병렬로 접속된 제 2의 스위치; 및
    상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로에 병렬로 접속된 제 3의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
  11. 제 10항에 있어서,
    상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 및 제 3의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  12. 제 6항에 있어서,
    상기 공통 바이어스 회로는,
    제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;
    상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에서 직렬로 접속되고 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및
    상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에서 직렬로 접속되고 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하며,
    상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트인 제 3 및 제 4의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 각각 출력되고,
    상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에서 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 상기 제 2의 바이어스 신호 세트중 일부로서 출력되는 것을 특징으로 하는 구동 회로.
  13. 제 12항에 있어서,
    상기 공통 바이어스 회로는,
    상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 제 3의 노드 사이에 접속된 제 6의 스위치;
    상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 제 4의 노드 사이에 접속된 제 7의 스위치;
    상기 제 3의 노드와 상기 접지 단자 사이에 접속된 제 8의 스위치;
    상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;
    상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및
    상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
  14. 제 13항에 있어서,
    상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8 내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  15. 제 9항에 있어서,
    상기 공통 바이어스 회로는,
    제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;
    상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및
    상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하고,
    상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트인 제 3 및 제 4의 노드로부터 상기 제 2의 바이어스 신호 세트 일부로서 각각 출력되고,
    상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 상기 제 2의 바이어스 신호 세트의 일부로서 출력되는 것을 특징으로 하는 구동 회로.
  16. 제 15항에 있어서,
    상기 공통 바이어스 회로는,
    상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 제 3의 노드 사이에 접속된 제 6의 스위치;
    상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 제 4의 노드 사이에 접속된 제 7의 스위치;
    상기 제 3의 노드와 상기 접지 단말 사이에 접속된 제 8의 스위치;
    상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;
    상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및
    상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하는 것을 특징으로 하는 구동 회로.
  17. 제 16항에 있어서,
    상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8 내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  18. 복수의 아날로그 신호를 병렬로 입력하며, 상기 복수의 아날로그 신호에 의거하여 복수의 데이터선을 병렬로 구동하는 복수의 차동 AB 클래스 증폭 회로; 및
    상기 제 1의 바이어스 신호 세트와 상기 제 2의 바이어스 신호 세트를 생성하는 공통 바이어스 회로를 포함하는 구동 회로에 있어서,
    상기 복수의 차동 AB 클래스 증폭 회로 각각은,
    전원 단자와 접지 단자 사이에 마련되고, 차동 신호를 입력하고 상기 제 1의 바이어스 신호 세트에 의거하여 제 1의 출력선에 제 1의 출력 신호를 출력하는 N-채널 차동 증폭 회로;
    상기 N-채널 차동 증폭 회로와 병렬로 상기 전원 단자와 상기 접지 단자 사이에 마련되어 상기 N-채널 차동 증폭 회로와 별개로 동작하며, 상기 차동 신호를 입력하고 상기 제 1의 바이어스 신호 세트에 의거하여 상기 제 1의 출력선에 상기 제 2의 출력 신호를 출력하는 P-채널 차동 증폭 회로; 및
    상기 제 2의 바이어스 신호 세트에 의거하여 상기 제 1 및 제 2의 출력 신호로부터 출력 신호를 생성하고 상기 출력 신호를 출력 단말에 출력하는 상기 출력단 회로를 포함하고,
    상기 N-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 1의 바이어스 신호에 의거하여 제어되는 N-채널 전류원 MOS 트랜지스터를 포함하고,
    상기 P-채널 차동 증폭 회로는 상기 제 1의 바이어스 신호 세트의 제 2의 바이어스 신호에 의거하여 제어되는 P-채널 전류원 MOS 트랜지스터를 포함하며,
    상기 출력단 회로는,
    한쌍의 P-채널 및 N-채널 출력단 MOS 트랜지스터;
    한쌍의 P-채널 및 N-채널 정전류 MOS 트랜지스터; 및
    상기 제 1 및 제 2의 출력선 사이에 병렬로 접속되어 레벨 시프터로서 기능하는 P-채널 및 N-채널 시프트 MOS 트랜지스터를 포함하고,
    상기 P-채널 출력단 MOS 트랜지스터는 상기 전원 단자와 상기 출력 단자 사이에 접속되고, 상기 제 1의 출력 신호가 공급되는 게이트를 갖고, 상기 N-채널 출력단 MOS 트랜지스터는 상기 접지 단자와 상기 출력 단자 사이에 접속되고 상기 제 2의 출력 신호가 공급되는 게이트를 가지며,
    상기 P-채널 정전류 MOS 트랜지스터는 상기 전원 단자와 상기 제 1의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 제 3의 바이어스 신호가 공급되는 게이트를 가지며, 상기 N-채널 정전류 MOS 트랜지스터는 상기 접지 단자와 상기 제 2의 출력선 사이에 접속되고 상기 제 2의 바이어스 신호 세트의 바이어스 신호중 하나인 제 4의 바이어스 신호가 공급되는 게이트를 가지며,
    상기 P-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 5의 바이어스 신호가 공급되는 게이트를 갖고, 상기 N-채널 시프트 MOS 트랜지스터는 상기 제 2의 바이어스 신호 세트의 제 6의 바이어스 신호가 공급되는 게이트를 갖는 것을 특징으로 하는 구동 회로.
  19. 제 18항에 있어서,
    상기 공통 바이어스 회로는 테스트 모드에서 상기 제 1 및 제 2의 바이어스 신호를 접지 전압 레벨 및 전원 전압 레벨로 각각 설정하고, 상기 제 3 내지 제 6 의 바이어스 신호를 상기 테스트 모드에서 접지 전압 레벨, 전원 전압 레벨, 상기 전원 전압 레벨 및 상기 접지 전압 레벨로 각각 설정하는 것을 특징으로 하는 구동 회로.
  20. 제 18항에 있어서,
    상기 공통 바이어스 회로는,
    상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원;
    상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로; 및
    제 1의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터를 포함하며,
    상기 제 1의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며, 상기 제 1의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 구비하고,
    상기 제 1의 바이어스 신호 세트의 상기 제 1 및 제 2의 바이어스 신호는 제 1 및 제 2의 노드인 상기 제 1의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터의 상기 게이트로부터 각각 출력되며,
    상기 공통 바이어스 회로는,
    상기 정전류원과 직렬로 접속된 제 1의 스위치;
    상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치;
    상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로에 병렬로 접속된 제 3의 스위치;
    상기 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트와 상기 전원 단자 사이에 접속된 제 4의 스위치; 및
    상기 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트와 상기 접지 단자 사이에 접속된 제 5의 스위치를 더 포함하며,
    상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 내지 제 5의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  21. 제 18항에 있어서,
    상기 공통 바이어스 회로는,
    상기 전원 단자와 상기 접지 단자 사이에 마련된 정전류원; 및
    상기 정전류원의 회로 전류에 의거하여 복수의 전류 미러 출력 단자로부터 복수의 미러 전류 신호를 각각 출력하는 한쌍의 P-채널 및 N-채널 전류 미러 회로를 포함하고,
    상기 제 1의 바이어스 신호 세트의 상기 제 1 및 제 2의 바이어스 신호는 상 기 정전류원과 상기 P-채널 전류 미러 회로 사이의 제 1의 노드 및 상기 P-채널 및 N-채널 전류 미러 회로 사이의 제 2의 노드로부터 각각 출력되며,
    상기 공통 바이어스 회로는,
    상기 정전류원과 직렬로 접속된 제 1의 스위치;
    상기 전원 단자와 상기 정전류원 사이에서 상기 P-채널 전류 미러 회로와 병렬로 접속된 제 2의 스위치; 및
    상기 P-채널 및 N-채널 전류 미러 회로 사이의 노드와 상기 접지 단자 사이에서 상기 N-채널 전류 미러 회로와 병렬로 접속된 제 3의 스의치를 더 포함하고,
    상기 제 1의 스위치는 테스트 모드에서 오픈되고, 상기 제 2 및 제 3의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
  22. 제 20항 또는 제 21항에 있어서,
    상기 공통 바이어스 회로는,
    제 2의 한쌍의 P-채널 및 N-채널 MOS 트랜지스터;
    상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 P-채널 MOS 트랜지스터의 직렬 회로; 및
    상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 직렬로 접속되고, 공통으로 접속된 게이트와 드레인을 갖는 두개의 N-채널 MOS 트랜지스터의 직렬 회로를 더 포함하고,
    상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터는 상기 N-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 전원 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터는 상기 P-채널 전류 미러 회로의 상기 복수의 전류 미러 출력 단자중 하나와 상기 접지 단자 사이에 접속되고, 공통으로 접속된 게이트와 드레인을 가지며,
    상기 제 2의 바이어스 신호 세트의 상기 제 3 및 제 4의 바이어스 신호는 상기 제 2의 한쌍의 상기 P-채널 및 N-채널 MOS 트랜지스터인 제 3 및 제 4의 노드로부터 각각 출력되고,
    상기 제 5의 바이어스 신호는 상기 N-채널 전류 미러 회로측에서 상기 직렬 회로의 상기 두개의 P-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 5의 노드로부터 출력되고, 상기 제 6의 바이어스 신호는 상기 P-채널 전류 미러 회로측에 상기 직렬 회로의 상기 두개의 N-채널 MOS 트랜지스터중 하나의 상기 게이트인 제 6의 노드로부터 출력되며,
    상기 공통 바이어스 회로는,
    상기 제 3의 노드와 상기 제 2의 한쌍의 상기 P-채널 MOS 트랜지스터의 상기 게이트 사이에 접속된 제 6의 스위치;
    상기 제 4의 노드와 상기 제 2의 한쌍의 상기 N-채널 MOS 트랜지스터의 상기 게이트 사이에 접속된 제 7의 스위치;
    상기 제 3의 노드와 상기 접지 단자 사이에 접속된 제 8의 스위치;
    상기 제 4의 노드와 상기 전원 단자 사이에 접속된 제 9의 스위치;
    상기 제 5의 노드와 상기 전원 단자 사이에 접속된 제 10의 스위치; 및
    상기 제 6의 노드와 상기 접지 단자 사이에 접속된 제 11의 스위치를 더 포함하며,
    상기 제 6 및 제 7의 스위치는 테스트 모드에서 오픈되고, 상기 제 8내지 제 11의 스위치는 상기 테스트 모드에서 클로즈되는 것을 특징으로 하는 구동 회로.
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