JP4254851B2

JP4254851B2 - 表示装置、集積回路装置及び電子機器

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Publication number: JP4254851B2
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Inventors: 秀彦矢島; 洋木屋
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Filing date: 2006-12-06
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Description

本発明は、表示装置、集積回路装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の回路基板と、第２の機器部分に設けられる第２の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。

しかしながら、高速インターフェース回路は、電圧振幅が例えば０．１Ｖ〜１．０Ｖというように振幅の小さな差動信号を扱うため、他の信号線からのノイズの影響を受けやすいという問題がある。また、歩留まりの低下防止のためには、集積回路装置を表示パネルに実装する前に、表示パネルの単体テストを行えるようにすることが望ましい。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速インターフェース回路を組み込んだ場合の誤動作等を防止できる表示装置、集積回路装置及び電子機器を提供することにある。

本発明は、集積回路装置と、前記集積回路装置が実装され、前記集積回路装置により駆動される表示パネルとを含む表示装置であって、前記表示パネルには、前記表示パネルをテストするためのパネルテスト端子と、前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、前記集積回路装置は、前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、前記表示パネルへの前記集積回路装置の実装時において前記集積回路装置の下方に前記パネルテスト端子が位置する予定の領域を、テスト端子予定領域とした場合に、前記集積回路装置では、前記物理層回路が、前記テスト端子予定領域とオーバラップしない領域に配置される表示装置に関係する。

本発明によれば、表示パネルにパネルテスト端子が設けられるため、集積回路装置を表示パネルに実装しない状態でのテストが可能になる。そして本発明では、実装時にパネルテスト端子が位置する予定の領域であるテスト端子予定領域に対してオーバラップしない領域に、物理層回路が配置される。従って、ドライバ出力端子に電気的に接続されたパネルテスト端子からの信号ノイズが、物理層回路に悪影響を与える事態を防止でき、高速インターフェース回路を組み込んだ場合の誤動作等を防止できる。

また本発明では、前記高速インターフェース回路ブロックは、リンク層の処理を行うリンクコントローラを含み、前記リンクコントローラが、前記テスト端子予定領域とオーバラップする領域に配置されてもよい。

このようにすれば、リンクコントローラの配置領域を有効利用して、テスト端子予定領域を設定できるため、レイアウト効率の向上と物理層回路の誤動作防止とを両立できる。

また本発明では、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記リンクコントローラは、前記物理層回路の前記第２の方向側に配置され、前記ドライバ出力端子は、前記パネルテスト端子の前記第２の方向側に配置されてもよい。

このようにすれば、物理層回路の第２の方向側の領域を有効活用してリンクコントローラを配置できると共に、リンクコントローラの配置領域をテスト端子予定領域に設定できるため、レイアウト効率の向上と物理層回路の誤動作防止とを両立できる。

また本発明では、前記表示パネルへの前記集積回路装置の実装時において前記表示パネルの上方に前記物理層回路が位置する予定の領域を、物理層予定領域とした場合に、前記表示パネルでは、前記物理層予定領域とオーバラップしない領域にパネル用コモン電圧線が配線されてもよい。

また本発明は、集積回路装置と、前記集積回路装置が実装され、前記集積回路装置により駆動される表示パネルとを含む表示装置であって、前記表示パネルには、前記表示パネルをテストするためのパネルテスト端子と、前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、前記集積回路装置は、前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、前記表示パネルへの前記集積回路装置の実装時において前記表示パネルの上方に前記物理層回路が位置する予定の領域を、物理層予定領域とした場合に、前記表示パネルでは、前記物理層予定領域とオーバラップしない領域にパネル用コモン電圧線が配線される表示装置に関係する。

本発明によれば、物理層予定領域を迂回してパネル用コモン電圧線が配線される。従って、物理層回路の下方にパネル用コモン電圧線が配線されないようになるため、パネル用コモン電圧線の信号ノイズが物理層回路に伝達して誤動作が発生する事態を防止できる。

また本発明では、前記パネル用コモン電圧線は、前記物理層予定領域と前記パネルテスト端子の間の領域に配線されてもよい。

このようにすれば、パネル用コモン電圧線とパネルテスト端子とが交差しなくて済むようになり、配線効率を向上できる。

また本発明では、前記集積回路装置は、前記表示パネルの対向電極に印加されるコモン電圧を生成するコモン電圧生成回路と、前記コモン電圧生成回路で生成されたコモン電圧を外部に出力するための第１、第２のコモン電圧パッドとを含み、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記第１のコモン電圧パッドは、前記データドライバブロックの前記第３の方向側に配置され、前記第２のコモン電圧パッドは、前記データドライバブロックの前記第１の方向側に配置され、前記差動信号を構成する第１、第２の信号を外部から入力するための第１、第２の差動入力パッドが、前記物理層回路の前記第４の方向側に配置され、前記第１、第２のコモン電圧パッド間を接続するコモン電圧線が、前記第１のコモン電圧パッドから前記第２のコモン電圧パッドに対して前記第１の方向に沿って配線されると共に、前記物理層回路の配置領域では、前記物理層回路の前記第２の方向側において前記第１の方向に沿って配線されてもよい。

本発明によれば、コモン電圧線により第１、第２のコモン電圧パッド間が接続される。これにより、コモン電圧線の寄生抵抗値のアンバランスに起因する表示品質の劣化を低減できる。またこのコモン電圧線が、物理層回路の第２の方向側において第１の方向に沿って配線される。従って、コモン電圧線からのノイズが物理層回路の差動信号に重畳されるのを防止でき、ノイズに起因する高速インターフェース回路の不具合発生を防止できる。

また本発明は、表示パネルに実装されて、前記表示パネルを駆動する集積回路装置であって、前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、前記表示パネルには、前記表示パネルをテストするためのパネルテスト端子と、前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、前記表示パネルへの前記集積回路装置の実装時において前記集積回路装置の下方に前記パネルテスト端子が位置する予定の領域を、テスト端子予定領域とした場合に、前記物理層回路が、前記テスト端子予定領域とオーバラップしない領域に配置される集積回路装置に関係する。

また本発明では、第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、前記第１〜第Ｎの回路ブロックは、前記データドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記階調電圧生成回路ブロックは、前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されてもよい。

このようにすれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくでき、小面積化を図れる。また階調電圧生成回路ブロックやロジック回路ブロックの第２の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線を、効率良くシンプルに配線できる。

また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記階調電圧生成回路ブロックからの階調電圧を前記データドライバに供給するための階調用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、隣接する回路ブロック間が、ローカル線によりショートパスで接続されるため、配線領域を原因とするチップ面積の増加を防止できる。また、隣接しない回路ブロック間では、グローバル線が配線されるため、ローカル線の配線本数が多い場合にも、これらのローカル線上に階調用グローバル線を配線できるようになる。

また本発明では、第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、前記第１〜第Ｎの回路ブロックは、前記データドライバブロックと、電源電圧を生成するための電源回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとを含み、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記電源回路ブロックは、前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されてもよい。

このようにすれば、電源回路ブロックやロジック回路ブロックの第２の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。

また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記電源回路ブロックからの電源電圧を供給するための電源用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、隣接しない回路ブロック間では、グローバル線が配線されるため、ローカル線の配線本数が多い場合にも、これらのローカル線上に電源用グローバル線を配線できるようになり、配線効率を向上できる。

また本発明は、上記のいずれかに記載の表示装置を含む電子機器に関係する。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される前記表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示装置
図１に本実施形態の表示装置（パネルモジュール）の例を示す。この表示装置は、集積回路装置１０（表示ドライバ）と、集積回路装置１０が実装される表示パネル３００を含む。表示パネル３００は、アレイ基板３１０（アレイガラス基板）と、図示しない対向基板（対向ガラス基板）により構成される。アレイ基板３１０には、ＴＦＴ及び画素電極がマトリクス状に配置されるＴＦＴアレイ部３１２（表示部）が形成され、対向基板には対向電極が形成される。そしてこれらのアレイ基板３１０（広義には第１の基板）と対向基板（広義には第２の基板）の間に液晶素子（広義には電気光学素子）が封入される。

アレイ基板３１０には、集積回路装置１０が、例えばバンプ（金バンプ、樹脂コアバンプ）などを用いてＣＯＧ（Chip On Glass）実装される。即ち、集積回路装置１０に設けられた複数のバンプと、アレイ基板３１０に設けられた複数の端子との間の電気的接続が、異方性導電膜（ＡＣＦ）を介して行われる。またアレイ基板３１０にはＦＰＣ（Flexible Printed Circuit）基板３１４が接続される。このＦＰＣ基板３１４（フレキシブル基板）には、集積回路装置１０の入力信号線や出力信号線が配線され、このＦＰＣ基板３１４により、集積回路装置１０とホストプロセッサ３３０（ホストプロセッサ３３０が実装されるメイン基板）との間の信号線の接続が行われる。

図２に示すように表示パネル３００（アレイ基板３１０）には、ドライバ出力端子とパネルテスト端子が設けられる。

ここでパネルテスト端子は、表示パネル３００の単体テストを行うための端子である。具体的には、集積回路装置１０を実装する前に、このパネルテスト端子を介して、テスト用のデータ信号（ソース信号）や走査信号（ゲート信号）をＴＦＴアレイ部３１２に入力する。これにより表示パネル３００の単体テストが可能になる。そして、不良が見つかった表示パネルに対しては集積回路装置を実装しなくても済むようになるため、歩留まりを向上でき、表示装置の低コスト化を図れる。

ドライバ出力端子は、集積回路装置１０のデータドライバ用パッド等に電気的に接続される。具体的には、例えばＣＯＧ実装をする場合には、集積回路装置１０の能動面に設けられたバンプが、異方性導電膜を介してドライバ出力端子に電気的に接続される。なお、集積回路装置１０が走査ドライバを有する場合には、ドライバ出力端子は集積回路装置１０の走査ドライバ用パッドに電気的に接続される。

図３に示すようにドライバ出力端子は、パネルテスト端子に電気的に接続される。具体的には図３では、ドライバ出力端子とパネルテスト端子はアレイ基板３１０にＤ１方向に沿って配置される。またドライバ出力端子とパネルテスト端子は、各々、２行の列でＤ１方向に沿って配置され、いわゆる千鳥配置されている。そしてドライバ出力端子とパネルテスト端子は、Ｄ２方向に沿った配線によって接続される。

集積回路装置１０により表示パネル３００を駆動するために、ドライバ出力端子はＴＦＴアレイ部３１２の入力端子に接続される。これにより、集積回路装置１０で生成されたデータ信号や走査信号を、集積回路装置１０のパッド（バンプ）や表示パネルのドライバ出力端子を介して、ＴＦＴアレイ部３１２のデータ線や走査線に供給できる。またパネルテスト端子を介して表示パネル３００のテストを行うために、パネルテスト端子はＴＦＴアレイ部３１２の入力端子に接続される。これにより、外部のテスタからのテスト信号を、パネルテスト端子を介してＴＦＴアレイ部３１２に入力できる。このようにドライバ出力端子とパネルテスト端子はＴＦＴアレイ部３１２の入力端子に共通接続されており、電気的に接続されている。なおドライバ出力端子とパネルテスト端子は、何らかの形で電気的に接続されていれば十分であり、その接続形態は図３に限定されない。

図４は、アレイ基板３１０への集積回路装置１０の実装状態を示す断面図である。集積回路装置１０（ＩＣチップ）の能動面にはバンプ８、９が形成される。これらのバンプ８、９は、各々、集積回路装置１０のデータドライバ用パッド（走査ドライバ用パッド）、Ｉ／Ｏパッドに電気的に接続される。またバンプ８は、異方性導電膜（ＡＣＦ）を介して表示パネルのドライバ出力端子に電気的に接続され、バンプ９は、異方性導電膜を介して表示パネルのＩ／Ｏ端子に電気的に接続される。Ｉ／Ｏ端子は図１のＦＰＣ基板３１４の配線等に接続される。

図４に示すように本実施形態では、物理層回路ＰＨＹの下方には、パネルテスト端子が位置しないようになっており、リンクコントローラＬＫＣの下方に、パネルテスト端子が位置するようになっている。

２．集積回路装置
近年、差動信号でデータをシリアル転送する高速Ｉ／Ｆ回路（高速インターフェース回路）が注目されている。この高速Ｉ／Ｆ回路では、差動信号の振幅が微少振幅になるため、外来ノイズの影響を受けやすく、転送エラーの原因になる。このため、差動信号への外来ノイズの影響を最小限に抑えることが望まれる。一方、歩留まりの低下防止のためには、図１〜図４で説明したようなパネルテスト端子を表示パネルに設けることが望ましい。

ところが、図３に示すようにパネルテスト端子はドライバ出力端子に接続されている。従って、集積回路装置を実装して表示パネルを駆動した場合に、その駆動信号（データ信号、走査信号）の電圧レベルの変化が、ドライバ出力端子のみならずパネルテスト端子にも現れてしまう。このため、このパネルテスト端子に現れる電圧レベルの変化が、高速Ｉ／Ｆ回路に対して悪影響を及ぼすおそれがあることが判明した。

そこで本実施形態では以下に説明する手法を採用している。例えば図５において集積回路装置１０は、少なくとも１つのデータドライバブロックＤＢと、高速Ｉ／Ｆ回路ブロックＨＢを含む。なお本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図５では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

データドライバブロックＤＢは、表示パネルのデータ線を駆動するための回路である。この場合に、例えばＤ１方向に沿って複数のデータドライバブロックを設けてもよい。またデータドライバブロックＤＢに対してＤ１方向に隣接配置され、データドライバブロックＤＢで使用される画像データを記憶するメモリブロックを設けてもよい。或いは、データドライバブロックＤＢのＤ４方向側にメモリブロックを隣接配置してもよい。

高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹを有し、差動信号を用いてシリアルバスを介したデータ転送を行う。ここで物理層回路ＰＨＹは物理層の処理を行う回路である。具体的には物理層回路ＰＨＹは、小振幅の差動信号を構成する第１、第２の信号ＤＰ、ＤＭが入力されるレシーバ回路を含むことができる。これらの信号ＤＰ、ＤＭは物理層回路ＰＨＹのＤ４方向側に設けられた差動入力パッドＰＰ、ＰＭを介して入力される。物理層回路ＰＨＹは、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路を含んでもよい。或いは差動信号を用いてデータを送信するトランスミッタ回路や、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含んでもよい。

高速Ｉ／Ｆ回路ブロックＨＢはリンクコントローラＬＫＣを含むことができる。リンクコントローラＬＫＣはリンク層の処理を行う。具体的には例えば差動信号により受信したパケットを解析する処理を行う。或いは差動信号により送信するパケットを生成する処理を行ってもよい。このリンクコントローラＬＫＣは物理層回路ＰＨＹの例えばＤ２方向側に配置される。

図５では、表示パネルへの集積回路装置１０の実装時において集積回路装置１０の下方にパネルテスト端子が位置する予定の領域が、テスト端子予定領域として示されている。なお本実施形態における「下方」は、例えば図４において集積回路装置１０からアレイ基板３１０（集積回路装置が実装される第１の基板）へと向かう方向と定義できる。また「上方」は、アレイ基板３１０から集積回路装置１０へと向かう方向と定義できる。

図５のテスト端子予定領域は、例えばＤ１方向を長辺とし、Ｄ２方向を短辺とする矩形の領域であり、平面視においてパネルテスト端子を含む領域である。本実施形態では、物理層回路ＰＨＹが、このテスト端子予定領域とオーバラップしない領域に配置される。具体的にはテスト端子予定領域のＤ４方向側に物理層回路ＰＨＹが配置される。即ちテスト端子予定領域と差動入力パッドＰＰ、ＰＭの間に物理層回路ＰＨＹが配置される。

一方、図５では、リンクコントローラＬＫＣが、テスト端子予定領域とオーバラップする領域に配置される。即ち平面視においてリンクコントローラＬＫＣの下方に表示パネルのパネルテスト端子が配置される。

なお物理層回路ＰＨＹやリンクコントローラＬＫＣの配置位置は図５に限定されず、種々の変形実施が可能である。例えば図５では物理層回路ＰＨＹとリンクコントローラＬＫＣがＤ２方向に沿って隣接配置されているが、隣接配置しないレイアウトも可能である。例えば物理層回路ＰＨＹのＤ１方向側やＤ３方向側にリンクコントローラＬＫＣを配置してもよい。

図６（Ａ）、図６（Ｂ）に物理層回路の詳細な配置例を示す。図６（Ａ）では、集積回路装置１０の下方に、表示パネルのドライバ出力端子とパネルテスト端子がＤ１方向に沿って配置される。これらのドライバ出力端子とパネルテスト端子は、図３で説明したようにＤ１方向に沿った２行の端子列になっている。そしてドライバ出力端子は、図４で説明したようにバンプや異方性導電膜を介してデータドライバ用パッド（走査ドライバ用パッド）に電気的に接続される。そしてこのデータドライバ用パッド（走査ドライバ用パッド）は、図５のデータドライバブロックＤＢ（走査ドライバブロック）の出力線に接続される。

図６（Ａ）に示すように、ドライバ出力端子は、平面視においてパネルテスト端子のＤ２方向側に配置され、パネルテスト端子は物理層回路ＰＨＹのＤ２方向側に配置される。即ち物理層回路ＰＨＹは、平面視においてテスト端子領域（パネルテスト端子）とオーバラップしない領域に配置されている。

例えば図７に本実施形態の比較例を示す。図７では物理層回路ＰＨＹとテスト端子予定領域が平面視においてオーバラップしている。そして図３のようにドライバ出力端子とパネルテスト端子は接続されているため、データドライバブロックＤＢの駆動によりドライバ出力端子の電圧レベルが変化すると、パネルテスト端子の電圧レベルも変化してしまう。従って、パネルテスト端子の電圧レベルの変化が信号ノイズになって、パネルテスト端子の上方に位置する物理層回路ＰＨＹに対して悪影響を及ぼし、転送エラー等の誤動作が生じるおそれがあることが判明した。

即ち図７の比較例では、このようなパネルテスト端子からの信号ノイズについては予期しておらず、考慮していない。ところが、ドライバ出力端子の電圧レベルの変化は、例えば５〜２０Ｖ程度であり、この電圧レベルの変化は、ドライバ出力端子に接続されるパネルテスト端子にも発生する。またパネルテスト端子はドライバ出力端子のＤ４方向側に配置され、物理層回路ＰＨＹに近い位置に配置される。一方、物理層回路ＰＨＹが取り扱う差動信号の振幅は例えば０．１〜１．０Ｖ程度であるため、パネルテスト端子の５〜２０Ｖの電圧レベルの変化は無視できないということが判明した。

この点、図６（Ａ）の本実施形態によれば、テスト端子予定領域とオーバラップしないように物理層回路ＰＨＹが配置される。即ち、テスト端子予定領域と差動入力パッドの配置領域の間に収まるように、物理層回路ＰＨＹのＤ２方向での幅ＷＰＨを小さくして、物理層回路ＰＨＹを配置している。このようにすれば、パネルテスト端子と物理層回路ＰＨＹとの間の距離を図７の比較例に比べて離すことができる。従って、パネルテスト端子からの信号ノイズが物理層回路ＰＨＹに悪影響を及ぼして転送エラー等の誤動作が生じる事態を効果的に防止できる。

また図６（Ｂ）では、リンクコントローラＬＫＣが、テスト端子予定領域とオーバラップする領域に配置される。即ちテスト端子予定領域の一部とリンクコントローラＬＫＣとが、平面視においてオーバラップしている。またリンクコントローラＬＫＣは物理層回路ＰＨＹのＤ２方向側に配置され、ドライバ出力端子はパネルテスト端子のＤ２方向側に配置される。即ちドライバ出力端子と物理層回路ＰＨＹの間の領域であるテスト端子予定領域に対して、リンクコントローラＬＫＣがオーバラップして配置される。

リンクコントローラＬＫＣが取り扱う信号の振幅は、差動信号の振幅に比べれば大きい。また差動信号はアナログ信号であるのに対して、リンクコントローラＬＫＣが取り扱う信号はデジタル信号である。従って、パネルテスト端子の信号ノイズがリンクコントローラＬＫＣに及ぼす悪影響の度合いは、物理層回路ＰＨＹの場合に比べて低い。従って図６（Ｂ）のようにテスト端子予定領域にオーバラップするようにリンクコントローラＬＫＣを配置しても、大きな問題は生じない。

一方、このようなテスト端子予定領域とのオーバラップを許容して、リンクコントローラＬＫＣを物理層回路ＰＨＹのＤ２方向側に配置すれば、ＰＨＹとＬＫＣの間の信号線をショートパスで接続でき、レイアウト効率を向上できる。特に、物理層回路ＰＨＹとリンクコントローラＬＫＣの間の信号線の動作周波数は高いため、このようなショートパスに接続することで、信号の伝送エラーを防止できる。

このように物理層回路ＰＨＹについてはテスト端子予定領域とのオーバラップを回避しながら、リンクコントローラＬＫＣについてはオーバラップを許容することで、パネルテスト端子からの信号ノイズによる誤動作の防止と、レイアウト効率の向上とを両立できる。

３．コモン電圧線
図８（Ａ）、図８（Ｂ）では、表示パネル３００が、アレイ基板３１０と対向基板３２０により構成され、対向基板３２０には対向電極３２２が形成される。

そして図８（Ａ）、図８（Ｂ）では、コモン電圧（対向電極電圧）を供給するためのパネル用コモン電圧線（対向電圧線）が、アレイ基板３１０のＴＦＴアレイ部３１２の周囲に沿って配線される。具体的にはパネル用コモン電圧線は、集積回路装置１０（ＩＣ）の左端に設けられたコモン電圧パッドＰＣ１から、アレイ基板３１０の左縁、上縁、右縁に沿って配線され、集積回路装置１０の右端に設けられたコモン電圧パッドＰＣ２に接続される。またパネル用コモン電圧線は、例えばＢ１に示す任意の位置で、対向基板３２０の対向電極３２２に電気的に接続される。これによりコモン電圧を対向電極３２２に供給できる。

なお図８（Ａ）では集積回路装置１０の下方にパネル用コモン電圧線が配線されていないが、図８（Ｂ）では集積回路装置１０の下方にパネル用コモン電圧線が配線されている。

また図８（Ｃ）に示すように、ＴＦＴ（薄膜トランジスタ）のソースにはデータ線（ソース線）が接続され、ＴＦＴのゲートには走査線（ゲート線）が接続され、集積回路装置１０は、これらのデータ線、走査線にデータ信号、走査信号を供給する。またＴＦＴのドレインには、液晶素子で構成される液晶キャパシタＣＬの一端が接続され、液晶キャパシタＣＬの他端にはコモン電圧が供給される。更にＴＦＴのドレインには補助キャパシタＣＰの一端が接続され、補助キャパシタＣＰの他端にはコモン電圧が供給される。このような補助キャパシタＣＰを用いる場合には、図８（Ａ）、図８（Ｂ）のＴＦＴアレイ部３１２に対してもパネル用コモン電圧線が配線されるようになる。

そして液晶素子には階調電圧とコモン電圧ＶＣＯＭの差の電圧が印加される。従って、表示ドライバにより生成されるコモン電圧ＶＣＯＭが、寄生抵抗などに起因して所望の電圧に到達しないと、液晶素子に印加される電圧も所望の電圧に到達しなくなるため、表示品質が劣化する。従って、このような表示品質の劣化を防止するためには、コモン電圧線の寄生抵抗をなるべく低くすることが重要になる。

４．集積回路装置のコモン電圧線
上述したように、高速Ｉ／Ｆ回路では、外来ノイズの影響を受けやすい。一方、コモン電圧線の寄生抵抗が大きくなると、表示パネルの表示品質が劣化する。そこで以下に説明するレイアウト手法を採用することが望ましい。

例えば図９（Ａ）において集積回路装置１０は、コモン電圧生成回路ＶＣＢと、少なくとも１つのデータドライバブロックＤＢと、高速Ｉ／Ｆ回路ブロックＨＢを構成する物理層回路ＰＨＹを含む。

コモン電圧生成回路ＶＣＢは、表示パネルの対向電極に印加されるコモン電圧ＶＣＯＭを生成する。具体的に、例えば走査期間毎に極性反転されるコモン電圧ＶＣＯＭを生成する。

また図９（Ａ）では、第１、第２のコモン電圧パッドＰＣ１、ＰＣ２が設けられている。コモン電圧パッドＰＣ１は、データドライバブロックＤＢのＤ３方向側に配置され、コモン電圧パッドＰＣ２は、データドライバブロックＤＢのＤ１方向側に配置される。具体的にコモン電圧パッドＰＣ１は集積回路装置１０の左端に配置され、コモン電圧パッドＰＣ２は集積回路装置１０の右端に配置される。

また差動信号を構成する第１、第２の信号ＤＰ、ＤＭを外部から入力するための第１、第２の差動入力パッドＰＰ、ＰＭが、物理層回路ＰＨＹのＤ４方向側（ホスト側）に配置される。そしてコモン電圧パッドＰＣ１、ＰＣ２間を接続するコモン電圧線ＶＣＬ（チップ内コモン電圧線）が、コモン電圧パッドＰＣ１からＰＣ２に対してＤ１方向に沿って配線される。具体的には物理層回路ＰＨＹの配置領域では、ＰＨＹのＤ２方向側においてＤ１方向に沿って配線される。即ちコモン電圧パッドＰＣ１からＤ１方向に沿って配線されたコモン電圧線ＶＣＬは、方向を変えて物理層回路ＰＨＹを迂回するように、ＰＨＹのＤ３方向側においてＤ２方向に沿って配線される。次に物理層回路ＰＨＹのＤ２方向側においてＤ１方向に沿って配線され、ＰＨＹのＤ１方向側においてＤ４方向に沿って配線される。そしてコモン電圧パッドＰＣ２に接続される。

また図９（Ａ）では、コモン電圧線ＶＣＬは、データドライバブロックＤＢの配置領域においては、データドライバブロックＤＢのＤ４方向側においてＤ１方向に沿って配線される。即ちコモン電圧線ＶＣＬは、集積回路装置１０のホスト側の辺ＳＤ２とデータドライバブロックＤＢの間においてＤ１方向に沿って配線される。

また図９（Ｂ）ではコモン電圧線ＶＣＬが、リンクコントローラＬＫＣのＤ２方向側においてＤ１方向に沿って配線される。具体的にはコモン電圧線ＶＣＬは、物理層回路ＰＨＹ及びリンクコントローラＬＫＣのＤ３方向側においてはＤ２方向に沿って配線される。そしてリンクコントローラＬＫＣのＤ２方向側においてはＤ１方向に沿って配線され、物理層回路ＰＨＹ及びリンクコントローラＬＫＣのＤ１方向側においてはＤ４方向に沿って配線されて、コモン電圧パッドＰＣ２に接続される。

またコモン電圧生成回路ＶＣＢは、データドライバブロックＤＢのＤ３方向側に配置される。なおコモン電圧生成回路ＶＣＢをデータドライバブロックＤＢのＤ１方向側に配置してもよい。また図９（Ｃ）のように、コモン電圧線ＶＣＬを、データドライバブロックＤＢの配置領域において、データドライバブロックＤＢのＤ２方向側においてＤ１方向に沿って配線する変形実施も可能である。

図９（Ａ）〜図９（Ｃ）に示すように本実施形態では、コモン電圧線ＶＣＬが、集積回路装置１０のチップ内においてコモン電圧パッドＰＣ１、ＰＣ２の間を接続している。

例えば図８（Ａ）において、コモン電圧パッドＰＣ１、ＰＣ２を集積回路装置１０のチップ内において電気的に接続しないと、Ｂ２に示す位置でのパネル用コモン電圧線の寄生抵抗値が、Ｂ３に示す位置での寄生抵抗値よりも高くなってしまう。従って、寄生抵抗値がアランバランスになり、コモン電圧が所望電圧に到達するまでの時間にもアンバランスが生じてしまうため、表示品質が劣化する。

この点、本実施形態では、コモン電圧線ＶＣＬによりコモン電圧パッドＰＣ１、ＰＣ２間が電気的に接続されるため、図８（Ａ）のＢ２の位置でのコモン電圧線の寄生抵抗値とＢ３の位置での寄生抵抗値をほぼ同等にすることができる。従って、寄生抵抗値のアンバランスに起因する表示品質の劣化を低減できる。即ち図８（Ａ）のように集積回路装置１０の下方にパネル用コモン電圧線を配線していない場合にも、集積回路装置１０内のコモン電圧線ＶＣＬにより、図８（Ｂ）の場合と同様に、コモン電圧線がアレイ基板３１０の周縁部においてリング状に配線されるようになる。従って、コモン電圧線の各位置での寄生抵抗値を均等にすることが可能になる。特に図８（Ｃ）のように、補助キャパシタＣＰのためにパネル用コモン電圧線をＴＦＴアレイ部３１２にも配線した場合に、コモン電圧線の寄生抵抗値にアンバランスが生じると、表示むら等が生じる可能性がある。この点、本実施形態のように、コモン電圧線ＶＣＬによりコモン電圧パッドＰＣ１、ＰＣ２間を集積回路装置１０の内部において接続すれば、このような表示むら等の発生も防止できる。

また本実施形態では、物理層回路ＰＨＹと差動入力パッドＰＰ、ＰＭとを接続する差動信号線を避けるように、コモン電圧線ＶＣＬが配線される。従って、例えば１水平走査期間毎に電圧が変化するコモン電圧線ＶＣＬからのノイズが、物理層回路ＰＨＹの入力信号ＤＰ、ＤＭに重畳されるのを防止できる。即ちコモン電圧パッドＰＣ１からＤ１方向に沿って配線されるコモン電圧線ＶＣＬを、物理層回路ＰＨＹにおいてもそのままＤ１方向に沿って配線してしまうと、コモン電圧線ＶＣＬと、差動入力パッドＰＰ、ＰＭからの差動信号線とが交差してしまう。この結果、コモン電圧線ＶＣＬからのノイズが、寄生キャパシタ等を介して差動信号ＤＰ、ＤＭに重畳してしまい、データ転送エラー等の問題が生じるおそれがある。

この点、本実施形態ではコモン電圧線ＶＣＬが、信号ＤＰ、ＤＭとの交差を避けるように配線されるため、上記のような問題の発生を防止できる。

また図９（Ａ）、図９（Ｂ）では、コモン電圧線ＶＣＬは、データドライバブロックＤＢのＤ４方向側においてＤ１方向に沿って配線される。従ってデータドライバブロックＤＢからの多数のデータ信号線とコモン電圧線ＶＣＬとが交差しないようになる。従って、このような多数のデータ信号線からのノイズが、寄生キャパシタを介してコモン電圧線ＶＣＬに重畳されるのを防止できる。この結果、コモン電圧ＶＣＯＭのレベルが変動して表示品質が劣化してしまう事態を防止できる。

また、物理層回路ＰＨＹとリンクコントローラＬＫＣとの間には、高速で動作する信号線が配線される。従って、物理層回路ＰＨＹとリンクコントローラＬＫＣの間にコモン電圧線ＶＣＬを配線すると、このような高速動作の信号線のノイズがコモン電圧線ＶＣＬに伝達されて、表示品質が劣化するおそれがある。

この点、図９（Ｂ）では、コモン電圧線ＶＣＬは、物理層回路ＰＨＹとリンクコントローラＬＫＣの間には配線されず、リンクコントローラＬＫＣのＤ２方向側に配線される。従って、物理層回路ＰＨＹとリンクコントローラＬＫＣの間の高速動作の信号線のノイズがコモン電圧線ＶＣＬに伝達されたり、コモン電圧線ＶＣＬのノイズが高速動作の信号線に伝達されてしまう事態を防止でき、表示品質を向上できる。

５．集積回路装置の詳細なレイアウト
図１０に集積回路装置１０の詳細なレイアウト例を示す。図１０の集積回路装置１０は、Ｄ１方向に沿って配置され、データ線を駆動するための複数のデータドライバブロックＤＢ１〜ＤＢＪや、走査線を駆動するための第１、第２の走査ドライバブロックＳＢ１、ＳＢ２を含む。また複数の階調電圧を生成する階調電圧生成回路ブロックＧＢや、電源電圧を生成するための電源回路ブロックＰＢや、物理層回路ＰＨＹとリンクコントローラＬＫＣを有する高速Ｉ／Ｆ回路ブロックＨＢや、ロジック回路ブロックＬＢや、コモン電圧生成回路ＶＣＢを含む。

ここでロジック回路ブロックＬＢは、高速Ｉ／Ｆ回路ブロックＨＢにより受信されたデータを受ける。そして、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送したり、電源電圧を調整するための電源調整データを電源回路ブロックＰＢに転送する。

図１０では、階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。同様に電源回路ブロックＰＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。そして高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。即ち最も右端にあるデータドライバブロックＤＢＪのＤ１方向側に配置される。

階調電圧生成回路ブロックＧＢは、第１の走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。高速Ｉ／Ｆ回路ブロックＨＢは、第２の走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。コモン電圧生成回路ＶＣＢは走査ドライバブロックＳＢ１のＤ４方向側に配置される。

また図１０では、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。一方、隣接しない回路ブロック間では、ローカル線よりも上層の配線層で形成されるグローバル線がＤ１方向に沿って配線される。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバＤＢ１〜ＤＢＪに供給するための階調用グローバル線や、電源回路ブロックＰＢからの電源電圧を供給するための電源用グローバル線が、データドライバブロックＤＢ１〜ＤＢＪ上をＤ１方向に沿って配線される。

図１０のように集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置１０の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１〜ＤＢＪは、集積回路装置１０の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置１０の中央付近に配置することが、配線効率を考慮すると望ましい。

このため図１０では、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２を集積回路装置１０の両端に設け、これらの走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２の間にデータドライバ用パッド配置領域ＰＲ３を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１〜ＤＢＪの出力線を、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドやデータドライバ用パッド配置領域ＰＲ３のパッドに対して、効率良く接続できる。

また図１０では、データドライバブロックＤＢ１〜ＤＢＪが集積回路装置１０の中央付近に配置される。従って、データドライバブロックＤＢ１〜ＤＢＪのＤ２方向側の空きスペースに、データドライバ用パッド配置領域ＰＲ３を設けることが可能になり、空きスペースの有効活用を図れる。なお、データドライバ用パッド配置領域ＰＲ３のパッドに接続されたパネル上のデータ信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。

また図１０では、データドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に、回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢが配置される。またデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に、回路面積が大きいロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。このようにすれば、これらの回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢのＤ２方向側の空きスペースや、ロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向側の空きスペースを利用して、走査ドライバ用パッドの配置領域ＰＲ１、ＰＲ２を設けることができる。従って、空きスペースを有効利用して配線効率を向上できるため、集積回路装置１０のＤ２方向での幅を小さくできる。なお、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドに接続されたパネル上の走査信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。そしてパネル用コモン電圧線は、これらの走査信号線の左側や右側に配線されることになる。

また図１０では、ロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢがＤ１方向に沿って隣接配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢで受信したデータの信号線をロジック回路ブロックＬＢにショートパスで接続でき、レイアウト効率を向上できる。なお高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路）をロジック回路ブロックＬＢのＤ４方向側に配置するなどの変形実施も可能である。

また図１０では、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に高速Ｉ／Ｆ回路ブロックＨＢが配置され、データドライバブロックＤＢ１〜ＤＢＪの配置領域には、高速Ｉ／Ｆ回路ブロックＨＢは配置されない。従って、データドライバブロックＤＢ１〜ＤＢＪに配線される階調用グローバル線や電源用グローバル線が、高速Ｉ／Ｆ回路ブロックＨＢ上を通らなくて済む。従ってこれらのグローバル線からのノイズの悪影響が、高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路ＰＨＹ）に及ぶのを防止でき、高速Ｉ／Ｆ回路ブロックＨＢの誤動作等を防止できる。

例えば集積回路装置１０を、バンプを用いてガラス基板（アレイ基板）にＣＯＧ実装した場合、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題がある。即ち集積回路装置１０とガラス基板の熱膨張係数は異なるため、熱膨張係数の差によって生じる応力（熱ストレス）は、集積回路装置１０の両端部の方が、中央部よりも大きくなる。このため、集積回路装置１０の両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。特に集積回路装置１０がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。

一方、高速Ｉ／Ｆ回路ブロックＨＢでは、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。従って、高速Ｉ／Ｆ回路ブロックＨＢのパッドＰＰ、ＰＭのバンプでの接触抵抗が上昇すると、インピーダンス整合が崩れ、高速シリアル転送の信号品質が劣化するおそれもある。従って、このような接触抵抗のことを考慮すれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０のなるべく中央部側に配置することが望ましい。

この点、図１０では、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の最も右端側の場所ではなく、データドライバブロックＤＢＪと走査ドライバブロックＳＢ２の間に配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢを最も右端側に配置した場合に比べて、バンプでの接触抵抗の上昇を、許容範囲内に抑えることができる。また接触抵抗の問題を重視しすぎて、高速Ｉ／Ｆ回路ブロックＨＢをデータドライバブロックＤＢ１〜ＤＢＪの配置領域に設けると、前述したようにグローバル線からのノイズの影響で、高速Ｉ／Ｆ回路ブロックＨＢの性能がかえって低下する。図１０のレイアウト手法によれば、接触抵抗の上昇を許容範囲内に抑えながら、グローバル線からのノイズによる性能劣化の問題を解消できる。

６．シールド線
図９（Ａ）〜図９（Ｃ）のように、細長の集積回路装置１０上において、長いコモン電圧線ＶＣＬをＤ１方向に沿って配線した場合に、他の信号線からのノイズがコモン電圧線ＶＣＬに伝達してしまうと、表示特性が劣化するおそれがある。例えば図９（Ａ）、図９（Ｂ）の場合には、ロジック回路ブロック等に入力されるデジタル信号線からのノイズが、コモン電圧線ＶＣＬに伝達するおそれがある。また図９（Ｃ）の場合には、データドライバブロックからのデータ信号線や走査ドライバブロックからの走査信号線からのノイズが、コモン電圧線ＶＣＬに伝達するおそれがある。

そこで図１１（Ａ）〜図１１（Ｃ）では、他の信号線のノイズがコモン電圧線ＶＣＬに伝達するのを防止するためのシールド線を設けている。例えば図１１（Ａ）では、コモン電圧線ＶＣＬと異なる層の配線層で形成され、所与の電源電位（例えばＶＳＳ）が与えられた第１のシールド線ＳＬＤ１が、コモン電圧線ＶＣＬに対して、平面視においてオーバラップするように配線される。即ちコモン電圧線ＶＣＬと他の信号線の間にシールド線ＳＬＤ１が設けられ、コモン電圧線ＶＣＬを形成する配線層と、他の信号線を形成する配線層の間の配線層により、シールド線ＳＬＤ１が形成される。このようにすれば、他の信号線（デジタル信号線、データ信号線、走査信号線等）からのノイズが、コモン電圧線ＶＣＬの下方から伝達されるのを、コモン電圧線ＶＣＬの下方に設けられたシールド線ＳＬＤ１によりシールドできる。

また図１１（Ｂ）では、コモン電圧線ＶＣＬと同層の配線層で形成され、所与の電源電位（例えばＶＳＳ）が与えられた第２のシールド線ＳＬＤ２、ＳＬＤ３が、コモン電圧線ＶＣＬの両サイドに配線される。即ちコモン電圧線ＶＣＬがＤ１方向に沿って配線された場合に、このコモン電圧線ＶＣＬに対して所定間隔をあけて平行に、シールド線ＳＬＤ２、ＳＬＤ３がＤ１方向に沿って配線される。このようにすれば、他の信号線からのノイズがコモン電圧線ＶＣＬの両サイドから伝達されるのを、コモン電圧線ＶＣＬの両サイドに設けられたシールド線ＳＬＤ２、ＳＬＤ３によりシールドできる
なお図１１（Ｂ）では、両サイドのシールド線ＳＬＤ２、ＳＬＤ３に加えて、下方のシールド線ＳＬＤ１も配線している。このようにすれば、コモン電圧線ＶＣＬに対するノイズ伝達を更に効率的にシールドできる。

また、他の信号線がコモン電圧線ＶＣＬの上方に配線される場合には、図１１（Ｃ）のようにシールド線ＳＬＤ１、ＳＬＤ２、ＳＬＤ３を配線すればよい。即ちシールド線ＳＬＤ１をコモン電圧線ＶＣＬの上方に配線すると共に、シールド線ＳＬＤ２、ＳＬＤ３をコモン電圧線ＶＣＬの両サイドに配線する。

７．パネル用コモン電圧線
次に、表示パネル上に配線されるパネル用コモン電圧線の配線手法について説明する。例えば図９（Ａ）〜図９（Ｃ）では、集積回路装置１０内（チップ内）に配線されるコモン電圧線ＶＣＬを、物理層回路ＰＨＹを迂回するように配線している。このようにすることで、図８（Ａ）のＢ２、Ｂ３でのコモン電圧線の寄生抵抗値を同等にすることができ、寄生抵抗値のアンバランスに起因する表示品質の劣化を低減できる。

しかしながら、寄生抵抗値のアンバランスを更に低減するためには、図８（Ｂ）に示すように、集積回路装置１０の下方においてもパネル用コモン電圧線を配線し、パネル用コモン電圧線をアレイ基板３１０の周縁部においてリング状に形成することが望ましい。

この場合に、パネル用コモン電圧線は１水平期間毎にその電圧レベルが変化する。従って、パネル用コモン電圧線からの信号ノイズが物理層回路ＰＨＹの差動信号等に重畳されると、物理層回路ＰＨＹが誤動作するおそれがある。即ちパネル用コモン電圧線を、物理層回路ＰＨＹとの配置関係を何ら考慮せずに、Ｄ１方向に沿って１直線に配線してしまうと、パネル用コモン電圧線と差動信号線等とが交差してしまう。この結果、パネル用コモン電圧線からのノイズが、寄生キャパシタ等を介して差動信号に重畳してしまい、転送エラー等が生じるおそれがある。

そこで図１２では、パネル用コモン電圧線についても、その上方に配置される物理層回路の領域を迂回するように表示パネル上に配線している。具体的には、例えば表示パネルへの集積回路装置の実装時において表示パネルの上方に物理層回路が位置する予定の領域を、物理層予定領域とする。この場合に図１２に示すように、表示パネル上において、物理層予定領域とオーバラップしない領域にパネル用コモン電圧線を配線する。

更に具体的には、パネル用コモン電圧線は、表示パネル上で、集積回路装置の長辺方向であるＤ１方向に沿って配線される。即ち図８（Ｂ）のパッドＰＣ１の下方付近からパッドＰＣ２の下方付近への向かう方向に配線される。そしてパネル用コモン電圧線は、物理層予定領域のＤ２方向側においてＤ１方向に沿って配線される。即ちパネル用コモン電圧線は、物理層予定領域とパネルテスト端子の間の領域に配線される。

具体的には、図１２のＦ１に示すようにＤ１方向に沿って配線されたパネル用コモン電圧線は、Ｆ２に示すように、物理層予定領域を迂回するように、物理層予定領域のＤ３方向側において、その向きを変えてＤ２方向に沿って配線される。次に図１２のＦ３に示すように物理層予定領域のＤ２方向側においてＤ１方向に沿って配線される。即ち物理層予定領域とパネルテスト端子の間の領域においてＤ１方向に沿って配線される。そして、Ｆ４に示すように物理層予定領域のＤ１方向側においてＤ４方向に沿って配線され、その後、Ｆ５に示すように、その向きを変えてＤ１方向に沿って配線される。

図１２のようにパネル用コモン電圧線を配線すれば、物理層回路の下方にパネル用コモン電圧線が配線されないようになる。従って、パネル用コモン電圧線の信号ノイズが差動信号等に重畳して、物理層回路が誤動作する事態を防止できる。

また図１２ではパネル用コモン電圧線は、パネルテスト端子と物理層予定領域の間の領域に配線される。従って、パネル用コモン電圧線とパネルテスト端子とが交差しなくて済むようになり、配線効率を向上できる。

更に、パネル用コモン電圧線を集積回路装置の下方に配線すれば、図８（Ｂ）のようにパネル用コモン電圧線をリング状に形成できるようになる。これにより、コモン電圧線の寄生抵抗値のアンバランスを低減でき、表示品質の劣化を防止できる。

８．集積回路装置の回路構成例
図１３に本実施形態の集積回路装置（表示ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置は図１３の回路構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

高速Ｉ／Ｆ回路２００（シリアルインターフェース回路）は、シリアルバスを介した高速シリアル転送を実現する回路である。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。図１４（Ａ）に高速Ｉ／Ｆ回路２００の構成例を示す。

物理層回路２１０（トランシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータ等の送受信が行われる。この物理層回路２１０は、クロック用レシーバ回路２１２や、データ用レシーバ回路２１４や、トランスミッタ回路２１６などを含むことができる。

リンクコントローラ２３０は、物理層の上層であるリンク層（或いはトランザクション層）の処理を行う。具体的には、リンクコントローラ２３０はパケット解析回路２３２を含むことができる。このパケット解析回路２３２は、シリアルバスを介してホスト（ホストデバイス）からパケットを受信した場合に、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ２３０はパケット生成回路２３４を含むことができる。このパケット生成回路２３４は、シリアルバスを介してホストにパケットを送信する場合に、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、物理層回路２１０に指示する。

ドライバＩ／Ｆ回路２４０は、高速Ｉ／Ｆ回路２００と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路２４０は、アドレス０信号Ａ０、ライト信号ＸＷＲ、リード信号ＸＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＸＣＳなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路（ホストインターフェース回路４６）に出力する。

図１４（Ｂ）において、物理層回路２２０はホストデバイスに内蔵され、物理層回路２１０は表示ドライバに内蔵される。また２１２、２１４、２２６はレシーバ回路であり、２１６、２２２、２２４はトランスミッタ回路である。これらのレシーバ回路２１２、２１４、２２６、トランスミッタ回路２１６、２２２、２２４はイネーブル信号ＥＮＢＨ、ＥＮＢＣにより、その動作をイネーブルにしたり、ディスエーブルにすることができる。

ホスト側のクロック用トランスミッタ回路２２２は、差動クロック信号ＣＫＰ、ＣＫＭを出力する。クライアント側のクロック用レシーバ回路２１２は、この差動クロック信号ＣＫＰ、ＣＫＭの差動増幅を行い、得られたクロックＣＫＣを後段の回路に出力する。

ホスト側のデータ用トランスミッタ回路２２４は、差動データ信号ＤＰ、ＤＭを出力する。クライアント側のデータ用レシーバ回路２１４は、この差動データ信号ＤＰ、ＤＭの差動増幅を行い、得られたデータＤＡＴＡＣを後段の回路に出力する。また図１４（Ｂ）では、クライアント側のデータ用トランスミッタ回路２１６と、ホスト側のデータ用レシーバ回路２２６を用いて、クライアント側からホスト側にデータを転送することもできる。

なお物理層回路２１０の構成は図１４（Ａ）、図１４（Ｂ）に限定されず、種々の変形実施が可能である。例えば物理層回路２１０は、図示しないシリアル／パラレル変換回路やパラレル／シリアル変換回路などを含むことができる。或いは、ＰＬＬ（Phase Locked Loop)回路や、バイアス電圧生成回路などを含ませてもよい。またシリアルバスの差動信号線は多チャンネル構成であってもよい。また物理層回路２１０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。またクロック用レシーバ回路を設けずに、受信データに基づいてサンプリングクロックを生成してもよい。

９．細長の集積回路装置
図１５に集積回路装置１０の配置例を示す。集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図１６（Ａ）、図１６（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図１６（Ａ）、図１６（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図１６（Ａ）、図１６（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図１６（Ａ）では、データドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）のＤ３方向側に、階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢ２が配置される。またデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）のＤ１方向側にロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。また階調電圧生成回路ブロックＧＢは、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）との間に配置される。またロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢはＤ１方向において隣接配置される。なおロジック回路ブロックＬＢのＤ４方向側には情報記憶ブロックＩＳＢが設けられる。

また図１６（Ａ）では、細長の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。一方、電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

一方、図１６（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが隣接配置される。そして電源回路ブロックＰＢと、階調電圧生成回路ブロックＧＢ及びロジック回路ブロックＬＢとの間に、データドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）が配置される。このようにすれば、ロジック回路ブロックＬＢからの階調電圧の設定信号をショートパスで階調電圧生成回路ブロックＧＢに入力することが可能になる。

また図１６（Ｂ）では、高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路）がロジック回路ブロックＬＢのＤ４方向側に配置される。このようにすれば差動入力パッドからの差動入力信号を高速Ｉ／Ｆ回路ブロックＨＢにショートパスで入力できると共に、高速Ｉ／Ｆ回路ブロックＨＢからの信号をロジック回路ブロックＬＢにショートパスで入力できる。

なお本実施形態の集積回路装置１０のレイアウト配置は図１６（Ａ）、図１６（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１７（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図１７（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図１７（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図１７（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図１７（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１７（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図１５〜図１６（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１７（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１５〜図１６（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１５〜図１６（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

１０．階調電圧生成回路
図１８に階調電圧生成回路の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路１２０、階調電圧設定回路１３０、制御回路１４０を含む。

ここでラダー抵抗回路１２０は、高電位側電源（電源電圧）ＶＤＤＲＨと低電位側電源（電源電圧）ＶＤＤＲＬの間を抵抗分割し、複数の抵抗分割ノードＲＴ０〜ＲＴ２５５の各抵抗分割ノードに複数の階調電圧Ｖ０〜Ｖ２５５の各階調電圧を出力する。

制御回路１４０は、階調レジスタ部１４２、アドレスデコーダ１４４を含む。階調レジスタ部１４２には、ロジック回路（ロジック回路ブロック）からの階調調整データ（階調特性を調整するためのデータ）が書き込まれる。アドレスデコーダ１４４は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。階調レジスタ部１４２では、ロジック回路からのラッチ信号に基づいて、アドレスデコーダ１４４からのレジスタアドレス信号がアクティブとなっているレジスタに対して、階調調整データが書き込まれる。

階調電圧設定回路１３０（階調セレクタ）は、階調レジスタ部１４２に書き込まれた階調調整データに基づいて、抵抗分割ノードＲＴ０〜ＲＴ２５５に出力される階調電圧を可変に設定（制御）する。具体的には例えば、ラダー抵抗回路１２０が含む複数の可変抵抗回路の抵抗値を可変に制御することで、階調電圧を可変に設定する。

なお階調電圧生成回路は図１８の構成に限定されず、種々の変形実施が可能であり、図１８の構成要素の一部を省略したり、他の構成要素を追加してもよい。例えば正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を設けたり、階調電圧信号のインピーダンス変換を行う回路（ボルテージフォロワ接続のオペアンプ）を設けてもよい。或いは、階調電圧生成回路に選択用電圧生成回路と階調電圧選択回路を含ませてもよい。この場合には、選択用電圧生成回路が含むラダー抵抗回路により分割した電圧を、複数の選択用電圧として出力する。そして階調電圧選択回路は、選択用電圧生成回路からの選択用電圧の中から、階調調整データに応じて、例えば２５６階調の場合には２５６個（広義にはＳ個）の電圧を選択して、階調電圧Ｖ０〜Ｖ２５５として出力する。

図１９（Ａ）では回路ブロックＣＢ１〜ＣＢＮが、階調電圧生成回路ブロックＧＢと、データドライバブロックＤＢ１、ＤＢ２・・・・と、ロジック回路ブロックＬＢを含む。ここでロジック回路ブロックＬＢは、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送する。そして階調電圧生成回路ブロックＧＢは、転送された階調調整データに基づいて、複数の階調電圧を生成する。例えば階調電圧生成回路ブロックＧＢは、階調電圧を調整し、調整された階調電圧を出力する。

そして図１９（Ａ）では、データドライバブロックＤＢ１、ＤＢ２・・・は、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間に配置される。

図１９（Ａ）のレイアウト手法によれば、データドライバブロックＤＢ１、ＤＢ２・・・を集積回路装置の中央付近に配置できる。従って、データドライバブロックＤＢ１、ＤＢ２・・・のＤ２方向側の空きスペースを利用して、データドライバ（ソースドライバ）用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。

また図１９（Ａ）のレイアウト手法によれば、データドライバブロックＤＢ１、ＤＢ２・・・の左側、右側に、階調電圧生成回路ブロックＧＢ、ロジック回路ブロックＬＢを配置できる。従って、階調電圧生成回路ブロックＧＢ、ロジック回路ブロックＬＢの例えばＤ２方向側の空きスペースを利用して走査ドライバ（ゲートドライバ）用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。

図１９（Ｂ）ではロジック回路ブロックＬＢは、階調調整データ（階調電圧の調整データ）をｎビット（ｎは自然数）の階調用転送線ＧＴＬを介して時分割に階調電圧生成回路ブロックＧＢに転送している。例えばｊビット（ｊ＞ｎ）の階調調整データを、ｎビットずつ時分割に階調電圧生成回路ブロックＧＢの階調レジスタ部１４２に転送（シリアル転送）して書き込む。

即ち、表示品質を向上するためには、表示パネルの種類に応じた最適な階調特性（γ特性）を設定することが望ましい。そして、様々な表示パネルの特性に合うように階調特性を調整できるようにすると、階調調整データのデータ量は非常に多くなる。従って、このようにデータ量の多い階調調整データを、時分割ではなくパラレルに一斉に階調レジスタ部１４２に書き込もうとすると、転送線のビット数が増えてしまい、転送線の本数が多くなる。そして階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１、ＤＢ２・・・を配置するレイアウト手法では、転送線の本数が多くなると、データドライバ制御や電源供給や階調電圧供給のためのグローバル線の配線本数に余裕が無くなる。この結果、階調調整データの転送線の本数の分だけ、集積回路装置のＤ２方向での幅が増えてしまい、スリムな細長チップの実現が難しくなる。

この場合、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢを隣接配置し、ＧＢとＬＢを接続するローカル線を用いて、階調調整データを転送する手法も考えられる。しかしながら、この手法によると、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って配置されてしまう。従って、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って形成されるようになり、レイアウト効率が低下する。

この点、図１９（Ｂ）のように階調調整データを時分割に転送すれば、階調用転送線ＧＴＬの本数を少なくできる。これにより、他のグローバル線の配線の余裕ができ、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。また、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に均等に形成されるようになり、レイアウト効率を向上できる。

１１．グローバル配線手法
集積回路装置のＤ２方向での幅を小さくするためには、Ｄ１方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。

具体的にはこのグローバル配線手法では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層（例えば第１〜第４のアルミ配線層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ）で形成されるローカル線が配線される。一方、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接しない回路ブロック間では、第Ｉの層以上の配線層（例えば第５のアルミ配線層ＡＬＥ）で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をＤ１方向に沿って配線される。

図２０にグローバル線の配線例を示す。図２０では、ロジック回路ブロックＬＢからのドライバ制御信号をデータドライバブロックＤＢ１〜ＤＢ３に供給するためのドライバ用グローバル線ＧＬＤが、バッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上に配線される。即ちトップメタルである第５のアルミ配線層ＡＬＥで形成されるドライバ用グローバル線ＧＬＤが、ロジック回路ブロックＬＢからバッファ回路ＢＦ１〜ＢＦ３及びローアドレスデコーダＲＤ１〜ＲＤ３上を、Ｄ１方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線ＧＬＤにより供給されるドライバ制御信号が、バッファ回路ＢＦ１〜ＢＦ３にてバッファリングされて、バッファ回路ＢＦ１〜ＢＦ３のＤ２方向側に配置されるデータドライバＤＲ１〜ＤＲ３に入力される。

また図２０では、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いは、アドレス信号、メモリ制御信号）をメモリブロックＭＢ１〜ＭＢ３に供給するためのメモリ用グローバル線ＧＬＭが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成されるメモリ用グローバル線ＧＬＭが、ロジック回路ブロックＬＢからＤ１方向に沿って配線される。

より具体的には図２０では、メモリブロックＭＢ１〜ＭＢ３に対応してリピータブロックＲＰ１〜ＲＰ３が配置される。これらのリピータブロックＲＰ１〜ＲＰ３は、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いはアドレス信号、メモリ制御信号）をバッファリングしてメモリブロックＭＢ１〜ＭＢ３に対して出力するバッファを含む。そして図２０に示すように、メモリブロックＭＢ１〜ＭＢ３とリピータブロックＲＰ１〜ＲＰ３は、Ｄ１方向に沿って隣接配置される。

例えばロジック回路ブロックＬＢからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線ＧＬＭを用いてメモリブロックＭＢ１〜ＭＢ３に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックＭＢ１〜ＭＢ３へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。

この点、図２０のようなリピータブロックＲＰ１〜ＲＰ３を各メモリブロックＭＢ１〜ＭＢ３の例えばＤ１方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックＲＰ１〜ＲＰ３によりバッファリングされて各メモリブロックＭＢ１〜ＭＢ３に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックＭＢ１〜ＭＢ３への適正なデータ書き込みを実現できる。

また図２０では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバブロックＤＢ１〜ＤＢ３に供給するための階調用グローバル線ＧＬＧ（階調電圧供給線）が、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成される階調用グローバル線ＧＬＧが、階調電圧生成回路ブロックＧＢからＤ１方向に沿って配線される。そして、階調用グローバル線ＧＬＧからの階調電圧をデータドライバＤＲ１〜ＤＲ３に供給するための階調電圧供給線ＧＳＬ１〜ＧＳＬ３が、各データドライバＤＲ１〜ＤＲ３においてＤ２方向に沿って配線される。

そして更に図２０では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間にＤ１方向に沿って配線される。

即ち図２０では、バッファ回路ＢＦ１〜ＢＦ３とローアドレスデコーダＲＤ１〜ＲＤ３がＤ１方向に沿って配置される。そしてロジック回路ブロックＬＢから、これらのバッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上を通って、ドライバ用グローバル線ＧＬＤをＤ１方向に沿って配線することで、配線効率を大幅に向上できる。

また、データドライバＤＲ１〜ＤＲ３に対しては、階調電圧生成回路ブロックＧＢからの階調電圧を供給する必要があり、このために、階調用グローバル線ＧＬＧがＤ１方向に沿って配線される。

一方、ローアドレスデコーダＲＤ１〜ＲＤ３に対しては、メモリ用グローバル線ＧＬＭによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線ＧＬＭは、ローアドレスデコーダＲＤ１〜ＲＤ３の近くに配線することが望ましい。

この点、図２０では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間に配線される。従って、メモリ用グローバル線ＧＬＭからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダＲＤ１〜ＲＤ３にショートパスで供給することができる。また階調用グローバル線ＧＬＧは、このメモリ用グローバル線ＧＬＭの上側にＤ１方向に沿ってほぼ一直線に配線できる。従って、１つの層のアルミ配線層ＡＬＥを用いて、グローバル線ＧＬＧ、ＧＬＭ、ＧＬＤを交差することなく配線できるようになり、配線効率を向上できる。

また図２０では、階調用転送線ＧＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。この場合、前述のように階調用転送線ＧＴＬでは階調調整データが時分割に転送される。従って、パラレルの転送線により１回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線ＧＴＬの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線ＧＬＤ、ＧＬＭ、ＧＬＧの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線ＧＴＬの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。

なお図２０では、電源用転送線ＰＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。そしてロジック回路ブロックＬＢは、電源調整データをｍビット（ｍは自然数）の電源用転送線ＰＴＬを介して時分割で電源回路ブロックＰＢ２に転送している。この電源用転送線ＰＴＬについても、グローバル線によりＤ１方向に沿って配線される。また電源回路ブロックＰＢ２からの電源電圧を各回路ブロックに供給するための図示しない電源用グローバル線も、Ｄ１方向に沿って配線される。

また電源調整データの時分割転送は、図１８〜図１９（Ｂ）で説明した階調調整データの時分割転送手法と同様の手法により実現できる。即ち電源回路ブロックＰＢ２に電源レジスタ部３８や図示しないアドレスデコーダを設ける。そして、電源用転送線ＰＴＬを介して電源調整データを時分割転送して、電源レジスタ部３８の各レジスタアドレスに書き込めばよい。

１２．ブロック分割
図２１（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図２１（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

１３．１水平走査期間での複数回読み出し
図２１（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図２２ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２３のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２２では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２２では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２２の手法によれば、図２３に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２２では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２３のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図２１（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図２３において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２２のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２２のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２３のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２３ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２３では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図２３において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２２で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２３の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図２３の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２３の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図２３の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

１４．電子機器
図２４（Ａ）、図２４（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２４（Ａ）、図２４（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２４（Ａ）、図２４（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２４（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２４（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２４（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、電気光学素子、アレイ基板、対向基板等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、液晶素子、第１の基板、第２の基板等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また図１〜図６（Ｂ）で説明した物理層回路の配置手法や、図８（Ａ）〜図１１（Ｃ）で説明した集積回路装置内でのコモン電圧線の配線手法や、図１２で説明したパネル用コモン電圧線の配線手法は、図１５〜図１７（Ａ）で説明した配置構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図１７（Ｂ）の配置構成の集積回路装置にも適用できる。また集積回路装置の実装手法も図４等で説明した手法に限定されない。

集積回路装置が実装される表示パネルの例。ドライバ出力端子、パネルテスト端子の説明図。ドライバ出力端子とパネルテスト端子の接続例。表示パネルへの集積回路装置の実装手法の説明図。本実施形態の配置手法を用いた集積回路装置の配置構成例。図６（Ａ）、図６（Ｂ）は物理層回路の詳細な配置例。比較例の配置例。図８（Ａ）〜図８（Ｃ）は表示パネルについての説明図。図９（Ａ）〜図９（Ｃ）はコモン電圧線の配線手法の説明図。集積回路装置の詳細なレイアウト例。図１１（Ａ）〜図１１（Ｃ）はコモン電圧線のシールド手法の説明図。パネル用コモン電圧線の配線手法の説明図。集積回路装置の回路構成例。図１４（Ａ）、図１４（Ｂ）は高速Ｉ／Ｆ回路、物理層回路の構成例。集積回路装置の配置構成例。図１６（Ａ）、図１６（Ｂ）は集積回路装置の平面レイアウト例。図１７（Ａ）、図１７（Ｂ）は集積回路装置の断面図の例。階調電圧生成回路の構成例。図１９（Ａ）、図１９（Ｂ）は階調電圧生成回路ブロックの配置手法の説明図。グローバル配線手法の説明図。図２１（Ａ）、図２１（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。１水平走査期間に画像データを複数回読み出す手法の説明図。データドライバ、ドライバセルの配置例。図２４（Ａ）、図２４（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、ＧＢ階調電圧生成回路ブロック、
ＤＢ、ＤＢ１〜ＤＢＪデータドライバブロック、ＭＢメモリブロック、
ＬＢロジック回路ブロック、ＨＢ高速Ｉ／Ｆ回路ブロック、ＰＨＹ物理層回路、
ＬＫＣリンクコントローラ、ＳＢ１、ＳＢ２走査ドライバブロック、
ＰＲ１、ＰＲ２走査ドライバ用パッド配置領域、ＶＣＬコモン電圧線、
１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、２０メモリ、
２２メモリセルアレイ、２４ローアドレスデコーダ、２６カラムアドレスデコーダ、
２８ライト／リード回路、４０ロジック回路、４２制御回路、
４４表示タイミング制御回路、４６ホストインターフェース回路、
４８ＲＧＢインターフェース回路、５０データドライバ、７０走査ドライバ、
９０電源回路、１１０階調電圧生成回路、１２０ラダー抵抗回路、
１３０階調電圧設定回路、１４０制御回路、１４２階調レジスタ部、
１４４アドレスデコーダ、２００高速Ｉ／Ｆ回路、２１０、２２０物理層回路、
２３０リンクコントローラ、２３２パケット解析回路、２３４パケット生成回路、
２４０ドライバＩ／Ｆ回路、４００表示パネル、４１０ホストデバイス、
３００表示パネル、３１０アレイ基板、３１２ＴＦＴアレイ部、
３１４ＦＰＣ基板、３２０対向基板、３２２対向電極、３３０ホストプロセッサ、
４２０画像処理コントローラ

Claims

集積回路装置と、
前記集積回路装置が実装され、前記集積回路装置により駆動される表示パネルとを含む表示装置であって、
前記表示パネルには、
前記表示パネルをテストするためのパネルテスト端子と、
前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、
前記集積回路装置は、
前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、
物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、
前記表示パネルへの前記集積回路装置の実装時において前記集積回路装置の下方に前記パネルテスト端子が位置する予定の領域を、テスト端子予定領域とした場合に、前記集積回路装置では、前記物理層回路が、前記テスト端子予定領域とオーバラップしない領域に配置されることを特徴とする表示装置。
請求項１において、
前記高速インターフェース回路ブロックは、
リンク層の処理を行うリンクコントローラを含み、
前記リンクコントローラが、前記テスト端子予定領域とオーバラップする領域に配置されることを特徴とする表示装置。
請求項２において、
前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
前記リンクコントローラは、前記物理層回路の前記第２の方向側に配置され、
前記ドライバ出力端子は、前記パネルテスト端子の前記第２の方向側に配置されることを特徴とする表示装置。
請求項１乃至３のいずれかにおいて、
前記表示パネルへの前記集積回路装置の実装時において前記表示パネルの上方に前記物理層回路が位置する予定の領域を、物理層予定領域とした場合に、前記表示パネルでは、前記物理層予定領域とオーバラップしない領域にパネル用コモン電圧線が配線されることを特徴とする表示装置。
集積回路装置と、
前記集積回路装置が実装され、前記集積回路装置により駆動される表示パネルとを含む表示装置であって、
前記表示パネルには、
前記表示パネルをテストするためのパネルテスト端子と、
前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、
前記集積回路装置は、
前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、
物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、
前記表示パネルへの前記集積回路装置の実装時において前記表示パネルの上方に前記物理層回路が位置する予定の領域を、物理層予定領域とした場合に、前記表示パネルでは、前記物理層予定領域とオーバラップしない領域にパネル用コモン電圧線が配線されることを特徴とする表示装置。
請求項４又は５において、
前記パネル用コモン電圧線は、前記物理層予定領域と前記パネルテスト端子の間の領域に配線されることを特徴とする表示装置。
請求項１乃至６のいずれかにおいて、
前記集積回路装置は、
前記表示パネルの対向電極に印加されるコモン電圧を生成するコモン電圧生成回路と、
前記コモン電圧生成回路で生成されたコモン電圧を外部に出力するための第１、第２のコモン電圧パッドとを含み、
前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、
前記第１のコモン電圧パッドは、前記データドライバブロックの前記第３の方向側に配置され、前記第２のコモン電圧パッドは、前記データドライバブロックの前記第１の方向側に配置され、
前記差動信号を構成する第１、第２の信号を外部から入力するための第１、第２の差動入力パッドが、前記物理層回路の前記第４の方向側に配置され、
前記第１、第２のコモン電圧パッド間を接続するコモン電圧線が、前記第１のコモン電圧パッドから前記第２のコモン電圧パッドに対して前記第１の方向に沿って配線されると共に、前記物理層回路の配置領域では、前記物理層回路の前記第２の方向側において前記第１の方向に沿って配線されることを特徴とする表示装置。
表示パネルに実装されて、前記表示パネルを駆動する集積回路装置であって、
前記表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、
物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、
前記表示パネルには、
前記表示パネルをテストするためのパネルテスト端子と、
前記集積回路装置のデータドライバ用パッドに電気的に接続されると共に前記パネルテスト端子に電気的に接続されるドライバ出力端子とが設けられ、
前記表示パネルへの前記集積回路装置の実装時において前記集積回路装置の下方に前記パネルテスト端子が位置する予定の領域を、テスト端子予定領域とした場合に、前記物理層回路が、前記テスト端子予定領域とオーバラップしない領域に配置されることを特徴とする集積回路装置。
請求項８において、
前記高速インターフェース回路ブロックは、
リンク層の処理を行うリンクコントローラを含み、
前記リンクコントローラが、前記テスト端子予定領域とオーバラップする領域に配置されることを特徴とする集積回路装置。
請求項８又は９において、
前記表示パネルの対向電極に印加されるコモン電圧を生成するコモン電圧生成回路と、
前記コモン電圧生成回路で生成されたコモン電圧を外部に出力するための第１、第２のコモン電圧パッドとを含み、
前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、
前記第１のコモン電圧パッドは、前記データドライバブロックの前記第３の方向側に配置され、前記第２のコモン電圧パッドは、前記データドライバブロックの前記第１の方向側に配置され、
前記差動信号を構成する第１、第２の信号を外部から入力するための第１、第２の差動入力パッドが、前記物理層回路の前記第４の方向側に配置され、
前記第１、第２のコモン電圧パッド間を接続するコモン電圧線が、前記第１のコモン電圧パッドから前記第２のコモン電圧パッドに対して前記第１の方向に沿って配線されると共に、前記物理層回路の配置領域では、前記物理層回路の前記第２の方向側において前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項８乃至１０のいずれかにおいて、
第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、
前記第１〜第Ｎの回路ブロックは、
前記データドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、
前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記階調電圧生成回路ブロックは、前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
請求項１１において、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記階調電圧生成回路ブロックからの階調電圧を前記データドライバに供給するための階調用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項８乃至１０のいずれかにおいて、
第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、
前記第１〜第Ｎの回路ブロックは、
前記データドライバブロックと、
電源電圧を生成するための電源回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとを含み、
前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記電源回路ブロックは、前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
請求項１３において、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記電源回路ブロックからの電源電圧を供給するための電源用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項１乃至７のいずれかに記載の表示装置を含むことを特徴とする電子機器。
請求項８乃至１４のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される前記表示パネルと、
を含むことを特徴とする電子機器。