JP2008065295A - 集積回路装置及び電子機器 - Google Patents
集積回路装置及び電子機器 Download PDFInfo
- Publication number
- JP2008065295A JP2008065295A JP2006326808A JP2006326808A JP2008065295A JP 2008065295 A JP2008065295 A JP 2008065295A JP 2006326808 A JP2006326808 A JP 2006326808A JP 2006326808 A JP2006326808 A JP 2006326808A JP 2008065295 A JP2008065295 A JP 2008065295A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- data
- image data
- block
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】回路面積の縮小化と表示品質の劣化防止を両立できる集積回路装置等の提供。
【解決手段】集積回路装置は、時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器DAC1を含み、データ線を駆動するための少なくとも1つのデータドライバブロックと、時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行うデマルチプレクサDMUX1と、データ線に電気的に接続するための複数のデータドライバ用パッドP1R、P1G、P1Bが配置されるパッド配置領域とを含む。デマルチプレクサDMUX1を構成するデマルチプレクス用トランジスタT1R、T1G、T1Bが、データドライバ用パッドP1R、P1G、P1Bが配置されるパッド配置領域に配置される。
【選択図】図2
【解決手段】集積回路装置は、時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器DAC1を含み、データ線を駆動するための少なくとも1つのデータドライバブロックと、時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行うデマルチプレクサDMUX1と、データ線に電気的に接続するための複数のデータドライバ用パッドP1R、P1G、P1Bが配置されるパッド配置領域とを含む。デマルチプレクサDMUX1を構成するデマルチプレクス用トランジスタT1R、T1G、T1Bが、データドライバ用パッドP1R、P1G、P1Bが配置されるパッド配置領域に配置される。
【選択図】図2
Description
本発明は、集積回路装置及び電子機器に関する。
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
一方、集積回路装置の小面積化を図った場合にも、表示品質が劣化する事態については避ける必要があり、集積回路装置の小面積化と表示品質の劣化防止を両立できることが望まれる。
特開2001−222249号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小化と表示品質の劣化防止を両立できる集積回路装置及びこれを含む電子機器を提供することにある。
本発明は、時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器を含み、データ線を駆動するための少なくとも1つのデータドライバブロックと、時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行うデマルチプレクサと、前記データ線に電気的に接続するための複数のデータドライバ用パッドが配置されるパッド配置領域とを含み、前記デマルチプレクサを構成するデマルチプレクス用トランジスタが、前記データドライバ用パッドが配置される前記パッド配置領域に配置される集積回路装置に関係する。
本発明によれば、デマルチプレクサを構成するデマルチプレクサ用トランジスタは、パッド配置領域に配置され、データドライバブロックに配置しなくても済むため、集積回路装置の小面積化を図れる。またデマルチプレクサ用トランジスタは、共通の選択信号で制御できるため、これらのトランジスタをパッド配置領域に配置しても、配線領域はそれほど増加しない。従って、パッド配置領域を有効活用することができる。またデマルチプレクサ用トランジスタの出力線を、長い距離に亘って引き回さなくて済むため、表示品質の劣化も防止できる。
また本発明では、前記データドライバ用パッドは、前記パッド配置領域において第1の方向に沿って配置され、前記第1の方向に直交する方向を第2の方向とした場合に、前記パッド配置領域は、前記データドライバブロックの前記第2の方向側に設けられてもよい。
このようにすれば、パッド配置領域の第2の方向での幅やデータドライバブロックの第2の方向での幅を小さくできるため、集積回路装置の第2の方向での幅も小さくできる。
また本発明では前記デマルチプレクス用トランジスタのゲートに接続されるデマルチプレクス用選択信号の信号線は、前記パッド配置領域において前記第1の方向に沿って配線されてもよい。
このようにすれば、パッド配置領域を有効活用してデマルチプレクス用選択信号の信号線を配線できるため、レイアウト効率を向上できる。
また本発明では、前記データドライバブロックはドライバセルを含み、前記ドライバセルは、少なくとも1画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、時分割に多重化されたサブピクセルの画像データのD/A変換を行う前記D/A変換器を含み、前記マルチプレクサ及び前記D/A変換器は、前記データドライバブロックの配置領域に配置されてもよい。
このようにすれば、マルチプレクサやD/A変換器に関係する多数の信号線をパッド配置領域において引き回さなくても済むため、集積回路装置の小面積化を実現できる。
また本発明では、前記データドライバブロックはドライバセルを含み、前記ドライバセルは、前記デマルチプレクサへの出力信号のインピーダンス変換を行うオペアンプを含み、前記オペアンプは、前記データドライバブロックの配置領域に配置されてもよい。
このようにすれば、デマルチプレクサへの出力信号は、オペアンプによりその電圧レベルが維持されるため、オペアンプの出力線を引き回してパッド配置領域に配線できるようになる。従って、データドライバブロックの不具合の発生防止と集積回路装置の小面積化とを両立できる。
また本発明では、前記ドライバセルは、前記デマルチプレクサと前記オペアンプの出力との間に設けられる第1のスイッチ回路と、前記デマルチプレクサと前記オペアンプの入力との間に設けられ第2のスイッチ回路を含み、前記第1、第2のスイッチ回路は、前記データドライバブロックの配置領域に配置されてもよい。
このようにすれば、第1、第2のスイッチ回路に関係する信号線をパッド配置領域において引き回さなくても済むようになり、集積回路装置の小面積化を実現できる。
また本発明では、前記デマルチプレクサ用トランジスタの出力線と電源との間に設けられ、前記パッド配置領域に配置される静電気保護素子を含み、前記デマルチプレクサ用トランジスタは、前記静電気保護素子と前記データドライバブロックの間に配置されてもよい。
このようにすれば、デマルチプレクサ用トランジスタの静電気破壊を防止しながら、集積回路装置の小面積化を図れる。
また本発明では、高電位側電源と低電位側電源の間に設けられ、前記パッド配置領域に配置される電源間保護回路を含み、前記デマルチプレクサ用トランジスタ及び前記静電気保護素子は、前記電源間保護回路と前記データドライバブロックの間に配置されてもよい。
このようにすれば、電源間保護回路の回路規模が大きい場合にも、これを効率良くレイアウトすることが可能になる。
また本発明では、前記データドライバブロックに供給される画像データを記憶する少なくとも1つのメモリブロックを含み、前記データドライバブロックと前記メモリブロックは第1の方向に沿って配置され、前記第1の方向に直交する方向を第2の方向とした場合に、前記パッド配置領域は、前記データドライバブロックの前記第2の方向側に設けられてもよい。
このようにすれば、データドライバブロックの第2の方向側の空き領域を有効活用してデータドライバ用パッドを配置できるため、集積回路装置の小面積化を図れる。
また本発明では、前記データドライバブロックはドライバセルを含み、前記ドライバセルは、少なくとも1画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器を含んでもよい。
このように多重化を行えば、D/A変換器の共用化を図れるため、多重化数に応じてデータドライバブロックのレイアウト面積をシュリンクできる。従って、データドライバブロックとメモリブロックを第1の方向に沿って配置することで第2の方向での集積回路装置の幅を小さくしながら、データドライバブロックのレイアウト面積を小さくできるため、集積回路装置の更なる小面積化を図れる。
また本発明では、前記ドライバセルは、少なくとも1画素分の画像データを前記メモリブロックから受けてラッチするラッチ回路と、前記D/A変換器の出力信号を受け、前記出力信号のインピーダンス変換を行うオペアンプを含んでもよい。
このようなラッチ回路を設ければ、例えば1水平走査期間などの所定期間の間、画像データを保持しておくことができるため、処理を簡素化できる。またこのようなオペアンプを設ければ、データ信号の低インピーダンス化を図れ、データドライバブロックの駆動能力を向上できる。
また本発明では、前記データドライバブロックは、前記第2の方向に沿って配置される複数のドライバセルを含み、前記複数のドライバセルの各々が、前記マルチプレクサと前記D/A変換器を含んでもよい。
このようにすれば、第2の方向に沿って配置される複数のドライバセルを用いて、複数の画素のデータ線に対する駆動を実現できる。
また本発明では、前記データドライバブロックは、第1のグループの複数のドライバセルが前記第2の方向に沿って配置される第1のデータドライバと、第2のグループの複数のドライバセルが前記第2の方向に沿って配置される第2のデータドライバとを含み、前記第1、第2のデータドライバは前記第1の方向に沿って配置されてもよい。
このように第1、第2のデータドライバを第1の方向に沿って配置すれば、第1のグループのドライバセルと第2のグループのドライバセルが第1の方向に沿ってスタック配置されるようになるため、第2の方向でのデータドライバブロックの幅を小さくできる。
また本発明では、前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが1水平走査期間において複数回読み出され、前記第1のグループのドライバセルは、前記メモリブロックから第1の水平走査期間において1回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行い、前記第2のグループのドライバセルは、前記メモリブロックから前記第1の水平走査期間において2回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行ってもよい。
このようにすれば、第1、第2のグループのドライバセルの各々は、1回目、2回目に読み出された画像データをラッチして、画像データの多重化を行うだけで済む。従って、第1、第2のデータドライバの規模の大きさが原因となって集積回路装置の第2の方向での幅が大きくなってしまう事態を防止できる。
また本発明では、前記複数のドライバセルの各々は、第1の電圧レベルの電源で動作する回路が配置される第1の回路領域と、前記第1の電圧レベルよりも高い第2の電圧レベルの電源で動作する回路が配置される第2の回路領域とを有し、前記第1のグループのドライバセルと前記第2のグループのドライバセルは、前記第2の回路領域同士が前記第1の方向に沿って隣接するように配置されてもよい。
このようにすれば、第1の回路領域と第2の回路領域を隣接させる手法に比べて、データドライバブロックの第1の方向での幅を小さくできる。
また本発明では、前記第1のデータドライバは、前記第2のデータドライバと前記メモリブロックとの間に配置され、前記第1のデータドライバの前記第1のグループのドライバセルは、少なくとも1画素分の第1の画像データを前記メモリブロックから受けてラッチする第1のラッチ回路と、前記第1のラッチ回路にラッチされた前記第1の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第1のマルチプレクサとを含み、前記第2のデータドライバの前記第2のグループのドライバセルは、少なくとも1画素分の第2の画像データを前記メモリブロックから受けてラッチする第2のラッチ回路と、前記第2のラッチ回路にラッチされた前記第2の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第2のマルチプレクサとを含み、前記第2のラッチ回路及び前記第2のマルチプレクサが、前記第1のグループのドライバセルの配置領域に配置されてもよい。
このようにすれば、第2のグループのドライバセルの第2のラッチ回路と第2のマルチプレクサをメモリブロック側に寄せて配置できる。従って、第1、第2のグループのドライバセル内に配線される出力線の本数を少なくでき、レイアウト効率を向上できる。
また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.デマルチプレクサの配置
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバがある。この表示ドライバの集積回路装置の小面積化を実現するためには、通常は回路ブロック内に配置されるべき素子についても、パッド配置領域に配置することが望ましい。この場合、特に表示ドライバにおけるデータドライバの占有面積は大きい。従って、データドライバを構成するトランジスタをパッド配置領域に配置できれば、集積回路装置の小面積化を期待できる。
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバがある。この表示ドライバの集積回路装置の小面積化を実現するためには、通常は回路ブロック内に配置されるべき素子についても、パッド配置領域に配置することが望ましい。この場合、特に表示ドライバにおけるデータドライバの占有面積は大きい。従って、データドライバを構成するトランジスタをパッド配置領域に配置できれば、集積回路装置の小面積化を期待できる。
しかしながら、一般的に、データドライバの出力線の本数は非常に多い。従って、データドライバが含むオペアンプ等を構成するトランジスタを、パッド配置領域に配置すると、多数の信号線をパッド配置領域において引き回さなければならなくなり、その配線領域の面積が増え、結局、集積回路装置の小面積化を実現できない。そこで本実施形態では以下に説明するような手法を採用している。
例えば図1において、集積回路装置は、データ線を駆動するための少なくとも1つのデータドライバブロックDBと、パッド配置領域(出力側I/F領域)を含む。具体的には、パッド配置領域においてデータドライバ用パッドが第1の方向D1に沿って配置される。また第1の方向D1に直交する方向を第2の方向D2とした場合に、パッド配置領域は、データドライバブロックDBのD2方向側に設けられる。
そしてパッド配置領域にはデマルチプレクサDMUX1、2、3、4・・・・が配置される。即ちデータドライバを構成するトランジスタのうち、デマルチプレクサDMUX(DMUX1、2、3、4・・・)を構成するデマルチプレクス用トランジスタが、データドライバ用パッドが配置されるパッド配置領域(出力側I/F領域)に配置される。
ここでデータドライバブロックDBは、例えば時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器を含むことができる。またデマルチプレクサDMUX1、2、3、4・・・・は、時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行う。
例えばデマルチプレクサDMUX1、2、3、4・・・・は、データドライバブロックDBの各出力線QL1、QL2、QL3、QL4・・・に対応して設けられる。またデマルチプレクサDMUX1、2、3、4・・・・を構成するトランジスタは、選択信号RSEL、GSEL、BSELによりオン・オフ制御される。図1では、デマルチプレクス用トランジスタのゲートに接続されるデマルチプレクス用の選択信号RSEL、GSEL、BSELの信号線についても、パッド配置領域に配線される。具体的には、選択信号RSEL、GSEL、BSELの信号線は、パッド配置領域においてD1方向に沿って配線される。
パッド配置領域には、表示パネルのデータ線に電気的に接続するためのデータドライバ用パッド(パッドメタル)が配置される。なおパッド配置領域にデータドライバ用パッド以外のパッドを配置したり、ダミーのパッドを配置してもよい。或いは後述する静電気保護素子や電源間保護回路を配置してもよい。またパッド配置領域は例えば回路ブロックの辺(境界、縁)と集積回路装置の辺(例えば第2、第4の辺)との間の領域であり、例えば後述する出力側I/F領域、入力側I/F領域である。またパッドは少なくともその中心位置(パッドセンター)がパッド配置領域に配置されていればよい。
そして本実施形態では図1に示すように、データドライバのオペアンプの差動部や駆動部を構成するトランジスタについては、パッド配置領域に敢えて配置せずに、デマルチプレクサDMUX1、2、3、4・・・を構成するトランジスタをパッド配置領域に配置している。そしてこれらのデマルチプレクサDMUX1、2、3、4・・・を構成するトランジスタは、共通の選択信号RSEL、GSEL、BSELによりオン・オフ制御される。
即ち選択信号RSEL、GSEL、BSELは、各ドライバセル毎に異なる信号ではなく、ドライバセル間に共通の信号である。従って、デマルチプレクサDMUX1、2、3、4・・・をパッド配置領域に配置し、選択信号RSEL、GSEL、BSELをD1方向に沿って配線しても、配線領域の面積はそれほど増加しない。従って、本実施形態の手法によれば集積回路装置のD2方向での幅を小さくでき、小面積化を図れる。
図2にデータドライバブロックDBの回路構成例を示す。図2に示すように、データドライバブロックDBはドライバセルDRC1、DRC2・・・を含む。
例えばドライバセルDRC1は、少なくとも1画素分の画像データQLR1、QLG1、QLB1を受け、サブピクセルの画像データQM1を時分割に多重化して出力するマルチプレクサMUX1を含む。また時分割に多重化されたサブピクセルの画像データQM1のD/A変換を行い、D/A変換後の信号QDA1を出力するD/A変換器DAC1を含む。またデマルチプレクサDMUX1への出力線QL1の信号のインピーダンス変換を行うオペアンプOP1を含むことができる。また、少なくとも1画素分の画像データをメモリブロックから受けてラッチし、ラッチした画像データQLR1、QLG1、QLB1をマルチプレクサMUX1に出力するラッチ回路LTC1を含むことができる。同様にドライバセルDRC2は、ラッチ回路LTC2、マルチプレクサMUX2、D/A変換器DAC2、オペアンプOP2を含むことができる。
そして図2では、デマルチプレクサDMUX1、DMUX2はパッド配置領域に配置される一方で、ラッチ回路LTC1、LTC2、マルチプレクサMUX1、MUX2、D/A変換器DAC1、DAC2、オペアンプOP1、OP2については、パッド配置領域には配置されず、データドライバブロックの配置領域に配置される。このようにすることで、集積回路装置の小面積化と表示品質の劣化防止とを両立できる。
例えば図3に本実施形態の比較例を示す。図3ではD/A変換器DAC、オペアンプOPのみならず、デマルチプレクサDMUXもデータドライバブロックの配置領域に配置される。従って、デマルチプレクサDMUXの出力線である図2のQ1R、Q1G、Q1B、Q2R、Q2G、Q2Bを、図3のE1、E2に示すように長い距離に亘って引き回さなければならない。
例えば図4(A)では、トランジスタT1Rがオンになり、トランジスタT1G、T1Bがオフになり、オペアンプOP1により出力線Q1Rが所望の階調電圧に設定されている。その後に図4(B)に示すように、トランジスタT1Rがオフになり、トランジスタT1Gがオンになり、オペアンプOP1により出力線Q1Gが所望の所定電圧に設定されている。この図4(B)の状態では、トランジスタT1Rがオフであるため、出力線Q1Rはハイインピーダンス状態になる。
一方、図3のE1、E2に示すようにデマルチプレクサDMUXの出力線が長い距離に亘って平行に配線されていると、図4(A)、図4(B)に示すように出力線Q1R、Q1G間やQ1G、Q1B間に、非常に大きな容量の寄生キャパシタCRG、CGBが形成されてしまう。
従って、例えば図4(B)のようにトランジスタT1Gがオンになり、出力線Q1Gの電圧レベルが変化した場合に、この電圧レベルの変化が寄生キャパシタCRGを介して出力線Q1Rに伝達され、これにより、ハイインピーダンス状態である出力線Q1Rの電圧レベルが変化してしまう。この結果、図4(A)において、せっかく所望の階調電圧に設定されていた出力線Q1Rの電圧レベルが変化してしまい、正確な階調電圧に設定されなくなるため、表示品質が劣化してしまう。
これに対して図1、図2の本実施形態では、デマルチプレクサDMUX1のトランジスタT1R、T1G、T1Bはパッド配置領域に配置される。従って、オペアンプOP1により所定の電圧レベルに常に維持されるオペアンプOP1の出力線QL1を引き回すだけで済み、デマルチプレクサDMUX1の出力線Q1R、Q1G、Q1Bについては図3のE1、E2のように長い距離に亘って引き回されることがない。従って図4(A)、図4(B)の寄生キャパシタCRG、CGBの容量値を最小限に抑えることができ、比較例で発生していた問題を解消できる。このように、デマルチプレクサをパッド配置領域に配置する本実施形態の手法によれば、集積回路装置の小面積化と表示品質の劣化防止とを両立できる。
2.ドライバセルの出力回路の詳細
図5に、ドライバセルの出力回路SSQ1、SSQ2の部分の詳細な構成例を示す。R用、G用、B用のパッドP1R、P1G、P1Bに対応して設けられた出力回路SSQ1は、オペアンプOP1、第1、第2のスイッチ回路SWA1、SWB1、N型トランジスタTDN1、P型トランジスタTDP1を含む。なお出力回路SSQ2の構成は出力回路SSQ1とほぼ同様であるため、詳細な説明を省略する。
図5に、ドライバセルの出力回路SSQ1、SSQ2の部分の詳細な構成例を示す。R用、G用、B用のパッドP1R、P1G、P1Bに対応して設けられた出力回路SSQ1は、オペアンプOP1、第1、第2のスイッチ回路SWA1、SWB1、N型トランジスタTDN1、P型トランジスタTDP1を含む。なお出力回路SSQ2の構成は出力回路SSQ1とほぼ同様であるため、詳細な説明を省略する。
オペアンプOP1は、データ線に出力されるデータ信号のインピーダンス変換を行うものである。即ち、前段のD/A変換器DAC1からの出力信号のインピーダンス変換を行ってデータ信号を出力し、データ線を駆動する。
第1のスイッチ回路SWA1は、デマルチプレクサDMUX1とオペアンプOP1の出力との間に設けられる。第2のスイッチ回路SWB1は、デマルチプレクサDMUX1とオペアンプOP1の入力(DAC1の出力)の間に設けられる。これらのスイッチ回路SWA1、SWB1は、N型トランジスタ、P型トランジスタからなるトランスファーゲートにより構成できる。そしてこれらのスイッチ回路SWA1、SWB1はロジック回路ブロックからのイネーブル信号に基づきオン・オフ制御される。具体的には、駆動期間の前半期間では、スイッチ回路SWA1がオン(導通)状態になり、スイッチ回路SWB1がオフ(非導通)状態になる。これにより前半期間ではデータ線はオペアンプOP1により駆動される。一方、前半期間に続く後半期間では、スイッチ回路SWA1がオフ状態になり、スイッチ回路SWB1がオン状態になり、DAC1の出力がそのままデータ信号としてデータ線に出力される。また後半期間ではオペアンプOP1の動作電流が停止又は制限される。このようにすることで、オペアンプOP1の動作期間が短縮され、低消費電力化を図れる。
図5では、これらのスイッチ回路SWA1、SWA2やオペアンプOP1については、パッド配置領域ではなく、データドライバブロックの配置領域に配置している。
トランジスタTDN1、TDP1は8色表示モード用のトランジスタである。8色表示モードにおいては、トランジスタTDN1、TDP1のゲートは、制御信号BEN1、XBEN1により制御される。具体的には画像データの最上位ビットのデータに基づき生成された信号BEN1、XBEN1により制御される。一方、通常動作モードにおいては、制御信号BEN1、XBEN1は、各々、Lレベル、Hレベルになり、トランジスタTDN1及びTDP1のドレインはハイインピーダンス状態になる。
図5では、これらのトランジスタTDN1、TDP1についても、パッド配置領域ではなく、データドライバブロックの配置領域に配置している。
T1R、T1G、T1BはデマルチプレクサDMUX1を構成するトランジスタである。即ちトランジスタT1R、T1G、T1Bは、そのゲートに選択信号RSEL、GSEL、BSELが入力されて、オン・オフ制御される。そしてトランジスタT1R、T1G、T1Bのソースは出力線QL1に共通接続され、T1R、T1G、T1Bのドレインは、R用、G用、B用のパッドP1R、P1G、P1Bに接続される。
本実施形態では図5のトランジスタT1R、T1G、T1Bをパッド配置領域に配置している。具体的には、トランジスタT1R、T1G、T1Bは、その少なくとも一部(一部又は全部)が、例えばパッド(パッドメタル)に平面視においてオーバラップするように、パッドの下層(下方)に配置される。別の言い方をすれば、トランジスタT1R、T1G、T1Bの一部又は全部に、平面視においてオーバラップするように、T1R、T1G、T1Bの上層にパッドデータドライバ用パッドが配置される。
パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従ってオペアンプOP1、OP2の差動部(差動段)及び駆動部(駆動段)を構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置せずに、データドライバブロック内に配置する。
一方、トランジスタT1R、T1G、T1Bのように、スイッチング素子として機能するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、集積回路装置のレイアウト面積を削減でき、集積回路装置のD2方向での幅をより一層小さくできる。例えばデータドライバの出力線の本数は非常に多いため、面積削減の効果は顕著である。
また、オペアンプOP1、OP2の駆動部を構成する出力トランジスタのゲートは、出力回路SSQ1とSSQ2とで、別のゲート制御信号により制御される。従って、これらの出力トランジスタをパッド配置領域に配置しようとすると、データ線と同じ本数の多数のゲート制御信号をパッド配置領域に配線する必要があり、配線領域の面積が増加する。
これに対して図5のトランジスタT1R、T1G、T1BとT2R、T2G、T2Bは、共通の選択信号SELR、SELG、SELBにより制御される。従ってトランジスタT1R、T1G、T1B・・・をパッド配置領域に配置した場合に、パッド配置領域には共通制御信号線を配線すれば済むため、配線領域の面積増加は最小限となる。
なおトランジスタT1R、T1G、T1B・・・の一部をパッドの下層に配置しないようにしてもよい。或いは出力回路SSQ1、SSQ2を構成する他のトランジスタをパッド配置領域に配置する変形実施も可能である。またトランジスタT1R、T1G、T1B・・・を、ドライバセル内に配置したり、データドライバブロックとパッド配置領域(出力側I/F領域)との間に配置する変形実施も可能である。
3.パッド配置領域のレイアウト
図6にパッド配置領域の詳細なレイアウト例を示す。図6では、パッドP1Rに対応して第1の静電気保護素子ESD1が設けられ、パッドP1Gに対応して第2の静電気保護素子ESD2が設けられる。ここで第1の静電気保護素子ESD1は、高電位側電源(VDD2)とデマルチプレクサ用トランジスタT1Rの出力線(パッドP1Rの出力線)との間に設けられる第1のダイオードDI1と、低電位側電源(VSS)とトランジスタT1Rの出力線との間に設けられる第2のダイオードDI2を含む。また第2の静電気保護素子ESD2は、高電位側電源とデマルチプレクサ用トランジスタT1Gの出力線(パッドP1Gの出力線)との間に設けられる第3のダイオードDI3と、低電位側電源とトランジスタT1Gの出力線との間に設けられる第4のダイオードDI4を含む。これらのダイオードDI1〜DI4は、拡散領域とウェル領域等との境界に形成されるツェナダイオードであってもよいし、トランジスタのソースとゲートを接続することで構成されるGCDトランジスタのダイオードであってもよい。
図6にパッド配置領域の詳細なレイアウト例を示す。図6では、パッドP1Rに対応して第1の静電気保護素子ESD1が設けられ、パッドP1Gに対応して第2の静電気保護素子ESD2が設けられる。ここで第1の静電気保護素子ESD1は、高電位側電源(VDD2)とデマルチプレクサ用トランジスタT1Rの出力線(パッドP1Rの出力線)との間に設けられる第1のダイオードDI1と、低電位側電源(VSS)とトランジスタT1Rの出力線との間に設けられる第2のダイオードDI2を含む。また第2の静電気保護素子ESD2は、高電位側電源とデマルチプレクサ用トランジスタT1Gの出力線(パッドP1Gの出力線)との間に設けられる第3のダイオードDI3と、低電位側電源とトランジスタT1Gの出力線との間に設けられる第4のダイオードDI4を含む。これらのダイオードDI1〜DI4は、拡散領域とウェル領域等との境界に形成されるツェナダイオードであってもよいし、トランジスタのソースとゲートを接続することで構成されるGCDトランジスタのダイオードであってもよい。
本実施形態では、このような静電気保護素子ESD1、ESD2についてもパッド配置領域に配置している。具体的には、静電気保護素子ESD1、ESD2は、その少なくとも一部が、パッドP1R、P1Gにオーバラップするように、パッドP1R、P1Gの下層に配置される。こうすることで、集積回路装置のD2方向での幅をより一層小さくできる。
図7(A)に電源VDD2(VDDHS)、VSS間に設けられる静電気保護素子等の等価回路を示す。図7(A)では、デマルチプレクサ用トランジスタT1R(T1G)の出力線Q1R(Q1G)と、電源VDD2との間にダイオードDI1(DI3)が設けられる。また出力線Q1R(Q1G)と電源VSSとの間にダイオードDI2(DI4)が設けられる。これらのダイオードDI1、DI2(DI3、DI4)を設ければ、パッドP1R(P1G)に静電気電圧が印加された場合にも、電荷をVDD2側又はVSS側に逃がすことができ、デマルチプレクサ用トランジスタT1R(T1G)を静電気から保護できる。なおデマルチプレクサ用トランジスタT1Bの静電気保護素子等の等価回路も、図7(A)と同様であるため、説明を省略する。
また図7(A)では、高電位側電源VDD2と低電位側電源VSSの間に電源間保護回路210が設けられる。この電源間保護回路210は、VDD2、VSS間に所与の電圧以上の高い電圧が印加された場合に、一定電圧値で電圧をクランプする電圧クランプ回路として機能する。この電源間保護回路210としては、SCR(シリコン制御整流器)、バイポーラトランジスタ、或いは逆方向接続で直列接続された複数個のダイオードなどを用いることができる。
図7(B)に、図6のパッドP1R、P1Gと、静電気保護素子ESD1、ESD2を構成するダイオードDI1〜DI4と、デマルチプレクサ用トランジスタT1R、T1Gの接続関係を示す。図7(B)に示すように、静電気保護素子ESD1を構成するダイオードDI1、DI2と、デマルチプレクサ用トランジスタT1Rは、パッドP1Rに接続される。また静電気保護素子ESD2を構成するダイオードDI3、DI4と、デマルチプレクサ用トランジスタT1Gは、パッドP1Gに接続される。またダイオードDI1、DI3は第1のウェル領域に形成され、ダイオードDI2、DI4は、第1のウェル領域とは分離形成された第2のウェル領域に形成される。
図6では、パッドが配置される方向(表示パネルのデータ線の並ぶ方向)がD1方向となっており、D1方向に直交する方向がD2方向となっている。そして図6に示すように、図5で説明したトランジスタT1R、T1G、1TB、T2R、T2G、T2B(以下、T1R〜T2B)は、データドライバブロックのD2方向側に配置される。そして静電気保護素子ESD1(ダイオードDI1、DI2)、ESD2(ダイオードDI3、DI4)は、トランジスタT1R〜T2BのD2方向側に配置される。即ち、トランジスタT1R〜T2Bは、データドライバブロックと静電気保護素子ESD1、ESD2の間に配置される。また図6では、これらのトランジスタT1R〜T2B、静電気保護素子ESD1、ESD2は、その一部がパッドに平面視においてオーバラップするように、パッドの下層(下方)に配置される。
このような配置によれば、デマルチプレクサ用のトランジスタT1R〜T2Bがデータドライバブロックの直近に配置されるようになるため、データドライバブロックからの出力線をショートパスでトランジスタT1R〜T2Bに接続でき、レイアウト効率、配線効率を向上できる。またこの配置によれば、静電気保護素子ESD1、ESD2の方がトランジスタT1R〜T2Bよりもパッドの近くに配置されるようになる。従って、パッドに静電気電圧が印加された場合に、静電気が静電気保護素子ESD1、ESD2で放電された後、時間的に遅れてトランジスタT1R〜T2Bに印加されるようになる。これにより、トランジスタT1R〜T2Bが静電気破壊される事態を防止できる。
また図6では、パッド配置領域が、D1方向に沿って並ぶ複数の配置エリアAR1、AR2、AR3・・・を有する。そして配置エリアAR1(各配置エリア)には、D2方向に並ぶ2個(広義にはK個。Kは2以上の整数)のデータドライバ用のパッドP1R、P1G(パッドの中心位置)が配置される。また配置エリアAR1には、その各々がパッドP1R、P1Gの各々に接続される2個(K個)の静電気保護素子ESD1、ESD2が配置される。更にデマルチプレクサ用トランジスタT1R、T1Gも配置される。
また図6では各配置エリアにおいて2個のパッドが千鳥配置されている。例えばD2方向に沿って並ぶパッドP1R、P1Gは、D1方向においてその中心位置がずれて配置される。即ちD1方向をX軸とした場合に、パッドP1RとP1Gは、そのX座標が異なっている。
このようにパッドP1R、P1Gを千鳥配置にすれば、D1方向に沿って多くのパッドを配置できるようになる。また、このようにパッドを千鳥配置にして、パッドピッチが小さくなると、配置エリアAR1のD1方向での幅が狭くなってしまう。この点、図6では、複数個のパッドP1R、P1Gを一組として配置エリアAR1を形成している。従って、配置エリアAR1のD1方向での幅をある程度の大きさに確保できる。これにより、この配置エリアAR1に静電気保護素子ESD1、ESD2、デマルチプレクサ用トランジスタT1R、T1Gを配置できるようになる。
また図6では、配置エリアAR1に配置される2個(K個)の静電気保護素子のうちの第1の静電気保護素子ESD1は、第1、第2のダイオードDI1、DI2を含み、第2の静電気保護素子ESD2は、第3、第4のダイオードDI3、DI4を含む。そしてこれらのダイオードDI1、DI2、DI3、DI4は、配置エリアAR1においてD2方向に沿って配置される。このようにダイオードDI1〜DI4をD2方向に沿ってスタック配置すれば、配置エリアAR1のD1方向での幅を小さくできる。
即ち比較例の手法として、ダイオードDI1、DI2をD1方向に沿ってスタック配置し、その上側にダイオードDI3、DI4をD1方向に沿ってスタック配置する手法も考えられる。しかしながら、この手法によると、ダイオードがD1方向にスタック配置されると共にP型ウェル領域、N型ウェル領域がD1方向に並んで形成されるため、配置エリアAR1のD1方向での幅が広がってしまう。
この点、図6では、ダイオードDI1〜DI4がD2方向にスタック配置されると共にP型ウェル領域、N型ウェル領域もD2方向に沿って形成される。即ちダイオードDI1、DI3が形成される第1のウェル領域(N型)と、ダイオードDI2、DI4が形成される第2のウェル領域(P型)が、D2方向で分離形成される。従って、配置エリアAR1のD1方向での幅を小さくでき、狭いパッドピッチに対応できる。
また図6では、高電位側電源と低電位側電源の間に設けられる電源間保護回路210を、静電気保護素子ESD1、ESD2のD2方向側に配置している。即ちデマルチプレクサ用トランジスタT1R〜T2B及び静電気保護素子ESD1、ESD2を、電源間保護回路210とデータドライバブロックの間に配置している。
電源間保護回路210は、高電圧印加時に即座に電圧をクランプして回路ブロック内のトランジスタを保護する必要があるため、その回路規模が大きい場合が多い。一方、電源間保護回路210は、静電気保護素子ESD1、ESD2のようにデータドライバの各出力パッドに対して1対1に設ける必要はない。
そこで図6では、静電気保護素子ESD1、ESD2のD2方向側に、集積回路装置の外周に沿って電源間保護回路210を形成している。このようにすれば、パッドの下層の領域を有効活用して、その各々が複数のパッド毎に配置される複数の電源間保護回路210を形成できる。従って集積回路装置の面積増加を最小限に抑えながら、静電耐圧を向上できる。
4.集積回路装置の回路構成例
図8に本実施形態の集積回路装置(表示ドライバ)の回路構成の一例を示す。なお本実施形態の集積回路装置は図8の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図8に本実施形態の集積回路装置(表示ドライバ)の回路構成の一例を示す。なお本実施形態の集積回路装置は図8の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
表示パネルは、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネルは、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル(有機ELパネル等)であってもよい。
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。
制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
データドライバ50は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号(データ電圧)として表示パネルのデータ線に出力する。
走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。
階調電圧生成回路(γ補正回路)110は階調電圧を生成してデータドライバ50に供給する回路である。具体的には階調電圧生成回路110は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
5.細長の集積回路装置
図9に集積回路装置10の配置例を示す。図9では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図9では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図9に集積回路装置10の配置例を示す。図9では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図9では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、出力側I/F領域、入力側I/F領域(第1、第2のI/O領域)12、14の少なくとも一方を設けない構成とすることもできる。
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。
なお、短辺である辺SD1、SD3に沿った出力側I/F領域や入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。
図10(A)、図10(B)に集積回路装置10の平面レイアウトの詳細例を示す。図10(A)、図10(B)において、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。
また図10(A)、図10(B)では、集積回路装置10の両端に走査ドライバブロックSB1、SB2が配置される。なお、これらの走査ドライバブロックSB1、SB2の一方のみを設けたり、SB1、SB2を設けない変形実施も可能である。
そして図10(A)では、階調電圧生成回路ブロックGB及びロジック回路ブロックLBと電源回路ブロックPBとの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。また階調電圧生成回路ブロックGBとロジック回路ブロックLBはD1方向に沿って隣接配置される。
一方、図10(B)では、細長の第1の電源回路ブロックPB1が、回路ブロックCB1〜CBN(データドライバブロックDB1〜DB4)と入力側I/F領域14(第2のインターフェース領域)との間に、D1方向に沿って配置される。この電源回路ブロックPB1は、D1方向を長辺とし、D2方向を短辺とし、D2方向での幅が極めて狭い回路ブロック(WB以下の幅の細長回路ブロック)である。電源回路ブロックPB1は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。
また図10(B)において第2の電源回路ブロックPB2は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。
図10(B)では、階調電圧生成回路ブロックGBとロジック回路ブロックLBは隣接しておらず、GBとLBの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。また電源回路ブロックPB2とロジック回路ブロックLBの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。そして電源回路ブロックPB2とデータドライバブロックDB1〜DB4の間に階調電圧生成回路ブロックGBが配置される。
なお本実施形態の集積回路装置10のレイアウト配置は図10(A)、図10(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またCSTN(Color Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
図11(A)に、集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。この幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅(最大幅)であり、バンプの形成領域は含まない。またWは集積回路装置10のD2方向での幅である。この場合に、例えばW1+WB+W2≦W<W1+2×WB+W2の関係が成り立つ。或いは、W1+W2<WBが成り立つため、W<2×WBの関係が成り立つ。
図11(B)の配置手法では、D2方向での幅が広い2以上の複数の回路ブロックがD2方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがD2方向に沿って配置される。
例えば図11(B)においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはD2方向である。このため図11(B)では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをD2方向に沿って配置している。
ここで、図11(B)の配置手法には以下のような課題がある。
第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。
第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図11(B)の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のD2方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。
これに対して図9〜図10(B)の配置手法では複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図11(A)では、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さを維持したままで、D2方向での幅Wを狭くでき、スリムな細長チップを実現できる。
また図9〜図10(B)の配置手法では回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンTFTパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また図9〜図10(B)の配置手法では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのD1方向での長さを増減することで対応できる。
6.ドライバセル
図12(A)に示すように本実施形態の集積回路装置10は、データ線を駆動するための少なくとも1つのデータドライバブロックDBと、データドライバブロックDBに供給される画像データを記憶する少なくとも1つのメモリブロックMBを含む。そしてデータドライバブロックDBとメモリブロックMBが、D1方向に沿って配置される。具体的にはD1方向に沿って隣接配置される。そしてD1方向に直交する方向をD2方向とした場合に、表示パネルのデータ線に電気的に接続するための複数のデータドライバ用パッド(データ線とデータドライバの出力線を接続するためのパッド)が、データドライバブロックDBのD2方向側に配置される。
図12(A)に示すように本実施形態の集積回路装置10は、データ線を駆動するための少なくとも1つのデータドライバブロックDBと、データドライバブロックDBに供給される画像データを記憶する少なくとも1つのメモリブロックMBを含む。そしてデータドライバブロックDBとメモリブロックMBが、D1方向に沿って配置される。具体的にはD1方向に沿って隣接配置される。そしてD1方向に直交する方向をD2方向とした場合に、表示パネルのデータ線に電気的に接続するための複数のデータドライバ用パッド(データ線とデータドライバの出力線を接続するためのパッド)が、データドライバブロックDBのD2方向側に配置される。
図12(A)のように配置することで、データドライバブロックとメモリブロックをD2方向に沿って配置する手法に比べて、D2方向での集積回路装置10の幅Wを小さくでき、例えば細長のスリムチップを実現できる。
そして図12(A)の配置の場合に、データドライバブロックDBの回路規模を小さくできれば、集積回路装置10の更なる小面積化を図れる。
そこで本実施形態では図12(B)に示すように、データドライバブロック10に、少なくとも1つのドライバセルDRCを含ませている。このドライバセルDRCは、少なくとも1画素分の画像データをメモリブロックMBから受ける。そして多重化されたサブピクセルの画像データについてのD/A変換を行い、データドライバ用パッドを介してデータ線を駆動する。
具体的にはドライバセルDRCは、少なくとも1画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサMUXを含む。また、時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器DACを含む。これらのマルチプレクサ(セレクタ)MUX、D/A変換器DACは例えばD1方向に沿って配置される。なおマルチプレクサMUX、D/A変換器DACをD2方向に沿って配置する変形実施も可能である。
マルチプレクサMUXは、例えばR、G、Bで構成される1画素分の画像データを受け、R、G、Bのサブピクセルの画像データを時分割に多重化して出力する。なおマルチプレクサMUXが、複数画素分(2画素以上)の画像データを受けて、多重化を行ってもよい。またマルチプレクサMUXは、R(赤)、G(緑)、B(青)の異なる色のサブピクセルの画像データを順次出力してもよいし、同じ色のサブピクセルの画像データを順次出力してもよい。
例えば図13(A)の比較例では、メモリブロックMBからの例えば8ビットのR、G、Bの画像データR0〜R7、G0〜G7、B0〜B7が、各々、R用、G用、B用のラッチ回路LTCR、LTCG、LTCBにラッチされる。そして、R用、G用、B用のD/A変換器DACR、DACG、DACBが、各々、ラッチ回路LTCR、LTCG、LTCBから出力される画像データQLR、QLG、QLBのD/A変換を行い、D/A変換後の出力信号QDAR、QDAG、QDABを出力する。するとR用、G用、B用の出力回路SSQR、SSQG、SSQBが、これらの出力信号QDAR、QDAG、QDABのインピーダンス変換を行い、データ信号DSR、DSG、DSBをデータドライバ用パッドに出力する。図13(A)において、ラッチ回路LTCR、D/A変換器DACR、出力回路SSQRがR用のサブピクセルドライバセルを構成する。同様にLTCG、DACG、SSQGがG用のサブピクセルドライバセルを構成し、LTCB、DACB、SSQBがB用のサブピクセルドライバセルを構成する。
一方、図13(B)の本実施形態の構成例では、ドライバセルDRCが、少なくとも1画素分の画像データR0〜R7、G0〜G7、B0〜B7をメモリブロックMBから受けてラッチするラッチ回路LTCを含む。またラッチ回路LTCにラッチされた画像データQLR、QLG、QLBを受け、サブピクセルの画像データQMを時分割に多重化して出力するマルチプレクサMUXを含む。また時分割に多重化されたサブピクセルの画像データQMのD/A変換を行うD/A変換器DACを含む。更にD/A変換器DACの出力信号QDA(時分割に多重化されたサブピクセルの信号)を受け、出力信号QDAのインピーダンス変換を行い、データ信号DSとして出力する出力回路SSQを含む。
図13(A)の比較例では、R用、G用、B用のD/A変換器DACR、DACG、DACB、出力回路SSQR、SSQG、SSQBが個別に必要になるため、データドライバブロックの回路規模が増加する。従って図12(A)のようにデータドライバブロックDB、メモリブロックMBをD1方向で隣接させる手法を採用した場合にも、データドライバブロックDBの回路規模が大きくなるため、集積回路装置10の回路規模も大きくなってしまう。
これに対して図13(B)の本実施形態では、マルチプレクサMUXが画像データの多重化を行う。従って、D/A変換器DAC、出力回路SSQを、R用、G用、B用のD/A変換器、出力回路として共用できる。即ちマルチプレクサMUXからRのサブピクセルの画像データが出力されている期間では、DAC、SSQがR用のD/A変換器、出力回路として動作する。またマルチプレクサMUXからGのサブピクセルの画像データが出力されている期間では、DAC、SSQがG用のD/A変換器、出力回路として動作し、Bのサブピクセルの画像データ出力されている期間では、B用のD/A変換器、出力回路として動作する。従って図13(A)の比較例のようにR用、G用、B用のD/A変換器、出力回路を個別に設けなくても済む。このため、例えば3サブピクセルの多重化を行った場合に図13(B)では、図13(A)の比較例に比べてD/A変換器、出力回路のレイアウト面積を例えば1/3程度にシュリンクできる。そして多重化されるサブピクセル数を増やせば、更にレイアウト面積をシュリンクできる。例えば6サブピクセルの多重化を行った場合には例えば1/6程度にシュリンクできる。従って図12(A)のようにデータドライバブロックDBとメモリブロックMBをD1方向に沿って配置することでD2方向での幅Wを小さくしながら、データドライバブロックDBのレイアウト面積を小さくできるため、集積回路装置10の更なる小面積化を図れる。
なお本実施形態のドライバセルDRCの構成については種々の変形実施が可能である。例えば図14(A)ではラッチ回路LTCは、ラッチ信号LATに基づいて、1画素分の画像データR0〜R7、G0〜G7、B0〜B7(24ビットの画像データ)をラッチする。
マルチプレクサMUXは、マルチプレクス用のトランジスタTMR、TMG、TMB(スイッチング素子)を含む。これらのトランジスタTMR、TMG、TMBのゲートには、各々、R、G、Bのマルチプレクス用の選択信号RSELM、GSELM、BSELM(RGBSEL)が入力される。またトランジスタTMR、TMG、TMBのソースには、ラッチ回路LTCからの画像データQLR、QLG、QLBが入力され、トランジスタTMR、TMG、TMBのドレインは共通接続される。なおトランジスタTMR、TMG、TMBをトランスファーゲートの構成にしてもよい。また図14(A)は3サブピクセルの多重化を行う場合の例であるが、多重化するサブピクセル数が4個以上の場合には、サブピクセル数に応じてトランジスタの数(スイッチング素子の数)を増やせばよい。例えば6サブピクセルの多重化を行う場合にはトランジスタの数を6個(トランスファーゲートの場合は12個)にすればよい。
D/A変換器DACは、マルチプレクサMUXで多重化された画像データQMのD/A変換を、階調電圧(例えばV0〜V255)に基づいて行い、D/A変換後の出力信号QDAを出力する。出力回路SSQは、インピーダンス変換用のボルテージフォロワ接続のオペアンプOP(インピーダンス変換器)を含み、D/A変換器DACの出力信号QDAのインピーダンス変換を行い、データ信号DSとしてデータドライバ用パッドP1に出力する。
図14(A)では、出力回路SSQからは、R、G、Bの信号が時分割に多重化されたデータ信号DSが出力される。従って、デマルチプレクス後のデータ信号を表示パネルの各画素に供給するためのデマルチプレクサを、表示パネル側に設ける必要がある。このため図14(A)の構成は、このデマルチプレクサを構成するTFTを表示パネルのガラス基板に形成できる低温ポリシリコンTFTパネル用の表示ドライバとして好適である。
一方、図14(B)では、ドライバセルDRCの出力回路SSQがデマルチプレクサDMUXを含む。このデマルチプレクサDMUXは、時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行う。例えばオペアンプOPによるインピーダンス変換後のデータ信号QOPのデマルチプレクスを行う。
具体的にはデマルチプレクサDMUXは、トランジスタTDR、TDG、TDB(スイッチング素子)を含む。これらのトランジスタTDR、TDG、TDBのゲートには、各々、R、G、Bのデマルチプレクス用の選択信号RSEL、GSEL、BSELが入力される。またトランジスタTDR、TDG、TDBのソースは共通接続され、その共通接続ノードにオペアンプOPからのデータ信号QOPが入力される。またトランジスタTDR、TDG、TDBのドレインからは、R用、G用、B用のデータ信号DSR、DSG、DSBが出力される。なおトランジスタTDR、TDG、TDBをトランスファーゲートの構成にしてもよい。また図14(B)は3サブピクセルのデマルチプレクス(多重化)を行う場合の例であるが、デマルチプレクスするサブピクセル数が4個以上の場合には、サブピクセル数に応じてトランジスタの数(スイッチング素子の数)を増やせばよい。例えば6サブピクセルのデマルチプレクスを行う場合にはトランジスタの数を6個(トランスファーゲートの場合は12個)にすればよい。
図14(B)では、出力回路SSQからは、デマルチプレクス後のR、G、B用のデータ信号DSR、DSG、DSBが、R、G、B用のデータドライバ用パッドP1R、P1G、P1Bに対して出力される。従って図14(B)の構成では、R、G、Bのデータ信号のデマルチプレクスを行うデマルチプレクサを、表示パネル側に設ける必要がない。このため図14(B)の構成は、アモルファスTFTパネル用の表示ドライバとして好適である。
なお本実施形態のドライバセルDRCの構成は図13(B)〜図14(B)に限定されない。例えばラッチ回路LTCとマルチプレクサMUXの間や、MUXとD/A変換器DACの間や、DACと出力回路SSQの間などに他の回路を設けてもよい。またラッチ回路LTCの構成を省いたり、出力回路SSQとして他の構成の回路を用いてもよい。例えば出力回路SSQにおいて、複数のオペアンプOPを設けたり、D/A変換器DACによりデータ線を直接に駆動する経路を設けるなどの変形実施が可能である。
7.ドライバセルの配置
次にデータドライバブロックでのドライバセルの配置手法について説明する。図15では、データドライバブロックDBは、D2方向に沿って配置される複数のドライバセルDRC1〜DRCQを含む。具体的には、例えばD1方向を長辺方向としD2方向を短辺方向とするドライバセルDRC1〜DRCQがD2方向に並んで配置される。そしてドライバセルDRC1〜DRCQ(Qは自然数)の各々が、図12(B)のマルチプレクサMUX、D/A変換器DACを含む。またドライバセルDRC1〜DRCQは、図13(B)のラッチ回路LTCや出力回路SSQ(デマルチプレクサDMUX)を含むことができる。
次にデータドライバブロックでのドライバセルの配置手法について説明する。図15では、データドライバブロックDBは、D2方向に沿って配置される複数のドライバセルDRC1〜DRCQを含む。具体的には、例えばD1方向を長辺方向としD2方向を短辺方向とするドライバセルDRC1〜DRCQがD2方向に並んで配置される。そしてドライバセルDRC1〜DRCQ(Qは自然数)の各々が、図12(B)のマルチプレクサMUX、D/A変換器DACを含む。またドライバセルDRC1〜DRCQは、図13(B)のラッチ回路LTCや出力回路SSQ(デマルチプレクサDMUX)を含むことができる。
そしてドライバセルDRC1は、1番目の画素に対応する1又は複数のデータドライバ用パッドにデータ信号を出力し、ドライバセルDRC2は、2番目の画素に対応する1又は複数のデータドライバ用パッドにデータ信号を出力する。ドライバセルDRC3〜DRCQも同様である。図14(A)のように出力回路SSQがデマルチプレクサDMUXを含まない場合には、各ドライバセルからのデータ信号が出力されるデータドライバ用パッド(デマルチプレクサ)の個数は1個となる。一方、図14(B)のように出力回路SSQがデマルチプレクサDMUXを含む場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は複数個になる。例えば図14(B)のようにデマルチプレクサDMUXが3サブピクセルのデマルチプレクスを行う場合には、各ドライバセルに接続されるデータドライバ用パッドの個数は3個になる。
図15において、各ドライバセルのマルチプレクサの多重化数(多重化されるサブピクセルの数)をNDMとし、データドライバブロックDB(ドライバセルDRC1〜DRCQ)により駆動されるサブピクセルの数をNSBとする。するとQ=NSB/NDMの関係が成り立つ。例えば図14(A)のように多重化数がNDM=3であり、ドライバセルDRC1〜DRCQにより駆動されるサブピクセルの数がNSB=90(画素数=30)である場合には、Q=NSB/NDM=90/3=30となる。従ってD2方向に沿って30個のドライバセルが並ぶことになる。同様に、NDM=6とすれば、D2方向に沿って15個のドライバセルが並ぶことになる。即ち多重化数NDMを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。なお多重化数NDMは3(3の倍数)に限定されず、NDM=2であってもよいし、NDM≧4であってもよい。
例えば図13(A)の比較例のように、多重化を行わずにサブピクセルドライバセル(LTCR、DACR、SSQRで構成されるセル)を用いる手法では、多重化数を増やすことでセル数を減らすことはできない。これに対して本実施形態では、多重化数NDMを増やすことで、データドライバブロックの小面積化を図れるという利点がある。なお多重化数NDMを増やすと、出力回路SSQの駆動能力を増加させる必要がある。従って、レイアウト面積と駆動能力とのトレードオフで、多重化数NDMを決定すればよい。
また図16では、複数のドライバセルが、D2方向のみならずD1方向に沿っても配置されている。即ち複数のドライバセルDRC1〜DRC2Qが、D1及びD2方向にマトリクス配置されている。
具体的にはデータドライバブロックDBは、D1方向に沿って配置される第1、第2のデータドライバDRa、DRbを含む。即ち2つ(広義には複数)のデータドライバDRa、DRbがD1方向でスタック配置されており、第1のデータドライバDRaは、メモリブロックMBと第2のデータドライバDRbとの間に配置される。
そして第1のデータドライバDRaでは、第1のグループの複数のドライバセルDRC1〜DRC2Q−1がD2方向に沿って配置される。また第2のデータドライバDRbでは、第2のグループの複数のドライバセルDRC2〜DRC2QがD2方向に沿って配置される。
図16の配置手法は、後述するようにメモリブロックMBから1水平走査期間において画像データを複数回読み出す手法を採用した場合に好適な手法である。
例えばデータドライバDRaに属する第1のグループのドライバセルDRC1〜DRC2Q−1は、メモリブロックMBから第1の水平走査期間において1回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのD/A変換を行い、D/A変換により得られたデータ信号を出力する。
一方、データドライバDRbに属する第2のグループのドライバセルDRC2〜DRC2Qは、メモリブロックMBから第1の水平走査期間において2回目に読み出された画像データをラッチする。そしてラッチされた画像データの多重化を行い、多重化後の画像データについてのD/A変換を行い、D/A変換により得られたデータ信号を出力する。
また図16において、各ドライバセルのマルチプレクサの多重化数をNDMとし、データドライバブロックDBにより駆動されるサブピクセルの数をNSBとする。またD2方向に並ぶドライバセルの個数をQ個とし、D1方向に並ぶドライバセルの個数をS個(S=IN=RN)する。すると、Q=NSB/(NDM×S)の関係が成り立つ。例えば図14(A)のように多重化数がNDM=3であり、データドライバブロックDB(ドライバセルDRC1〜DRC2Q)により駆動されるサブピクセルの数がNSB=180(画素数=60)であり、S=2である場合には、Q=NSB/(NDM×S)=180/(3×2)=30となる。従ってD2方向に沿って30個のドライバセルが並ぶことになる。同様に、NDM=6とすれば、D2方向に沿って15個のドライバセルが並ぶことになる。即ち多重化数NDMを増やせば増やすほど、ドライバセルの個数を減らすことができ、小面積化を図れる。
8.ブロック分割
図17(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が8ビットであり、PDB=24ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×24ビットになる。従って集積回路装置のメモリは、少なくとも320×240×24ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×24ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
図17(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が8ビットであり、PDB=24ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×24ビットになる。従って集積回路装置のメモリは、少なくとも320×240×24ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×24ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
そして図17(B)では、データドライバは、DBN=4個のデータドライバブロックDB1〜DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1〜MB4に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した4個のドライバマクロセルDMC1、DMC2、DMC3、DMC4がD1方向に沿って配置される。従って、各データドライバブロックDB1〜DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1〜MB4は、(VPN×HPN×PDB)/MBN=(320×240×24)/4ビット分の画像データを記憶する。
9. 1水平走査期間での複数回読み出し
図17(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
図17(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセル(センスアンプ)の個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。
このような問題を解決するためには、各メモリブロックMB1〜MB4から各データドライバブロックDB1〜DB4に対して、各メモリブロックMB1〜MB4に記憶される画像データを1水平走査期間において複数回(RN回)読み出す手法を採用することが望ましい。
例えば図18ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACS(ワード選択信号)がアクティブ(ハイレベル)になる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図16のデータドライバDRa、DRbのラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そしてデータドライバDRa、DRbのマルチプレクサが、ラッチされた画像データの多重化を行い、DRa、DRbのD/A変換器が、多重化後の画像データのD/A変換を行う。そしてデータドライバDRa、DRbの出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すように出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
なお図18では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図18では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。
図18の手法によれば、図19に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図18では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図19のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、スリムな細長チップを実現できる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
また図17(A)はQVGA(320×240)の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA(640×480)の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。
さて図19において、データドライバブロックは、D1方向に沿って並んで配置される複数のデータドライバDRa、DRbを含む。また各データドライバDRa、DRbは、複数のドライバセルを含む。
データドライバDRaは、メモリブロックのワード線WL1aが選択され、図18のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すように出力する。
一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、図18のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すように出力する。
このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。
図19のように、複数のデータドライバDRa、DRbをD1方向に沿って配置(スタック)すれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図19ではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。
また図19では、各データドライバDRa、DRbは、D2方向に沿って並んで配置される30個(Q個)のドライバセルを含む。そして図19において、表示パネルの水平走査方向の画素数(複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数)をHPNとし、データドライバブロックのブロック数(ブロック分割数)をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、図18で説明した1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、ドライバセルの個数Qは、Q=HPN/(DBN×IN)と表すことができる。図19の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/(4×2)=30個になる。
また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶドライバセルの個数Qは、Q=HPNS/(DBN×IN×NDM)と表すことができる。図19の場合には、HPNS=240×3=720、DBN=4、IN=2、NDM=3であるため、Q=720/(4×2×3)=30個になる。例えば多重化数が増えてNDM=6になると、Q=720/(4×2×6)=15個になる。
またドライバセルのD2方向での幅(ピッチ)をWDとし、データドライバブロックが含む周辺回路部分(バッファ回路、配線領域等)のD2方向での幅をWPCBとした場合に、第1〜第Nの回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、Q×WD≦WB<(Q+1)×WD+WPCBと表すことができる。またメモリブロックが含む周辺回路部分(ローアドレスデコーダRD、配線領域等)のD2方向での幅をWPCとした場合には、Q×WD≦WB<(Q+1)×WD+WPCと表すことができる。
また表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN(=DBN)とし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプ(1ビット分の画像データを出力するセンスアンプ)の個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。図19の場合には、HPN=240、PDB=24、MBN=4、RN=2であるため、P=(240×24)/(4×2)=720個になる。なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。
また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶセンスアンプの個数Pは、P=(HPNS×PDB)/(MBN×RN×NDM)と表すことができる。図19の場合には、HPNS=240×3=720、PDB=24、MBN=4、RN=2、NDM=3であるため、P=(720×24)/(4×2×3)=720個になる。
またセンスアンプブロックSABが含む各センスアンプのD2方向での幅(ピッチ)をWSとした場合には、センスアンプブロックSAB(メモリブロック)のD2方向での幅WSABは、WSAB=P×WSと表すことができる。そして、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、メモリブロックが含む周辺回路部分のD2方向での幅をWPCとした場合には、P×WS≦WB<(P+PDB)×WS+WPCと表すこともできる。
10.LV領域、MV領域
図20に示すように本実施形態では、各ドライバセルが、LV(Low Voltage)の電圧レベル(広義には第1の電圧レベル)の電源で動作する回路が配置されるLV領域(広義には第1の回路領域)を有する。またLVよりも高いMV(Middle Voltage)の電圧レベル(広義には第2の電圧レベル)の電源で動作する回路が配置されるMV領域(広義には第2の回路領域)を有する。ここでLVは、ロジック回路ブロック、メモリブロック等の動作電圧である。またMVは、D/A変換器、オペアンプ、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、HV(High Voltage)の電圧レベル(広義には第3の電圧レベル)の電源が供給されて走査線を駆動する。
図20に示すように本実施形態では、各ドライバセルが、LV(Low Voltage)の電圧レベル(広義には第1の電圧レベル)の電源で動作する回路が配置されるLV領域(広義には第1の回路領域)を有する。またLVよりも高いMV(Middle Voltage)の電圧レベル(広義には第2の電圧レベル)の電源で動作する回路が配置されるMV領域(広義には第2の回路領域)を有する。ここでLVは、ロジック回路ブロック、メモリブロック等の動作電圧である。またMVは、D/A変換器、オペアンプ、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、HV(High Voltage)の電圧レベル(広義には第3の電圧レベル)の電源が供給されて走査線を駆動する。
例えばドライバセルのLV領域(第1の回路領域)には、ラッチ回路、マルチプレクサ、制御ロジック等を配置できる。またMV領域(第2の回路領域)には、D/A変換器、出力回路等を配置できる。そしてドライバセルが有するレベルシフタが、LVの電圧レベルの信号をMVの電圧レベルの信号に変換する。
そして本実施形態では図20に示すように、第1のグループのドライバセルDRC1〜DRC2Q−1と、第2のグループのドライバセルDRC2〜DRC2Qは、そのMV領域同士がD1方向に沿って隣接するように配置される。即ち第1、第2のグループのドライバセル(第1、第2のデータドライバ)がD2方向に沿った隣接境界を挟んでミラー配置される。例えばドライバセルDRC1とDRC2はMV領域が隣接するように配置される。またドライバセルDRC3とDRC4もMV領域が隣接するように配置される。
図20のようにMV領域が隣接するように配置すれば、ドライバセル間にガードリング等を設ける必要がなくなる。従ってMV領域とLV領域を隣接させる手法に比べて、データドライバブロックのD1方向での幅を小さくでき、集積回路装置の小面積化を図れる。
また図20の配置手法によれば、隣接するドライバセルのMV領域を、ドライバセルの出力信号の取り出し線の配線領域として有効利用でき、レイアウト効率を向上できる。
更に図20の配置手法によれば、メモリブロックを、ドライバセルのLV領域(第1の回路領域)に対して隣接して配置できるようになる。例えば図20において、メモリブロックMB1は、ドライバセルDRC1やDRC3のLV領域に隣接して配置される。またメモリブロックMB2は、ドライバセルDRC2やDRC4のLV領域に隣接して配置される。そしてメモリブロックMB1、MB2はLVの電圧レベルの電源で動作する。従って、このようにドライバセルのLV領域をメモリブロックに隣接して配置すれば、データドライバブロック及びメモリブロックにより構成されるドライバマクロセルのD1方向での幅を小さくでき、集積回路装置の小面積化を図れる。
11.ラッチ回路、マルチプレクサの配置
図21にドライバセルの詳細な構成及びレイアウトの一例を示す。図21においてドライバセルDRC1、DRC3は第1のグループに属し、ドライバセルDRC2、DRC4は第2のグループに属する。
図21にドライバセルの詳細な構成及びレイアウトの一例を示す。図21においてドライバセルDRC1、DRC3は第1のグループに属し、ドライバセルDRC2、DRC4は第2のグループに属する。
図21は、第1のグループのドライバセルDRC1は、少なくとも1画素分の第1の画像データをメモリブロックMBから受けてラッチする第1のラッチ回路LTCaと、第1のラッチ回路LTCaにラッチされた第1の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第1のマルチプレクサMUXaを含む。
一方、第2のグループのドライバセルDRC2は、少なくとも1画素分の第2の画像データをメモリブロックMBから受けてラッチする第2のラッチ回路LTCbと、第2のラッチ回路LTCbにラッチされた第2の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第2のマルチプレクサMUXbを含む。ドライバセルDRC3、DRC3、DRC4も同様である。
そして図21ではB1に示すように、第2のマルチプレクサMUXbの出力信号線が、第1、第2のグループのドライバセルDRC1、DRC2にまたがってD1方向に沿って配線される。即ちマルチプレクサ出力線が、ドライバセルDRC1、DRC2内を、DRC1、DRC2の長辺方向に沿って配線される。
通常は、第2のグループのドライバセルDRC2のラッチ回路LTCb、マルチプレクサMUXbは、ドライバセルDRC2の配置領域に配置されるべきである。
これに対して図21では、これらのラッチ回路LTCb、マルチプレクサMUXbを、第1のグループのドライバセルDRC1の配置領域に配置している。即ちラッチ回路LTCb、マルチプレクサMUXbをメモリブロックMB側に寄せて配置している。このようにすれば、ドライバセルDRC1、DRC2内に配線される出力線の本数を少なくでき、レイアウト効率を向上できる。
即ちラッチ回路LTCb、マルチプレクサMUXbを、ドライバセルDRC2の配置領域に配置すると、R、G、Bの全ての出力線を、ドライバセルDRC1、DRC2内に配線する必要がある。このため、この出力線の配線領域が原因となって、ドライバセルDRC1、DRC2のD2方向での幅が大きくなってしまい、集積回路装置が大規模化する。
これに対して図21のようにラッチ回路LTCb、マルチプレクサMUXbを、ドライバDRC2ではなくDRC1の配置領域に配置すれば、R、G、Bの信号を多重化できるため、B1に示すようにドライバセルDRC1、DRC2内に配線される出力線の本数を例えば1/3に低減できる。従って、配線領域が減るため、ドライバセルDRC1、DRC2のD2方向での幅を小さくでき、集積回路装置を小規模化できる。
なお図21において、制御ロジックLOGa、LOGbは、ドライバセルDRC1、DRC2に必要な種々のロジック回路を含む。例えば制御ロジックLOGa、LOGbは、信号の反転処理を行ったり、FRC(Frame Rate Control)の階調制御を行ったり、D/A変換器DACa、DACbや出力回路SSQa、SSQbの制御信号を生成する。
図22にデータドライバブロックDBの詳細なレイアウト例を示す。例えばドライバセルDRC1は、LV領域(第1の回路領域)とMV領域(第2の回路領域)を有する。そしてDRC1のLV領域には、ラッチ回路LTCaと、マルチプレクサMUXaと、DRC2のラッチ回路LTCb及びマルチプレクサMUXbと、制御ロジックLOGaが配置される。またDRC1のMV領域には、D/A変換器DACaと出力回路SSQaが配置される。
同様にドライバセルDRC2もLV領域とMV領域を有する。そしてDRC2のLV領域には、制御ロジックLOGbが配置される。またDRC2のMV領域には、D/A変換器DACbと出力回路SSQbが配置される。そしてドライバセルDRC1のMV領域(SSQa)とドライバセルDRC2のMV領域(SSQb)が隣接するようにDRC1、DRC2は配置される。またドライバセルDRC1のLV領域(LTCa)、ドライバセルDRC2のLV領域(LOGb)が、各々、メモリブロックMB1、MB2に隣接するようにDRC1、DRC2は配置される。
また図22では、D/A変換器DACa、DACbに階調電圧を供給するための複数の階調電圧供給線が、D2方向に沿って配線される。具体的には、これらの階調電圧供給線は、D/A変換器DACa、DACbの配置領域上に配線される。即ち複数のD/A変換器にまたがってD2方向に配線される。
このようにすれば、D/A変換器DACa、DACbを構成するセレクタ等のトランジスタに対して、階調電圧供給線を効率良く接続でき、レイアウト効率を向上できる。これによりデータドライバブロックDBの小面積化を図れる。
また図22では、ドライバセルの出力に接続されるデータ信号線も、D2方向に沿って配線される。具体的には、これらのデータ信号線は、出力回路SSQa、SSQbの配置領域上に配線される。即ち複数の出力回路にまたがってD2方向に配線される。
このようにすれば、D/A変換器の配置領域を利用して階調電圧供給線を配線しながら、出力回路の配置領域を利用してデータ信号線を配線できるようになる。従って、効率的な配線が可能になり、データドライバブロックDBの小面積化を図れる。
また図22ではドライバセルDRC1〜DRC2QのD4方向側にバッファ回路BF1が設けられている。このバッファ回路BF1は、ロジック回路ブロックからのドライバ制御信号をバッファリングして、ドライバセルDRC1〜DRC2Qに出力する。別の言い方をすれば、ドライバ制御信号のリピータブロックとして機能する。
具体的にはバッファ回路BF1は、LV領域に配置されるLVバッファと、MV領域に配置されるMVバッファを含む。そしてLVバッファは、ロジック回路ブロックからのLVの電圧レベルのドライバ制御信号(ラッチ信号等)を受けてバッファリングし、そのD2方向側に配置されるドライバセルのLV領域の回路に対して出力する。またMVバッファは、ロジック回路ブロックからのLVの電圧レベルのドライバ制御信号(DAC制御信号、出力制御信号等)を受け、レベルシフタによりMVの電圧レベルに変換してバッファリングし、そのD2方向側に配置されるドライバセルのMV領域の回路に対して出力する。
なお、ロジック回路ブロックからの信号線は、ローアドレスデコーダRD1、RD2及びバッファ回路BF1上に配線される。こうすることで、ロジック回路ブロックからの信号線を、複数のデータドライバブロック、メモリブロックをまたがって効率的に配線できるため、レイアウト効率を向上できる。
12.D/A変換器
図23にドライバセルが含むD/A変換器の詳細な構成例を示す。このD/A変換器はいわゆるトーナメント方式のD/A変換を行う回路であり、各D/A変換器は、階調電圧を選択するセレクタSL1〜SL17とプリデコーダ120を含む。なおD/A変換器の構成は図23に限定されず、種々の変形実施が可能であり、例えばROMタイプのD/A変換器を採用してもよい。
図23にドライバセルが含むD/A変換器の詳細な構成例を示す。このD/A変換器はいわゆるトーナメント方式のD/A変換を行う回路であり、各D/A変換器は、階調電圧を選択するセレクタSL1〜SL17とプリデコーダ120を含む。なおD/A変換器の構成は図23に限定されず、種々の変形実施が可能であり、例えばROMタイプのD/A変換器を採用してもよい。
セレクタSL1〜SL17の各々は、例えばN型トランジスタとP型トランジスタにより構成されるトランスファーゲートにより実現できる。そしてセレクタSL1〜SL16の入力端子には、各々、V0〜V15、V16〜V31、V32〜V47・・・・V240〜V255の階調電圧供給線の階調電圧が入力される。そしてプリデコーダ120は、多重化された画像データD0〜D7のデコード処理を行い、選択信号SSL1をセレクタSL1〜SL16に出力する。各セレクタSL1〜SL16は、この選択信号SSL1に基づいて、16本の階調電圧供給線の階調電圧の中から1つの階調電圧を選択する。
セレクタSL17の入力端子には、セレクタSL1〜SL16の出力信号が入力される。そしてプリデコーダ120は、画像データD0〜D7のデコード処理を行い、選択信号SSL2をセレクタSL17に出力する。セレクタSL17は、この選択信号SSL2に基づいて、セレクタSL1〜SL16の16本の出力信号の中から1本の出力信号を選択する。そして選択された出力信号を、D/A変換後のデータ信号として後段の出力回路SSQに出力する。
そして本実施形態では図24に示すように、図23のD/A変換器に階調電圧V0〜V255を供給するための階調電圧供給線が、複数のドライバセルにまたがってD2(D4)方向に沿って配線される。例えば図24では、D2方向に沿って並ぶドライバセルDRC1、DRC3、DRC5にまたがって、階調電圧供給線がD2方向に配線される。またこれらの階調電圧供給線は、D/A変換器(階調電圧セレクタ)の配置領域上に配線される。
更に具体的には図24に示すように、ドライバセルのD/A変換器の配置領域では、D2方向に沿ってN型トランジスタ領域(P型ウェル)、P型トランジスタ領域(N型ウェル)が配置される。具体的には、N、P、N、N、P、Nの順でトランジスタ領域が配置される。
そして例えばドライバセルDRC1のD/A変換器のセレクタを構成するN型トランジスタは、N型トランジスタ領域に形成され、セレクタを構成するP型トランジスタは、P型トランジスタ領域に形成される。そして図24のように階調電圧供給線をD2方向に沿って配線すれば、トランスファーゲートを構成するP型、N型トランジスタに対して階調電圧供給線を共通接続でき、トランスファーゲートを容易に構成できるようになり、レイアウト効率を向上できる。
一方、ドライバセルのD/A変換器以外の回路(ラッチ回路、マルチプレクサ、制御ロジック、出力回路)の配置領域では、D2方向に直交するD1方向に沿ってN型トランジスタ領域(P型ウェル)、P型トランジスタ領域(N型ウェル)が配置される。
即ちD/A変換器以外の回路、例えばラッチ回路に対しては、メモリブロックからの画像データを入力する必要がある。そして図24に示すように、画像データはD1方向に沿って配線された画像データ供給線により供給される。また図21から明らかなように、ドライバセル内での信号の流れの方向はD1方向である。従ってD/A変換器以外の回路のN型トランジスタ領域、P型トランジスタ領域を図24のようにD1方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。従って、図24のようなトランジスタ領域の配列は、図21、図22のように配置されるドライバセルに最適なレイアウトになる。
13.信号波形例
図25に本実施形態の信号波形例を示す。end1Hは1H期間(1水平走査期間)の終了を示す信号である。本実施形態では、1H期間毎にVCOMの極性が反転するようになっている。
図25に本実施形態の信号波形例を示す。end1Hは1H期間(1水平走査期間)の終了を示す信号である。本実施形態では、1H期間毎にVCOMの極性が反転するようになっている。
図25のC1に示すように1Hの最初において、デマルチプレクサの選択信号RSEL、GSEL、BSELがアクティブ(Hレベル)になる。その後、C2、C3、C4に示すように選択信号RSEL、GSEL、BSELが順次アクティブになる。これにより、図26のデマルチプレクサのトランジスタT1R、T1G、T1Bが順次オンになり、C5、C6、C7に示すようにデータ線にデータ信号が出力される。
図25のC8、C9、C10に示す選択信号RGBSEL(RSELM〜BSELM)により、マルチプレクサがR、G、Bのサブピクセルの画像データの多重化を行い、C11、C12、C13に示すようにD/A変換器から出力信号が出力される。
LCDREADは、図18で説明したように、メモリブロックから1H期間に画像データを複数回読み出すための信号である。そして信号CAL0がLレベルの場合には1回目の読み出しを意味し、Hレベルの場合には2回目の読み出しを意味する。
ラッチ信号LATは、図21のラッチ回路LTCa、LTCbに入力される。またラッチイネーブル信号LATENaはラッチ回路LTCaに入力され、ラッチイネーブル信号LATENbはラッチ回路LTCbに入力される。
そしてメモリブロックからの1回目の読み出し時には、C14に示すように信号LATENaがアクティブであるため、メモリブロックから読み出された画像データ信号RDATAは、図21のドライバセルDRC1のラッチ回路LTCaにラッチされる。一方、2回目の読み出し時には、C15に示すように信号LATENbがアクティブであるため、メモリブロックから読み出された画像データ信号RDATAは、ドライバセルDRC2のラッチ回路LTCbにラッチされる。これにより、図21のドライバセルを用いた画像データの1H期間での複数回読み出しが実現される。
14.電子機器
図26(A)、図26(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図26(A)、図26(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図26(A)、図26(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図26(A)、図26(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図26(A)、図26(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図26(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
図26(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図26(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域、第1の回路領域、第2の回路領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域、LV領域、MV領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また例えば図1〜図7(B)で説明したデマルチプレクサのトランジスタの配置手法や本実施形態で説明した種々の手法は、図8〜図11(A)、図12(A)、図12(B)等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図11(B)の配置構成の集積回路装置にも適用できる。
DMUX1、DMUX2 デマルチプレクサ、DRC1、DRC2 ドライバセル、
OP1、OP2 オペアンプ、DAC1、DAC2 D/A変換器、
MUX1、MUX2 マルチプレクサ、LTC1、LCTC2 ラッチ回路、
CB1〜CBN 第1〜第Nの回路ブロック、DB データドライバブロック、
MB メモリブロック、LOG 制御ロジック、SSQ 出力回路、
10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、
20 メモリ、22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、70 走査ドライバ、90 電源回路、
110 階調電圧生成回路、120 プリデコーダ、
400 表示パネル、410 ホストデバイス、420 画像処理コントローラ
OP1、OP2 オペアンプ、DAC1、DAC2 D/A変換器、
MUX1、MUX2 マルチプレクサ、LTC1、LCTC2 ラッチ回路、
CB1〜CBN 第1〜第Nの回路ブロック、DB データドライバブロック、
MB メモリブロック、LOG 制御ロジック、SSQ 出力回路、
10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、
20 メモリ、22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、70 走査ドライバ、90 電源回路、
110 階調電圧生成回路、120 プリデコーダ、
400 表示パネル、410 ホストデバイス、420 画像処理コントローラ
Claims (17)
- 時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器を含み、データ線を駆動するための少なくとも1つのデータドライバブロックと、
時分割に多重化されたD/A変換後のサブピクセルのデータ信号のデマルチプレクスを行うデマルチプレクサと、
前記データ線に電気的に接続するための複数のデータドライバ用パッドが配置されるパッド配置領域とを含み、
前記デマルチプレクサを構成するデマルチプレクス用トランジスタが、前記データドライバ用パッドが配置される前記パッド配置領域に配置されることを特徴とする集積回路装置。 - 請求項1において、
前記データドライバ用パッドは、前記パッド配置領域において第1の方向に沿って配置され、
前記第1の方向に直交する方向を第2の方向とした場合に、前記パッド配置領域は、前記データドライバブロックの前記第2の方向側に設けられることを特徴とする集積回路装置。 - 請求項2において、
前記デマルチプレクス用トランジスタのゲートに接続されるデマルチプレクス用選択信号の信号線は、前記パッド配置領域において前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記データドライバブロックはドライバセルを含み、
前記ドライバセルは、
少なくとも1画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、
時分割に多重化されたサブピクセルの画像データのD/A変換を行う前記D/A変換器を含み、
前記マルチプレクサ及び前記D/A変換器は、前記データドライバブロックの配置領域に配置されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記データドライバブロックはドライバセルを含み、
前記ドライバセルは、
前記デマルチプレクサへの出力信号のインピーダンス変換を行うオペアンプを含み、
前記オペアンプは、前記データドライバブロックの配置領域に配置されることを特徴とする集積回路装置。 - 請求項5において、
前記ドライバセルは、
前記デマルチプレクサと前記オペアンプの出力との間に設けられる第1のスイッチ回路と、
前記デマルチプレクサと前記オペアンプの入力との間に設けられ第2のスイッチ回路を含み、
前記第1、第2のスイッチ回路は、前記データドライバブロックの配置領域に配置されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記デマルチプレクサ用トランジスタの出力線と電源との間に設けられ、前記パッド配置領域に配置される静電気保護素子を含み、
前記デマルチプレクサ用トランジスタは、前記静電気保護素子と前記データドライバブロックの間に配置されることを特徴とする集積回路装置。 - 請求項7において、
高電位側電源と低電位側電源の間に設けられ、前記パッド配置領域に配置される電源間保護回路を含み、
前記デマルチプレクサ用トランジスタ及び前記静電気保護素子は、前記電源間保護回路と前記データドライバブロックの間に配置されることを特徴とする集積回路装置。 - 請求項1乃至8のいずれかにおいて、
前記データドライバブロックに供給される画像データを記憶する少なくとも1つのメモリブロックを含み、
前記データドライバブロックと前記メモリブロックは第1の方向に沿って配置され、
前記第1の方向に直交する方向を第2の方向とした場合に、前記パッド配置領域は、前記データドライバブロックの前記第2の方向側に設けられることを特徴とする集積回路装置。 - 請求項9において、
前記データドライバブロックはドライバセルを含み、
前記ドライバセルは、
少なくとも1画素分の画像データを受け、サブピクセルの画像データを時分割に多重化して出力するマルチプレクサと、
時分割に多重化されたサブピクセルの画像データのD/A変換を行うD/A変換器を含むことを特徴とする集積回路装置。 - 請求項10において、
前記ドライバセルは、
少なくとも1画素分の画像データを前記メモリブロックから受けてラッチするラッチ回路と、
前記D/A変換器の出力信号を受け、前記出力信号のインピーダンス変換を行うオペアンプを含むことを特徴とする集積回路装置。 - 請求項10又は11において、
前記データドライバブロックは、
前記第2の方向に沿って配置される複数のドライバセルを含み、
前記複数のドライバセルの各々が、前記マルチプレクサと前記D/A変換器を含むことを特徴とする集積回路装置。 - 請求項9乃至12のいずれかにおいて、
前記データドライバブロックは、
第1のグループの複数のドライバセルが前記第2の方向に沿って配置される第1のデータドライバと、
第2のグループの複数のドライバセルが前記第2の方向に沿って配置される第2のデータドライバとを含み、
前記第1、第2のデータドライバは前記第1の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項13において、
前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが1水平走査期間において複数回読み出され、
前記第1のグループのドライバセルは、前記メモリブロックから第1の水平走査期間において1回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行い、
前記第2のグループのドライバセルは、前記メモリブロックから前記第1の水平走査期間において2回目に読み出された画像データをラッチし、ラッチされた画像データの多重化を行うことを特徴とする集積回路装置。 - 請求項13又は14において、
前記複数のドライバセルの各々は、
第1の電圧レベルの電源で動作する回路が配置される第1の回路領域と、
前記第1の電圧レベルよりも高い第2の電圧レベルの電源で動作する回路が配置される第2の回路領域とを有し、
前記第1のグループのドライバセルと前記第2のグループのドライバセルは、前記第2の回路領域同士が前記第1の方向に沿って隣接するように配置されることを特徴とする集積回路装置。 - 請求項13乃至15のいずれかにおいて、
前記第1のデータドライバは、前記第2のデータドライバと前記メモリブロックとの間に配置され、
前記第1のデータドライバの前記第1のグループのドライバセルは、
少なくとも1画素分の第1の画像データを前記メモリブロックから受けてラッチする第1のラッチ回路と、
前記第1のラッチ回路にラッチされた前記第1の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第1のマルチプレクサとを含み、
前記第2のデータドライバの前記第2のグループのドライバセルは、
少なくとも1画素分の第2の画像データを前記メモリブロックから受けてラッチする第2のラッチ回路と、
前記第2のラッチ回路にラッチされた前記第2の画像データを受け、サブピクセルの画像データを時分割に多重化して出力する第2のマルチプレクサとを含み、
前記第2のラッチ回路及び前記第2のマルチプレクサが、前記第1のグループのドライバセルの配置領域に配置されることを特徴とする集積回路装置。 - 請求項1乃至16のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006326808A JP2008065295A (ja) | 2006-08-09 | 2006-12-04 | 集積回路装置及び電子機器 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006217187 | 2006-08-09 | ||
JP2006326808A JP2008065295A (ja) | 2006-08-09 | 2006-12-04 | 集積回路装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008065295A true JP2008065295A (ja) | 2008-03-21 |
Family
ID=39288022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006326808A Pending JP2008065295A (ja) | 2006-08-09 | 2006-12-04 | 集積回路装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008065295A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017117508A (ja) * | 2015-12-22 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置、表示パネル、及び電子機器 |
CN107068079A (zh) * | 2016-02-10 | 2017-08-18 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示面板模块 |
JP2019164178A (ja) * | 2018-03-19 | 2019-09-26 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
WO2020093424A1 (zh) * | 2018-11-07 | 2020-05-14 | 惠科股份有限公司 | 显示面板的驱动选择电路、显示面板及显示装置 |
-
2006
- 2006-12-04 JP JP2006326808A patent/JP2008065295A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017117508A (ja) * | 2015-12-22 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置、表示パネル、及び電子機器 |
CN107068079A (zh) * | 2016-02-10 | 2017-08-18 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示面板模块 |
US10580345B2 (en) | 2016-02-10 | 2020-03-03 | Synaptics Japan Gk | Display driver and display panel module |
CN107068079B (zh) * | 2016-02-10 | 2022-06-24 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示面板模块 |
JP2019164178A (ja) * | 2018-03-19 | 2019-09-26 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
CN110288955A (zh) * | 2018-03-19 | 2019-09-27 | 精工爱普生株式会社 | 显示驱动器、电光装置和电子设备 |
US10672359B2 (en) | 2018-03-19 | 2020-06-02 | Seiko Epson Corporation | Display driver, electro-optical device, and electronic apparatus |
CN110288955B (zh) * | 2018-03-19 | 2022-05-03 | 精工爱普生株式会社 | 显示驱动器、电光装置和电子设备 |
TWI813645B (zh) * | 2018-03-19 | 2023-09-01 | 日商精工愛普生股份有限公司 | 顯示驅動器、光電裝置及電子機器 |
WO2020093424A1 (zh) * | 2018-11-07 | 2020-05-14 | 惠科股份有限公司 | 显示面板的驱动选择电路、显示面板及显示装置 |
US11250778B2 (en) | 2018-11-07 | 2022-02-15 | HKC Corporation Limited | Driver selection circuit for display panel, and display panel and display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4010332B2 (ja) | 集積回路装置及び電子機器 | |
JP4010333B2 (ja) | 集積回路装置及び電子機器 | |
JP4010336B2 (ja) | 集積回路装置及び電子機器 | |
KR100805499B1 (ko) | 집적 회로 장치 및 전자 기기 | |
JP4010334B2 (ja) | 集積回路装置及び電子機器 | |
JP4254851B2 (ja) | 表示装置、集積回路装置及び電子機器 | |
JP5278453B2 (ja) | 集積回路装置及び電子機器 | |
JP4882700B2 (ja) | 集積回路装置及び電子機器 | |
JP2008065295A (ja) | 集積回路装置及び電子機器 | |
JP2008065294A (ja) | 集積回路装置及び電子機器 | |
JP2007043030A (ja) | 集積回路装置及び電子機器 | |
JP4797791B2 (ja) | 集積回路装置及び電子機器 | |
JP4305497B2 (ja) | 集積回路装置及び電子機器 | |
JP4797803B2 (ja) | 集積回路装置及び電子機器 | |
JP2007241222A (ja) | 集積回路装置及び電子機器 | |
JP4158816B2 (ja) | 集積回路装置及び電子機器 | |
JP4305496B2 (ja) | 集積回路装置及び電子機器 | |
JP2008130917A (ja) | 集積回路装置及び電子機器 | |
JP4158815B2 (ja) | 集積回路装置及び電子機器 | |
JP2008046461A (ja) | 集積回路装置及び電子機器 | |
JP2007241220A (ja) | 集積回路装置及び電子機器 |