JP2008130917A

JP2008130917A - 集積回路装置及び電子機器

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Publication number: JP2008130917A
Application number: JP2006315804A
Authority: JP
Inventors: Hiroshi Kiya; 洋木屋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-11-22
Filing date: 2006-11-22
Publication date: 2008-06-05

Abstract

【課題】高速シリアルインターフェースの効率的な組み込みを可能にする集積回路装置及びこれを含む電子機器を提供すること。
【解決手段】集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックと高速Ｉ／Ｆ回路ブロックＨＢを含む。第１〜第Ｎの回路ブロックはデータドライバブロックＤＢ１〜ＤＢＪと階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢを含む。階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置され、高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。
【選択図】図６

Description

本発明は、集積回路装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の回路基板と、第２の機器部分に設けられる第２の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。

しかしながら、高速インターフェース回路の差動信号は、電圧振幅が例えば０．１Ｖ〜１．０Ｖというように小さいため、他の信号線からのノイズの影響を受けやすいという問題がある。また高速インターフェース回路を組み込むことによるチップ面積の増加は最小限に抑えることが望ましい。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速シリアルインターフェースの効率的な組み込みを可能にする集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、前記階調電圧生成回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置される集積回路装置に関係する。

本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくでき、小面積化を図れる。またデータドライバブロックの第３の方向側に階調電圧生成回路ブロックが配置され、データドライバブロックの第１の方向側にロジック回路ブロックや高速インターフェース回路ブロックが配置される。従って、階調電圧生成回路ブロックの第２の方向側の空きスペースや、ロジック回路ブロック及び高速インターフェース回路ブロックの第２の方向側の空きスペースを利用した配線が可能になり、配線効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線を、効率良くシンプルに配線できる。

また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記階調電圧生成回路ブロックからの階調電圧を前記データドライバに供給するための階調用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、隣接する回路ブロック間が、ローカル線によりショートパスで接続されるため、配線領域を原因とするチップ面積の増加を防止できる。また、隣接しない回路ブロック間では、グローバル線が配線されるため、ローカル線の配線本数が多い場合にも、これらのローカル線上に階調用グローバル線を配線できるようになる。

また本発明では、前記ロジック回路ブロックは、前記階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、階調用転送線を介して階調調整データをｎビットずつ時分割に転送できるため、階調用転送線の本数を少なくすることが可能になる。

また本発明では、前記階調電圧生成回路ブロックは、少なくとも第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、前記データドライバブロックは、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、第１の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第２の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、第３の期間では、前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行うようにしてもよい。

このようにすれば、第１、第２、第３の色成分用の階調調整データに基づいて、第１、第２、第３の色成分毎に異なる階調特性を設定できるため、表示品質を向上できる。また第１、第２、第３の色成分用の階調電圧を、階調電圧生成回路ブロックからデータドライバブロックに対して、時分割に供給できるため、階調電圧の供給線の本数を節約でき、集積回路装置の小面積化を図れる。

また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第１、第２の走査ドライバブロックを含み、前記階調電圧生成回路ブロックは、前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置され、前記高速インターフェース回路ブロックは、前記第２の走査ドライバブロックと前記データドライバブロックとの間に配置されてもよい。

このようにすれば、高速インターフェース回路ブロックが集積回路装置の左端部や右端部に配置されないようになるため、接触抵抗の上昇等の問題を防止できる。

また本発明では、前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第１の走査ドライバ用パッド配置領域が、前記階調電圧生成回路ブロックの前記第２の方向側に設けられ、前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第２の走査ドライバ用パッド配置領域が、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックの前記第２の方向側に配置されてもよい。

このようにすれば、階調電圧生成回路ブロックの第２の方向側の空きスペースや、高速インターフェース回路ブロック及びロジック回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、電源電圧を生成するための電源回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとを含み、前記電源回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置される集積回路装置に関係する。

本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくでき、小面積化を図れる。また、電源回路ブロックの第２の方向側の空きスペースや、ロジック回路ブロック及び高速インターフェース回路ブロックの第２の方向側の空きスペースを利用した配線が可能になり、配線効率を向上できる。

また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記電源回路ブロックからの電源電圧を供給するための電源用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、配線領域を原因とするチップ面積の増加を防止できると共に、ローカル線上に電源用グローバル線を配線できるようになる。

また本発明では、前記ロジック回路ブロックは、前記電源調整データを、ｍビット（ｍは自然数）の電源用転送線を介して時分割に前記電源回路ブロックに転送し、前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されてもよい。

このようにすれば、電源用転送線を介して電源調整データをｍビットずつ時分割に転送できるため、電源用転送線の本数を少なくすることが可能になる。

また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第１、第２の走査ドライバブロックを含み、前記電源回路ブロックは、前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置され、前記高速インターフェース回路ブロックは、前記第２の走査ドライバブロックと前記データドライバブロックとの間に配置されてもよい。

また本発明では、前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第１の走査ドライバ用パッド配置領域が、前記電源回路ブロックの前記第２の方向側に配置され、前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第２の走査ドライバ用パッド配置領域が、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックの前記第２の方向側に配置されてもよい。

このようにすれば、電源回路ブロックの第２の方向側の空きスペースや、高速インターフェース回路ブロック及びロジック回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。

また本発明では、前記ロジック回路ブロックは、前記データドライバブロックと前記高速インターフェース回路ブロックの間に配置されてもよい。

このようにすれば、ロジック回路ブロックに入力される信号線のノイズの悪影響が高速インターフェース回路ブロックに及ぶのを防止できる。

また本発明では、集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックを含み、前記情報記憶ブロックには、前記高速インターフェース回路ブロック用の調整情報が前記初期調整情報として記憶される記憶ブロックと、メモリブロックの不良セルのアドレス又は発振回路ブロックの発振周波数の調整情報又は基準電圧生成回路により生成される基準電圧の調整情報が前記初期調整情報としてプログラミングされて記憶される記憶ブロックとが、隣接配置されてもよい。

このようにすれば、初期調整情報を用いて集積回路装置を最適な状態で動作させることが可能になる。また、このように複数の記憶ブロックを一箇所にまとめて配置すれば、初期調整情報のプログラミング工程におけるプログラミングを容易化できる。

また本発明では、前記高速インターフェース回路ブロックのうちの物理層回路が、前記ロジック回路ブロック及び前記データドライバブロックの少なくとも一方の前記第４の方向側に配置されてもよい。

このようにすれば、集積回路装置の例えば第１の方向での長さを短くでき、小面積化を図れる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成例
図１に本実施形態の集積回路装置（表示ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置は図１の回路構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

高速Ｉ／Ｆ回路２００（シリアルインターフェース回路）は、シリアルバスを介した高速シリアル転送を実現する回路である。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。図２（Ａ）に高速Ｉ／Ｆ回路２００の構成例を示す。

物理層回路２１０（トランシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータ等の送受信が行われる。この物理層回路２１０は、クロック用レシーバ回路２１２や、データ用レシーバ回路２１４や、トランスミッタ回路２１６などを含むことができる。

リンクコントローラ２３０は、物理層の上層であるリンク層（或いはトランザクション層）の処理を行う。具体的には、リンクコントローラ２３０はパケット解析回路２３２を含むことができる。このパケット解析回路２３２は、シリアルバスを介してホスト（ホストデバイス）からパケットを受信した場合に、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ２３０はパケット生成回路２３４を含むことができる。このパケット生成回路２３４は、シリアルバスを介してホストにパケットを送信する場合に、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、物理層回路２１０に指示する。

ドライバＩ／Ｆ回路２４０は、高速Ｉ／Ｆ回路２００と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路２４０は、アドレス０信号Ａ０、ライト信号ＸＷＲ、リード信号ＸＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＸＣＳなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路（ホストインターフェース回路４６）に出力する。

図２（Ｂ）において、物理層回路２２０はホストデバイスに内蔵され、物理層回路２１０は表示ドライバに内蔵される。また２１２、２１４、２２６はレシーバ回路であり、２１６、２２２、２２４はトランスミッタ回路である。これらのレシーバ回路２１２、２１４、２２６、トランスミッタ回路２１６、２２２、２２４はイネーブル信号ＥＮＢＨ、ＥＮＢＣにより、その動作をイネーブルにしたり、ディスエーブルにすることができる。

ホスト側のクロック用トランスミッタ回路２２２は、差動クロック信号ＣＫＰ、ＣＫＭを出力する。クライアント側のクロック用レシーバ回路２１２は、この差動クロック信号ＣＫＰ、ＣＫＭの差動増幅を行い、得られたクロックＣＫＣを後段の回路に出力する。

ホスト側のデータ用トランスミッタ回路２２４は、差動データ信号ＤＰ、ＤＭを出力する。クライアント側のデータ用レシーバ回路２１４は、この差動データ信号ＤＰ、ＤＭの差動増幅を行い、得られたデータＤＡＴＡＣを後段の回路に出力する。また図２（Ｂ）では、クライアント側のデータ用トランスミッタ回路２１６と、ホスト側のデータ用レシーバ回路２２６を用いて、クライアント側からホスト側にデータを転送することもできる。

なお物理層回路２１０の構成は図２（Ａ）、図２（Ｂ）に限定されず、種々の変形実施が可能である。例えば物理層回路２１０は、図示しないシリアル／パラレル変換回路やパラレル／シリアル変換回路などを含むことができる。或いは、ＰＬＬ（Phase Locked Loop)回路や、バイアス電圧生成回路などを含ませてもよい。またシリアルバスの差動信号線は多チャンネル構成であってもよい。また物理層回路２１０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。またクロック用レシーバ回路を設けずに、受信データに基づいてサンプリングクロックを生成してもよい。

２．細長の集積回路装置
図３に集積回路装置１０の配置例を示す。図３では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図４（Ａ）、図４（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図４（Ａ）、図４（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図４（Ａ）、図４（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図４（Ａ）では、データドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）のＤ３方向側に、階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢ２が配置される。またデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）のＤ１方向側にロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。また階調電圧生成回路ブロックＧＢは、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）との間に配置される。またロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢはＤ１方向において隣接配置される。なおロジック回路ブロックＬＢのＤ４方向側には情報記憶ブロックＩＳＢが設けられる。またＶＣＢは、対向電極に印加されるコモン電圧を生成するＶＣＯＭ生成回路である。

また図４（Ａ）では、細長の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。一方、電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

一方、図４（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが隣接配置される。そして電源回路ブロックＰＢと、階調電圧生成回路ブロックＧＢ及びロジック回路ブロックＬＢとの間に、データドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）が配置される。このようにすれば、ロジック回路ブロックＬＢからの階調電圧の設定信号をショートパスで階調電圧生成回路ブロックＧＢに入力することが可能になる。

また図４（Ｂ）では、高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路）がロジック回路ブロックＬＢのＤ４方向側に配置される。このようにすれば差動入力パッドからの差動入力信号を高速Ｉ／Ｆ回路ブロックＨＢにショートパスで入力できると共に、高速Ｉ／Ｆ回路ブロックＨＢからの信号をロジック回路ブロックＬＢにショートパスで入力できる。

なお本実施形態の集積回路装置１０のレイアウト配置は図４（Ａ）、図４（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図５（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図５（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図５（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図５（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図５（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図５（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図３〜図４（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図５（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図３〜図４（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図３〜図４（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

３．高速Ｉ／Ｆ回路ブロックの配置
図６に集積回路装置１０の詳細なレイアウト例を示す。集積回路装置１０は、Ｄ１方向に沿って配置され、データ線を駆動するための複数のデータドライバブロックＤＢ１〜ＤＢＪや、走査線を駆動するための第１、第２の走査ドライバブロックＳＢ１、ＳＢ２を含む。また複数の階調電圧を生成する階調電圧生成回路ブロックＧＢや、電源電圧を生成するための電源回路ブロックＰＢや、高速Ｉ／Ｆ回路ブロックＨＢや、ロジック回路ブロックＬＢを含む。

ここでロジック回路ブロックＬＢは、高速Ｉ／Ｆ回路ブロックＨＢにより受信されたデータを受ける。そして、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送したり、電源電圧を調整するための電源調整データを電源回路ブロックＰＢに転送する。

図６では、階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。同様に電源回路ブロックＰＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。そして高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。即ち最も右端にあるデータドライバブロックＤＢＪのＤ１方向側に配置される。

階調電圧生成回路ブロックＧＢは、第１の走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。高速Ｉ／Ｆ回路ブロックＨＢは、第２の走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。

また図６では、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。一方、隣接しない回路ブロック間では、ローカル線よりも上層の配線層で形成されるグローバル線がＤ１方向に沿って配線される。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバＤＢ１〜ＤＢＪに供給するための階調用グローバル線や、電源回路ブロックＰＢからの電源電圧を供給するための電源用グローバル線が、データドライバブロックＤＢ１〜ＤＢＪ上をＤ１方向に沿って配線される。

図６のように集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置１０の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１〜ＤＢＪは、集積回路装置１０の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置１０の中央付近に配置することが、配線効率を考慮すると望ましい。

このため図６では、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２を集積回路装置１０の両端に設け、これらの走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２の間にデータドライバ用パッド配置領域ＰＲ３を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１〜ＤＢＪの出力線を、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドやデータドライバ用パッド配置領域ＰＲ３のパッドに対して、効率良く接続できる。

また図６では、データドライバブロックＤＢ１〜ＤＢＪが集積回路装置１０の中央付近に配置される。従って、データドライバブロックＤＢ１〜ＤＢＪのＤ２方向側の空きスペースに、データドライバ用パッド配置領域ＰＲ３を設けることが可能になり、空きスペースの有効活用を図れる。なお、データドライバ用パッド配置領域ＰＲ３のパッドに接続されたパネル上のデータ信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。

また図６では、データドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に、回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢが配置される。またデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に、回路面積が大きいロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。このようにすれば、これらの回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢのＤ２方向側の空きスペースや、ロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向側の空きスペースを利用して、走査ドライバ用パッドの配置領域ＰＲ１、ＰＲ２を設けることができる。従って、空きスペースを有効利用して配線効率を向上できるため、集積回路装置１０のＤ２方向での幅を小さくできる。なお、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドに接続されたパネル上の走査信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。

また図６では、ロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢが隣接配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢで受信したデータの信号線をロジック回路ブロックＬＢにショートパスで接続でき、レイアウト効率を向上できる。

また図６では、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に高速Ｉ／Ｆ回路ブロックＨＢが配置され、データドライバブロックＤＢ１〜ＤＢＪの配置領域には、高速Ｉ／Ｆ回路ブロックＨＢは配置されない。従って、データドライバブロックＤＢ１〜ＤＢＪに配線される階調用グローバル線や電源用グローバル線が、高速Ｉ／Ｆ回路ブロックＨＢ上を通らなくて済む。従ってこれらのグローバル線からのノイズの悪影響が、高速Ｉ／Ｆ回路ブロックＨＢに及ぶのを防止でき、高速Ｉ／Ｆ回路ブロックＨＢの誤動作等を防止できる。

例えば集積回路装置１０を、バンプを用いてガラス基板（アレイ基板）にＣＯＧ実装した場合、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題がある。即ち集積回路装置１０とガラス基板の熱膨張係数は異なるため、熱膨張係数の差によって生じる応力（熱ストレス）は、集積回路装置１０の両端部の方が、中央部よりも大きくなる。このため、集積回路装置１０の両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。特に集積回路装置１０がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。

一方、高速Ｉ／Ｆ回路ブロックＨＢでは、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。従って、高速Ｉ／Ｆ回路ブロックＨＢのパッドＰＰ、ＰＭのバンプでの接触抵抗が上昇すると、インピーダンス整合が崩れ、高速シリアル転送の信号品質が劣化するおそれもある。従って、このような接触抵抗のことを考慮すれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０のなるべく中央部側に配置することが望ましい。

この点、図６では、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の最も右端側の場所ではなく、データドライバブロックＤＢＪと走査ドライバブロックＳＢ２の間に配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢを最も右端側に配置した場合に比べて、バンプでの接触抵抗の上昇を、許容範囲内に抑えることができる。また接触抵抗の問題を重視しすぎて、高速Ｉ／Ｆ回路ブロックＨＢをデータドライバブロックＤＢ１〜ＤＢＪの配置領域に設けると、前述したようにグローバル線からのノイズの影響で、高速Ｉ／Ｆ回路ブロックＨＢの性能がかえって低下する。図６のレイアウト手法によれば、接触抵抗の上昇を許容範囲内に抑えながら、グローバル線からのノイズによる性能劣化の問題を解消できる。

例えば図７に高速Ｉ／Ｆ回路ブロックＨＢ付近の詳細なレイアウト例を示す。図７のＥ１に示すように、ロジック回路ブロックＬＢには、入力側Ｉ／Ｆ領域１４（Ｉ／Ｏパッド配置領域ＰＲ４）に配置されるパッドから多数の信号線を配線して入力する必要がある。また図７のＥ２に示すように、ロジック回路ブロックＬＢのＤ３方向側の領域においては、多数のグローバル線をＤ１方向に沿って配線する必要がある。従って、高速Ｉ／Ｆ回路ブロックＨＢを、データドライバブロックＤＢ１〜ＤＢＪの配置領域に配置すると、Ｅ１に示す信号線やＥ２に示すグローバル線が、高速Ｉ／Ｆ回路ブロックＨＢ上に配線されてしまう。従って、これらの信号線やグローバル線からのノイズにより、高速Ｉ／Ｆ回路ブロックＨＢが誤動作するおそれがある。この点、本実施形態では、高速Ｉ／Ｆ回路ブロックＨＢがデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置されているため、このような誤動作の発生を防止できる。なお、ノイズが許容できる場合には、例えばデータドライバブロックＤＢＪのＤ４方向側のＩ／Ｏ領域等に高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路、レシーバ回路）を配置してもよい。

４．階調電圧生成回路
図８に階調電圧生成回路の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路１２０、階調電圧設定回路１３０、制御回路１４０を含む。

ここでラダー抵抗回路１２０は、高電位側電源（電源電圧）ＶＤＤＲＨと低電位側電源（電源電圧）ＶＤＤＲＬの間を抵抗分割し、複数の抵抗分割ノードＲＴ０〜ＲＴ２５５の各抵抗分割ノードに複数の階調電圧Ｖ０〜Ｖ２５５の各階調電圧を出力する。

制御回路１４０は、階調レジスタ部１４２、アドレスデコーダ１４４を含む。階調レジスタ部１４２には、ロジック回路（ロジック回路ブロック）からの階調調整データ（階調特性を調整するためのデータ）が書き込まれる。アドレスデコーダ１４４は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。階調レジスタ部１４２では、ロジック回路からのラッチ信号に基づいて、アドレスデコーダ１４４からのレジスタアドレス信号がアクティブとなっているレジスタに対して、階調調整データが書き込まれる。

階調電圧設定回路１３０（階調セレクタ）は、階調レジスタ部１４２に書き込まれた階調調整データに基づいて、抵抗分割ノードＲＴ０〜ＲＴ２５５に出力される階調電圧を可変に設定（制御）する。具体的には例えば、ラダー抵抗回路１２０が含む複数の可変抵抗回路の抵抗値を可変に制御することで、階調電圧を可変に設定する。

なお階調電圧生成回路は図８の構成に限定されず、種々の変形実施が可能であり、図８の構成要素の一部を省略したり、他の構成要素を追加してもよい。例えば正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を設けたり、階調電圧信号のインピーダンス変換を行う回路（ボルテージフォロワ接続のオペアンプ）を設けてもよい。或いは、階調電圧生成回路に選択用電圧生成回路と階調電圧選択回路を含ませてもよい。この場合には、選択用電圧生成回路が含むラダー抵抗回路により分割した電圧を、複数の選択用電圧として出力する。そして階調電圧選択回路は、選択用電圧生成回路からの選択用電圧の中から、階調調整データに応じて、例えば２５６階調の場合には２５６個（広義にはＳ個）の電圧を選択して、階調電圧Ｖ０〜Ｖ２５５として出力する。

図９（Ａ）では回路ブロックＣＢ１〜ＣＢＮが、階調電圧生成回路ブロックＧＢと、データドライバブロックＤＢ１、ＤＢ２・・・・と、ロジック回路ブロックＬＢを含む。ここでロジック回路ブロックＬＢは、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送する。そして階調電圧生成回路ブロックＧＢは、転送された階調調整データに基づいて、複数の階調電圧を生成する。例えば階調電圧生成回路ブロックＧＢは、階調電圧を調整し、調整された階調電圧を出力する。

そして図９（Ｂ）ではロジック回路ブロックＬＢは、階調調整データ（階調電圧の調整データ）をｎビット（ｎは自然数）の階調用転送線ＧＴＬを介して時分割に階調電圧生成回路ブロックＧＢに転送している。例えばｊビット（ｊ＞ｎ）の階調調整データを、ｎビットずつ時分割に階調電圧生成回路ブロックＧＢの階調レジスタ部１４２に転送（シリアル転送）して書き込む。

即ち、表示品質を向上するためには、表示パネルの種類に応じた最適な階調特性（γ特性）を設定することが望ましい。そして、様々な表示パネルの特性に合うように階調特性を調整できるようにすると、階調調整データのデータ量は非常に多くなる。従って、このようにデータ量の多い階調調整データを、時分割ではなくパラレルに一斉に階調レジスタ部１４２に書き込もうとすると、転送線のビット数が増えてしまい、転送線の本数が多くなる。そして階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１、ＤＢ２・・・を配置するレイアウト手法では、転送線の本数が多くなると、データドライバ制御や電源供給や階調電圧供給のためのグローバル線の配線本数に余裕が無くなる。この結果、階調調整データの転送線の本数の分だけ、集積回路装置のＤ２方向での幅が増えてしまい、スリムな細長チップの実現が難しくなる。

この場合、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢを隣接配置し、ＧＢとＬＢを接続するローカル線を用いて、階調調整データを転送する手法も考えられる。しかしながら、この手法によると、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って配置されてしまう。従って、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に偏って形成されるようになり、レイアウト効率が低下する。

この点、図９（Ｂ）のように階調調整データを時分割に転送すれば、階調用転送線ＧＴＬの本数を少なくできる。これにより、他のグローバル線の配線の余裕ができ、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。また、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックＤＢ１、ＤＢ２・・・の左側又は右側に均等に形成されるようになり、レイアウト効率を向上できる。

次に、階調調整データの具体的な転送手法について説明する。図９（Ｂ）ではロジック回路ブロックＬＢは、階調レジスタ部１４２のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる階調調整データを転送するためのデータ信号を、階調用転送線ＧＴＬを介して階調電圧生成回路ブロックＧＢに出力する。また例えばデータ信号を取り込むためのラッチ信号を階調電圧生成回路ブロックＧＢに出力する。この場合にロジック回路ブロックＬＢは、例えば、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力する。そして階調レジスタ部１４２のレジスタマップでは、第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、階調調整データが書き込まれるレジスタがマッピングされている。

図１０（Ａ）にアドレス信号Ａ３〜Ａ０、データ信号Ｄ７〜Ｄ０、ラッチ信号ＬＡＴの信号波形例を示す。

図１０（Ａ）に示すようにロジック回路ブロックＬＢは、有効なデータ信号Ｄ７〜Ｄ０が出力されるデータ有効期間ＴＡ以外の期間ＴＢでは、（Ｆｈ）＝（１１１１）のビットパターン（広義には第１のビットパターン）のアドレス信号Ａ３〜Ａ０を出力する。即ち全てのビットが「１」（広義には第１の論理レベル）になるビットパターンのアドレス信号Ａ３〜Ａ０を出力する。なお「ｈ」はヘキサ表示を意味する。

一方、ロジック回路ブロックＬＢは、データ有効期間ＴＡでは、階調レジスタ部１４２のレジスタＲ０〜ＲＩのレジスタアドレスに対応するアドレス信号Ａ３〜Ａ０と、レジスタＲ０〜ＲＩに書き込まれる階調調整データに対応するデータ信号Ｄ７〜Ｄ０を出力する。またデータ信号Ｄ７〜Ｄ０を取り込むためのラッチ信号ＬＡＴを出力する。即ち階調レジスタ部１４２では、ラッチ信号ＬＡＴ（ＬＡＴの立ち下がりエッジ）に基づいて、レジスタＲ０〜ＲＩのうちアドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、データ信号Ｄ７〜Ｄ０の階調調整データが書き込まれる。これにより階調調整データＤＡＲ０、ＤＡＲ１、ＤＡＲ２・・・が時分割に階調レジスタ部１４２に書き込まれることになる。なおアドレス信号やデータ信号のビット数は４ビットや８ビットに限定されず任意である。

図１０（Ｂ）に階調レジスタ部１４２のレジスタマップを示す。このレジスタマップでは、アドレス信号Ａ３〜Ａ０のレジスタアドレス（０ｈ）＝（００００）、（１ｈ）＝（０００１）、（２ｈ）＝（００１０）・・・には、レジスタＲ０、Ｒ１、Ｒ２・・・がマッピングされている。そしてレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・にマッピングされるレジスタＲ０、Ｒ１、Ｒ２・・・に対して、データ信号Ｄ７〜Ｄ０で設定される階調調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２・・・が書き込まれる。例えばＤＡＲＯ、ＤＡＲ１、ＤＡＲ２は、階調特性の各区間での傾きを設定するためのデータである。

具体的には集積回路装置の外部の処理部（ＣＰＵ、ＭＰＵ）は、階調調整コマンドを発行すると共に、階調調整データとなるパラメータを集積回路装置に出力する。すると、これを受けたロジック回路ブロックＬＢは、そのパラメータに対応する階調調整データを、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を用いて、階調レジスタ部１４２のレジスタＲ０〜ＲＩに書き込む。これにより、階調特性を外部から調整できるようになり、表示パネルの表示品質を向上できる。

ところで、ＥＳＤイミュニティ試験（Electro Static Discharge immunity test）等により静電気電圧が表示パネル等に印加されると、図１０（Ａ）の期間ＴＢにおいてラッチ信号ＬＡＴにノイズが乗る可能性がある。すると、データ有効期間ＴＡ以外の期間ＴＢにおいて、レジスタアドレス（Ｆｈ）のレジスタに対して、有効ではないデータ信号Ｄ７〜Ｄ０の階調調整データが書き込まれてしまうおそれがある。そうすると、意図していなかった階調電圧が生成されてしまう。これにより、表示パネルの表示状態が異常状態になるなどの不具合を招く。特に、図９（Ａ）、図９（Ｂ）のレイアウト例のようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢの間の距離が長いと、信号にノイズが乗りやすくなり、不具合を生じやすくなる。

このため図１０（Ｂ）の階調レジスタ部１４２のレジスタマップでは、（Ｆｈ）のビットパターン（第１のビットパターン）のアドレス信号に対応するレジスタアドレスに対しては、階調レジスタ部１４２のレジスタをマッピングしないようにしている。そして（Ｆｈ）のレジスタアドレス以外のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）に対して、階調調整データが書き込まれるレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩをマッピングする。具体的には、アドレス信号Ａ３〜Ａ０のレジスタアドレスが（Ｆｈ）である場合には、図８のアドレスデコーダ１４４は有効なレジスタアドレス信号を出力しない。また階調レジスタ部１４２のレジスタは、データ信号Ｄ７〜Ｄ０に対応する階調調整データを保持しない。

このようにすれば、期間ＴＢにおいてラッチ信号ＬＡＴ等にノイズが乗った場合にも、レジスタアドレス（Ｆｈ）にはレジスタがマッピングされていないため、誤った階調調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により表示パネルの表示状態が異常状態になるなどの事態を防止でき、ＥＳＤイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。

なお、階調レジスタ部１４２においてレジスタをマッピングしないレジスタアドレスは、図１０（Ｂ）のような（Ｆｈ）＝（１１１１）には限定されない。例えばアドレス信号の全てのビットが「０」（広義には第２の論理レベル）になるビットパターンのレジスタアドレス（０ｈ）＝（００００）であってもよい。

５．グローバル配線手法
集積回路装置のＤ２方向での幅を小さくするためには、Ｄ１方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。

具体的にはこのグローバル配線手法では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層（例えば第１〜第４のアルミ配線層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ）で形成されるローカル線が配線される。一方、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接しない回路ブロック間では、第Ｉの層以上の配線層（例えば第５のアルミ配線層ＡＬＥ）で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をＤ１方向に沿って配線される。

図１１にグローバル線の配線例を示す。図１１では、ロジック回路ブロックＬＢからのドライバ制御信号をデータドライバブロックＤＢ１〜ＤＢ３に供給するためのドライバ用グローバル線ＧＬＤが、バッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上に配線される。即ちトップメタルである第５のアルミ配線層ＡＬＥで形成されるドライバ用グローバル線ＧＬＤが、ロジック回路ブロックＬＢからバッファ回路ＢＦ１〜ＢＦ３及びローアドレスデコーダＲＤ１〜ＲＤ３上を、Ｄ１方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線ＧＬＤにより供給されるドライバ制御信号が、バッファ回路ＢＦ１〜ＢＦ３にてバッファリングされて、バッファ回路ＢＦ１〜ＢＦ３のＤ２方向側に配置されるデータドライバＤＲ１〜ＤＲ３に入力される。

また図１１では、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いは、アドレス信号、メモリ制御信号）をメモリブロックＭＢ１〜ＭＢ３に供給するためのメモリ用グローバル線ＧＬＭが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成されるメモリ用グローバル線ＧＬＭが、ロジック回路ブロックＬＢからＤ１方向に沿って配線される。

より具体的には図１１では、メモリブロックＭＢ１〜ＭＢ３に対応してリピータブロックＲＰ１〜ＲＰ３が配置される。これらのリピータブロックＲＰ１〜ＲＰ３は、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いはアドレス信号、メモリ制御信号）をバッファリングしてメモリブロックＭＢ１〜ＭＢ３に対して出力するバッファを含む。そして図１１に示すように、メモリブロックＭＢ１〜ＭＢ３とリピータブロックＲＰ１〜ＲＰ３は、Ｄ１方向に沿って隣接配置される。

例えばロジック回路ブロックＬＢからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線ＧＬＭを用いてメモリブロックＭＢ１〜ＭＢ３に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックＭＢ１〜ＭＢ３へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。

この点、図１１のようなリピータブロックＲＰ１〜ＲＰ３を各メモリブロックＭＢ１〜ＭＢ３の例えばＤ１方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックＲＰ１〜ＲＰ３によりバッファリングされて各メモリブロックＭＢ１〜ＭＢ３に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックＭＢ１〜ＭＢ３への適正なデータ書き込みを実現できる。

また図１１では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバブロックＤＢ１〜ＤＢ３に供給するための階調用グローバル線ＧＬＧ（階調電圧供給線）が、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成される階調用グローバル線ＧＬＧが、階調電圧生成回路ブロックＧＢからＤ１方向に沿って配線される。そして、階調用グローバル線ＧＬＧからの階調電圧をデータドライバＤＲ１〜ＤＲ３に供給するための階調電圧供給線ＧＳＬ１〜ＧＳＬ３が、各データドライバＤＲ１〜ＤＲ３においてＤ２方向に沿って配線される。

そして更に図１１では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間にＤ１方向に沿って配線される。

即ち図１１では、バッファ回路ＢＦ１〜ＢＦ３とローアドレスデコーダＲＤ１〜ＲＤ３がＤ１方向に沿って配置される。そしてロジック回路ブロックＬＢから、これらのバッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上を通って、ドライバ用グローバル線ＧＬＤをＤ１方向に沿って配線することで、配線効率を大幅に向上できる。

また、データドライバＤＲ１〜ＤＲ３に対しては、階調電圧生成回路ブロックＧＢからの階調電圧を供給する必要があり、このために、階調用グローバル線ＧＬＧがＤ１方向に沿って配線される。

一方、ローアドレスデコーダＲＤ１〜ＲＤ３に対しては、メモリ用グローバル線ＧＬＭによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線ＧＬＭは、ローアドレスデコーダＲＤ１〜ＲＤ３の近くに配線することが望ましい。

この点、図１１では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間に配線される。従って、メモリ用グローバル線ＧＬＭからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダＲＤ１〜ＲＤ３にショートパスで供給することができる。また階調用グローバル線ＧＬＧは、このメモリ用グローバル線ＧＬＭの上側にＤ１方向に沿ってほぼ一直線に配線できる。従って、１つの層のアルミ配線層ＡＬＥを用いて、グローバル線ＧＬＧ、ＧＬＭ、ＧＬＤを交差することなく配線できるようになり、配線効率を向上できる。

また図１１では、階調用転送線ＧＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。この場合、前述のように階調用転送線ＧＴＬでは階調調整データが時分割に転送される。従って、パラレルの転送線により１回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線ＧＴＬの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線ＧＬＤ、ＧＬＭ、ＧＬＧの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線ＧＴＬの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。

なお図１１では、電源用転送線ＰＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。そしてロジック回路ブロックＬＢは、電源調整データをｍビット（ｍは自然数）の電源用転送線ＰＴＬを介して時分割で電源回路ブロックＰＢ２に転送している。この電源用転送線ＰＴＬについても、グローバル線によりＤ１方向に沿って配線される。また電源回路ブロックＰＢ２からの電源電圧を各回路ブロックに供給するための図示しない電源用グローバル線も、Ｄ１方向に沿って配線される。

また電源調整データの時分割転送は、図８〜図１０（Ｂ）で説明した階調調整データの時分割転送手法と同様の手法により実現できる。即ち電源回路ブロックＰＢ２に電源レジスタ部３８やアドレスデコーダを設ける。そして図１０（Ａ）、図１０（Ｂ）で説明した手法により、電源用転送線ＰＴＬを介して電源調整データを時分割転送して、電源レジスタ部３８の各レジスタアドレスに書き込めばよい。

図１２に電源回路（電源回路ブロック）の構成例を示す。この電源回路は、１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路。Ｋは２以上の整数）、レギュレータ３５、ＶＣＯＭ生成回路３６、制御回路３７、基準電圧生成回路４１を含む。ここで１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路）は、各々、１次〜４次昇圧トランジスタ（広義には１次〜Ｋ次昇圧トランジスタ）と１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４（広義には１次〜Ｋ次昇圧制御回路）を含み、１次〜４次の昇圧動作を行う。１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４は１次〜４次昇圧回路３１〜３４の制御を行う回路であり、１次〜４次昇圧トランジスタに昇圧クロックを供給する。ＶＣＯＭ生成回路３６は、表示パネルの対向電極に供給するＶＣＯＭ電圧（コモン電圧）を生成して出力する。制御回路３７は電源回路の制御を行う。

制御回路３７は、電源レジスタ部３８（インデックスレジスタ）、アドレスデコーダ３９を含む。電源レジスタ部３８は複数のレジスタを有する。そしてロジック回路（ロジック回路ブロック）からのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路からのデータ信号で設定される電源調整データが書き込まれる。アドレスデコーダ３９は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。

基準電圧生成回路４１は、ロジック回路や階調電圧生成回路の電源電圧を生成するための基準電圧（基準電流）を生成する。

６．Ｒ、Ｇ、Ｂの階調特性の独立制御
表示パネルの表示品質を向上するためには、階調特性を色成分毎に独立に設定することが望ましい。即ちＲ（広義には第１の色成分）用、Ｇ（広義には第２の色成分）用、Ｂ（広義には第３の色成分）用の階調電圧を、互いに異ならせることが望ましい。

一方、集積回路装置のＤ２方向での幅が小さくなると、図１１においてＤ１方向に配線できるグローバル線の本数に余裕がなくなる。そして、図１１の階調用グローバル線ＧＬＧを用いて、互いに異なるＲ用、Ｇ用、Ｂ用の階調電圧を、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３に供給しようとすると、階調用グローバル線ＧＬＧの本数が非常に多くなってしまう。例えば階調が２５６段階である場合には、Ｒ用、Ｇ用、Ｂ用の階調電圧を供給するために２５６×３＝７６８本の階調用グローバル線ＧＬＧを配線しなければならなくなる。従って、他のグローバル線ＧＬＭ、ＧＬＤ、ＲＴＬ、ＧＴＬの配線の余裕がなくなったり、階調用グローバル線ＧＬＧの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまうなどの問題が生じる。

このような問題を解決するために本実施形態では以下のような手法を採用している。

即ち図１３（Ａ）に示すように、階調電圧生成回路ブロックＧＢの階調レジスタ部１４２には、Ｒ、Ｇ、Ｂ用（第１、第２、第３の色成分用）の階調調整データが、ロジック回路ブロックＬＢから転送されて書き込まれる。このようにＲ、Ｇ、Ｂ用の階調調整データを別々に書き込んでおけば、Ｒ、Ｇ、Ｂ用の階調特性を独立に設定できるようになり、表示特性を向上できる。しかしながら、このようにＲ、Ｇ、Ｂ用の階調調整データを別々に書き込むと、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへのデータ転送量も多くなる。

この点、図９（Ｂ）では、これらのＲ、Ｇ、Ｂ用の階調調整データを階調用転送線ＧＴＬを介して時分割にロジック回路ブロックＬＢから階調レジスタ部１４２に転送している。従って、転送されるべき階調調整データのデータ量が多い場合にも、階調用転送線ＧＴＬの本数はそれほど多くなくても済む。従って、図１１においてＤ１方向に配線されるグローバル線の本数を節約でき、グローバル線ＧＬＧの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止できる。

また図１３（Ａ）において、データドライバブロックＤＢは、時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器ＤＡＣを含む。更にデータドライバブロックＤＢは、少なくとも１画素分の画像データをラッチするラッチ回路ＬＴＣや、ラッチ回路ＬＴＣにラッチされた画像データを受け、サブピクセルの画像データを時分割で多重化して出力するマルチプレクサＭＵＸを含むことができる。またＤ／Ａ変換器ＤＡＣの出力信号ＱＤＡ（時分割に多重化されたサブピクセルの信号）を受け、出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する出力回路ＳＳＱを含むことができる。

図１３（Ａ）に示す第１の期間（第１の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＲ用（第１の色成分用）の階調調整データに基づき設定されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５に基づいて、Ｒのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１３（Ａ）の第１の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＲ用の階調調整データに基づいて、図８のラダー抵抗回路１２０の各抵抗値を制御するために設けられたスイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の可変抵抗回路の抵抗値が設定され、抵抗分割端子にＲ用の階調電圧ＶＲ０〜ＶＲ２５５が出力される。そしてＲ用の階調電圧ＶＲ０〜ＶＲ２５５は、階調用グローバル線ＧＬＧを介してデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣに供給される。

データドライバブロックＤＢのラッチ回路ＬＴＣには、メモリブロックＭＢからのＲ、Ｇ、Ｂの画像データ（階調データ）がラッチされる。そして第１の期間では、マルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＲのサブピクセルの画像データＱＬＲを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣは、階調用グローバル線ＧＬＧを介して供給されたＲ用の階調電圧ＶＲ０〜ＶＲ２５５を用いて、Ｒ（赤）の画像データＱＬＲのＤ／Ａ変換を行い、Ｄ／Ａ変換後の出力信号ＱＤＡを出力回路ＳＳＱに出力する。そして出力回路ＳＳＱは出力信号ＱＤＡのインピーダンス変換を行い、データ信号ＤＳとして出力する。

図１３（Ｂ）に示す第２の期間（第２の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＧ用（第２の色成分用）の階調調整データに基づき設定されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５に基づいて、Ｇのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１３（Ｂ）の第２の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＧ用の階調調整データに基づいて、スイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の抵抗分割端子にＧ用の階調電圧ＶＧ０〜ＶＧ２５５が出力され、階調用グローバル線ＧＬＧを介してＤ／Ａ変換器ＤＡＣに供給される。

そしてマルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＧのサブピクセルの画像データＱＬＧを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣが、階調用グローバル線ＧＬＧを介して供給されたＧ用の階調電圧ＶＧ０〜ＶＧ２５５を用いて、Ｇ（緑）の画像データＱＬＧのＤ／Ａ変換を行い、出力回路ＳＳＱが、ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行う。

図１４に示す第３の期間（第３の色成分の期間）では、階調電圧生成回路ブロックＧＢは、階調レジスタ部１４２からのＢ用（第３の色成分用）の階調調整データに基づき設定されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５を出力する。そしてデータドライバブロックＤＢのＤ／Ａ変換器ＤＡＣは、出力されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５に基づいて、Ｂのサブピクセルの画像データのＤ／Ａ変換を行う。

具体的には図１４の第３の期間では、階調電圧設定回路１３０は、階調レジスタ部１４２から読み出されたＢ用の階調調整データに基づいて、スイッチング素子のオン・オフ制御を行う。これにより、ラダー抵抗回路１２０の抵抗分割端子にＢ用の階調電圧ＶＢ０〜ＶＢ２５５が出力され、階調用グローバル線ＧＬＧを介してＤ／Ａ変換器ＤＡＣに供給される。

そしてマルチプレクサＭＵＸは、ラッチ回路ＬＴＣからのＢのサブピクセルの画像データＱＬＢを、多重化後の画像データＱＭとしてＤ／Ａ変換器ＤＡＣに出力する。するとＤ／Ａ変換器ＤＡＣが、階調用グローバル線ＧＬＧを介して供給されたＢ用の階調電圧ＶＢ０〜ＶＢ２５５を用いて、Ｂ（青）の画像データＱＬＢのＤ／Ａ変換を行い、出力回路ＳＳＱが、ＤＡＣの出力信号ＱＤＡのインピーダンス変換を行う。

このようにすれば、Ｒ、Ｇ、Ｂ用の階調電圧ＶＲ０〜ＶＲ２５５、ＶＧ０〜ＶＧ２５５、ＶＢ０〜ＶＢ２５５を、階調電圧生成回路ブロックＧＢからデータドライバブロックＤＢに対して、階調用グローバル線ＧＬＧを介して時分割に供給できる。従って、例えば２５６階調の場合に、階調用グローバル線ＧＬＧの本数が、２５６×３＝７６８本ではなく、２５６本で済むようになり、図１１のＤ１方向に配線されるグローバル線の本数を節約でき、従って、図１１のように階調用転送線ＧＴＬを、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢに対してデータドライバブロックＤＢ１、ＤＢ２、ＤＢ３上に配線した場合に、グローバル線の本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止できる。この結果、Ｒ、Ｇ、Ｂの個別の階調特性を実現して表示品質を向上しながらも、集積回路装置の小面積化を図れる。

なお、階調レジスタ部１４２に、正極性用のＲ、Ｇ、Ｂ用階調調整データと、負極性用のＲ、Ｇ、Ｂ用階調調整データを転送して書き込むようにしてもよい。この場合には、階調電圧生成回路ブロックＧＢは、正極性期間（ＶＣＯＭ電圧が正極性となる期間）における第１、第２、第３の期間では、各々、正極性用のＲ、Ｇ、Ｂ用階調調整データに基づいて、正極性用のＲ、Ｇ、Ｂ用階調電圧をＤ／Ａ変換器ＤＡＣに供給する。一方、負極性期間（ＶＣＯＭ電圧が負極性となる期間）における第１、第２、第３の期間では、各々、負極性用のＲ、Ｇ、Ｂ用階調調整データに基づいて、負極性用のＲ、Ｇ、Ｂ用階調電圧をＤ／Ａ変換器ＤＡＣに供給する。

７．情報記憶ブロック
図１５（Ａ）では集積回路装置が情報記憶ブロックＩＳＢ（ＩＳＢ１〜ＩＳＢ４）を含む。この情報記憶ブロックＩＳＢには、集積回路装置の回路ブロック（例えば高速Ｉ／Ｆ回路、メモリ、データドライバ、走査ドライバ、電源回路、階調電圧生成回路又は発振回路等）の初期調整を行うための初期調整情報（初期設定情報、初期プログラミング情報）がプログラミングされて記憶される。例えば集積回路装置の回路ブロックで使用される各種素子（抵抗、キャパシタ、ヒューズ素子等）の初期調整情報や、回路ブロックで生成される電圧（基準電圧）や電流（基準電流）の初期調整情報や、回路ブロックの動作の初期調整情報が記憶される。

例えば集積回路装置の製造における検査工程において、集積回路装置の各種特性情報（不良セルの有無、発振周波数、基準電圧、インピーダンス整合、ＡＣタイミング）を測定する。次に、測定結果に基づいて初期調整情報を決定し、決定された初期調整情報を、情報記憶ブロックＩＳＢにプログラミングして記憶させる。すると集積回路装置は、情報記憶ブロックＩＳＢにプログラミングされた初期調整情報に基づいて動作するようになり、集積回路装置を最適な状態で動作させることが可能になる。

例えば検査工程において、集積回路装置のメモリブロックに不良セル（不良のメモリセル）が見つかった場合には、その不良セルのアドレスを、初期調整情報として情報記憶ブロックＩＳＢ（ＩＳＢ１）にプログラミングする。

具体的には図１６（Ａ）に示すように、切替制御回路ＳＣが、情報記憶ブロックＩＳＢ（ＩＳＢ１）に記憶された不良セルＤＦＭのアドレスＤＦＡ（ローアドレス）を受ける。そして切替制御回路ＳＣは、不良セルＤＦＭへのアクセスを冗長セル（リペアセル）へのアクセスに切り替えるための切り替え信号ＪＸをメモリブロックＭＢに出力する。そしてメモリブロックＭＢでは、不良セルＤＦＭのワード線ＷＬＭを選択するアクセスが行われ、切り替え信号ＪＸがアクティブになると、このアクセスを、冗長セルのワード線ＷＬＪを選択するアクセスに置き換える。これにより、不良セルＤＦＭではなく、冗長セルが選択されるようになり、歩留まりを向上できる。

また検査工程において、集積回路装置のクロックを生成するための発振回路の発振周波数を測定する。そして発振周波数を、仕様に準拠した最適な周波数に調整するための調整情報（ＯＳＣ）を、初期調整情報として情報記憶ブロックＩＳＢ（ＩＳＢ２）にプログラミングする。

具体的には図１６（Ｂ）の発振回路ブロックは、ＮＡＮＤ回路ＮＡＣ１、インバータ回路ＩＮＶＣ１、ＩＮＶＣ２、可変抵抗ＲＣ１、キャパシタＣＣ１を含み、発振ループを構成している。そしてＮＡＮＤ回路ＮＡＣ１に入力されるイネーブル信号ＥＮＢをＨレベルにすることで、発振が開始する。図１６（Ｂ）では、例えば可変抵抗ＲＣ１の抵抗値を調整することで発振周波数が変化する。この場合に、最適な発振周波数を得るための調整情報が、情報記憶ブロックＩＳＢ（ＩＳＢ２）にプログラミングされて記憶される。これにより、製造プロセスの変動による発振周波数のバラツキを最小限に抑えることができる。

また検査工程において、集積回路装置の基準電圧生成回路により生成される基準電圧（基準電流と同義）を測定する。そして基準電圧を、仕様に準拠した最適な電圧（電流）に調整するための調整情報を、初期調整情報として情報記憶ブロックＩＳＢにプログラミングする。

具体的には図１２の基準電圧生成回路４１は、ロジック回路や階調電圧生成回路の電源電圧を生成するための基準電圧（基準電流）を生成する。この場合に最適な基準電圧を得るための調整情報が、情報記憶ブロックＩＳＢ（ＩＳＢ３）にプログラミングされて記憶される。これにより、製造プロセスの変動による基準電圧のバラツキを最小限に抑えることが可能になる。

また検査工程において、高速Ｉ／Ｆ回路ブロックＨＢでのインピーダンス整合がとれているか否かを測定する。そして送信側と受信側のインピーダンス整合をとるための終端抵抗の調整情報を、初期調整情報として情報記憶ブロックＩＳＢ（ＩＳＢ４）に記憶する。

具体的には図１６（Ｃ）のデータ用レシーバ回路２１４、クロック用レシーバ回路２１２には、その差動入力端子に終端抵抗回路ＴＭＤ、ＴＭＣが設けられている。この場合に、終端抵抗回路ＴＭＤ、ＴＭＣの終端抵抗値の調整情報が、情報記憶ブロックＩＳＢ（ＩＳＢ４）にプログラミングされて記憶される。これにより、製造プロセスの変動による終端抵抗値のバラツキを最小限に抑えることが可能になる。

情報記憶ブロックＩＳＢとしては例えばヒューズブロックを用いることができる。ヒューズブロックはヒューズ素子を含み、このヒューズ素子の切断又は非切断状態の設定により、初期調整情報のプログラミングが可能になる。なお情報記憶ブロックＩＳＢとして、例えばＯＴＰ（One Time PROM）などの不揮発性メモリを使用することも可能である。例えば集積回路装置の製造時において確定できる初期調整情報については、ヒューズブロックやＯＴＰなどにより構成される情報記憶ブロックＩＳＢにプログラミングする。一方、集積回路装置の製造時においては確定することができず、集積回路装置を使用するメーカ等において調整する必要がある調整情報（例えばＶＣＯＭ電圧）については、ＭＴＰ（Multi Time PROM）などに記憶させてもよい。

図１５（Ａ）では、情報記憶ブロックＩＳＢには、第１〜第４の初期調整情報（広義には第１〜第ｊの初期調整情報。ｊは２以上の整数）がプログラミングされて記憶される第１〜第４の記憶ブロックＩＳＢ１〜ＩＳＢ４（広義には第１〜第ｊの記憶ブロック）が配置される。

ここで、第１の記憶ブロックＩＳＢ１には、メモリブロックの不良セルのアドレスＤＦＡが初期調整情報として記憶される。第２の記憶ブロックＩＳＢ２には、発振回路ブロックの発振周波数の調整情報（ＯＳＣ）が初期調整情報として記憶される。第３の記憶ブロックＩＳＢ３には、基準電圧生成回路により生成される基準電圧（ＶＲＥＦ）の調整情報が初期調整情報として記憶される。第４の記憶ブロックＩＳＢ４には、高速Ｉ／Ｆ回路ブロックＨＢ用の調整情報（ＴＭ）が初期調整情報として記憶される。具体的には高速Ｉ／Ｆ回路ブロックＨＢの終端抵抗回路の終端抵抗値や基準電圧の調整情報などが、初期調整情報として記憶される。図１５（Ａ）では、これらの第１〜第４の記憶ブロックＩＳＢ１〜ＩＳＢ４のうち少なくとも２つの記憶ブロックを隣接配置できる。具体的には、記憶ブロックＩＳＢ４と、記憶ブロックＩＳＢ１又はＩＳＢ２又はＩＳＢ３とを、例えばＤ１方向に沿って配置できる。

このように複数の記憶ブロックＩＳＢ１〜ＩＳＢ４を一箇所にまとめて配置すれば、初期調整情報のプログラミング工程におけるプログラミングが容易化される。これによりプログラミング工程の時間を短縮化でき、集積回路装置の低コスト化を図れる。情報記憶ブロックＩＳＢがヒューズブロックである場合を例にとれば、複数のヒューズ素子の記憶ブロックが集積回路装置上の別の場所に分散して配置されると、検査装置によるヒューズ素子の場所の特定が難しくなるという問題がある。図１５（Ａ）の配置手法によれば、このような問題を解消できる。例えば、レーザーでヒューズ素子を切断する方式の場合には、図１５（Ａ）の配置手法によれば、ヒューズ素子の切断のためにチップ内をレーザ装置が移動（スキャン）しなければならない距離を短くできるため、ヒューズ素子の切断に要する時間を短縮することができる。

また図１５（Ａ）では、情報記憶ブロックＩＳＢは、データドライバブロック（ＤＢ１〜ＤＢＪ）のＤ１方向側に配置される。具体的には情報記憶ブロックＩＳＢは、ロジック回路ブロックＬＢとＤ４方向に沿って隣接配置される。また高速Ｉ／Ｆ回路ブロックＨＢとも隣接配置される。

例えばロジック回路ブロックＬＢは、Ｄ３方向側に配置されるデータドライバブロックに対してドライバ用制御信号を出力する必要がある。またデータドライバブロック上には多数のグローバル線をＤ１方向に沿って配線する必要がある。従って、ロジック回路ブロックＬＢのＤ３方向側には多数の信号線（電源線）が配線されて、配線に余裕がない。

一方、情報記憶ブロックＩＳＢに記憶される初期調整情報は、ロジック回路ブロックＬＢにより主に使用される。このため、ロジック回路ブロックＬＢと情報記憶ブロックＩＳＢとの間にも多数の信号線が配線される。

この点、図１５（Ａ）では、データドライバブロックのＤ１方向側に情報記憶ブロックＩＳＢ及びロジック回路ブロックＬＢが配置される。従って、情報記憶ブロックＩＳＢ上にグローバル線等を配線しなくても済むようになり、例えばＩＳＢとしてヒューズブロックを採用した場合においても、ヒューズ素子上への信号線の配線禁止という制約を容易に遵守できる。また、ロジック回路ブロックＬＢのＤ３方向側に配線されるグローバル線等と、ロジック回路ブロックＬＢ、情報記憶ブロックＩＳＢ間の信号線とが重ならないようになる。このため、グローバル線等の配線領域に余裕ができ、配線効率を向上できる。

また図１５（Ａ）では、ロジック回路ブロックＬＢと情報記憶ブロックＩＳＢがＤ４方向に沿って隣接配置されるため、これらのブロック間の信号線をショートパスで接続できる。更に図１５（Ａ）では、高速Ｉ／Ｆ回路ブロックＨＢと情報記憶ブロックＩＳＢも隣接配置されるため、これらのブロック間での信号線もショートパスで接続できる。従って、信号線の配線領域を原因とするチップ面積の増加を防止できる。

なお図６等では、ロジック回路ブロックＬＢのＤ１方向側に高速Ｉ／Ｆ回路ブロックＨＢが配置されているが、本実施形態はこれに限定されない。例えば図１５（Ｂ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢのうちの例えば物理層回路ＰＨＹを、ロジック回路ブロックＬＢ及びデータドライバブロックＤＢＪの少なくとも一方のＤ４方向側に配置してもよい。具体的には、物理層回路ＰＨＹの例えばレシーバ回路（或いはトランスミッタ回路）を、ロジック回路ブロックＬＢやデータドライバブロックＤＢＪのＤ４方向側に配置する。例えばロジック回路ブロックＬＢやデータドライバブロックＤＢＪのＤ４方向側のＩ／Ｏ領域に、レシーバ回路を配置してもよい。このようにすれば、集積回路装置のＤ１方向での長さを短くできるため、チップの小面積化を図れる。

８．ブロック分割
図１７（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１７（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

９．１水平走査期間での複数回読み出し
図１７（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図１８ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図１９のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図１８では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図１８では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図１８の手法によれば、図１９に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図１８では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図１９のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１７（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図１９において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図１８のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図１８のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図１９のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図１９ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図１９では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図１９において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図１８で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図１９の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図１９の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図１９の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図１９の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

なお、メモリブロックとデータドライバブロック（データドライバＤＲａ、ＤＲｂ）のレイアウト配置は図１９に限定されず、例えば図２０のように配置してもよい。図２０では、メモリブロックＭＢ１のＤ３方向側にデータドライバブロックＤＢ１のデータドライバＤＲ１ａが配置され、ＭＢ１のＤ１方向側にＤＢ１のデータドライバＤＲ１ｂが配置される。またメモリブロックＭＢ２のＤ３方向側にデータドライバブロックＤＢ２のデータドライバＤＲ２ａが配置され、ＭＢ２のＤ１方向側にＤＢ２のデータドライバＤＲ２ｂが配置される。そしてデータドライバＤＲ１ａ、ＤＲ２ａは、図１８のＡ１に示すように１回目の画像データがメモリブロックＭＢ１、ＭＢ２から読み出されると、Ｄ／Ａ変換等を行い、１回目の読み出し画像データに対応するデータ信号を出力する。一方、データドライバＤＲ１ｂ、ＤＲ２ｂは、図１８のＡ２に示すように２回目の画像データがメモリブロックＭＢ１、ＭＢ２から読み出されると、Ｄ／Ａ変換等を行い、２回目の読み出し画像データに対応するデータ信号を出力する。

１０．信号波形例
図２１に本実施形態の信号波形例を示す。ｅｎｄ１Ｈは１Ｈ期間（１水平走査期間）の終了を示す信号である。本実施形態では、１Ｈ期間毎にＶＣＯＭの極性が反転するようになっている。

図２１のＣ１に示すように１Ｈの最初において、図１３（Ａ）〜図１４の出力回路ＳＳＱが含むデマルチプレクサの選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬがアクティブ（Ｈレベル）になる。その後、Ｃ２、Ｃ３、Ｃ４に示すように選択信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが順次アクティブになる。これにより、デマルチプレクサを構成するＲ用、Ｇ用、Ｂ用のトランジスタが順次オンになり、Ｃ５、Ｃ６、Ｃ７に示すようにデータ線にデータ信号が出力される。

図２１のＣ８、Ｃ９、Ｃ１０に示す選択信号ＲＧＢＳＥＬ（ＲＳＥＬＭ〜ＢＳＥＬＭ）により、図１３（Ａ）〜図１４のマルチプレクサＭＵＸがＲ、Ｇ、Ｂのサブピクセルの画像データの多重化を行い、Ｃ１１、Ｃ１２、Ｃ１３に示すように図１３（Ａ）〜図１４のＤ／Ａ変換器ＤＡＣから出力信号が出力される。

ＬＣＤＲＥＡＤは、図１８で説明したようにメモリブロックＭＢから１Ｈ期間に画像データを複数回読み出すための信号である。そして信号ＣＡＬ０がＬレベルの場合には１回目の読み出しを意味し、Ｈレベルの場合には２回目の読み出しを意味する。

ラッチ信号ＬＡＴは、図１９のデータドライバＤＲａ、ＤＲｂのドライバセルのラッチ回路ＬＴＣ（図１３（Ａ）〜図１４参照）に入力される。ラッチイネーブル信号ＬＡＴＥＮａは、データドライバＤＲａのドライバセルＤＲＣ１、ＤＲＣ３・・・のラッチ回路ＬＴＣに入力され、ラッチイネーブル信号ＬＡＴＥＮｂは、データドライバＤＲｂのドライバセルＤＲＣ２、ＤＲＣ４・・・のラッチ回路ＬＴＣに入力される。

そしてメモリブロックＭＢからの１回目の読み出し時には、Ｃ１４に示すように信号ＬＡＴＥＮａがアクティブであるため、メモリブロックＭＢから読み出された画像データ信号ＲＤＡＴＡは、データドライバＤＲａのドライバセルＤＲＣ１、ＤＲＣ３・・・のラッチ回路ＬＴＣにラッチされる。一方、２回目の読み出し時には、Ｃ１５に示すように信号ＬＡＴＥＮｂがアクティブであるため、メモリブロックＭＢから読み出された画像データ信号ＲＤＡＴＡは、データドライバＤＲｂのドライバセルＤＲＣ２、ＤＲＣ４・・・のラッチ回路ＬＴＣにラッチされる。これにより、画像データの１Ｈ期間での複数回読み出しが実現される。

図２１のＣ８に示す第１の期間では、階調電圧生成回路ブロックＧＢがＲ用の階調電圧を出力する。また選択信号ＲＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＲの画像データを選択する。そしてＣ１１に示すようにＤ／Ａ変換器ＤＡＣがＲの画像データのＤ／Ａ変換を行う。

Ｃ９に示す第２の期間では、階調電圧生成回路ブロックＧＢがＧ用の階調電圧を出力する。また選択信号ＧＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＧの画像データを選択する。そしてＣ１２に示すようにＤ／Ａ変換器ＤＡＣがＧの画像データのＤ／Ａ変換を行う。

Ｃ１０に示す第３の期間では、階調電圧生成回路ブロックＧＢがＢ用の階調電圧を出力する。また選択信号ＢＳＥＬＭがアクティブになり、マルチプレクサＭＵＸがＢの画像データを選択する。そしてＣ１３に示すようにＤ／Ａ変換器ＤＡＣがＢの画像データのＤ／Ａ変換を行う。

１１．電子機器
図２２（Ａ）、図２２（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）、図２２（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２２（Ａ）、図２２（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２２（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、電気光学素子、第１、第２、第３の色成分等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、液晶素子、Ｒ、Ｇ、Ｂ成分等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また図６〜図１６（Ｃ）で説明した高速Ｉ／Ｆ回路ブロック、階調電圧生成回路ブロック、電源回路ブロック、情報記憶ブロック等の配置手法は、図３〜図５（Ａ）で説明した配置構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用でき、例えば図５（Ｂ）の配置構成の集積回路装置にも適用できる。

集積回路装置の回路構成例。図２（Ａ）、図２（Ｂ）は高速Ｉ／Ｆ回路、物理層回路の構成例。集積回路装置の配置構成例。図４（Ａ）、図４（Ｂ）は集積回路装置の平面レイアウト例。図５（Ａ）、図５（Ｂ）は集積回路装置の断面図の例。本実施形態の集積回路装置の詳細なレイアウト例。高速Ｉ／Ｆ回路ブロックの付近での詳細なレイアウト例。階調電圧生成回路の構成例。図９（Ａ）、図９（Ｂ）は階調電圧生成回路ブロックの配置手法の説明図。図１０（Ａ）はアドレス信号等の信号波形例であり、図１０（Ｂ）はレジスタマップ例。グローバル配線手法の説明図。電源回路の構成例。図１３（Ａ）、図１３（Ｂ）は階調電圧の供給手法の説明図。階調電圧の供給手法の説明図。図１５（Ａ）は情報記憶ブロックの配置例であり、図１５（Ｂ）は物理層回路の配置例。図１６（Ａ）〜図１６（Ｃ）は初期調整情報の説明図。図１７（Ａ）、図１７（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。１水平走査期間に画像データを複数回読み出す手法の説明図。データドライバ、ドライバセルの配置例。データドライバの他の配置例。本実施形態の信号波形例。図２２（Ａ）、図２２（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、ＧＢ階調電圧生成回路ブロック、
ＰＢ電源回路ブロック、ＤＢ、ＤＢ１〜ＤＢＪデータドライバブロック、
ＭＢメモリブロック、ＬＢロジック回路ブロック、ＨＢ高速Ｉ／Ｆ回路ブロック、
ＰＨＹ物理層回路、ＬＫＣリンクコントローラ、ＩＳＢ情報記憶ブロック、
ＳＢ１、ＳＢ２走査ドライバブロック、
１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、
２０メモリ、２２メモリセルアレイ、２４ローアドレスデコーダ、
２６カラムアドレスデコーダ、２８ライト／リード回路、４０ロジック回路、
４２制御回路、４４表示タイミング制御回路、４６ホストインターフェース回路、
４８ＲＧＢインターフェース回路、５０データドライバ、７０走査ドライバ、
９０電源回路、１１０階調電圧生成回路、１２０ラダー抵抗回路、
１３０階調電圧設定回路、１４０制御回路、１４２階調レジスタ部、
１４４アドレスデコーダ、２００高速Ｉ／Ｆ回路、２１０、２２０物理層回路、
２３０リンクコントローラ、２３２パケット解析回路、２３４パケット生成回路、
２４０ドライバＩ／Ｆ回路、４００表示パネル、４１０ホストデバイス、
４２０画像処理コントローラ

Claims

集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、
前記階調電圧生成回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
請求項１において、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記階調電圧生成回路ブロックからの階調電圧を前記データドライバに供給するための階調用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項２において、
前記ロジック回路ブロックは、
前記階調調整データを、ｎビット（ｎは自然数）の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、
前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項１乃至３のいずれかにおいて、
前記階調電圧生成回路ブロックは、
少なくとも第１、第２、第３の色成分用の階調調整データが書き込まれる階調レジスタ部を含み、
前記データドライバブロックは、
時分割に多重化されたサブピクセルの画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、
第１の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第１の色成分用の階調調整データに基づき設定された第１の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第１の色成分用の階調電圧に基づいて、第１の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第２の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第２の色成分用の階調調整データに基づき設定された第２の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第２の色成分用の階調電圧に基づいて、第２の色成分のサブピクセルの画像データのＤ／Ａ変換を行い、
第３の期間では、
前記階調電圧生成回路ブロックは、前記階調レジスタ部からの前記第３の色成分用の階調調整データに基づき設定された第３の色成分用の階調電圧を出力し、前記Ｄ／Ａ変換器は、出力された前記第３の色成分用の階調電圧に基づいて、第３の色成分のサブピクセルの画像データのＤ／Ａ変換を行うことを特徴とする集積回路装置。
請求項１乃至４のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第１、第２の走査ドライバブロックを含み、
前記階調電圧生成回路ブロックは、
前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置され、
前記高速インターフェース回路ブロックは、
前記第２の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
請求項５において、
前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第１の走査ドライバ用パッド配置領域が、前記階調電圧生成回路ブロックの前記第２の方向側に設けられ、
前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第２の走査ドライバ用パッド配置領域が、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とし、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックとを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックと、
電源電圧を生成するための電源回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとを含み、
前記電源回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
請求項７において、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記電源回路ブロックからの電源電圧を供給するための電源用グローバル線が、前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項８において、
前記ロジック回路ブロックは、
前記電源調整データを、ｍビット（ｍは自然数）の電源用転送線を介して時分割に前記電源回路ブロックに転送し、
前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
請求項７乃至９のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第１、第２の走査ドライバブロックを含み、
前記電源回路ブロックは、
前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置され、
前記高速インターフェース回路ブロックは、
前記第２の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
請求項１０において、
前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第１の走査ドライバ用パッド配置領域が、前記電源回路ブロックの前記第２の方向側に配置され、
前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための第２の走査ドライバ用パッド配置領域が、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
請求項１乃至１１のいずれかにおいて、
前記ロジック回路ブロックは、
前記データドライバブロックと前記高速インターフェース回路ブロックの間に配置されることを特徴とする集積回路装置。
請求項１乃至１２のいずれかにおいて、
集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックを含み、
前記情報記憶ブロックには、
前記高速インターフェース回路ブロック用の調整情報が前記初期調整情報として記憶される記憶ブロックと、メモリブロックの不良セルのアドレス又は発振回路ブロックの発振周波数の調整情報又は基準電圧生成回路により生成される基準電圧の調整情報が前記初期調整情報としてプログラミングされて記憶される記憶ブロックとが、隣接配置されることを特徴とする集積回路装置。
請求項１乃至１３のいずれかにおいて、
前記高速インターフェース回路ブロックのうちの物理層回路が、前記ロジック回路ブロック及び前記データドライバブロックの少なくとも一方の前記第４の方向側に配置されることを特徴とする集積回路装置。
請求項１乃至１４のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。