JP2007065322A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】 集積回路装置10は、シリアルバスを介してデータ転送を行う高速I/F回路ブロックHBと、表示制御信号を生成するドライバ用ロジック回路ブロックLBを含む。高速I/F回路ブロックHBは、レシーバ回路を含む物理層回路PHYと、シリアル/パラレル変換回路を含む高速I/F用ロジック回路HLを含む。物理層回路PHYとドライバ用ロジック回路ブロックLBとの間に高速I/F用ロジック回路HLが配置され、且つ、物理層回路PHYとドライバ用ロジック回路ブロックLBとが隣接しないように、高速I/F回路ブロックHBが配置される。
【選択図】 図5
Description
図1に本実施形態の集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図1に限定されるものではなく、種々の変形実施が可能である。例えば図1の構成要素の一部を省略したり、図1に示されるもの以外の構成要素を含んでいてもよい。
図1の高速I/F回路120(高速シリアルインターフェース回路)は外部デバイス(ホストプロセッサ等)との間でシリアルバスを介してシリアルデータの転送を行う回路であり、図3(A)にその構成例を示す。なお高速I/F回路120は図3(A)の構成に限定されず、図3(A)の構成要素の一部を省略したり、図3(A)に示されるもの以外の構成要素を含んでいてもよい。
図3(A)〜図4(B)で説明した高速I/F回路120の物理層回路130は、アナログ回路により構成されており、例えば小振幅の差動信号でデータ転送を行う(シングルエンド転送でもよい)。従って、表示ドライバの内部回路(ドライバ用ロジック回路等)からのノイズにより、物理層回路130のアナログ回路の動作が悪影響を受け、伝送品質が劣化するおそれがある。また逆に、物理層回路130は例えば100〜400Mbpsというような高速な転送レートでデータ転送を行うため、物理層回路130が発生するノイズが、表示ドライバの内部回路の動作に悪影響を及ぼす可能性もある。
図6(A)は、集積回路装置10をガラス基板11にCOG(Chip On Glass)実装した時の様子を示している。COG実装では、金バンプ等が形成された集積回路装置10のチップが、表示パネルのガラス基板11に直接フェースダウンで実装される。こうすることで、LCDモジュールの厚さをLCDガラスの厚さまで薄くすることができる。
図7では、高速I/F回路ブロックHBはパッド領域PDRを含むマクロブロックとして形成される。例えば高速I/F回路ブロックHBは、配線及び回路セル配置が固定化されるハードマクロになっている。具体的には、例えば配線や回路セル配置が手作業のレイアウトにより行われる(配線、配置の一部を自動化してもよい)。そして高速I/F回路ブロックHB内のパッド(電極)も手作業のレイアウトで配置され、パッド位置もハードマクロ内で固定化される。
図9(A)(B)に集積回路装置10、高速I/F回路ブロックHBの詳細な第1の配置例を示す。この第1の配置例は図5(A)の配置の詳細例である。
図9(A)、図10(A)の配置手法では、メモリブロックMB1、MB2とデータドライバブロックDB1、DB2はD2方向に沿って配置されている。またMB1、MB2、DB1、DB2は、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
図6(A)〜(C)で説明したように、COG実装等を行った場合に、集積回路装置10の両端部と中央部の応力の差が原因となって、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題が発生する。特に、図11、図13(A)(B)のように集積回路装置10がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
本実施形態では図18(A)に示すように、集積回路装置10のD2方向での幅をWとし、D1方向での長さをLDとした場合に、集積回路装置10の縦横の形状比SP=LD/Wが、SP>10となっている。
図19(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図19(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
PHY 物理層回路、HL 高速I/F用ロジック回路、
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、
12 出力側I/F領域、14 入力側I/F領域、20 メモリ、
22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストI/F回路、48 RGBI/F回路、50 データドライバ、
52 データラッチ回路、54 D/A変換回路、56 出力回路、
70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
120 高速I/F回路、130 物理層回路、131 レシーバ回路、
150 高速I/F用ロジック回路、160 高速ロジック回路、
162 シリアル/パラレル変換回路、170 低速ロジック回路、
172 ドライバI/F回路、
Claims (16)
- シリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、
表示制御信号を生成するドライバ用ロジック回路ブロックとを含み、
前記高速インターフェース回路ブロックは、
シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、
シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、
前記物理層回路と前記ドライバ用ロジック回路ブロックとの間に前記高速インターフェース用ロジック回路が配置され、且つ、前記物理層回路と前記ドライバ用ロジック回路ブロックとが隣接しないように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項1において、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記高速インターフェース用ロジック回路は前記物理層回路の前記第2の方向側に配置され、前記ドライバ用ロジック回路ブロックは前記高速インターフェース用ロジック回路の前記第2の方向側に配置されることを特徴とする集積回路装置。 - 請求項1において、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記高速インターフェース用ロジック回路は前記物理層回路の前記第2の方向側に配置され、前記ドライバ用ロジック回路ブロックは前記高速インターフェース用ロジック回路の前記第1の方向側に配置されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
集積回路装置の第1の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置され、集積回路装置の前記第1の辺に対向する第3の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記高速インターフェース回路ブロックはパッド領域を含むマクロブロックとして形成され、
集積回路装置の第2の辺と前記高速インターフェース回路ブロックの第2の辺とが一致するように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項1乃至5のいずれかにおいて、
前記高速インターフェース回路ブロック以外の他の回路ブロックに電源を供給するための電源線が、前記高速インターフェース回路ブロックの矩形領域を迂回して、前記高速インターフェース回路ブロックの前記矩形領域の3つの辺に沿って配線されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
階調電圧を生成する階調電圧生成回路ブロックを含み、
前記ドライバ用ロジック回路ブロックと前記階調電圧生成回路ブロックとが隣接して配置されることを特徴とする集積回路装置。 - 請求項7において、
データ線を駆動する少なくとも1つのデータドライバブロックを含み、
前記階調電圧生成回路ブロックと前記データドライバブロックとが隣接して配置されることを特徴とする集積回路装置。 - 請求項1乃至8のいずれかにおいて、
前記高速インターフェース回路ブロックの第1の辺と前記物理層回路との間に第1の領域が形成され、前記高速インターフェース回路ブロックの前記第1の辺に対向する第3の辺と前記物理層回路との間に第2の領域が形成されるように、前記物理層回路が配置されることを特徴とする集積回路装置。 - 請求項9において、
前記第1、第2の領域は、第1、第2のキャパシタ領域であることを特徴とする集積回路装置。 - 請求項1乃至10のいずれかにおいて、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックは、
前記高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、
前記高速インターフェース回路ブロックは、前記第1〜第Nの回路ブロックのうちの第M(2≦M≦N−1)の回路ブロックとして配置されることを特徴とする集積回路装置。 - 請求項11において、
前記Mは、[N/2]−2≦M≦[N/2]+3([X]はXを越えない最大の整数)であることを特徴とする集積回路装置。 - 請求項11又は12において、
前記第Mの回路ブロックは、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとを含み、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第2の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項11又は12において、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第1の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項11乃至14のいずれかにおいて、
前記第1〜第Nの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックと、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動する少なくとも1つのデータドライバブロックを含み、
前記階調電圧生成回路ブロックは、前記ドライバ用ロジック回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。 - 請求項1乃至15のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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