JP2007096266A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】 ノイズの悪影響等を低減できる集積回路装置及び電子機器を提供すること。
【解決手段】 集積回路装置は、シリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢと、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢを含む。高速Ｉ／Ｆ回路ブロックＨＢが含むトランジスタＮＴＲ１は、第２導電型ウェルＰＷＬＨに形成され、トランジスタＰＴＲ１は、ＰＷＬＨを囲むように第２導電型基板ＰＳＵＢに形成された第１導電型ウェルＮＷＬＨに形成される。ドライバ用ロジック回路ブロックＬＢが含むトランジスタＮＴＲ２、ＰＴＲ２は、高速Ｉ／Ｆ回路ブロックＨＢ用の第１導電型ウェルＮＷＬＨの領域以外の領域に形成される。
【選択図】 図５

Description

本発明は、集積回路装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の回路基板と、第２の機器部分に設けられる第２の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。

しかしながら、高速インターフェース回路の差動信号は、電圧振幅が例えば０．１Ｖ〜１．０Ｖというように小さいため、ドライバ回路で発生するノイズの影響を受けやすい。また高速インターフェース回路で生じるノイズがドライバ回路に悪影響を及ぼす可能性もある。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ノイズの悪影響等を低減できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、シリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、表示制御信号を生成するドライバ用ロジック回路ブロックとを含み、前記高速インターフェース回路ブロックが含む第１導電型トランジスタは、第２導電型ウェルに形成され、前記高速インターフェース回路ブロックが含む第２導電型トランジスタは、前記第２導電型ウェルを囲むように第２導電型基板に形成された第１導電型ウェルに形成され、前記ドライバ用ロジック回路ブロックが含む第１導電型トランジスタ、第２導電型トランジスタは、前記高速インターフェース回路ブロック用の前記第１導電型ウェルの領域以外の領域に形成される集積回路装置に関係する。

本発明では、高速インターフェース回路ブロックのトランジスタは、高速インターフェース回路ブロック用の第１導電型ウェルの領域（第１導電型ウェル及び第１導電型ウェルに形成された第２導電型ウェル）に形成される。一方で、ドライバ用ロジック回路ブロック（ドライバ回路）のトランジスタは、高速インターフェース回路ブロック用の第１導電
型ウェルの領域以外の領域（第１導電型ウェルから分離された領域）に形成される。従って、高速インターフェース回路ブロックのトランジスタとドライバ用ロジック回路ブロックのトランジスタを、高速インターフェース回路ブロック用の第１導電型ウェルを障壁にして分離できる。従って、高速インターフェース回路ブロックやドライバ用ロジック回路ブロックで発生したノイズの悪影響を低減でき、伝送品質の向上等を図れる。

また本発明では、前記ドライバ用ロジック回路ブロックに第１電源を供給するための第１電源線に電気的に接続される基板電位安定化用の第２導電型拡散領域が、前記高速インターフェース回路ブロックを囲むようにリング状に前記第２導電型基板に形成されるようにしてもよい。

このようにすれば、第２導電型拡散領域を用いて、高速インターフェース回路ブロック用の第１導電型ウェルの周縁の第２導電型基板の電位を安定化でき、高速インターフェース回路ブロックで発生したノイズが外部に伝達したり、外部からのノイズが高速インターフェース回路ブロックに伝達するのを効果的に防止できる。

また本発明では、前記高速インターフェース回路ブロックは、シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、前記物理層回路が含む第１導電型トランジスタは、第１の第２導電型ウェルに形成され、前記物理層回路が含む第２導電型トランジスタは、前記第１の第２導電型ウェルを囲むように前記第２導電型基板に形成された第１の第１導電型ウェルに形成され、前記高速インターフェース用ロジック回路が含む第１導電型トランジスタは、第２の第２導電型ウェルに形成され、前記高速インターフェース用ロジック回路が含む第２導電型トランジスタは、前記第２の第２導電型ウェルを囲むように前記第２導電型基板に形成された第２の第１導電型ウェルに形成されるようにしてもよい。

このようにすれば、物理層回路と高速インターフェース用ロジック回路が別ウェルに形成されるようになるため、ノイズの悪影響を更に低減できる。

また本発明では、前記ドライバ用ロジック回路ブロックに第１電源を供給するための第１電源線が前記高速インターフェース回路ブロック内に配線され、配線された前記第１電源線に電気的に接続される基板電位安定化用の第２導電型拡散領域が、前記第１の第１導電型ウェルと前記第２の第１導電型ウェルの間の前記第２導電型基板に形成されるようにしてもよい。

このようにすれば、物理層回路用の第１の第１導電型ウェルと高速インターフェース用ロジック回路用の第２の第１導電型ウェルとの間に介在する第２導電型基板についても、そこに形成される第２導電型拡散領域によりその電位が安定化されるため、ノイズ耐性を向上できる。

また本発明では、集積回路装置の第１の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置され、集積回路装置の前記第１の辺に対向する第３の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置されるようにしてもよい。

このようにすれば、高速インターフェース回路ブロックを集積回路装置の両端を除く領域に配置できるようになる。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質を維持できる。

また本発明では、前記高速インターフェース回路ブロックは、シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、前記物理層回路と前記ドライバ用ロジック回路ブロックとの間に前記高速インターフェース用ロジック回路が配置され、且つ、前記物理層回路と前記ドライバ用ロジック回路ブロックとが隣接しないように、前記高速インターフェース回路ブロックが配置されるようにしてもよい。

このようにすれば、高速インターフェース用ロジック回路が物理層回路とドライバ用ロジック回路ブロックの間に介在するようになり、物理層回路とドライバ用ロジック回路ブロックとの距離を離すことが可能になる。従って、ドライバ用ロジック回路ブロックや物理層回路で発生したノイズの悪影響を低減でき、伝送品質の向上等を図れる。

また本発明では、前記高速インターフェース回路ブロックはパッド領域を含むマクロブロックとして形成され、集積回路装置の第２の辺と前記高速インターフェース回路ブロックの第２の辺とが一致するように、前記高速インターフェース回路ブロックが配置されるようにしてもよい。

このようにすれば、ドライバ用ロジック回路ブロックと物理層回路が隣接しないように高速インタフェース回路ブロックを配置することが、容易化される。

また本発明では、前記高速インターフェース回路ブロック以外の他の回路ブロックに電源を供給するための電源線が、前記高速インターフェース回路ブロックの矩形領域を迂回して、前記高速インターフェース回路ブロックの前記矩形領域の３つの辺に沿って配線されるようにしてもよい。

このようにすれば、物理層回路とドライバ用ロジック回路ブロックとの間に、高速インターフェース用ロジック回路のみならず、電源線の配線領域も介在するようになり、物理層回路、ドライバ用ロジック回路ブロック間でのノイズ伝達を更に低減できる。

また本発明では、前記高速インターフェース回路ブロックの第１の辺と前記物理層回路との間に第１の領域が形成され、前記高速インターフェース回路ブロックの前記第１の辺に対向する第３の辺と前記物理層回路との間に第２の領域が形成されるように、前記物理層回路が配置されるようにしてもよい。

このようにすれば、物理層回路とドライバ用ロジック回路ブロックとの間の距離を離すことが可能になり、ノイズの悪影響を低減できる。

また本発明では、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、前記第１〜第Ｎの回路ブロックは、前記高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、前記高速インターフェース回路ブロックは、前記第１〜第Ｎの回路ブロックのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックとして配置されるようにしてもよい。

本発明によれば、高速インターフェース回路ブロックが、第１〜第Ｎの回路ブロックのうちの両端の回路ブロックを除く第Ｍの回路ブロックとして配置される。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリ
アル転送の信号品質を維持できる。

また本発明では、前記Ｍは、［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３（［Ｘ］はＸを越えない最大の整数）であってもよい。

このようにすれば、高速インターフェース回路ブロックが集積回路装置の中央付近に配置されるようになるため、外部接続端子の接触抵抗を原因とするインピーダンス不整合を更に抑えることができる。

また本発明では、前記第Ｍの回路ブロックは、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとを含み、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第２の方向に沿って配置されるようにしてもよい。

このようにすれば、高速インターフェース回路ブロックとドライバ用ロジック回路ブロックとの間の信号線をショートパスで接続でき、レイアウト効率を向上できる。

また本発明では、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第１の方向に沿って配置されるようにしてもよい。

このようにすれば、高速インターフェース回路ブロックの第２の方向での高さを、十分な高さに確保できるようになり、レイアウトを容易化できる。

また本発明では、前記第１〜第Ｎの回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックと、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動する少なくとも１つのデータドライバブロックを含み、前記階調電圧生成回路ブロックは、前記ドライバ用ロジック回路ブロックと前記データドライバブロックとの間に配置されるようにしてもよい。

このようにすれば、ドライバ用ロジック回路ブロックと階調電圧生成回路ブロックとの間の信号線と、階調電圧生成回路ブロックとデータドライバブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路構成
図１に本実施形態の集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図１に限定されるものではなく、種々の変形実施が可能である。例えば図１の構成要素の一部を省略したり、図１に示されるもの以外の構成要素を含んでいてもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を
行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホストＩ／Ｆ回路４６（ＭＰＵＩ／Ｆ回路）は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢＩ／Ｆ回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストＩ／Ｆ回路４６、ＲＧＢＩ／Ｆ回路４８のいずれか一方のみを設ける構成としてもよい。

高速Ｉ／Ｆ回路１２０（シリアルインターフェース回路）は、シリアルバス（高速シリアルバス）を介した高速シリアル転送を実現する。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図２（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０に供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図２（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５
５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

２．高速Ｉ／Ｆ回路の構成
図１の高速Ｉ／Ｆ回路１２０（高速シリアルインターフェース回路）は外部デバイス（ホストプロセッサ等）との間でシリアルバスを介してシリアルデータの転送を行う回路であり、図３（Ａ）にその構成例を示す。なお高速Ｉ／Ｆ回路１２０は図３（Ａ）の構成に限定されず、図３（Ａ）の構成要素の一部を省略したり、図３（Ａ）に示されるもの以外の構成要素を含んでいてもよい。

物理層回路１３０（アナログフロントエンド回路、トランシーバ）は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）等を用いたシリアルバスを介してデータ（パケット）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータの送受信が行われる。この物理層回路１３０はシリアルバスを介してデータを受信するレシーバ回路１３１を含む。なお物理層回路１３０はシリアルバスを介してデータを送信するトランスミッタ回路を含んでもよい。またシリアルバスは多チャンネル構成のものであってもよい。

高速Ｉ／Ｆ用ロジック回路１５０は高速Ｉ／Ｆ回路１２０が内蔵するロジック回路であり、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１６２を含む。また高速Ｉ／Ｆ用ロジック回路１５０は、物理層の上層であるリンク層やトランザクション層の処理を行うこともできる。例えばシリアルバスを介して物理層回路１３０が受信したパケットを解析し、パケットのヘッダとデータを分離して、ヘッダを抽出する。また、シリアルバスを介してパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を物理層回路１３０に指示する。

高速Ｉ／Ｆ用ロジック回路１５０は高速ロジック回路１６０と低速ロジック回路１７０を含む。高速ロジック回路１６０（広義には第１のロジック回路）は、高速クロックで動作するロジック回路である。具体的にはシリアルバスの転送クロックと同等の周波数のクロックで動作する。この高速ロジック回路１６０はシリアル／パラレル変換回路１６２を含む。なお物理層回路１３０がトランスミッタ回路を含む場合には、高速ロジック回路１６０はパラレル／シリアル変換回路を含むことができる。また高速ロジック回路１６０は、シリアルバスの転送クロックに相当する高速クロックで動作する他のロジック回路（例えばＦＩＦＯ、エラスティシティバッファ、分周回路等）を含んでもよい。

低速ロジック回路１７０（広義には第２のロジック回路）は、高速ロジック回路１６０の動作クロックよりも低速のクロックで動作するロジック回路である。この低速ロジック回路１７０はドライバＩ／Ｆ回路１７２を含む。ドライバＩ／Ｆ回路１７２は、高速Ｉ／Ｆ回路１２０と表示ドライバの内部回路（図１のドライバ用ロジック回路４０、ホストＩ／Ｆ回路４６）との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路１７２は、アドレス０信号Ａ０（コマンド／データ識別信号）、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むインターフェース信号を生成して、表示ドライバの内部回路に出力する。なお低速ロジック回路１７０の一部又は全部を図１のドライバ用ロジック回路４０に含めるようにしてもよい。

図３（Ｂ）に物理層回路の構成例を示す。図３（Ｂ）において、物理層回路１４０はホストデバイスに内蔵され、物理層回路１３０は表示ドライバに内蔵される。また１３６、１４２、１４４はトランスミッタ回路であり、１３２、１３４、１４６はレシーバ回路である。また１３８、１４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路１４２はＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路１３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路１４４はＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路１３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。

図３（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。

なお物理層回路の構成は図３（Ｂ）に限定されず、例えば図４（Ａ）（Ｂ）に示すような種々の変形実施が可能である。

例えば図４（Ａ）の第１の変形例において、ＤＴＯ＋、ＤＴＯ−は、ホスト側のトランスミッタ回路２４２がターゲット側のレシーバ回路２３２に出力する差動データ信号（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側のトランスミッタ回路２４４がターゲット側のレシーバ回路２３４に出力する差動クロック信号である。ホスト側はＣＬＫ＋／−のエッジに同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図４（Ａ）では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ回路２４９はホスト側に設けられ、ターゲット側には設けられていない。

ＤＴＩ＋、ＤＴＩ−はターゲット側のトランスミッタ回路２３６がホスト側のレシーバ回路２４６に出力する差動データ信号（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側のトランスミッタ回路２３８がホスト側のレシーバ回路２４８に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

また図４（Ｂ）の第２の変形例において、データ用のレシーバ回路２５０は差動データ信号ＤＡＴＡ＋、ＤＡＴＡ−を受信する。そしてレシーバ回路２５０は、ＤＡＴＡ＋、ＤＡＴＡ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータＳＤＡＴＡを、後段の高速Ｉ／Ｆ用ロジック回路１５０が含むシリアル／パラレル変換回路２５４に出力する。クロック用のレシーバ回路２５２は差動クロック信号ＣＬＫ＋、ＣＬＫ−を受信する。そしてレシーバ回路２５２は、ＣＬＫ＋、ＣＬＫ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックＣＬＫを後段のＰＬＬ回路２５６に出力する。シリアル／パラレル変換回路２５４は、データ用レシーバ回路２５０からのシリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡに変換して出力する。ＰＬＬ（Phase Locked Loop)回路２５６は、クロック用レシーバ回路２５２により受信されたクロックＣＬＫに基づいて、データ用レシーバ回路２５０で受信されたデータをサンプリングするためのサンプリングクロックＳＣＫ（周波数が同一で位相が互いに異なる多相のサンプリングクロック）を、シリアル／パラレル変換回路２５４に出力する。そしてシリアル／パラレル変換回路２５４は、このサンプリングクロックを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。バイアス回路２５８は、バイアス電流を制御するためのバイアス電圧ＶＢ１、ＶＢ２を生成してレシーバ回路２５０、２５２に供給する。

例えば携帯電話機などでは、ＭＰＵ、ＢＢＥ／ＡＰＰ、画像処理コントローラ（表示コントローラ）などのホストプロセッサは、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また表示ドライバである集積回路装置１０は、表示パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。

そして従来は、ホストプロセッサ、集積回路装置１０の間でのデータ転送は、ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため、第１、第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、ＥＭＩノイズが発生するなどの問題があった。

これに対して図３（Ａ）〜図４（Ｂ）では、ホストプロセッサ、集積回路装置１０の間でのデータ転送は、小振幅のシリアル転送により実現される。従って、第１、第２の機器部部分の接続部分を通る配線の本数を減らすことができると共に、ＥＭＩノイズの発生を低減できる。

３．トリプルウェル構造
図３（Ａ）〜図４（Ｂ）で説明した高速Ｉ／Ｆ回路１２０の物理層回路１３０は、アナログ回路により構成されており、例えば小振幅の差動信号でデータ転送を行う（シングルエンド転送でもよい）。従って、表示ドライバの内部回路（ドライバ用ロジック回路等）からのノイズにより、物理層回路１３０のアナログ回路の動作が悪影響を受け、伝送品質が劣化するおそれがある。また逆に、物理層回路１３０は例えば１００〜４００Ｍｂｐｓというような高速な転送レートでデータ転送を行うため、物理層回路１３０が発生するノイズが、表示ドライバの内部回路の動作に悪影響を及ぼす可能性もある。

そこで本実施形態では、以下に説明するようにトリプルウェル構造を有効活用してノイズの悪影響を低減している。

即ち図５（Ａ）において本実施形態の集積回路装置は、シリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢ（図１の１２０）と、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢ（図１の４０）を含む。

そして図５（Ａ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢが含むＮ型トランジスタ（広義には第１導電型トランジスタ）ＮＴＲ１は、Ｐ型ウェル（広義には第２導電型ウェル）ＰＷＬＨに形成される。また高速Ｉ／Ｆ回路ブロックＨＢが含むＰ型トランジスタ（広義には第２導電型トランジスタ）ＰＴＲ１は、Ｐ型ウェルＰＷＬＨを囲むようにＰ型基板（広義には第２導電型基板）ＰＳＵＢに形成されたＮ型ウェル（広義には第１導電型ウェル）ＮＷＬＨに形成される。

一方、ドライバ用ロジック回路ブロックＬＢ（ドライバ回路）が含むＮ型トランジスタＮＴＲ２、Ｐ型トランジスタＰＴＲ２は、高速Ｉ／Ｆ回路ブロックＨＢ用のＮ型ウェルＮＷＬＨには形成されず、ＮＷＬＨの領域以外の領域に形成される。具体的にはＰ型トランジスタＰＴＲ２は、高速Ｉ／Ｆ回路ブロックＨＢ用のＮＷＬＨとは分離されたＮ型ウェル
ＮＷＬＤに形成され、Ｎ型トランジスタＮＴＲ２は、Ｐ型基板ＰＳＵＢに形成される。このようにすれば、高速Ｉ／Ｆ回路ブロックＨＢを構成するトランジスタＮＴＲ１、ＰＴＲ１と、ドライバ用ロジック回路ブロックＬＢを構成するトランジスタＮＴＲ２、ＰＴＲ２とを、トリプルウェル構造のＮ型ウェルＮＷＬＨにより分離できる。これにより、Ｎ型ウェルＮＷＬＨを障壁にして、高速Ｉ／Ｆ回路ブロックＨＢ、ドライバ用ロジック回路ブロックＬＢ間でのノイズ伝達を防止できる。従って、ドライバ用ロジック回路ブロックＬＢが発生するノイズの悪影響を高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路ＰＨＹ）が受けにくくなり、シリアル転送の伝送品質を維持できる。また高速Ｉ／Ｆ回路ブロックＨＢが発生するノイズの悪影響をドライバ用ロジック回路ブロックＬＢ等が受けにくくなり、誤動作の発生等を防止できる。

なおドライバ用ロジック回路ブロックＬＢのトランジスタＮＴＲ２、ＰＴＲ２をトリプルウェル構造で実現してもよい。この場合にはトランジスタＮＴＲ２をＰ型ウェルに形成し、そのＰ型ウェルを囲むようにＰ型基板ＰＳＵＢに形成されたＮ型ウェルにトランジスタＰＴＲ２を形成すればよい。

図５（Ｂ）に、本実施形態のトリプルウェル構造の詳細例を示す。図５（Ｂ）のＮ型ウェルＮＷＬＡ１、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３が、図５（Ａ）のＮ型ウェルＮＷＬＨに相当する。また図５（Ｂ）のＰ型ウェルＰＷＬＢ１が、図５（Ａ）のＰ型ウェルＰＷＬＨに相当する。また図５（Ｂ）のＮ型ウェルＮＷＬＢ４が、図５（Ａ）のＮ型ウェルＮＷＬＤに相当する。

図５（Ｂ）においてＮＷＬＡ１は深いウェルになっており、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３、ＮＷＬＢ４は浅いウェルになっている。またＮＷＬＢ２、ＮＷＬＢ３はリング状に形成されている。これにより、Ｐ型ウェルＰＷＬＨＢ１を囲むようにＮ型ウェルを形成できる。またＰ型ウェルＰＷＬＢ２、ＰＷＬＢ３には、電源線ＶＳＳ（広義には第１電源線）に電気的に接続されるＰ＋領域（広義には第２導電型拡散領域）が形成されている。このようなＰ型ウェルＰＷＬＢ２、ＰＷＬＢ３やＰ＋領域を設けることで、Ｐ型基板ＰＳＵＢの電位を安定化できる。これにより、高速Ｉ／Ｆ回路ブロックＨＢで発生したノイズが外部回路ブロックに伝達したり、外部回路ブロックで発生したノイズがＨＢに伝達するのを効果的に防止できる。

基板電位安定化用のＰ＋領域（第２導電型拡散領域）は、例えば図６（Ａ）（Ｂ）で説明するような手法により形成できる。

図６（Ａ）では、ドライバ用ロジック回路ブロックＬＢに電源を供給するための電源線ＶＳＳ（第１電源線）に電気的に接続される基板電位安定化用のＰ＋領域（第２導電型拡散領域）が、高速Ｉ／Ｆ回路ブロックＨＢを囲むようにリング状にＰ型基板ＰＳＵＢ（第２導電型基板）に形成されている。即ちコンタクトにより電源線ＶＳＳに電気的に接続されたＰ＋領域のガードリングが、高速Ｉ／Ｆ回路ブロックＨＢが形成されるＮ型ウェルＮＷＬＨの周囲を囲むように形成されている。このようにすれば、Ｎ型ウェルＮＷＬＨの周縁のＰ型基板ＰＳＵＢの電位が安定化されるため、高速Ｉ／Ｆ回路ブロックＨＢで発生したノイズが、ドライバ用ロジック回路ブロックＬＢ等に伝達するのを効果的に防止できる。

また図６（Ｂ）では、高速Ｉ／Ｆ回路ブロックＨＢが含む物理層回路ＰＨＹは、トリプルウェル構造のＮ型ウェルＮＷＬＨ１に形成され、高速Ｉ／Ｆ用ロジック回路ＨＬは、ＮＷＬＨ１と分離して形成されたトリプルウェル構造のＮ型ウェルＮＷＬＨ２に形成される。具体的には物理層回路ＰＨＹを構成するＮ型トランジスタ（第１導電型トランジスタ）は、Ｐ型ウェルＰＷＬＨ１（第１の第２導電型ウェル）に形成される。またＰＨＹを構成
するＰ型トランジスタ（第２導電型トランジスタ）は、ＰＷＬＨ１を囲むようにＰＳＵＢに形成されたＮ型ウェルＮＷＬＨ１（第１の第１導電型ウェル）に形成される。

一方、高速Ｉ／Ｆ用ロジック回路ＨＬを構成するＮ型トランジスタは、Ｐ型ウェルＰＷＬＨ２（第２の第２導電型ウェル）に形成される。またＨＬを構成するＰ型トランジスタは、ＰＷＬＨ２を囲むようにＰＳＵＢに形成されたＮ型ウェルＮＷＬＨ２（第２の第１導電型ウェル）に形成される。

図６（Ｂ）のようにすれば、物理層回路ＰＨＹと高速Ｉ／Ｆ用ロジック回路ＨＬが、トリプルウェル構造の別ウェルに形成される。従ってＨＬで発生したノイズの悪影響をＰＨＹが受けにくくなり、シリアル転送の伝送品質を維持できる。またＰＨＹで発生したノイズの悪影響もＨＬが受けにくくなり、誤動作の発生等を防止できる。またＨＬが形成されるＮ型ウェルＮＷＬＨ２が障壁となって、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとの間でのノイズ伝達も低減できる。

また図６（Ｂ）では、ドライバ用ロジック回路ブロックＬＢの電源線ＶＳＳが、高速Ｉ／Ｆ回路ブロックＨＢ内に配線される。即ち、高速Ｉ／Ｆ回路ブロックＨＢの周縁のみならず、図６（Ｂ）のＡ１に示すようにＨＢの内部にも電源線ＶＳＳが配線される。そして、このように配線された電源線ＶＳＳに電気的に接続される基板電位安定化用のＰ＋領域（第２導電型拡散領域）が、Ｎ型ウェルＮＷＬＨ１（第１の第１導電型ウェル）とＮ型ウェルＮＷＬＨ２（第２の第１導電型ウェル）の間のＰ型基板ＰＳＵＢに形成される。

このようにすれば、Ｎ型ウェルＮＷＬＨ１、ＮＷＬＨ２の間に介在するＰ型基板ＰＳＵＢについても、そこに形成されるＰ＋領域によりその電位が安定化される。従って、高速Ｉ／Ｆ用ロジック回路ＨＬで発生したノイズが物理層回路ＰＨＹに伝達しにくくなると共に、ＰＨＹで発生したノイズもＨＬに伝達しにくくなる。これにより、伝送品質の維持と誤動作の防止を図れる。即ち高速Ｉ／Ｆ回路ブロックＨＢには本来不要な電源線ＶＳＳをＨＢ内に配線することで、ノイズの低減を実現できる。また、このように電源線ＶＳＳを配線することで、高速Ｉ／Ｆ回路ブロックＨＢ用の電源線（アナログ回路用電源線等）とＶＳＳとの間の保護回路（静電気保護回路）についても、ＨＢ内に効率良くレイアウトできるようになり、レイアウトの効率化と信頼性の向上を両立できる。

なお高速Ｉ／Ｆ回路ブロックＨＢ内でのＮ型ウェルやＰ＋領域の形成手法は図６（Ａ）（Ｂ）に限定されず、種々の変形実施が可能である。例えば図３（Ａ）の高速ロジック回路１６０が形成されるＮ型ウェルと、低速ロジック回路１７０が形成されるＮ型ウェルを別ウェルにしてもよい。このようにすれば、ノイズ耐性を更に向上できる。またＰ＋領域の形状を図６（Ａ）（Ｂ）とは異なる形状にしてもよい。

４．高速Ｉ／Ｆ回路の配置
図５（Ａ）〜図６（Ｂ）では、トリプルウェル構造を採用したり基板安定用のＰ＋領域を形成することでノイズ耐性を向上している。そして図７（Ａ）（Ｂ）では、更に高速Ｉ／Ｆ回路ブロックＨＢとドライバ用ロジック回路ブロックＬＢのレイアウトを工夫することで、ノイズ耐性の更なる向上を図っている。

即ち図７（Ａ）（Ｂ）において集積回路装置１０は、高速Ｉ／Ｆ回路ブロックＨＢと、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢを含む。そして高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹと高速Ｉ／Ｆ用ロジック回路ＨＬを含む。そして図７（Ａ）（Ｂ）では、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとの間に高速Ｉ／Ｆ用ロジック回路ＨＬ（ＨＬの少なくとも一部）が配置され（介在し）、ＰＨＹとＬＢとが隣接しないように、高速Ｉ／Ｆ回路ブロックＨＢが配置される。具体的には
例えば、高速Ｉ／Ｆ用ロジック回路ＨＬとドライバ用ロジック回路ブロックＬＢとが隣接し、且つ、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとが隣接しないように、高速Ｉ／Ｆ回路ブロックＨＢが配置される。

例えば図７（Ａ）（Ｂ）に示すように集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２としたとする。なお図７（Ａ）（Ｂ）では左辺が第１の辺ＳＤ１で右辺が第３の辺ＳＤ３になっているが、右辺が第１の辺ＳＤ１で左辺が第３の辺ＳＤ３であってもよい。

この場合に図７（Ａ）では、高速Ｉ／Ｆ用ロジック回路ＨＬは物理層回路ＰＨＹのＤ２方向側に配置（隣接配置）される。またドライバ用ロジック回路ブロックＬＢは高速Ｉ／Ｆ用ロジック回路ＨＬのＤ２方向側に配置（隣接配置）される。このようにすれば、物理層回路ＰＨＹ、高速Ｉ／Ｆ用ロジック回路ＨＬ、ドライバ用ロジック回路ブロックＬＢがＤ２方向に沿って並ぶようになり、ＰＨＹとＬＢとの間にＨＬが介在し、ＰＨＹとＬＢが隣接しないようになる。

一方、図７（Ｂ）では、高速Ｉ／Ｆ用ロジック回路ＨＬは物理層回路ＰＨＹのＤ２方向側に配置される。またドライバ用ロジック回路ブロックＬＢは高速Ｉ／Ｆ用ロジック回路ＨＬのＤ１方向側に配置される。このようにしても、ＰＨＹとＬＢとの間にＨＬが介在し、ＰＨＹとＬＢが隣接しないようになる。

このように図７（Ａ）（Ｂ）では、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢの間に高速Ｉ／Ｆ用ロジック回路ＨＬが介在するため、ＰＨＹとＬＢの間の距離を離すことができる。従って、ＬＢが発生するノイズの悪影響をＰＨＹが受けにくくなり、シリアル転送の伝送品質を維持できる。またＰＨＹが発生するノイズの悪影響をＬＢ等が受けにくくなり、誤動作の発生等を防止できる。

また図７（Ａ）（Ｂ）のように配置すれば、前述の図６（Ｂ）に示すようにいわゆるトリプルウェル構造を採用することで、物理層回路ＰＨＹのトランジスタが形成されるウェルＮＷＬＨ１と、高速Ｉ／Ｆ用ロジック回路ＨＬのトランジスタが形成されるウェルＮＷＬＨ２を別ウェルにして分離できる。従って、ＨＬが形成されるウェルＮＷＬＨ２を障壁にして、ＰＨＹ、ＬＢ間でのノイズ伝達を防止できるようになる。

また図７（Ａ）（Ｂ）では、高速Ｉ／Ｆ用ロジック回路ＨＬとドライバ用ロジック回路ブロックＬＢが隣接配置されるため、ＨＬとＬＢの間での信号線の配線を容易化できる。即ち高速Ｉ／Ｆ用ロジック回路ＨＬでは、シリアルバスからのシリアルデータがパラレルデータに変換される。このため図３（Ａ）に示すように、高速Ｉ／Ｆ用ロジック回路ＨＬからドライバ用ロジック回路ブロックＬＢに対しては、例えばＲ、Ｇ、Ｂが各８ビットの２４ビットのパラレルデータ信号ＰＤＡＴＡを出力する必要があり、ＨＬとＬＢの間の信号配線数は非常に多くなる。従ってＨＬとＬＢが隣接して配置されていないと、ＨＬ、ＬＢ間の多数の信号線の配線領域がデッドスペースになってしまい、レイアウト効率が悪化する。

この点、図７（Ａ）（Ｂ）では、高速Ｉ／Ｆ用ロジック回路ＨＬとドライバ用ロジック回路ブロックＬＢが隣接配置されるため、ＨＬとＬＢの間の信号線をショートパスで接続できる。従ってＨＬとＬＢの間の信号配線数が多い場合でも、デッドスペースの発生を最小限に抑えることができ、レイアウト効率を向上できる。これにより、ノイズの悪影響の防止とレイアウト効率の向上を両立できる。

５．高速Ｉ／Ｆ回路ブロックの中央配置
図８（Ａ）は、集積回路装置１０をガラス基板１１にＣＯＧ（Chip On Glass）実装し
た時の様子を示している。ＣＯＧ実装では、金バンプ等が形成された集積回路装置１０のチップが、表示パネルのガラス基板１１に直接フェースダウンで実装される。こうすることで、ＬＣＤモジュールの厚さをＬＣＤガラスの厚さまで薄くすることができる。

ところが、このようなＣＯＧ実装等を行った場合に、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題が判明した。即ち集積回路装置１０とガラス基板１１の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力（熱ストレス）は、Ｅ１、Ｅ２に示す集積回路装置１０の両端部の方が、Ｅ３に示す中央部よりも大きくなる。このため、Ｅ１、Ｅ２に示す両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。例えば図８（Ｃ）に示すように１０年の経時変化に相当する３００サイクルの温度サイクル試験を行った場合に、図８（Ｂ）のＥ３に示す中央部での接触抵抗は、図８（Ｃ）のＦ２に示すように５オーム程度から７オーム程度にしか上昇しない。これに対し、図８（Ｂ）のＥ１、Ｅ２に示す両端部での接触抵抗は、図８（Ｃ）のＦ１に示すように２０オーム程度に上昇してしまう。特に集積回路装置１０がスリムで細長になるほど（チップ形状比ＳＰ＝ＬＤ／Ｗが大きくなるほど）、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。

ところで、高速Ｉ／Ｆ回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。しかしながら、高速Ｉ／Ｆ回路のパッド（ＤＡＴＡ＋、ＤＡＴＡ−等）として、例えば集積回路装置１０の両端部のバンプに接続されるパッドを使用すると、Ｆ１に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。この結果、高速シリアル転送の信号品質が劣化する問題が生じる。

このような問題を解決するために本実施形態では、例えば図７（Ａ）（Ｂ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢを、集積回路装置１０の両端を除く中央付近に配置している。具体的には集積回路装置１０の辺ＳＤ１と高速Ｉ／Ｆ回路ブロックＨＢ（ＨＢの辺ＳＥ１）との間に、ＨＢ以外の回路ブロックを配置する。また集積回路装置１０の辺ＳＤ３とＨＢ（ＨＢの辺ＳＥ３）との間に、ＨＢ以外の回路ブロックを配置する。なお高速Ｉ／Ｆ回路ブロックＨＢ以外の回路ブロックとしては、例えば走査ドライバブロック、データドライバブロック、メモリブロック、ドライバ用ロジック回路ブロック、電源回路ブロック、或いは階調電圧生成回路ブロックなどがある。

図７（Ａ）（Ｂ）によれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の両端に配置されないようになる。従って図８（Ｃ）のＦ１に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。

６．マクロブロック化、電源配線
図９では、高速Ｉ／Ｆ回路ブロックＨＢはパッド領域ＰＤＲを含むマクロブロックとして形成される。例えば高速Ｉ／Ｆ回路ブロックＨＢは、配線及び回路セル配置が固定化されるハードマクロになっている。具体的には、例えば配線や回路セル配置が手作業のレイアウトにより行われる（配線、配置の一部を自動化してもよい）。そして高速Ｉ／Ｆ回路ブロックＨＢ内のパッド（電極）も手作業のレイアウトで配置され、パッド位置もハードマクロ内で固定化される。

そして図９では、集積回路装置１０の長辺である辺ＳＤ２と、高速Ｉ／Ｆ回路ブロックＨＢの長辺である辺ＳＥ２とが一致する（ほぼ一致する場合を含む）ように、ＨＢが配置される。そして辺ＳＥ２から辺ＳＥ４へと向かう方向をＤ２方向とした場合に、パッド領
域ＰＤＲ、物理層回路ＰＨＹ、高速Ｉ／Ｆ用ロジック回路ＨＬがＤ２方向に並んで配置される。このようにすれば、図９に示すように、Ｉ／Ｏ領域ＩＯ２（インターフェース領域）のＤ２方向側に配置されるドライバ用ロジック回路ブロックＬＢと、物理層回路ＰＨＹとの間の距離を離すことが可能になる。従って、ＬＢとＰＨＹが隣接しないように高速Ｉ／Ｆ回路ブロックＨＢをレイアウトすることが、容易化される。

また図１０では、高速Ｉ／Ｆ回路ブロックＨＢ以外の他の回路ブロック（ドライバ用ロジック回路ブロックＬＢ等）に電源を供給するための電源線ＶＤＤ（第２の電源線）が、ＨＢの領域である矩形領域を平面視において迂回して（避けて）、ＨＢの矩形領域の３つの辺ＳＥ１、ＳＥ４、ＳＥ３に沿って配線される。ここで、辺ＳＥ１、ＳＥ３は、高速Ｉ／Ｆ回路ブロックＨＢの短辺である。また辺ＳＥ４は、集積回路装置１０の長辺ＳＤ２と一致するＨＢの長辺ＳＥ２に対向する辺である。

図１０の配置手法によれば、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとの間に、高速Ｉ／Ｆ用ロジック回路ＨＬのみならず、電源線ＶＤＤの配線領域も介在するようになる。従ってＰＨＹとＬＢとの間の距離を更に離すことが可能になり、ＰＨＹ、ＬＢ間でのノイズ伝達を更に低減できる。なお高速Ｉ／Ｆ回路ブロックＨＢとドライバ用ロジック回路ブロックＬＢとの間に、電源線ＶＤＤのみならず他の信号線を配線するようにしてもよい。

また図１０に示すように、他の回路ブロックに電源を供給するための電源線ＶＤＤ、ＶＳＳのうちＶＳＳ（第１の電源線）については、電源線ＶＤＤのようにＨＢを迂回せずに、ＨＢ内を通るように配線してもよい。このようにすれば、図６（Ｂ）のように物理層回路ＰＨＹのウェルＮＷＬＨ１と高速Ｉ／Ｆ用ロジック回路ＨＬのウェルＮＷＬＨ２を別ウェルとして分離して形成した場合に、図６（Ｂ）のＡ１に示す基板電位安定化用のＰ＋領域に対して電源線ＶＳＳを容易に接続できるようになる。従って、ウェルＮＷＬＨ１とＮＷＬＨ２の間の基板ＰＳＵＢの電位を、ＶＳＳに接続されたＰ＋領域により安定化でき、物理層回路ＰＨＹが発生するノイズや他の回路ブロックからのノイズ伝達を効果的に低減できる。

７．詳細な配置例
図１１（Ａ）（Ｂ）に集積回路装置１０、高速Ｉ／Ｆ回路ブロックＨＢの詳細な第１の配置例を示す。この第１の配置例は図７（Ａ）の配置の詳細例である。

図１１（Ａ）に示すように集積回路装置１０は、高速Ｉ／Ｆ回路ブロックＨＢ、ドライバ用ロジック回路ブロックＬＢを含む。また階調電圧を生成する階調電圧生成回路ブロックＧＢと、生成された階調電圧に基づいて、表示パネルのデータ線を駆動するデータドライバブロックＤＢ１、ＤＢ２を含む。また階調データである画像データを記憶するメモリブロックＭＢ１、ＭＢ２と、表示パネルの走査線を駆動する走査ドライバブロックＳＢ１、ＳＢ２と、電源を生成する電源回路ブロックＰＢ１、ＰＢ２を含む。更にＩ／Ｏ領域ＩＯ１、ＩＯ２、パッド領域ＰＤＳ（データ線、走査線のパッドの領域）を含む。

図１１（Ａ）に示すように高速Ｉ／Ｆ回路ブロックＨＢとドライバ用ロジック回路ブロックＬＢは隣接して配置される。具体的には、辺ＳＤ２から辺ＳＤ４に向かう方向をＤ２方向とした場合に、Ｄ２方向に沿ってＨＢ、ＬＢが隣接して配置される。またＬＢと階調電圧生成回路ブロックＧＢも隣接して配置される。具体的にはＬＢとＧＢもＤ２方向に沿って隣接して配置される。

また図１１（Ａ）では、階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ１、ＤＢ２が隣接して配置される。具体的には、辺ＳＤ１から辺ＳＤ３に向かう方向をＤ
１方向とした場合に、ＧＢとＤＢ１、ＤＢ２はＤ１方向に沿って隣接して配置される。

例えば図２（Ｂ）において、調整レジスタ１１６には、階調電圧の振幅調整、階調特性の傾き調整、階調特性の微調整などを行うための調整データが、ドライバ用ロジック回路ブロックＬＢにより設定される。このような調整データを設定することで、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。

しかしながら、このような調整を行うための調整データのビット数は非常に多い。このため、ドライバ用ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへの調整データの信号線の本数も多い。従ってＬＢとＧＢを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するおそれがある。

この点、図１１（Ａ）では、ドライバ用ロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢはＤ２方向に沿って隣接して配置される。従って、ＬＢからの調整データの信号線をショートパスでＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

また図２（Ａ）に示すように、データドライバが含むＤ／Ａ変換回路５４は、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３を受ける。そしてＶ０〜Ｖ６４の中から階調データに対応した電圧を選択することで、階調データのＤ／Ａ変換を行う。従って、階調電圧生成回路ブロックＧＢからデータドライバブロックＤＢ１、ＤＢ２への階調電圧Ｖ０〜Ｖ６３の信号線の本数も多い。従ってＧＢとＤＢ１、ＤＢ２とを隣接して配置しないと、階調電圧の信号線のための配線領域が原因となってチップ面積が増加するおそれがある。

この点、図１１（Ａ）では、階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ１、ＤＢ２はＤ１方向に沿って隣接して配置される。従って、ＧＢからの階調電圧の信号線をショートパスでＤＢ１、ＤＢ２に接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

図１１（Ｂ）に示すように高速Ｉ／Ｆ回路ブロックＨＢは、パッド領域ＰＤＲ、物理層回路ＰＨＹ、高速Ｉ／Ｆ用ロジック回路ＨＬ、キャパシタ領域ＣＰＲ１、ＣＰＲ２を含む。そして図１１（Ｂ）では、ＰＤＲ、ＰＨＹ、ＨＬが、辺ＳＥ２から辺ＳＥ４に向かうＤ２方向に沿って配置される。

また図１１（Ｂ）では、物理層回路ＰＨＹが高速Ｉ／Ｆ回路ブロックＨＢの両端を除く中央付近に配置される。具体的には、ＨＢの辺ＳＥ１とＰＨＹとの間に第１のキャパシタ領域ＣＰＲ１（広義には第１の領域）が形成され、ＨＢの辺ＳＥ３とＰＨＹとの間に第２のキャパシタ領域ＣＰＲ２（広義には第２の領域）が形成されるように、ＰＨＹが配置される。このキャパシタ領域ＣＰＲ１、ＣＰＲ２には、物理層回路ＰＨＹに供給される電源等を安定化するためのキャパシタが形成される。

図１２（Ａ）の第２の配置例は図７（Ｂ）の配置の詳細例である。図１２（Ａ）においても、高速Ｉ／Ｆ回路ブロックＨＢとドライバ用ロジック回路ブロックＬＢは隣接して配置される。具体的にはＤ１方向に沿ってＨＢ、ＬＢが隣接して配置される。またドライバ用ロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢも隣接して配置される。具体的にはＬＢとＧＢはＤ２方向に沿って隣接して配置される。このようにＬＢとＧＢを隣接配置すれば、ＬＢからの調整データの信号線をショートパスでＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

また図１２（Ａ）では、階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ１、ＤＢ２がＤ１方向に沿って隣接して配置される。このようにＧＢとＤＢ１、ＤＢ２を隣接配置すれば、ＧＢからの階調電圧の信号線をショートパスでＤＢ１、ＤＢ２に接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

また図１２（Ｂ）に示すように高速Ｉ／Ｆ回路ブロックＨＢは、パッド領域ＰＤＲ、物理層回路ＰＨＹ、高速Ｉ／Ｆ用ロジック回路ＨＬ、ＰＬＬ回路ＰＬＣ、キャパシタ領域ＣＰＲ１、ＣＰＲ２を含む。そして図１２（Ｂ）でも、物理層回路ＰＨＹが高速Ｉ／Ｆ回路ブロックＨＢの両端を除く中央付近に配置される。具体的には、ＨＢの辺ＳＥ１とＰＨＹの間にＣＰＲ１が形成され、ＨＢの辺ＳＥ３とＰＨＹの間にＣＰＲ２が形成される。

このように物理層回路ＰＨＹを配置すれば、ＰＨＹとドライバ用ロジック回路ブロックＬＢの間に、キャパシタ領域ＣＰＲ２が介在するようになる。従って、ＰＨＹとＬＢの間の距離を離すことができ、ＬＢが発生するノイズがＰＨＹに伝達するのを防止したり、ＰＨＹが発生するノイズがＬＢに伝達するのを防止できる。従ってシリアル転送の伝送品質の維持や誤動作の防止を図れる。

なお、物理層回路ＰＨＹの両側に形成される領域ＣＰＲ１、ＣＰＲ２は、キャパシタが形成される領域には限定されず、他の回路や素子が形成される領域であってもよい。

８．細長の集積回路装置
図１１（Ａ）、図１２（Ａ）の配置手法では、メモリブロックＭＢ１、ＭＢ２とデータドライバブロックＤＢ１、ＤＢ２はＤ２方向に沿って配置されている。またＭＢ１、ＭＢ２、ＤＢ１、ＤＢ２は、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢ１、ＭＢ２に書き込まれる。そしてデータドライバブロックＤＢ１、ＤＢ２は、ＭＢ１、ＭＢ２に書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１１（Ａ）、図１２（Ａ）において画像データの信号の流れはＤ２方向である。このため、この信号の流れに合わせて、ＭＢ１、ＭＢ２とＤＢ１、ＤＢ２をＤ２方向に沿って配置している。

ところが図１１（Ａ）、図１２（Ａ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１１（Ａ）、図１２（Ａ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置１０のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

このような課題を解決できる集積回路装置１０の配置例を図１３に示す。この集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち図１１（Ａ）、図１２（Ａ）では回路ブロックがＤ２方向に並んでいるが、図１３では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図１４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ド
ライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含むことができる。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では
、階調電圧生成回路のブロックを省略できる。

図１５（Ａ）（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図１５（Ａ）（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

なお本実施形態の集積回路装置１０のレイアウト配置は図１５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１６（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。本実施形態では図１６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができる。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢとすることもできる。

図１１（Ａ）、図１２（Ａ）の配置手法では図１６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置１０のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップの実現が難しい。

これに対して図１３、図１５（Ａ）（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１６（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１３、図１５（Ａ）（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図１５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図１５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１３、図１５（Ａ）（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図１５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

９．細長の集積回路装置での高速Ｉ／Ｆ回路ブロックの中央配置
図８（Ａ）〜（Ｃ）で説明したように、ＣＯＧ実装等を行った場合に、集積回路装置１０の両端部と中央部の応力の差が原因となって、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題が発生する。特に、図１３、図１５（Ａ）（Ｂ）のように集積回路装置１０がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。

そして高速Ｉ／Ｆ回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっているが、高速Ｉ／Ｆ回路のパッドとして、集積回路装置１０の両端部のバンプに接続されるパッドを使用すると、Ｆ１に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。

このような問題を解決するために本実施形態では、高速Ｉ／Ｆ回路ブロックＨＢを、集積回路装置１０の両端を除く中央付近に配置している。具体的には図１７（Ａ）に示すように第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢと、ＨＢ以外の回路ブロック（ＨＢとは異なる機能を実現する回路ブロック）を含む。ここでＨＢ以外の回路ブロックとは、例えばデータドライバブロックである。或いはロジック回路ブロックや電源回路ブロックや階調電圧生成回路ブロックである。或いはメモリ内蔵の場合にはメモリブロックであり、アモルファスＴＦＴ用の場合には走査ドライバブロックである。

そして本実施形態では図１７（Ａ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢは、回
路ブロックＣＢ１〜ＣＢＮのうちの第Ｍの回路ブロックＣＢＭ（２≦Ｍ≦Ｎ−１）として配置される。即ち集積回路装置１０の両端の回路ブロックＣＢ１、ＣＢＮを除く回路ブロックＣＢＭとして配置される。このようにすれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の両端に配置されないようになる。従って図８（Ｃ）のＦ１に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。

そして接触抵抗の上昇を最小限に抑え、信号品質の向上を図るためには、高速Ｉ／Ｆ回路ブロックＨＢとして配置される回路ブロックＣＢＭのＭは、図１７（Ｂ）に示すように［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３とすることができる。ここで［Ｘ］はＸを越えない最大の整数である。例えば回路ブロック数がＮ＝１２である場合には、４≦Ｍ≦９となる。従って、高速Ｉ／Ｆ回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢ１２のうちのＣＢ４〜ＣＢ９のいずれかとして配置されるようになる。こうすれば、高速Ｉ／Ｆ回路ブロックＨＢが、集積回路装置１０の中央付近に配置されるようになる。従って、バンプ等での接触抵抗が図８（Ｃ）のＦ２に示すような特性になり、接触抵抗の上昇を原因とするインピーダンス不整合を更に抑えることができる。なお、更に［Ｎ／２］−１≦Ｍ≦［Ｎ／２］＋２とすることもできる。こうすれば、高速Ｉ／Ｆ回路ブロックＨＢが集積回路装置１０の更に真ん中付近に配置されるようになり、インピーダンス不整合を最小限に抑えることができる。

なお高速Ｉ／Ｆ回路ブロックＨＢの配置については種々の変形実施が可能である。例えば図１５（Ｂ）のレイアウト例ででは、高速Ｉ／Ｆ回路ブロックＨＢを、メモリブロックＭＢ２とデータドライバブロックＤＢ３の間に配置しているが、ＭＢ１とＤＢ２の間やＭＢ３とＤＢ４の間に配置してもよい。即ち図１５（Ｂ）において第ＪのメモリブロックＭＢＪ（１≦Ｊ＜Ｉ）には、第ＪのデータドライバブロックＤＢＪが使用する画像データが記憶されており、ＭＢＪとＤＢＪの間には多数の信号線が配線される。従って、高速Ｉ／Ｆ回路ブロックＨＢを、データドライバブロックＤＢＪとメモリブロックＭＢＪの間に配置せずに、メモリブロックＭＢＪとデータドライバブロックＤＢＪ＋１の間に配置することが望ましい。

また図１５（Ｂ）において高速Ｉ／Ｆ回路ブロックＨＢを、走査ドライバブロックＳＢ１と電源回路ブロックＰＢの間や、ＰＢとデータドライバブロックＤＢ１の間に配置してもよい。或いは階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間や、ＬＢと走査ドライバブロックＳＢ２の間に配置してもよい。但し高速Ｉ／Ｆ回路ブロックＨＢの受信データはロジック回路ブロックＬＢに入力されるため、高速Ｉ／Ｆ回路ブロックＨＢはロジック回路ブロックＬＢの近くに配置することが好ましく、ＬＢに隣接して配置することが望ましい。この場合に例えば図１５（Ｂ）において、ロジック回路ブロックＬＢ（及び階調電圧生成回路ブロックＧＢ）を、集積回路装置１０の中央付近に配置してもよい。具体的には、ロジック回路ブロックＬＢ（及び階調電圧生成回路ブロックＧＢ）を、例えばメモリブロックＭＢ２（広義にはＭＢＪ）とデータドライバＤＢ３（広義にはＤＢＪ＋１）の間に配置する。そしてロジック回路ブロックＬＢに隣接させて高速Ｉ／Ｆ回路ブロックＨＢを配置してもよい。

また図１８（Ａ）に示すように第Ｍの回路ブロックＣＢＭに、高速Ｉ／Ｆ回路ブロックＨＢと他の回路ブロックを含ませてもよい。即ち回路ブロックＣＢＭに複数の回路ブロックを含ませ、そのうちの１つを高速Ｉ／Ｆ回路ブロックＨＢにする。そして図１８（Ａ）では、高速Ｉ／Ｆ回路ブロックＨＢは、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向側に隣接して配置される。また他の回路ブロックは、高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向側に隣接して配置される。

なお高速Ｉ／Ｆ回路ブロックＨＢに接続されるパッド（ＤＡＴＡ＋／−、ＳＴＢ＋／−、ＣＬＫ＋／−、電源等のパッド）は、入力側Ｉ／Ｆ領域１４のうち、ＨＢのＤ４方向側の領域に配置できる。これらのパッドの下の領域やパッド間の空き領域には、保護素子（静電保護トランジスタ）などを配置できる。

回路ブロックＣＢＭに含ませる他の回路ブロックとしては、図１８（Ｂ）に示すようにロジック回路ブロックＬＢ（ドライバ用ロジック回路ブロック）がある。このロジック回路ブロックＬＢは表示制御信号（表示タイミングを制御したり表示処理を制御する信号）の生成や階調データの設定などを行う。即ち高速Ｉ／Ｆ回路ブロックＨＢが受信したデータは、ロジック回路ブロックＬＢを介してメモリブロックＭＢやデータドライバブロックＤＢに転送される。また高速Ｉ／Ｆ回路ブロックＨＢが受信したクロック信号（ストローブ信号を含む）もロジック回路ブロックＬＢに入力され、このクロック信号に基づいて表示制御信号等が生成される。従って高速Ｉ／Ｆ回路ブロックＨＢはロジック回路ブロックＬＢの近くに配置することが望ましく、その意味においては図１８（Ｂ）に示すように高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢを同じ回路ブロックＣＢＭに含ませ、ＨＢとＬＢをＤ２方向に沿って配置（隣接配置）することが望ましい。

そして図１８（Ｂ）の配置手法によれば、図７（Ａ）と同様に、物理層回路ＰＨＹとロジック回路ブロックＬＢとの間に高速Ｉ／Ｆ用ロジック回路ＨＬが配置され、ＰＨＹとＬＢとが隣接しないようになるため、ノイズの悪影響を防止できる。

またロジック回路ブロックＬＢ及び高速Ｉ／Ｆ回路ブロックＨＢを同じ回路ブロックＣＢＭに含ませる場合には、図１８（Ｃ）に示すように、ＬＢとＨＢを含む回路ブロックＣＢＭと、階調電圧を生成する階調電圧生成回路ブロックＧＢを、Ｄ１方向に沿って隣接して配置することができる。即ち、前述のように高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢは隣接して配置することが望ましい。また前述のように階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢも隣接して配置することが望ましい。従って図１８（Ｃ）に示すように回路ブロックＣＢＭと階調電圧生成回路ブロックＧＢとを隣接して配置すれば、高速Ｉ／Ｆ回路ブロックＨＢ及び階調電圧生成回路ブロックＧＢを共にロジック回路ブロックＬＢに隣接して配置することが可能になり、レイアウト効率を向上できる。また階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢは、インピーダンス変換回路（演算増幅器）などのアナログ回路を含むことができる。従って図１８（Ｃ）のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。なお図１８（Ｃ）では、回路ブロックＣＢ１〜ＣＢＮがデータドライバブロックＤＢを含んでいる。そして階調電圧生成回路ブロックＧＢは、ロジック回路ブロックＬＢ及び高速Ｉ／Ｆ回路ブロックＨＢを含む回路ブロックＣＢＭと、データドライバブロックＤＢとの間に配置される。

なお、図１８（Ｄ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢと共に回路ブロックＣＢＭに含ませる他の回路ブロックは、階調電圧生成回路ブロックＧＢであってもよい。即ち、前述のように高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢは隣接して配置することが望ましい。また前述のように階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢも隣接して配置することが望ましい。従って図１８（Ｄ）に示すように回路ブロックＣＢＭに階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢを含ませれば、これらのＧＢとＨＢを共にロジック回路ブロックＬＢに隣接させることが可能になり、レイアウト効率を向上できる。また前述のように階調電圧生成回路ブロックＧＢと高速Ｉ／Ｆ回路ブロックＨＢは、インピーダンス変換回路（演算増幅器）などのアナログ回路を含むことができる。従って図１８（Ｄ）のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。

また図１９に示すように、高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢ（ドライバ用ロジック回路ブロック）を、Ｄ１方向に沿って配置（隣接配置）してもよい。更に具体的には高速Ｉ／Ｆ回路ブロックＨＢが含む物理層回路ＰＨＹと高速Ｉ／Ｆ用ロジック回路ＨＬも、Ｄ１方向に沿って配置（隣接配置）する。

即ち本実施形態の配置手法では、集積回路装置のＤ２方向での幅Ｗが小さくなり、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢも小さくなる。そして図１８（Ｂ）の配置手法では、高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢがＤ２方向に沿って配置されるため、ＨＢのＤ２方向での高さを確保できず、ＨＢのレイアウト作業が困難になる可能性がある。

この点、図１９の配置手法によれば、高速Ｉ／Ｆ回路ブロックＨＢとロジック回路ブロックＬＢがＤ１方向に沿って配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢの高さを、十分な高さに確保でき、ＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢと同等程度にすることができる。この結果、高速Ｉ／Ｆ回路ブロックＨＢのレイアウト作業を容易化できる。

また図１９の配置手法によれば、物理層回路ＰＨＹとロジック回路ブロックＬＢとの間に高速Ｉ／Ｆ用ロジック回路ＨＬが配置され、ＰＨＹとＬＢとが隣接しないようになる。従ってＬＢで発生したノイズの悪影響がＰＨＹに及んだり、ＰＨＹで発生したノイズの悪影響がＬＢに及ぶのが防止され、伝送品質の維持や誤動作の防止を図れる。

なお図１８（Ｂ）〜図１９の配置手法において、高速Ｉ／Ｆ回路ブロックＨＢには、高速Ｉ／Ｆ回路のうちの物理層回路を含ませ、ロジック回路ブロックＬＢには、物理層回路よりも上層の回路を含ませるようにしてもよい。例えば図３（Ａ）の高速Ｉ／Ｆ回路１２０のうち、物理層回路１３０を高速Ｉ／Ｆ回路ブロックＨＢに含ませ、低速ロジック回路１７０をロジック回路ブロックＬＢに含ませるようにしてもよい。こうすれば、低速ロジック回路１７０を、例えばゲートアレイなどの自動配置配線手法によりインプリメントすることができ、設計を効率化できる。なお高速ロジック回路１６０の一部又は全部をロジック回路ブロックＬＢに含ませてもよい。

また図１８（Ｃ）〜図１９では、回路ブロックＣＢ１〜ＣＢＮが、階調電圧生成回路ブロックＧＢからの階調電圧を受け、データ線を駆動するデータドライバブロックＤＢを含む。そして図１８（Ｃ）〜図１９では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置される。なお階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢは、隣接させずに配置してもよいし、隣接させて配置してもよい。

図１８（Ｃ）〜図１９において、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間には、調整データの信号線が配線され、その本数は非常に多い。また階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢに対して階調電圧を出力する必要があり、その階調電圧出力線の本数も非常に多い。従って、階調電圧生成回路ブロックＧＢを、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置せずに、ＬＢのＤ３方向側に配置すると、ＧＢとＬＢの間において、調整データの信号線のみならず階調電圧出力線も配線する必要が生じる。従ってＧＢとＬＢの間において、他の信号線や電源線をグローバル線等で配線することが難しくなり、配線効率が低下する。

これに対して図１８（Ｃ）〜図１９では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置されるため、ＧＢとＬＢの間には、階調電圧出力線を配線しなくても済むようになる。従って、ＧＢとＬＢの間において、他の信号線や電源線をグローバル線等により配線できるようになり、配線効率を向上
できる。

なお図１８（Ｃ）〜図１９では、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル線（トランジスタ配線）よりも上層のグローバル線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば図１８（Ｃ）〜図１９に示すように、調整データ、階調電圧、データ信号の信号線を無駄なく配線して、データドライバブロックＤＢからのデータ信号をパッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。

１０．集積回路装置の形状比、幅
本実施形態では図２０（Ａ）に示すように、集積回路装置１０のＤ２方向での幅をＷとし、Ｄ１方向での長さをＬＤとした場合に、集積回路装置１０の縦横の形状比ＳＰ＝ＬＤ／Ｗが、ＳＰ＞１０となっている。

そしてこのように形状比ＳＰ＞１０となる細長チップでは、図８（Ａ）（Ｂ）（Ｃ）で説明したようなバンプの接触抵抗を原因とするインピーダンス不整合の問題が生じる。即ちスクウェアなチップでは顕在化しなかった問題が、ＳＰ＞１０となる細長チップでは深刻な問題になる。この点、本実施形態では、図１７（Ａ）〜図１９に示す手法を採用することで、この問題を解決しており、実装の容易化と低コスト化の両立を図りながら、高速シリアル転送の信号品質の維持に成功している。

さて、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、図２０（Ａ）のように形状比ＳＰ＞１０の細長チップを実現するためには、集積回路装置１０のＤ２方向での幅Ｗを小さくする必要がある。

この点、本実施形態では図２０（Ｂ）に示すように、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。

即ち図１１（Ａ）、図１２（Ａ）の配置手法では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。従ってＤ２方向での幅Ｗは、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２になってしまう。従って、集積回路装置のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。

これに対して本実施形態では、データドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に、他の回路ブロックが介在しないため、Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくできる。具体的には、短辺方向であるＤ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、前述のようにＳＰ＞１０とすることができ、更に望ましくはＳＰ＞１２とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばＷ＝１．３ｍｍ、ＬＤ＝２２ｍｍ、ＳＰ＝１６．９や、Ｗ＝１．３５ｍｍ、ＬＤ＝１７ｍｍ、ＳＰ＝１２．６となる細長の集積回路装置を実現できる。

なお図２０（Ｂ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。

次にＷ１、ＷＢ、Ｗ２の関係について説明する。例えば本実施形態では図２０（Ｃ）に示すように、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。

例えば出力側Ｉ／Ｆ領域１２には、Ｄ２方向での段数が１段又は複数段となるパッドが配置される。そして図１６（Ａ）に示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側Ｉ／Ｆ領域１２の幅Ｗ１が最小限になるようにしている。従って、パッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとなる。

一方、入力側Ｉ／Ｆ領域１４では、Ｄ２方向での段数が１段となるパッドが配置される。そして図１６（Ａ）に示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側Ｉ／Ｆ領域１４の幅Ｗ２が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、０．１ｍｍ≦Ｗ２≦０．２ｍｍとなる。なお出力側Ｉ／Ｆ領域１２において、Ｄ２方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数（或いは大きさ）が、入力側Ｉ／Ｆ領域１４に比べて出力側Ｉ／Ｆ領域１２の方が多いからである。

また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、データドライバブロックＤＢやメモリブロックＭＢのＤ２方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度
になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとなる。

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。即ちＷ＜２×ＷＢが成り立ち、細長の集積回路装置を実現できる。

１１．電子機器
図２１（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２１（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２１（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２１（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図２１（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２１（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１導電型ウェル、第２導電型ウェル、第１導電型トランジスタ、第２導電型トランジスタ、第２導電型基板等）と共に記載された用語（Ｎ型ウェル、Ｐ型ウェル、Ｎ型トランジスタ、Ｐ型トランジスタ、Ｐ型基板等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

集積回路装置の回路構成例。 図２（Ａ）（Ｂ）はデータドライバ、階調電圧生成回路の構成例。 図３（Ａ）（Ｂ）（Ｃ）は高速Ｉ／Ｆ回路、物理層回路の構成例。 図４（Ａ）（Ｂ）は物理層回路の他の構成例。 図５（Ａ）（Ｂ）はトリプルウェルを用いる本実施形態の手法の説明図。 図６（Ａ）（Ｂ）はＰ＋領域の形成手法の説明図。 図７（Ａ）（Ｂ）は本実施形態の集積回路装置の配置例。 図８（Ａ）（Ｂ）（Ｃ）はバンプの接触抵抗の問題の説明図。 集積回路装置の配置手法の説明図。 集積回路装置の配置手法の説明図。 図１１（Ａ）（Ｂ）は集積回路装置等の詳細な配置例。 図１２（Ａ）（Ｂ）は集積回路装置等の詳細な配置例。 細長の集積回路装置を実現する配置手法の説明図。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図１５（Ａ）（Ｂ）は集積回路装置の詳細な配置例。 図１６（Ａ）（Ｂ）は集積回路装置の断面図の例。 図１７（Ａ）（Ｂ）は高速Ｉ／Ｆ回路の配置手法の説明図。 図１８（Ａ）〜（Ｄ）は高速Ｉ／Ｆ回路の配置手法の説明図。 高速Ｉ／Ｆ回路の配置手法の説明図。 図２０（Ａ）（Ｂ）（Ｃ）は集積回路装置の形状比、幅の説明図。 図２１（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

ＨＢ 高速Ｉ／Ｆ回路ブロック、ＬＢ ドライバ用ロジック回路ブロック、
ＰＨＹ 物理層回路、ＨＬ 高速Ｉ／Ｆ用ロジック回路、
ＮＷＬＨ、ＮＷＬＤ Ｎ型ウェル、ＰＷＬＨ Ｐ型ウェル、ＰＳＵＢ Ｐ型基板、
ＮＴＲ１、ＰＴＲ１、ＮＴＲ２、ＰＴＲ２ トランジスタ、
ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストＩ／Ｆ回路、４８ ＲＧＢＩ／Ｆ回路、５０ データドライバ、
５２ データラッチ回路、５４ Ｄ／Ａ変換回路、５６ 出力回路、
７０ 走査ドライバ、９０ 電源回路、１１０ 階調電圧生成回路、
１２０ 高速Ｉ／Ｆ回路、１３０ 物理層回路、１３１ レシーバ回路、
１５０ 高速Ｉ／Ｆ用ロジック回路、１６０ 高速ロジック回路、
１６２ シリアル／パラレル変換回路、１７０ 低速ロジック回路、
１７２ ドライバＩ／Ｆ回路

Claims (15)

1. シリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、
   表示制御信号を生成するドライバ用ロジック回路ブロックとを含み、
   前記高速インターフェース回路ブロックが含む第１導電型トランジスタは、第２導電型ウェルに形成され、
   前記高速インターフェース回路ブロックが含む第２導電型トランジスタは、前記第２導電型ウェルを囲むように第２導電型基板に形成された第１導電型ウェルに形成され、
   前記ドライバ用ロジック回路ブロックが含む第１導電型トランジスタ、第２導電型トランジスタは、前記高速インターフェース回路ブロック用の前記第１導電型ウェルの領域以外の領域に形成されることを特徴とする集積回路装置。
2. 請求項１において、
   前記ドライバ用ロジック回路ブロックに第１電源を供給するための第１電源線に電気的に接続される基板電位安定化用の第２導電型拡散領域が、前記高速インターフェース回路ブロックを囲むようにリング状に前記第２導電型基板に形成されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記高速インターフェース回路ブロックは、
   シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、
   シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、
   前記物理層回路が含む第１導電型トランジスタは、第１の第２導電型ウェルに形成され、
   前記物理層回路が含む第２導電型トランジスタは、前記第１の第２導電型ウェルを囲むように前記第２導電型基板に形成された第１の第１導電型ウェルに形成され、
   前記高速インターフェース用ロジック回路が含む第１導電型トランジスタは、第２の第２導電型ウェルに形成され、
   前記高速インターフェース用ロジック回路が含む第２導電型トランジスタは、前記第２の第２導電型ウェルを囲むように前記第２導電型基板に形成された第２の第１導電型ウェルに形成されることを特徴とする集積回路装置。
4. 請求項３において、
   前記ドライバ用ロジック回路ブロックに第１電源を供給するための第１電源線が前記高速インターフェース回路ブロック内に配線され、配線された前記第１電源線に電気的に接続される基板電位安定化用の第２導電型拡散領域が、前記第１の第１導電型ウェルと前記第２の第１導電型ウェルの間の前記第２導電型基板に形成されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   集積回路装置の第１の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置され、集積回路装置の前記第１の辺に対向する第３の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記高速インターフェース回路ブロックは、
   シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、
   シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、
   前記物理層回路と前記ドライバ用ロジック回路ブロックとの間に前記高速インターフェース用ロジック回路が配置され、且つ、前記物理層回路と前記ドライバ用ロジック回路ブロックとが隣接しないように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。
7. 請求項６において、
   前記高速インターフェース回路ブロックはパッド領域を含むマクロブロックとして形成され、
   集積回路装置の第２の辺と前記高速インターフェース回路ブロックの第２の辺とが一致するように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。
8. 請求項６又は７のいずれかにおいて、
   前記高速インターフェース回路ブロック以外の他の回路ブロックに電源を供給するための電源線が、前記高速インターフェース回路ブロックの矩形領域を迂回して、前記高速インターフェース回路ブロックの前記矩形領域の３つの辺に沿って配線されることを特徴とする集積回路装置。
9. 請求項６乃至８のいずれかにおいて、
   前記高速インターフェース回路ブロックの第１の辺と前記物理層回路との間に第１の領域が形成され、前記高速インターフェース回路ブロックの前記第１の辺に対向する第３の辺と前記物理層回路との間に第２の領域が形成されるように、前記物理層回路が配置されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）を含み、
    前記第１〜第Ｎの回路ブロックは、
    前記高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、
    前記高速インターフェース回路ブロックは、前記第１〜第Ｎの回路ブロックのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックとして配置されることを特徴とする集積回路装置。
11. 請求項１０において、
    前記Ｍは、［Ｎ／２］−２≦Ｍ≦［Ｎ／２］＋３（［Ｘ］はＸを越えない最大の整数）であることを特徴とする集積回路装置。
12. 請求項１０又は１１において、
    前記第Ｍの回路ブロックは、
    前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとを含み、
    前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第２の方向に沿って配置されることを特徴とする集積回路装置。
13. 請求項１０又は１１において、
    前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前
    記第１の方向に沿って配置されることを特徴とする集積回路装置。
14. 請求項１０乃至１３のいずれかにおいて、
    前記第１〜第Ｎの回路ブロックは、
    階調電圧を生成する階調電圧生成回路ブロックと、
    前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動する少なくとも１つのデータドライバブロックを含み、
    前記階調電圧生成回路ブロックは、前記ドライバ用ロジック回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
15. 請求項１乃至１４のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。
    

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