JP4337904B2 - 集積回路装置および電子機器 - Google Patents
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- 239000000872 buffer Substances 0.000 claims description 89
- 238000009792 diffusion process Methods 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 17
- 230000002457 bidirectional effect Effects 0.000 claims description 16
- 238000012546 transfer Methods 0.000 claims description 13
- 238000013461 design Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims 4
- 230000015556 catabolic process Effects 0.000 description 40
- 238000010586 diagram Methods 0.000 description 31
- 239000004973 liquid crystal related substance Substances 0.000 description 29
- 230000015654 memory Effects 0.000 description 9
- 230000003068 static effect Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 6
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 6
- 101000928408 Homo sapiens Protein diaphanous homolog 2 Proteins 0.000 description 6
- 102100036469 Protein diaphanous homolog 2 Human genes 0.000 description 6
- 230000002411 adverse Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 101100031674 Arabidopsis thaliana NPF8.3 gene Proteins 0.000 description 4
- 101000772460 Arabidopsis thaliana Thioredoxin reductase 2 Proteins 0.000 description 4
- 101000805864 Homo sapiens Divergent protein kinase domain 2A Proteins 0.000 description 4
- 101000998623 Homo sapiens NADH-cytochrome b5 reductase 3 Proteins 0.000 description 4
- 101000591392 Leishmania infantum Probable flavin mononucleotide-dependent alkene reductase Proteins 0.000 description 4
- 102100033153 NADH-cytochrome b5 reductase 3 Human genes 0.000 description 4
- 102000017938 NTSR2 Human genes 0.000 description 4
- 101100235787 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pim1 gene Proteins 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 101150114015 ptr-2 gene Proteins 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 101100138677 Arabidopsis thaliana NPF8.1 gene Proteins 0.000 description 2
- 101000772461 Arabidopsis thaliana Thioredoxin reductase 1, mitochondrial Proteins 0.000 description 2
- 102000017921 NTSR1 Human genes 0.000 description 2
- 101150059273 PTR1 gene Proteins 0.000 description 2
- 101100262635 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBR1 gene Proteins 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000773153 Homo sapiens Thioredoxin-like protein 4A Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 102100030272 Thioredoxin-like protein 4A Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
前記第1の回路ブロックを構成する第2導電型トランジスタは、前記第2導電型ウエルを囲むように第2導電型基板に形成された第1の第1導電型ウエルに形成され、
前記第2の回路ブロックを構成する第2導電型トランジスタは、前記第1の回路ブロック用の前記第1の第1導電型ウエルとは異なる第2の第1導電型ウエルに形成され、
図1は、本発明の集積回路装置の基本構成の一例を示す図である。図示されるように、図1の集積回路装置は、シリアル通信線を経由してホスト(例えば、液晶表示装置の表示動作を制御するホストコンピュータ)100から送られてくる画像信号(階調データ)や制御信号を受ける第1の回路ブロック(例えば、高速インタフェース回路ブロック)200と、第1の回路ブロック200とは別系統の電源で動作する第2の回路ブロック(例えば、ロジック回路ブロック)400と、第1の回路ブロック200と第2の回路ブロック400との間に設けられた(別電源系回路間の)インタフェース回路300(以下、I/Oバッファ300という場合がある)と、第2の回路ブロック(例えばロジック回路)400によって動作が制御されるドライバ回路(例えば、液晶表示装置のデータ線駆動回路等)500と、を含んで構成されている。
図2は、第1の検討例に係る(別電源系回路間の)インタフェース回路の構成例を示す回路図である。
図3は、第2の検討例に係る(別電源系回路間)インタフェース回路の構成例を示す回路図である。図3では、第1の回路ブロック200の電源と第2の回路ブロック400の電源は完全に分離されている。よって、図2の場合のような、各回路間の電源ノイズの悪影響は生じない。
図6は、本発明の集積回路装置における第1のバッファ回路に設けられる静電保護回路の
具体的回路構成の一例を説明するための回路図である。上述のような考察にかんがみて、本発明では、図6に示すように、静電破壊が生じ易い入力バッファ304の前段に、静電保護回路ED1を設ける。
図8(A),図8(B)は、静電保護回路を構成するダイオードおよび抵抗の構成を示すデバイスの断面図である。なお、図8(B)は、図8(A)のデバイスの等価回路図を示す。
Nウエル(NWL)にはP+拡散層10が形成される。Pウエル(PWL)はVSS2に接続され、Nウエル(NWL)はVDD2に接続される。
図13(A),図13(B)は、第1および第2の低電位電源間に挿入される静電気保護回路(双方向ダイオード)の回路構成を示す図である。図13(B)のように、複数段のダイオードを設けることもできるが、ここでは、図13(A)のように、1個のダイオードを設ける場合について説明する。
本実施形態では、本発明を液晶表示装置のドライバICに適用した場合の例について説明する。
図16は、本発明を適用した液晶表示装置のドライバIC(ならびに液晶パネルの一部)の構成を示すブロック図である。
次に、高速I/F回路620の具体的な構成について説明する。図17(A)〜図17(C)は、高速インタフェース回路(高速I/F回路)の具体的な構成と動作を説明するための図である。
図19は、液晶表示装置用ドライバIC105のレイアウト例を示す図である。図示されるように、中央に、高速I/F回路620と、ドライバ用ロジック回路540と、階調電圧発生回路610と、が配置される。また、データ線ドライバ550a,bと、メモリ520a,bと、走査線ドライバ570a,bと、電源回路590a,bの各々は、左右対称に整然と配置される。また、図19において、I/O領域(IO1,IO2)は入力信号を受けるパッド領域である。また、パッド領域(PDS)は、出力パッドが一列に配置される領域である。
図20は、液晶表示装置用ドライバICにおいて使用される回路の種類(耐圧別の分類)を示す図である。図20に示すように、IC105には、低耐圧回路領域(LVR)と、低耐圧回路領域LVよりも耐圧が高い中耐圧領域(MVR)と、中耐圧回路領域MVよりも耐圧が高い高耐圧回路領域(HVR)と、が設けられる。
本発明の集積回路装置(IC)105では、例えば、トリプルウエル構造が採用される。図1で説明したように、第1の回路ブロックと第2の回路ブロックとが別系統の電源で動作することを前提としている。
図23は、本発明の集積回路装置の応用例を示す回路図である。図23の回路構成は、図6の回路構成と同じである。ただし、図23の場合、出力バッファ304を構成するトランジスタ(ゲート絶縁膜の破壊が生じ易いトランジスタ)を、低耐圧系トランジスタに代えて、中耐圧系のトランジスタ(M31,M41)によって構成している。
300 インタフェース回路(I/Oバッファ) 302,306 入力バッファ
304,308 出力バッファ 400 第2の回路ブロック
500 ドライバ回路
Claims (13)
- 第1の回路ブロックおよび前記第1の回路ブロックと異なる電源で動作する第2の回路ブロックと、前記第1の回路ブロックと前記第2の回路ブロックとの間に設けられるインタフェース回路と、を含み、
前記第1の回路ブロックは、第1の電源および前記第1の電源よりも低電位の第2の電源で動作し、
前記第2の回路ブロックは、第3の電源および前記第3の電源よりも低電位の第4の電源で動作し、
前記第1の回路ブロックは、アナログ回路および第1のロジック回路を含み、かつ、前記第2の回路ブロックは、第2のロジック回路を含み、前記第1のロジック回路と前記第2のロジック回路は、前記インタフェース回路を経由して接続されており、
前記インタフェース回路は、第1のバッファ回路および第2のバッファ回路の少なくとも1つを有し、
前記第1のバッファ回路は、
前記第1の回路ブロックからの信号をバッファリングして第1の信号経路に出力する、前記第1の電源および第2の電源で動作する第1の出力バッファと、
前記第1の出力バッファから前記第1の信号経路を経由して送られてくる信号をバッファリングして前記第2の回路ブロックに供給する、前記第3の電源および前記第4の電源で動作する第1の入力バッファと、
前記第1の信号経路と前記第3の電源との間に設けられた第1のPN接合ダイオードと、
前記第1の信号経路と前記第4の電源との間に設けられた第2のPN接合ダイオードと、
前記第1の信号経路に介在する、不純物領域によって形成された第1の静電保護抵抗とを含み、
前記第2のバッファ回路は、
前記第2の回路ブロックからの信号をバッファリングして第2の信号経路に出力する、前記第3の電源および前記第4の電源で動作する第2の出力バッファと、
前記第2の出力バッファから前記第2の信号経路を経由して送られてくる信号をバッファリングして前記第1の回路ブロックに供給する、前記第1の電源および前記第2の電源で動作する第2の入力バッファと、
前記第2の信号経路と前記第1の電源との間に設けられた第3のPN接合ダイオードと、
前記第2の信号経路と前記第2の電源との間に設けられた第4のPN接合ダイオードと、
前記第2の信号経路に介在する、不純物領域によって形成された第2の静電保護抵抗とを含む、
ことを特徴とする集積回路装置。 - 請求項1記載の集積回路装置であって、
前記第1の回路ブロックは、前記集積回路装置の外に設けられる外部装置と前記第2の回路ブロックとの間に設けられた、前記外部装置と前記第2の回路ブロックとの通信のためのインタフェース回路であることを特徴とする集積回路装置。 - 請求項2記載の集積回路装置であって、
前記第1の回路ブロックに設けられる前記アナログ回路は、前記外部装置との間で通信を行うためのトランスミッタおよびレシーバを有することを特徴とする集積回路装置。 - 請求項1〜請求項3のいずれか記載の集積回路装置であって、
前記第2の電源と前記第4の電源との間には、ノイズ阻止および静電気保護のための静電気保護回路が設けられ、
前記静電気保護回路は、
前記第2の電源から前記第4の電源に向かう方向を順方向とする少なくとも一つの第5のダイオードと、前記第4の電源から前記第2の電源に向かう方向を順方向とする少なくとも一つの第6のダイオードとが並列に接続されて構成される双方向ダイオードを含む、
ことを特徴とする集積回路装置。 - 請求項1〜請求項4のいずれか記載の集積回路装置であって、
前記第1の電源と前記第2の電源との間に設けられた第1の電源間保護素子と、
前記第3の電源と前記第4の電源との間に設けられた第2の電源間保護素子と、
を、さらに有することを特徴とする集積回路装置。 - 請求項1〜請求項5のいずれか記載の集積回路装置であって、
前記第2の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムIC設計手法によって形成される回路を含む回路ブロックであり、
前記基本セルは、回路構成要素として、少なくとも、
第1導電型ウエル領域と、
第2導電型ウエル領域と、
前記第1導電型ウエル領域に設けられた第2導電型拡散層と、
前記第2導電型ウエル領域に設けられた第1導電型拡散層と、
少なくとも一つのゲート電極層と、を含み、
前記第1のバッファ回路に含まれる前記第1のPN接合ダイオード、前記第2のPN接合ダイオードならびに前記第1の静電保護抵抗の各々は、前記第2の回路ブロック用の前記基本セルに含まれる少なくとも1つの前記回路構成要素を用いて構成される、
ことを特徴とする集積回路装置。 - 請求項1〜請求項6のいずれか記載の集積回路装置であって、
前記第1の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムIC設計手法によって形成される回路を含む回路ブロックであり、
前記基本セルは、回路構成要素として、少なくとも、
第1導電型ウエル領域と、
第2導電型ウエル領域と、
前記第1導電型ウエル領域に設けられた第2導電型拡散層と、
前記第2導電型ウエル領域に設けられた第1導電型拡散層と、
少なくとも一つのゲート電極層と、を含み、
前記第2のバッファ回路に含まれる前記第3のPN接合ダイオード、前記第4のPN接合ダイオードならびに前記第2の静電保護抵抗の各々は、前記第1の回路ブロック用の前記基本セルに含まれる少なくとも1つの前記回路構成要素を用いて構成される、
ことを特徴とする集積回路装置。 - 請求項6または請求項7記載の集積回路装置であって、
前記第2導電型ウエル領域内に前記第1導電型ウエル領域が形成され、
前記少なくとも一つのゲート電極層は、前記第1導電型ウエル領域に設けられている前記第2導電型拡散層上、ならびに前記第2導電型ウエル領域に設けられている前記第1導電型拡散層上を通過して第1の方向に直線状に延在し、
前記第1の信号経路または前記第2の信号経路を構成する配線層は、
前記ゲート電極層に対して平行に延在すると共に、互いに電気的に接続された第1の配線部分と第2の配線部分と、を含んで構成され、
前記第1の配線部分は、
前記第1導電型ウエル領域に設けられている前記第2導電型拡散層と複数のコンタクトを経由して接続されると共に、その端部が、前記第2導電型ウエル領域に設けられている前記第1導電型拡散層に、前記複数のコンタクトよりも少ない数のコンタクトを経由して接続され、
前記第2の配線部分は、
その端部が、前記第2導電型ウエル領域に設けられている前記第1導電型拡散層に少なくとも一つのコンタクトを経由して接続され、
前記第1のバッファ回路または前記第2のバッファ回路に含まれる前記第1乃至第4のPN接合ダイオードは、前記第1導電型ウエル領域と前記第2導電型拡散層との接合面あるいは前記第2導電型ウエル領域と前記第1導電型拡散層との接合面を用いて形成され、
前記第1の静電保護抵抗または前記第2の静電保護抵抗は、
前記第2導電型ウエル領域に設けられている前記第1導電型拡散層あるいは前記第1導電型ウエル領域に設けられている前記第2導電型拡散層を拡散抵抗として用いて形成される、
ことを特徴とする集積回路装置。 - 請求項8記載の集積回路装置であって、
前記配線層の前記第1の配線部分と前記第1導電型ウエル領域に設けられている前記第2導電型拡散層とを接続するための前記複数のコンタクトの配置間隔は、前記第1の配線部分の端部と前記第2導電型ウエル領域に設けられている前記第1導電型拡散層とを接続する前記コンタクトと、前記第2の配線部分の端部と前記第1導電型拡散層とを接続する前記コンタクトとの配置間隔よりも狭く設定される、
ことを特徴とする集積回路装置。 - 請求項1〜請求項9のいずれか記載の集積回路装置であって、
前記第1の入力バッファまたは前記第2の入力バッファを構成するトランジスタのゲート絶縁膜の膜厚は、前記第1の回路ブロックまたは第2の回路ブロックを構成するトランジスタのゲート絶縁膜の膜厚よりも厚く設定されることを特徴とする集積回路装置。 - 請求項1〜請求項10のいずれか記載の集積回路装置であって、
前記第1の回路ブロックを構成する第1導電型トランジスタは、第2導電型ウエルに形成され、
前記第1の回路ブロックを構成する第2導電型トランジスタは、前記第2導電型ウエルを囲むように第2導電型基板に形成された第1の第1導電型ウエルに形成され、
前記第2の回路ブロックを構成する第2導電型トランジスタは、前記第1の回路ブロック用の前記第1の第1導電型ウエルとは異なる第2の第1導電型ウエルに形成され、
前記第2の回路ブロックを構成する第1導電型トランジスタは、前記第2導電型基板に形成される、
ことを特徴とする集積回路装置。 - 請求項1〜請求項11のいずれか記載の集積回路装置であって、
前記第1の回路ブロックは、シリアルバスを介してデータ転送を行うインタフェース回路ブロックであり、
前記インタフェース回路ブロックは、アナログ回路を含む物理層回路と、ロジック回路と、を含み、
前記2の回路ブロックは、表示装置を駆動するための表示制御信号を生成するドライバ用ロジック回路ブロックである、
ことを特徴とする集積回路装置。 - 請求項1〜請求項12のいずれか記載の集積回路装置と、
前記集積回路装置によって駆動される表示装置と、を含むことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007105041A JP4337904B2 (ja) | 2007-04-12 | 2007-04-12 | 集積回路装置および電子機器 |
US12/081,004 US7974051B2 (en) | 2007-04-12 | 2008-04-09 | Integrated circuit device and electronic instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007105041A JP4337904B2 (ja) | 2007-04-12 | 2007-04-12 | 集積回路装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008263076A JP2008263076A (ja) | 2008-10-30 |
JP4337904B2 true JP4337904B2 (ja) | 2009-09-30 |
Family
ID=39853488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007105041A Expired - Fee Related JP4337904B2 (ja) | 2007-04-12 | 2007-04-12 | 集積回路装置および電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7974051B2 (ja) |
JP (1) | JP4337904B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5310100B2 (ja) * | 2009-03-03 | 2013-10-09 | 富士通セミコンダクター株式会社 | 静電気保護回路および半導体装置 |
KR101496672B1 (ko) * | 2009-12-31 | 2015-03-05 | 주식회사 동부하이텍 | 모바일 인더스트리 프로세서 인터페이스 |
TW201306416A (zh) * | 2011-07-28 | 2013-02-01 | Raydium Semiconductor Corp | 具有靜電放電保護效應的電子裝置 |
US8837252B2 (en) | 2012-05-31 | 2014-09-16 | Atmel Corporation | Memory decoder circuit |
EP2741330A1 (en) * | 2012-12-06 | 2014-06-11 | Nxp B.V. | ESD protection |
TWI526696B (zh) * | 2014-05-22 | 2016-03-21 | 聯詠科技股份有限公司 | 影像顯示系統及其顯示驅動模組 |
CN105321444B (zh) * | 2014-05-29 | 2019-05-31 | 联咏科技股份有限公司 | 图像显示系统及其显示驱动模块 |
GB2526825B (en) * | 2014-06-03 | 2019-01-09 | Advanced Risc Mach Ltd | An integrated circuit with interface circuitry, and an interface cell for such interface circuitry |
GB2526823B (en) | 2014-06-03 | 2018-09-26 | Advanced Risc Mach Ltd | An integrated circuit with interface circuitry, and an interface cell for such interface circuitry |
US11443820B2 (en) | 2018-01-23 | 2022-09-13 | Microchip Technology Incorporated | Memory device, memory address decoder, system, and related method for memory attack detection |
CN110517618B (zh) * | 2018-05-22 | 2022-12-27 | 联咏科技股份有限公司 | 显示器仪器及其数据驱动集成电路 |
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6011681A (en) * | 1998-08-26 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Whole-chip ESD protection for CMOS ICs using bi-directional SCRs |
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JP4698996B2 (ja) | 2004-09-30 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP2006319268A (ja) | 2005-05-16 | 2006-11-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
US7417837B2 (en) * | 2005-10-21 | 2008-08-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection system for multi-power domain circuitry |
-
2007
- 2007-04-12 JP JP2007105041A patent/JP4337904B2/ja not_active Expired - Fee Related
-
2008
- 2008-04-09 US US12/081,004 patent/US7974051B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7974051B2 (en) | 2011-07-05 |
JP2008263076A (ja) | 2008-10-30 |
US20080253045A1 (en) | 2008-10-16 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081224 |
|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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