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- 239000000872 buffer Substances 0.000 claims description 329
- 238000006243 chemical reaction Methods 0.000 claims description 242
- 239000000758 substrate Substances 0.000 claims description 215
- 230000015654 memory Effects 0.000 claims description 211
- 238000005070 sampling Methods 0.000 claims description 57
- 239000011159 matrix material Substances 0.000 claims description 53
- 239000010408 film Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 238000004891 communication Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 11
- 239000010409 thin film Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 40
- 239000004973 liquid crystal related substance Substances 0.000 description 36
- 238000012546 transfer Methods 0.000 description 36
- 239000011521 glass Substances 0.000 description 24
- 230000000630 rising effect Effects 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 20
- 238000012545 processing Methods 0.000 description 17
- 208000032365 Electromagnetic interference Diseases 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000000694 effects Effects 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 238000011161 development Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 239000013081 microcrystal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920001690 polydopamine Polymers 0.000 description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000004988 Nematic liquid crystal Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229920005994 diacetyl cellulose Polymers 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Liquid Crystal (AREA)
Description
本発明は、プロジェクタ、ノートPC、モニタ、携帯電話、PDA等に用いられるディスプレイ装置に関し、特に、液晶表示装置等の電圧駆動型表示装置並びに電流駆動型表示装置に関する。
前記目的を達成する本発明に係る表示装置は、その一つのアスペクト(側面)において、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、前記複数の走査線に順次電圧を印加する走査線駆動回路と、上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、を有する表示装置において、表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を、前記表示パネル部の外部に備え、前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路(「DAC回路」という)を備え、さらに前記表示パネル部に、前記DAC回路の出力を入力とし、前記データ線に出力が接続されたセレクタ回路を有し、前記コントローラ装置と、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている。本発明において、データ転送のバス幅を大としたことで、データ線駆動回路の動作周波数が低減され、これにより、データ線駆動回路及び走査線駆動回路を含む周辺回路を構成するトランジスタ素子が、前記表示パネル部に形成される画素スイッチをなすTFT(Thin Film Transistor)と同一プロセスで形成され、前記周辺回路のトランジスタ素子のゲート絶縁膜の膜厚は、高電圧駆動される画素スイッチのTFTのゲート絶縁膜の膜厚と同一に設定されている。
言い換えれば、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
言い換えれば、前記DAC回路、前記表示メモリ、前記画素部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
また本発明は、別のアスペクトにおいて、前記シリアル−パラレル変換回路機能が、1ビット入力のシリアル−パラレル変換回路を複数個用い、これらを同時に駆動することで達成されている。
すなわち、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しく設定されている。
この多ビット入力多ビット出力シリアル−パラレル変換回路は、1ビット入力のシリアル−パラレル変換回路複数個によって構成され、これら複数の1ビット入力のシリアル−パラレル変換回路は同時に駆動される。
言い換えれば、前記DAC回路、前記表示メモリ、前記画素部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
言い換えれば、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しく設定されている。
図1は、本発明の第1の実施例の構成を示す図である。図1を参照して、本発明の第1の実施例を詳細に説明する。図1を参照すると、本発明の第1の実施例は、システム側回路基板103と、コントローラIC102、及び、表示デバイス基板101を備えて構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ(コントローラ)108、走査回路(走査線駆動回路)109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に配置され、セレクタ回路107が表示部110の列側に接続されており、レベルシフタ回路104の出力をラッチ回路105でラッチし、ラッチ回路105の出力はDAC回路106でアナログ信号に変換され、セレクタ回路107を介して表示部110のデータ線に出力される。
本発明の第2の実施例について説明する。図5は、本発明の第2の実施例の構成を示す図である。図5を参照すると、本発明の第2の実施例は、システム側回路基板103と、コントローラIC102及び表示デバイス基板101から構成される。
システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、セレクタ回路107は、この順に並び、セレクタ回路107が表示部110の列側に接続されている。
本発明の第3の実施例について説明する。図6は、本発明の第3の実施例の構成を示す図である。図6を参照すると、本発明の第3の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、レベルシフタ回路104、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第4の実施例について説明する。図7は、本発明の第4の実施例の構成を示す図である。図7を参照すると、本発明の第4の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ701、走査回路109、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第5の実施例について説明する。図8は、本発明の第5の実施例の構成を示す図である。図8を参照すると、本発明の第5の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第6の実施例について説明する。図10は、本発明の第6の実施例の構成を示す図である。図10を参照すると、本発明の第6の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、セレクタ回路107、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第7の実施例について説明する。図11は、本発明の第7の実施例の構成を示す図である。図11を参照すると、本発明の第7の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。
次に本発明の第8の実施例について説明する。図13は、本発明の第8の実施例の構成を示す図である。図13を参照すると、本発明の第8の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、レベルシフタ回路104、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第9の実施例について説明する。図14は、本発明の第9の実施例の構成を示す図である。図14を参照すると、本発明の第9の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、DAC回路106並びに表示部110を内蔵しており、コントローラIC102に接続される。
次に本発明の第10の実施例について説明する。図15は、本発明の第10の実施例の構成を示す図である。図15を参照すると、本発明の第10の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801はこの順に並び、電圧−電流変換回路/電流出力バッファ801が表示部110の列側に接続されている。
次に本発明の第11の実施例について説明する。図17は、本発明の第11の実施例の構成を示す図である。図17を参照すると、本発明の第11の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、B個のラッチ回路105の出力を入力するデコーダ回路1001、デコーダ回路1001の出力を入力しデコード結果に応じた電流値を出力する電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。本実施例では、表示部110において階調ビット数BでM行N列のアクティブマトリクス表示が行われる。メモリ111は、(M×N×B)ビットの容量を有する。また、電流出力バッファ1002は、表示部110の列側入力数と同じN出力を有する。出力バッファ112には、メモリ111の(M×N×B)ビットの内の1行分に相当する(N×B)ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ(N×B)ビット数の回路がある。デコーダ回路1001は、N回路からなる。
次に本発明の第12の実施例について説明する。図18は、本発明の第12の実施例の構成を示す図である。図18を参照すると、本発明の第12の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第13の実施例について説明する。図20は、本発明の第13の実施例の構成を示す図である。図20を参照すると、本発明の第13の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第14の実施例について説明する。図21は、本発明の第14の実施例の構成を示す図である。図21を参照すると、本発明の第14の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、レベルシフタ回路104、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第15の実施例について説明する。図22は、本発明の第15の実施例の構成を示す図である。図22を参照すると、本発明の第15の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第16の実施例について説明する。図23は、本発明の第16の実施例の構成を示す図である。図23を参照すると、本発明の第16の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第17の実施例について説明する。図25は、本発明の第17の実施例の構成を示す図である。図25を参照すると、本発明の第17の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、セレクタ回路107、シリアル/パラレル変換回路1801、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第18の実施例について説明する。図26は、本発明の第18の実施例の構成を示す図である。図26を参照すると、本発明の第18の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第19の実施例について説明する。図28は、本発明の第19の実施例の構成を示す図である。図28を参照すると、本発明の第19の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。
次に本発明の第20の実施例について説明する。図29は、本発明の第20の実施例の構成を示す図である。図29を参照すると、本発明の第20の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第21の実施例について説明する。図30は、本発明の第21の実施例の構成を示す図である。図30を参照すると、本発明の第21の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、シリアル/パラレル変換回路1801、レベルシフタ104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801はこの順に並び、電圧−電流変換回路/電流出力バッファ801が表示部110の列側に接続されている。
次に本発明の第22の実施例について説明する。図32は、本発明の第22の実施例の構成を示す図である。図32を参照すると、本発明の第22の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、シリアル/パラレル変換回路1801、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。
次に本発明の第23の実施例について説明する。図33は、本発明の第23の実施例の構成を示す図である。図33を参照すると、本発明の第23の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル/パラレル変換回路1801、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第24の実施例について説明する。図34は、本発明の第24の実施例の構成を示す図である。図34を参照すると、本発明の第24の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル/パラレル変換回路1801、DAC回路106並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
この実施例では、ポリシリコン(多結晶シリコン、poly-Si)のTFTアレイを作製した。図35乃至図36は、多結晶シリコンの表面層にチャネルを形成するポリシリコンTFT(プレーナ構造)のアレイの製造構成を示す工程断面図である。
本発明の第26の実施例として、ポリシリコン(多結晶シリコン、poly-Si)のTFTアレイを作製し、反射型表示装置を構成した。図35、図36を参照すると、ガラス基板10上に酸化シリコン膜11を形成した後、アモルファスシリコン12を成長させ、次にエキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させ(図35(a))、更に10nmの酸化シリコン膜を成長させた(図35(b))。
有機ELを表示素子として使用している。TFTアレイを、前記第26の実施例と同様に作成した後、素子分離膜を形成し、パターニングした。次に、ホール注入層、発光層を順次、インクジェット・パターニングで形成した。この工程では、任意の位置にインクを吐出できる制御機構を有したインクジェット・パターニング装置を使用し、ホール注入層、並びに発光層をパタ一ニングした。陰極を形成した後、封止した。
本発明の第28の実施例について説明する。以下では、特に、消費電力に注目し、比較例として従来の表示装置の回路構成を比較しながら、なぜ、本発明で、消費電力を下げることができるのかに関して詳細に説明する。まず、比較例として、従来の公知のポリシリコンTFT−LCDの構成の一典型例における、電力消費について考察する。
このように、図39に示す従来の構成では、6ビットDAC66個を同時に駆動するために、6ビット幅で入力されたデジタルデータを、396ビット幅のデジタルデータに変換している。すなわち、この表示装置は、6本のデータバスラインと、このバスラインにバス接続された66個の6ビットデータレジスタと、各データレジスタの取り込み口を開けたり、データを保持したりするための制御信号を与えるシフトレジスタと、396ビット幅のデータを一定期間保持するためのロードラッチによって、6ビット入力396ビット出力のシリアル−パラレル変換回路が構成されている。
(a)デジタルデータバスラインは大きな寄生容量をもつ。その第一の理由は、多くのデータレジスタがこれに接続されているからである。第二の理由は、バスラインからデータレジスタに接続する支線が、レイアウト上、バスラインをクロスするため多くのインタラインカップリングが生じるためである。
図41には、図39の6ビットデータレジスタ(6b-DATA-REGISTER)の1エレメントの回路とバスラインD0〜D5が示されている。
(b)上記デジタルデータバスラインは、ガラス基板上で、最も高い周波数で駆動される。また、シフトレジスタ(66b-Shift-Register)を駆動するためのクロックライン(図39のCLK、XCLK)も同様に最も高い周波数で駆動される。
(c)レベル変換回路(Level-Shifter)(例えば図44参照)は、多くの電力を消費する。
のLCDをフレーム周波数30Hzで駆動する。
(a)定常電流が流れないため、低消費電力である。
(b)単相入力(=反転データ不要)のため、端子数が少なくてすむ(一般的なレベル変換回路はデータと反転データの2入力を必要とする)。
(c)入力端子に、高電圧側の電位が発生することがなく、低電圧側の回路を破壊する可能性が低い。図44に示したラッチ型センスアンプをレベルシフタに用いた場合、入力端子に高電圧側の電位が生じる場合がある。
C=n(n-1)(k-1)/2
で示される。すなわち、
インタラインカップリング(図39内でCiと記述されている)の数は、975個であり、一般にこのような構成の場合、入力されるデータのバス幅がnビット、相展開回路によって出力されるバス幅がk×nビットの場合、インタラインカップリングの個数Cは、すくなくとも
C=n(n-1)(k-1)/2
で示される個数存在する。
図49は、新しいレベルシフト(L/S)回路と、従来のレベルシフタの電力を対比して示している。125KHzで本発明の回路は、1.4μWであり、従来例の回路は30μWである。従来例の回路では、おおかたの電力消費は、過渡期間に貫通電流として生じる。p−チャネルTFT、n−チャネルTFTが、LOWからHIGH、HIGHからLOWへの遷移時に、+10Vの電源から、0Vグランドにp−チャネルTFT、n−チャネルTFTを介して流れる。
これに対して、本発明に係る新たなレベルシフタ(L/S)では、電源からグランドへはほとんど電流は流れない。
インターラインカップリングにおける寄生容量を変化(反転)させるために必要な電力を含む論理における電力は、本発明では、0.82mWであるのに対して、従来型アーキテクチャでは、5.8mWであった。図45の本発明の回路により全体の電力は、12.5mWから1.08mWに減少された。
デジタルデータ転送回路もよって約1.1mが消費され、残りの大半がDACで消費される。
表示タイプ: 2.4−インチ、低温ポリシリコンTFT 反射型LCD
ピクセルピッチ: 176×RGB×234
カラーの数: 6ビット(262k)
データドライバ周波数: 62.5kHz
消費電力: 12mW(23mW: 従来型の技術)
入力データ電圧:HIGHレベル3V、LOWレベル:0V
電源電圧: 10V、0V、−5V
図51に示す基本構成は、図46のシリアル−パラレル変換回路(SPC)におけるレベル変換機能(LS)を削除したものであり、論理振幅0−3VのデータD(n)をサンプリッククロックCLKと、その反転信号XCLKでラッチするラッチ回路511、512を備え、ラッチ回路511の出力段に縦続形態に接続され、クロックXLCKとCLKで前段のラッチ回路の出力をラッチするラッチ回路513、515を備え、ラッチ回路512の出力段に縦続形態に接続され、クロックCLKでラッチ回路512の出力をラッチするラッチ回路514を備えている。
11 酸化シリコン膜
12 アモルファスシリコン
13 酸化シリコン膜
14 フォトレジスト
15 酸化シリコン膜
16 マイクロクリスタルシリコン(μ-c-Si)
17 タングステンシリサイド(WSi)17
18 フォトレジスト
19 酸化シリコン膜/窒化シリコン膜
20 金属(アルミニウムとチタン)
21 窒化シリコン膜
22 画素電極(ITO)
30、32、33、35、36、38、39、41、48、50、52、54、56、58 クロックドインバータ
31、34、37、40、42、43、49、51、53、55、57 インバータ
61、62、63、65、67、70、72、74、76、78、80 クロックドインバータ
57、60、63、66、68、69、71、73、75、77、79、81、82、83、84、85 インバータ
101 表示デバイス基板
102 コントローラIC
103 システム側回路基板
104 レベルシフタ
105 ラッチ回路
106 DAC回路
107 セレクタ回路
108 レベルシフタ/タイミングバッファ
109 走査回路
110 表示部
111 メモリ
112 出力バッファ
113 コントローラ
114 インタフェース回路
401 タイミングバッファ
511〜515 ラッチ
701 タイミングバッファ
801 電圧−電流変換回路/電流出力バッファ
1001 デコーダ
1002 電流出力バッファ
1801 シリアル/パラレル変換回路
3501 走査回路/データレジスタ
3502 DAC
3503 レベルシフタ
3504 走査回路
3505 アナログスイッチ
3506 走査回路
3507 データレジスタ
Claims (31)
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 前記DAC回路と前記セレクタ回路との間に、前記DAC回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする請求項1記載の表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数だけ分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記デコーダ回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、1出力ごとに、前記ブロック分割数に分割された時間で、順次S本のデータ線群へ電流の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される{(N×B)/(P×S)}ビットの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記レベルシフタは、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、
前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
- 前記DAC回路と前記セレクタの間に、前記DAC回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする請求項8記載の表示装置。
- 前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタ回路の間に、それぞれ(N/S)回路配置される、ことを特徴とする請求項6記載の表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル/パラレル変換回路は、{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラから、前記ラッチ回路にラッチクロック信号が供給され、前記セレクタ回路に前記セレクタ制御信号が供給され、前記シリアル・パラレル変換回路にシリアル・パラレル変換制御信号が供給される、
ことを特徴とする表示装置。
- 前記表示デバイス基板上に形成される回路を構成するトランジスタが、前記表示部の画素スイッチと同一の製造プロセスで作成されている、ことを特徴とする請求項1乃至11のいずれか一に記載の表示装置。
- 前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする請求項1乃至11のいずれか一に記載の表示装置。
- 前記トランジスタが、多結晶シリコンTFT(Thin Film Transistor)よりなる、ことを特徴とする請求項13に記載の表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの1本のデータ線に対して共通に接続されるP個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取ったP相の信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、P個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、P相のシリアルビットデータをレベルシフトされたPビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたP相展開回路を備え、
{(N×B)/(P×S)}ビット幅の前記データバスに対応して設けられた{(N×B)/(P×S)}個の前記P相展開回路からは、{(N×B)/S}ビットのデータがパラレルに出力され、
{(N×B)/(P×S)}個の前記P相展開回路に対して、(N/S)個設けられ、前記P相展開回路のからのBビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
(N/S)個の前記DAC回路の出力を入力として受け、前記表示部のN本のデータ線に接続されるN本の出力を有し、(N/S)個の前記DAC回路の出力を、前記ブロック分割数Sに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタ回路と、
を含むデータ線駆動回路を備え、
前記P相展開回路が2相展開回路よりなり、
前記2相展開回路は、データ線に入力端が共通に接続される第1、第2のレベルシフト回路を備え、
前記第1のレベルシフト回路は、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、
前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、
前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、
前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号と相補の第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、
前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出され、
前記第2のレベルシフト回路は、前記第1のレベルシフト回路と同一の回路構成とされ、
前記第1及び第2のレベルシフト回路には、入力信号が共通に入力され、
前記第2のレベルシフト回路の前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には前記第2のサンプリング制御信号が共通に入力され、前記第2のレベルシフト回路の前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号が入力され、
前記第1のレベルシフト回路の出力を、前記第1のサンプリング制御信号に基づき取り込み、前記第2のサンプリング制御信号に基づき出力する第1のマスタースレーブ型のラッチと、
前記第1のマスタースレーブ型のラッチの出力を前記第1のサンプリング制御信号に基づき出力するラッチと、
前記第2のレベルシフト回路の出力を、前記第2のサンプリング制御信号に基づき取り込み、前記第1のサンプリング制御信号に基づき出力する第2のマスタースレーブ型のラッチと、
を備えている、ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 前記DAC回路と前記セレクタ回路との間に、前記DAC回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする請求項16乃至18のいずれか一に記載の表示装置。
- 前記DAC回路に換えて、デジタル電圧信号の表示データからアナログ電流信号に変換する電圧・電流変換回路を備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする請求項1乃至3、16乃至18のいずれか一に記載の表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数だけ分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記デコーダ回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、1出力ごとに、前記ブロック分割数に分割された時間で、順次S本のデータ線群へ電流の供給を行う、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される{(N×B)/(P×S)}ビットの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記レベルシフタは、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 前記DAC回路と前記セレクタの間に、前記DAC回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする請求項22乃至24のいずれか一に記載の表示装置。
- 前記DAC回路に換えて、前記ラッチ回路の出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする請求項22又は24に記載の表示装置。
- 前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタの間に、それぞれ(N/S)回路配置される、ことを特徴とする請求項22又は24に記載の表示装置。
- 表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示デバイス基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル・パラレル変換回路は、{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
- 前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする請求項16乃至28のいずれか一に記載の表示装置。
- 前記表示デバイス基板上に形成された、前記表示部、前記データ線駆動回路、前記走査線駆動回路を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする請求項1乃至11、16乃至28のいずれか一に記載の表示装置。
- 前記トランジスタが、多結晶シリコンTFT(Thin Film Transistor)よりなる、ことを特徴とする請求項29又は30に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002291203A JP5259904B2 (ja) | 2001-10-03 | 2002-10-03 | 表示装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001307398 | 2001-10-03 | ||
JP2001307398 | 2001-10-03 | ||
JP2002142536 | 2002-05-17 | ||
JP2002142536 | 2002-05-17 | ||
JP2002291203A JP5259904B2 (ja) | 2001-10-03 | 2002-10-03 | 表示装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009092408A Division JP5389507B2 (ja) | 2001-10-03 | 2009-04-06 | 表示装置及び半導体装置 |
JP2010145721A Division JP2011008264A (ja) | 2001-10-03 | 2010-06-28 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004046054A JP2004046054A (ja) | 2004-02-12 |
JP5259904B2 true JP5259904B2 (ja) | 2013-08-07 |
Family
ID=31721226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002291203A Expired - Lifetime JP5259904B2 (ja) | 2001-10-03 | 2002-10-03 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5259904B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009187024A (ja) * | 2001-10-03 | 2009-08-20 | Nec Corp | 表示装置及び半導体装置 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4847702B2 (ja) * | 2004-03-16 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路 |
JP2005345513A (ja) * | 2004-05-31 | 2005-12-15 | Mitsubishi Electric Corp | 駆動回路、画像表示装置および携帯機器 |
CN101320754A (zh) | 2004-09-17 | 2008-12-10 | 日本电气株式会社 | 半导体器件 |
KR100595099B1 (ko) * | 2004-11-08 | 2006-06-30 | 삼성에스디아이 주식회사 | 데이터 집적회로와 이를 이용한 발광 표시장치 및 그의구동방법 |
JP2006276287A (ja) | 2005-03-28 | 2006-10-12 | Nec Corp | 表示装置 |
KR101213937B1 (ko) * | 2005-04-18 | 2012-12-18 | 엘지디스플레이 주식회사 | 일렉트로-루미네센스 표시장치 |
JP4831657B2 (ja) * | 2005-05-18 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 液晶表示駆動用半導体集積回路 |
JP2007096266A (ja) | 2005-08-31 | 2007-04-12 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2007065322A (ja) * | 2005-08-31 | 2007-03-15 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP5084134B2 (ja) | 2005-11-21 | 2012-11-28 | 日本電気株式会社 | 表示装置及びこれらを用いた機器 |
JP2007200936A (ja) | 2006-01-23 | 2007-08-09 | Nec Corp | 薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
JP2007272203A (ja) | 2006-03-06 | 2007-10-18 | Nec Corp | 表示装置 |
JP4968671B2 (ja) | 2006-11-27 | 2012-07-04 | Nltテクノロジー株式会社 | 半導体回路、走査回路、及びそれを用いた表示装置 |
WO2013038978A1 (ja) * | 2011-09-13 | 2013-03-21 | シャープ株式会社 | 信号伝送装置および信号伝送方法 |
KR102153721B1 (ko) * | 2013-11-15 | 2020-09-10 | 삼성디스플레이 주식회사 | 레벨 쉬프터 회로와 이를 포함하는 유기전계발광 표시장치 |
JP6698486B2 (ja) | 2016-09-26 | 2020-05-27 | 株式会社ジャパンディスプレイ | 表示装置 |
WO2019084703A1 (en) * | 2017-10-30 | 2019-05-09 | Shenzhen Xpectvision Technology Co., Ltd. | Radiation detector with dc-to-dc converter based on mems switches |
US11158234B2 (en) | 2018-07-22 | 2021-10-26 | Novatek Microelectronics Corp. | Channel circuit of source driver |
US10848149B2 (en) * | 2018-07-22 | 2020-11-24 | Novatek Microelectronics Corp. | Channel circuit of source driver and operation method thereof |
CN112955946A (zh) * | 2018-11-09 | 2021-06-11 | 株式会社半导体能源研究所 | 显示装置及电子设备 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09329806A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | 液晶表示装置 |
JP3436478B2 (ja) * | 1998-01-12 | 2003-08-11 | 株式会社日立製作所 | 液晶表示装置および計算機システム |
TW525138B (en) * | 2000-02-18 | 2003-03-21 | Semiconductor Energy Lab | Image display device, method of driving thereof, and electronic equipment |
EP1300826A3 (en) * | 2001-10-03 | 2009-11-18 | Nec Corporation | Display device and semiconductor device |
-
2002
- 2002-10-03 JP JP2002291203A patent/JP5259904B2/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009187024A (ja) * | 2001-10-03 | 2009-08-20 | Nec Corp | 表示装置及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2004046054A (ja) | 2004-02-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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