JP5389507B2 - 表示装置及び半導体装置 - Google Patents
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Description
言い換えれば、前記データ線駆動回路、前記走査線駆動回路、前記表示部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい。
図1は、本発明の第1の実施例の構成を示す図である。図1を参照して、本発明の第1の実施例を詳細に説明する。図1を参照すると、本発明の第1の実施例は、システム側回路基板103と、コントローラIC102、及び、表示デバイス基板101を備えて構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ(コントローラ)108、走査回路(走査線駆動回路)109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に配置され、セレクタ回路107が表示部110の列側に接続されており、レベルシフタ回路104の出力をラッチ回路105でラッチし、ラッチ回路105の出力はDAC回路106でアナログ信号に変換され、セレクタ回路107を介して表示部110のデータ線に出力される。
本発明の第2の実施例について説明する。図5は、本発明の第2の実施例の構成を示す図である。図5を参照すると、本発明の第2の実施例は、システム側回路基板103と、コントローラIC102及び表示デバイス基板101から構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、セレクタ回路107は、この順に並び、セレクタ回路107が表示部110の列側に接続されている。
本発明の第3の実施例について説明する。図6は、本発明の第3の実施例の構成を示す図である。図6を参照すると、本発明の第3の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、レベルシフタ回路104、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第4の実施例について説明する。図7は、本発明の第4の実施例の構成を示す図である。図7を参照すると、本発明の第4の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ701、走査回路109、ラッチ回路105、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第5の実施例について説明する。図8は、本発明の第5の実施例の構成を示す図である。図8を参照すると、本発明の第5の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第6の実施例について説明する。図10は、本発明の第6の実施例の構成を示す図である。図10を参照すると、本発明の第6の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、セレクタ回路107、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第7の実施例について説明する。図11は、本発明の第7の実施例の構成を示す図である。図11を参照すると、本発明の第7の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。
次に本発明の第8の実施例について説明する。図13は、本発明の第8の実施例の構成を示す図である。図13を参照すると、本発明の第8の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106並びに表示部110を内蔵しており、コントローラIC102に接続される。ラッチ回路105、レベルシフタ回路104、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第9の実施例について説明する。図14は、本発明の第9の実施例の構成を示す図である。図14を参照すると、本発明の第9の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、DAC回路106並びに表示部110を内蔵しており、コントローラIC102に接続される。
次に本発明の第10の実施例について説明する。図15は、本発明の第10の実施例の構成を示す図である。図15を参照すると、本発明の第10の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801はこの順に並び、電圧−電流変換回路/電流出力バッファ801が表示部110の列側に接続されている。
次に本発明の第11の実施例について説明する。図17は、本発明の第11の実施例の構成を示す図である。図17を参照すると、本発明の第11の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、ラッチ回路105、B個のラッチ回路105の出力を入力するデコーダ回路1001、デコーダ回路1001の出力を入力しデコード結果に応じた電流値を出力する電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。本実施例では、表示部110において階調ビット数BでM行N列のアクティブマトリクス表示が行われる。メモリ111は、(M×N×B)ビットの容量を有する。また、電流出力バッファ1002は、表示部110の列側入力数と同じN出力を有する。出力バッファ112には、メモリ111の(M×N×B)ビットの内の1行分に相当する(N×B)ビット数の回路がある。レベルシフタ104及びラッチ回路105は、出力バッファ112と同じ(N×B)ビット数の回路がある。デコーダ回路1001は、N回路からなる。
次に本発明の第12の実施例について説明する。図18は、本発明の第12の実施例の構成を示す図である。図18を参照すると、本発明の第12の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第13の実施例について説明する。図20は、本発明の第13の実施例の構成を示す図である。図20を参照すると、本発明の第13の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第14の実施例について説明する。図21は、本発明の第14の実施例の構成を示す図である。図21を参照すると、本発明の第14の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、レベルシフタ回路104、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第15の実施例について説明する。図22は、本発明の第15の実施例の構成を示す図である。図22を参照すると、本発明の第15の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第16の実施例について説明する。図23は、本発明の第16の実施例の構成を示す図である。図23を参照すると、本発明の第16の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、セレクタ回路107、シリアル/パラレル変換回路1801、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第17の実施例について説明する。図25は、本発明の第17の実施例の構成を示す図である。図25を参照すると、本発明の第17の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、デコーダ回路1001、セレクタ回路107、シリアル/パラレル変換回路1801、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第18の実施例について説明する。図26は、本発明の第18の実施例の構成を示す図である。図26を参照すると、本発明の第18の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、DAC回路106、シリアル/パラレル変換回路1801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第19の実施例について説明する。図28は、本発明の第19の実施例の構成を示す図である。図28を参照すると、本発明の第19の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。
次に本発明の第20の実施例について説明する。図29は、本発明の第20の実施例の構成を示す図である。図29を参照すると、本発明の第20の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、タイミングバッファ401、走査回路109、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、表示部110を内蔵しており、コントローラIC102に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
次に本発明の第21の実施例について説明する。図30は、本発明の第21の実施例の構成を示す図である。図30を参照すると、本発明の第21の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、シリアル/パラレル変換回路1801、レベルシフタ104、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、電圧−電流変換回路/電流出力バッファ801はこの順に並び、電圧−電流変換回路/電流出力バッファ801が表示部110の列側に接続されている。
次に本発明の第22の実施例について説明する。図32は、本発明の第22の実施例の構成を示す図である。図32を参照すると、本発明の第22の実施例は、システム側回路基板103とコントローラIC102及び表示デバイス基板101から構成される。ここで、システム回路側基板103は、インタフェース回路114を含み、コントローラIC102と接続される。コントローラIC102は、コントローラ113、メモリ111、出力バッファ112を含み、システム回路基板103及び表示デバイス基板101と接続される。表示デバイス基板101は、レベルシフタ/タイミングバッファ108、走査回路109、レベルシフタ104、ラッチ回路105、シリアル/パラレル変換回路1801、デコーダ回路1001、電流出力バッファ1002並びに表示部110を内蔵しており、コントローラIC102に接続される。レベルシフタ回路104、シリアル/パラレル変換回路1801、ラッチ回路105、デコーダ回路1001、電流出力バッファ1002はこの順に並び、電流出力バッファ1002が表示部110の列側に接続されている。
次に本発明の第23の実施例について説明する。図33は、本発明の第23の実施例の構成を示す図である。図33を参照すると、本発明の第23の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル/パラレル変換回路1801、DAC回路106、セレクタ回路107並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106、セレクタ回路107はこの順に並び、セレクタ回路107が表示部110の列側に接続されている。
次に本発明の第24の実施例について説明する。図34は、本発明の第24の実施例の構成を示す図である。図34を参照すると、本発明の第24の実施例は、システム側回路基板103と表示デバイス基板101から構成される。ここで、システム側回路基板103は、インタフェース回路114を含み、表示デバイス基板101と接続される。表示デバイス基板101は、コントローラ113、メモリ111、バッファ112、走査回路109、ラッチ回路105、シリアル/パラレル変換回路1801、DAC回路106並びに表示部110を内蔵しており、システム側回路基板103に接続される。シリアル/パラレル変換回路1801、ラッチ回路105、DAC回路106はこの順に並び、DAC回路106が表示部110の列側に接続されている。
この実施例では、ポリシリコン(多結晶シリコン、poly-Si)のTFTアレイを作製した。図35乃至図36は、多結晶シリコンの表面層にチャネルを形成するポリシリコンTFT(プレーナ構造)のアレイの製造構成を示す工程断面図である。
本発明の第26の実施例として、ポリシリコン(多結晶シリコン、poly-Si)のTFTアレイを作製し、反射型表示装置を構成した。図35、図36を参照すると、ガラス基板10上に酸化シリコン膜11を形成した後、アモルファスシリコン12を成長させ、次にエキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させ(図35(a))、更に10nmの酸化シリコン膜を成長させた(図35(b))。
有機ELを表示素子として使用している。TFTアレイを、前記第26の実施例と同様に作成した後、素子分離膜を形成し、パターニングした。次に、ホール注入層、発光層を順次、インクジェット・パターニングで形成した。この工程では、任意の位置にインクを吐出できる制御機構を有したインクジェット・パターニング装置を使用し、ホール注入層、並びに発光層をパターニングした。陰極を形成した後、封止した。
本発明の第28の実施例について説明する。以下では、特に、消費電力に注目し、比較例として従来の表示装置の回路構成を比較しながら、なぜ、本発明で、消費電力を下げることができるのかに関して詳細に説明する。まず、比較例として、従来の公知のポリシリコンTFT―LCDの構成の一典型例における、電力消費について考察する。
(a)デジタルデータバスラインは大きな寄生容量をもつ。その第一の理由は、多くのデータレジスタがこれに接続されているからである。第二の理由は、バスラインからデータレジスタに接続する支線が、レイアウト上、バスラインをクロスするため多くのインタラインカップリングが生じるためである。
(b)上記デジタルデータバスラインは、ガラス基板上で、最も高い周波数で駆動される。また、シフトレジスタ(66b-Shift-Register)を駆動するためのクロックライン(図39のCLK、XCLK)も同様に最も高い周波数で駆動される。
(c)レベル変換回路(Level-Shifter)(例えば図44参照)は、多くの電力を消費する。
C=n(n-1)(k-1)/2
で示される。すなわち、
インタラインカップリング(図39内でCiと記述されている)の数は、975個であり、一般にこのような構成の場合、入力されるデータのバス幅がnビット、相展開回路によって出力されるバス幅がk×nビットの場合、インタラインカップリングの個数Cは、すくなくとも
C=n(n-1)(k-1)/2
で示される個数存在する。
表示タイプ: 2.4−インチ、低温ポリシリコンTFT 反射型LCD
ピクセルピッチ: 176×RGB×234
カラーの数: 6ビット(262k)
データドライバ周波数: 62.5kHz
消費電力: 12mW(23mW: 従来型の技術)
入力データ電圧:HIGHレベル3V、LOWレベル:0V
電源電圧: 10V、0V、−5V
(付記1)
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラICを、前記表示パネル部の外部に備え、
前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路(「DAC回路」という)を備え、
前記コントローラICと、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている、ことを特徴とする表示装置。
(付記2)
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路(「DAC回路」という)と、
を備え、
前記DAC回路及び前記表示メモリは、前記表示部の画素スイッチのTFT(Thin Film Transistor)の形成プロセスと同一プロセスで形成されている、ことを特徴とする表示装置。
(付記3)
前記表示パネル部に、前記DAC回路の出力を入力とし、データ線群に出力が接続されたセレクタ回路を有する、ことを特徴とする付記1又は2に記載の表示装置。
(付記4)
前記表示パネル部に、前記コントローラICの電源電圧で規定される信号振幅を、前記表示パネル部側の高電圧にレベルシフトするレベルシフタを有する、ことを特徴とする付記1記載の表示装置。
(付記5)
前記表示パネル部に、シリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路を備え、
前記DAC回路には、前記シリアル・パラレル変換回路でパラレルに変換されたデータが供給される、ことを特徴とする付記1又は2に記載の表示装置。
(付記6)
前記表示部の両側に前記走査線駆動回路を備えるとともに、前記データ線駆動回路にクロックを供給するタイミングバッファを前記表示部の両側に備えている、ことを特徴とする付記1又は2に記載の表示装置。
(付記7)
前記表示パネル部に、前記データ線駆動回路の一部を構成する回路として、電圧から電流へ変換する回路を備え、前記データ線を電流駆動する、ことを特徴とする付記1又は2記載の表示装置。
(付記8)
前記表示部が、液晶からなることを特徴とする付記1又は2記載の表示装置。
(付記9)
前記表示部が、有機EL(エレクトロルミネセンス)からなることを特徴とする付記1又は2記載の表示装置。
(付記10)
前記表示パネル部に形成され、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示パネル部上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路のトランジスタのゲート絶縁膜の膜厚は、高電圧駆動されるトランジスタのゲート絶縁膜の膜厚に合わせて同一に設定されている、ことを特徴とする付記1乃至7のいずれか一に記載の表示装置。
(付記11)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記12)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されて出力されるラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記13)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記14)
前記DAC回路と前記セレクタ回路との間に、前記DAC回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする付記11記載の表示装置。
(付記15)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数だけ分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記デコーダ回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、1出力ごとに、前記ブロック分割数に分割された時間で、順次S本のデータ線群へ電流の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号が、前記ラッチ回路と前記セレクタ回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記16)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個が配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、一回の転送、1ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の(N×B)個が配置され、
前記DAC回路は、N個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
(付記17)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個が配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1回の転送で1ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った低振幅の信号をラッチするラッチ回路と、
前記ラッチ回路の出力の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の(N×B)個配置され、
前記DAC回路は、N個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
(付記18)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間に1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の(N×B)個配置され、
前記DAC回路はN個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、
前記タイミングバッファからのラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
(付記19)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1回の転送で1ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力して電圧電流変換し、対応するデータ線に電流出力する電圧−電流変換回路・電流出力バッファ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の(N×B)個が配置され、
前記DAC回路と前記電圧−電流変換回路・電流出力バッファ回路は、N個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフト・タイミングバッファにクロック信号を供給し、
前記レベルシフト・タイミングバッファからのラッチクロック信号が前記ラッチ回路に供給される、
ことを特徴とする表示装置。
(付記20)
前記DAC回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、
前記ラッチ回路のBビットの出力を入力してデコードするデコーダ回路を備え、
前記デコーダ回路の出力を入力して対応するデータ線に電流出力する電流出力バッファ回路を備えている、ことを特徴とする付記19記載の表示装置。
(付記21)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記22)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される{(N×B)/(P×S)}ビットの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記レベルシフタは、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記23)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、
前記タイミングバッファからのラッチクロック信号と前記セレクタ制御信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記セレクタ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記24)
前記DAC回路と前記セレクタの間に、前記DAC回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする付記23記載の表示装置。
(付記25)
前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタの間に、それぞれ(N/S)回路配置される、ことを特徴とする付記21記載の表示装置。
(付記26)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、{(N×B)/P}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/P}ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間あたり、P回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/P}個配置され、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のレベルシフタ・タイミングバッファにクロック信号を供給し、
前記レベルシフタ・タイミングバッファで昇圧されたラッチクロック信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記27)
前記表示デバイス基板において、
前記レベルシフタと前記シリアル・パラレル変換回路の位置を入れ替え、
前記シリアル・パラレル変換回路が、前記データバスの各ビット信号をシリアル入力してP相のパラレルビットに展開し、
前記レベルシフタは、前記シリア・パラレル変換回路の出力信号の振幅をより高振幅の信号にレベルシフトし、
前記DAC回路が前記レベルシフタの出力を入力する、
ことを特徴とする付記26記載の表示装置。
(付記28)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分をP相で分割した数に相当する{(N×B)/P}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/P}ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間あたり、P回分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアルに入力しP個のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置され、
前記コントローラ装置の前記コントローラは、前記表示デバイス基板のタイミングバッファにクロック信号を供給し、前記タイミングバッファからラッチクロック信号とシリアル・パラレル変換制御信号が、前記ラッチ回路と前記シリアル・パラレル変換回路にそれぞれ供給される、
ことを特徴とする表示装置。
(付記29)
前記DAC回路の出力電圧を入力して電圧−電流変換して、電流出力する電圧−電流変換回路・電流出力バッファをN個備えている、ことを特徴とする付記28記載の表示装置。
(付記30)
前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするN個のデコーダ回路と、前記デコーダ回路のデコード結果に応じた電流を出力するN個の電流出力バッファ回路を備えている、ことを特徴とする付記28記載の表示装置。
(付記31)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル/パラレル変換回路は、{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行い、
前記コントローラから、前記ラッチ回路にラッチクロック信号が供給され、前記セレクタ回路に前記セレクタ制御信号が供給され、前記シリアル・パラレル変換回路にシリアル・パラレル変換制御信号が供給される、
ことを特徴とする表示装置。
(付記32)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、P相で分割した{(N×B)/P}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル/パラレル変換回路は、{(N×B)/P}個配置され、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置され、
前記コントローラから、前記ラッチ回路にラッチクロック信号が供給され、前記シリアル・パラレル変換回路にシリアル・パラレル変換制御信号が供給される、ことを特徴とする表示装置。
(付記33)
前記表示デバイス基板上に形成される回路を構成するトランジスタが、前記表示部の画素スイッチと同一の製造プロセスで作成されている、ことを特徴とする付記11乃至32のいずれか一に記載の表示装置。
(付記34)
前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする付記11乃至32のいずれか一に記載の表示装置。
(付記35)
表示データを格納する表示メモリ回路から読み出された1ライン分、又は1ライン分を複数に分割して、パラレルに転送されるデジタル信号を、アナログ信号に変換するデジタル・アナログ変換回路を少なくとも備え、前記表示部の複数のデータ線にアナログのデータ信号を印加するデータ線駆動回路を含む表示装置において、
前記デジタル・アナログ変換回路、又は、前記デジタル・アナログ変換回路と前記表示メモリ回路は、前記表示部と同一の基板上に形成されており、
前記表示部と同一の基板上に形成される回路を構成するトランジスタは、前記表示部の画素スイッチをなすトランジスタと同一のプロセスで形成されるとともに、そのゲート絶縁膜の膜厚は、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする表示装置。
(付記36)
前記トランジスタが、多結晶シリコンTFT(Thin Film Transistor)よりなる、ことを特徴とする付記10、34、35のいずれか一に記載の表示装置。
(付記37)
上位装置から供給される表示データを受け、表示データに対応した信号をデータ線に印加するデータ線駆動回路を有する表示装置であって、少なくとも表示データを相展開する回路において、表示信号を伝える配線が、他の表示信号を伝える配線と交差しないことを特徴とする表示装置。
(付記38)
上位装置から供給される表示データを受けて、この表示データを相展開する回路を有する表示装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Cが
C=n(n−1)(k−1)/2
(ただし、nは供給される表示データの並列度、k×nは、相展開後の表示データの並列度を示す)
よりも少ない、ことを特徴とする表示装置。
(付記39)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの1本のデータ線に対して共通に接続されるP個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取ったP相の信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、P個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、P相のシリアルビットデータをレベルシフトされたPビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたP相展開回路を備え、
{(N×B)/(P×S)}ビット幅の前記データバスに対応して設けられた{(N×B)/(P×S)}個の前記P相展開回路からは、{(N×B)/S}ビットのデータがパラレルに出力され、
{(N×B)/(P×S)}個の前記P相展開回路に対して、(N/S)個設けられ、前記P相展開回路のからのBビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
(N/S)個の前記DAC回路の出力を入力として受け、前記表示部のN本のデータ線に接続されるN本の出力を有し、(N/S)個の前記DAC回路の出力を、前記ブロック分割数Sに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタと、
を含むデータ線駆動回路を備えている、ことを特徴とする表示装置。
(付記40)
前記コントローラ装置から前記データバスを介して、1水平期間には、{(N×B)/(P×S)}ビットのデジタル映像データが、(P×S)回に分割されて1ライン分の表示データが、前記表示デバイス基板のデータ線駆動回路に転送される、ことを特徴とする付記39記載の表示装置。
(付記41)
前記P相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、
前記第1のスイッチ素子と前記第2のスイッチ素子は、それぞれの制御端子に第1のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、
前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記39記載の表示回路。
(付記42)
前記P相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、
前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、
前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、
前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、
前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記39記載の表示回路。
(付記43)
前記P相展開回路が2相展開回路よりなり、
前記2相展開回路は、データ線に入力端が共通に接続される第1、第2のレベルシフト回路を備え、
前記第1のレベルシフト回路は、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、
前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、
前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、
前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号と相補の第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、
前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出され、
前記第2のレベルシフト回路は、前記第1のレベルシフト回路と同一の回路構成とされ、
前記第1及び第2のレベルシフト回路には、入力信号が共通に入力され、
前記第2のレベルシフト回路の前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には前記第2のサンプリング制御信号が共通に入力され、前記第2のレベルシフト回路の前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号が入力され、
前記第1のレベルシフト回路の出力を、前記第1のサンプリング制御信号に基づき取り込み、前記第2のサンプリング制御信号に基づき出力する第1のマスタースレーブ型のラッチと、
前記第1のマスタースレーブ型のラッチの出力を前記第1のサンプリング制御信号に基づき出力するラッチと、
前記第2のレベルシフト回路の出力を、前記第2のサンプリング制御信号に基づき取り込み、前記第1のサンプリング制御信号に基づき出力する第2のマスタースレーブ型のラッチと、
を備えている、ことを特徴とする付記39記載の表示回路。
(付記44)
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
表示データを格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル部へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し前記上位装置との通信並びに制御を司るコントローラと、を有するコントローラICを、前記表示パネル部の外部に備え、
前記表示パネル部に、前記データ線駆動回路の一部を構成し、前記コントローラ装置から転送されたデジタル信号の表示データをアナログ電流信号に変換する電圧・電流変換回路と、を備え、
前記コントローラICと、前記表示パネル部との間のデータ転送用のバスの幅が、前記コントローラと前記上位装置の間のバスよりも、一回あたりの転送で多くのビットデータが並列転送される構成とされている、ことを特徴とする表示装置。
(付記45)
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、少なくとも、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ信号に変換するデジタル・アナログ変換回路(「DAC回路」という)と、
を備えることを特徴とする表示装置。
(付記46)
複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置された表示部を有する表示パネル部と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
上位装置から供給された表示データを受け、前記表示データに対応した信号を前記複数のデータ線に印加するデータ線駆動回路と、
を有する表示装置において、
前記表示パネル部に、少なくとも、表示データを格納する表示メモリと、
前記表示メモリから読み出されて転送されたデジタル信号の表示データをアナログ電流信号に変換する電圧・電流変換回路と、
を備えることを特徴とする表示装置。
(付記47)
前記表示パネル部に、前記DAC回路の出力を入力とし、データ線群に出力が接続されたセレクタ回路を有する、ことを特徴とする付記45に記載の表示装置。
(付記48)
前記表示パネル部に、前記コントローラICの電源電圧で規定される信号振幅を、前記表示パネル部側の高電圧にレベルシフトするレベルシフタを有する、ことを特徴とする付記44に記載の表示装置。
(付記49)
前記表示パネル部に、シリアルのデータをパラレル・データに変換するシリアル・パラレル変換回路を備え、
前記DAC回路には、前記シリアル・パラレル変換回路でパラレルに変換されたデータが供給される、ことを特徴とする付記45に記載の表示装置。
(付記50)
前記表示部の両側に前記走査線駆動回路を備えるとともに、前記データ線駆動回路にクロックを供給するタイミングバッファを前記表示部の両側に備えている、ことを特徴とする付記44乃至46のいずれか一に記載の表示装置。
(付記51)
前記表示パネル部に、前記データ線駆動回路の一部を構成する回路として、電圧から電流へ変換する回路を備え、前記データ線を電流駆動する、ことを特徴とする付記44乃至46のいずれか一に記載の表示装置。
(付記52)
前記表示部が、液晶からなることを特徴とする付記44乃至46のいずれか一に記載の表示装置。
(付記53)
前記表示部が、有機EL(エレクトロルミネセンス)からなることを特徴とする付記44乃至46のいずれか一に記載の表示装置。
(付記54)
前記表示パネル部に形成された、前記表示部、前記データ線駆動回路部、前記走査線駆動回路部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする付記1乃至4、44乃至46のいずれか一に記載の表示装置。
(付記55)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記56)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し、上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路の出力振幅をより高い振幅の信号にレベルシフトして出力するレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記57)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットをブロック分割数Sで分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板側に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、1水平期間を前記ブロック分割数Sで分割した時間で、順次、S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記58)
前記DAC回路と前記セレクタ回路との間に、前記DAC回路の出力電圧を電流に変換する電圧−電流変換回路と、前記電圧−電流変換回路で変換された電流を、前記セレクタ回路に出力する電流出力バッファを備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする付記55乃至57のいずれか一に記載の表示装置。
(付記59)
前記DAC回路に換えて、デジタル電圧信号の表示データからアナログ電流信号に変換する電圧・電流変換回路を備え、前記セレクタ回路のN出力からN本のデータ線に電流が供給される、ことを特徴とする付記11乃至13、55乃至57のいずれか一に記載の表示装置。
(付記60)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数だけ分割した{(N×B)/S}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/S}ビット幅のデータバスを介して、前記表示デバイス基板に、{(N×B)/S}ビット単位で、1水平期間に、前記ブロック分割数S回に分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力するデコーダ回路と、
前記デコーダ回路の出力を入力としデコード結果に応じた電流を出力する電流出力バッファと、
前記電流出力バッファの出力電流を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の{(N×B)/S}個配置され、
前記デコーダ回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記電流出力バッファ回路の電流出力を受け、セレクタ制御信号に基づき、1出力ごとに、前記ブロック分割数に分割された時間で、順次S本のデータ線群へ電流の供給を行う、
ことを特徴とする表示装置。
(付記61)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個が配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1回の転送で1ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った低振幅の信号をラッチするラッチ回路と、
前記ラッチ回路の出力の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の(N×B)個配置され、
前記DAC回路は、N個配置されている、
ことを特徴とする表示装置。
(付記62)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間に1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の(N×B)個配置され、
前記DAC回路はN個配置されている、
ことを特徴とする表示装置。
(付記63)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間に1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスに転送された信号をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の(N×B)個配置され、
前記DAC回路はN個配置されている、
ことを特徴とする表示装置。
(付記64)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)個配置され、
前記コントローラ装置の前記出力バッファからは、(N×B)ビット幅のデータバスを介して、前記表示デバイス基板側に、1回の転送で1ライン分の表示データが並列転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力して電圧電流変換し、対応するデータ線に電流出力する電圧−電流変換回路・電流出力バッファ回路と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタと前記ラッチ回路は、いずれも前記出力バッファと同じ数の(N×B)個が配置され、
前記DAC回路と前記電圧−電流変換回路・電流出力バッファ回路は、N個配置されている、
ことを特徴とする表示装置。
(付記65)
前記DAC回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、前記ラッチ回路のBビットの出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記64記載の表示装置。
(付記66)
前記DAC回路と前記電圧−電流変換回路・電流出力バッファ回路に換えて、前記ラッチ回路のBビットの出力を入力してデコードするデコーダ回路を備え、 前記デコーダ回路の出力を入力して対応するデータ線に電流出力する電流出力バッファ回路を備えている、ことを特徴とする付記64記載の表示装置。
(付記67)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記68)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板上には、前記データバスに転送される{(N×B)/(P×S)}ビットの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路の出力をレベルシフトするレベルシフタと、
前記レベルシフタのBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、前記出力バッファと同じ数の{(N×B)/(P×S)}個配置され、
前記レベルシフタは、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記69)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に表示データが転送され、1水平期間には、{(N×B)/(P×S)}ビットのデータが(P×S)回に分割されて1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の1出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記70)
前記DAC回路と前記セレクタの間に、前記DAC回路の出力を電圧電流変換して、電流出力する電圧−電流変換回路・電流出力バッファ回路を備えている、ことを特徴とする付記67乃至69のいずれか一に記載の表示装置。
(付記71)
前記DAC回路に換えて、前記ラッチ回路の出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記67乃至69のいずれか一に記載の表示装置。
(付記72)
前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするデコーダ回路と、前記デコーダ回路のデコード結果出力に対応する電流を出力する電流出力バッファとが、前記ラッチ回路と前記セレクタの間に、それぞれ(N/S)回路配置される、ことを特徴とする付記67乃至69のいずれか一に記載の表示装置。
(付記73)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、{(N×B)/P}個配置され、
前記コントローラ装置の前記出力バッファからは、{(N×B)/P}ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間あたり、P回に分割されて、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスから受け取った信号の振幅をより高い振幅の信号にレベルシフトするレベルシフタと、
前記レベルシフタの出力をシリアル入力しP相のパラレルビットに展開するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記レベルシフタは、前記出力バッファと同じ数の{(N×B)/P}個配置され、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置されている、
ことを特徴とする表示装置。
(付記74)
前記表示デバイス基板において、
前記レベルシフタと前記シリアル・パラレル変換回路の位置を入れ替え、
前記シリアル・パラレル変換回路が、前記データバスの各ビット信号をシリアル入力してP相のパラレルビットに展開し、
前記レベルシフタは、前記シリア・パラレル変換回路の出力信号の振幅をより高振幅の信号にレベルシフトし、
前記DAC回路が前記レベルシフタの出力を入力する、
ことを特徴とする付記73記載の表示装置。
(付記75)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置において前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分をP相で分割した数に相当する{(N×B)/P}個配置され、
前記コントローラ装置の前記出力バッファからは{(N×B)/P}ビット幅のデータバスを介して、前記表示デバイス基板側に、1水平期間あたり、P回分割して、1ライン分の表示データが転送され、
前記表示デバイス基板は、
前記データバスからの各ビットデータをシリアルに入力しP個のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置されている、
ことを特徴とする表示装置。
(付記76)
前記DAC回路の出力電圧を入力して電圧−電流変換して、電流出力する電圧−電流変換回路・電流出力バッファをN個備えている、ことを特徴とする付記75記載の表示装置。
(付記77)
前記DAC回路に換えて、前記ラッチ回路の出力を入力してアナログ電流信号に変換する電圧・電流変換回路を備えている、ことを特徴とする付記75記載の表示装置。
(付記78)
前記DAC回路に換えて、それぞれがB個の前記ラッチ回路の出力を入力してデコードするN個のデコーダ回路と、前記デコーダ回路のデコード結果に応じた電流を出力するN個の電流出力バッファ回路を備えている、ことを特徴とする付記75記載の表示装置。
(付記79)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
前記DAC回路の出力を入力とし、前記表示部のN列と同じN出力を有するセレクタと、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル/パラレル変換回路は、{(N×B)/(P×S)}個配置され、
前記ラッチ回路は、{(N×B)/S}個配置され、
前記DAC回路は、(N/S)個配置され、
前記セレクタ回路は、(N/S)個の前記DAC回路の出力を受け、セレクタ制御信号に基づき、前記各DAC回路の出力ごとに、前記ブロック分割数Sに分割された時間で、順次S本のデータ線群へデータ信号の供給を行う、
ことを特徴とする表示装置。
(付記80)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部と、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、
前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、
前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、
を同一基板上に有し、
前記出力バッファは、前記メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、P相で分割した{(N×B)/P}個配置されており、
前記表示デバイス基板上に、さらに、
前記出力バッファの出力をシリアルに入力しP相のパラレルビットに展開して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路の出力をラッチするラッチ回路と、
前記ラッチ回路のBビットの出力を入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
を含むデータ線駆動回路と、
前記複数の走査線に順次電圧を印加する走査線駆動回路と、
を備え、
前記シリアル/パラレル変換回路は、{(N×B)/P}個配置され、
前記ラッチ回路は、(N×B)個配置され、
前記DAC回路は、N個配置されている、
ことを特徴とする表示装置。
(付記81)
前記表示デバイス基板上に形成される回路を構成するトランジスタが、前記表示部の画素スイッチと同一の製造プロセスで作成されている、ことを特徴とする付記55乃至80のいずれか一に記載の表示装置。
(付記82)
前記表示デバイス基板上に形成される、前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタが、前記表示デバイス基板上に形成される前記表示部の画素スイッチをなすトランジスタと同一プロセスで形成されており、
前記データ線駆動回路及び前記走査線駆動回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記画素スイッチをなすトランジスタのゲート絶縁膜の膜厚と同一とされている、ことを特徴とする付記55乃至80のいずれか一に記載の表示装置。
(付記83)
前記表示デバイス基板上に形成された、前記表示部、前記データ線駆動回路部、前記走査線駆動回路部を構成しているそれぞれのトランジスタのゲート絶縁膜は同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする付記11乃至32、55乃至80のいずれか一に記載の表示装置。
(付記84)
表示データを格納する表示メモリ回路から読み出された1ライン分、又は1ライン分を複数に分割して、パラレルに転送されるデジタル信号を、アナログ信号に変換するデジタル・アナログ変換回路を少なくとも備え、前記表示部の複数のデータ線にアナログのデータ信号を印加するデータ線駆動回路を含む表示装置において、
前記デジタル・アナログ変換回路、又は、前記デジタル・アナログ変換回路と前記表示メモリ回路は、前記表示部と同一の基板上に形成されており、
前記表示部と同一の基板上に形成される回路を構成するトランジスタと、前記表示部の画素スイッチをなすトランジスタのゲート絶縁膜は、同一構造で、その膜厚はプロセスばらつきの範囲内で等しい、ことを特徴とする表示装置。
(付記85)
前記トランジスタが、多結晶シリコンTFT(Thin Film Transistor)よりなる、ことを特徴とする付記54、82、84のいずれか一に記載の表示装置。
(付記86)
上位装置から供給されるデータを受け、該データに対応した信号をデータ線に印加するデータ線駆動回路を有する半導体装置であって、少なくともデータを相展開する回路において、データ信号を伝える配線が、他のデータ信号を伝える配線と交差しないことを特徴とする半導体装置。
(付記87)
上位装置から供給されるデータを受けて、このデータを相展開する回路を有する半導体装置であって、
相展開前の信号を伝える、ある信号線が他の信号線と交差する交差点の数Cが
C=n(n−1)(k−1)/2
(ただし、nは供給されるデータの並列度、k×nは、相展開後のデータの並列度を示す)
よりも少ない、ことを特徴とする半導体装置。
(付記88)
表示デバイス基板が、複数のデータ線(N本)と複数の走査線(M本)の交点にマトリクス状にM行N列に配置された画素群を有する表示部を備え、
Bビットの階調の表示データを(M×N)画素分(すなわち(M×N×B)ビット)格納する表示メモリと、前記表示メモリからデータを読み出し前記表示パネル基板側へ出力する出力バッファと、前記表示メモリおよび前記出力バッファを制御し上位装置との通信並びに制御を司るコントローラと、を有するコントローラ装置を備え、
前記コントローラ装置の出力バッファから、前記表示メモリの(M×N×B)ビットの内の1行分に相当する(N×B)ビットを、ブロック分割数Sの数とP相で分割した{(N×B)/(P×S)}ビット幅のデータバスを介して、前記表示デバイス基板側に、デジタル表示データが転送され、
前記表示デバイス基板が、
前記表示部のデータ線を駆動するデータ線駆動回路であって、
前記データバスのうちの1本のデータ線に対して共通に接続されるP個のレベルシフト回路であって、前記出力バッファより出力され前記データ線を介して順次受け取った信号の振幅をそれぞれより高い振幅の信号にレベルシフトするレベルシフト回路と、P個の前記レベルシフト回路の出力を駆動クロックにしたがってそれぞれラッチし、レベルシフトされたPビットのパラレルデータに展開してラッチ出力するラッチ回路を備えたP相展開回路を備え、
{(N×B)/(P×S)}ビット幅の前記データバスに対応して設けられた{(N×B)/(P×S)}個の前記P相展開回路からは、{(N×B)/S}ビットのデータがパラレルに出力され、
{(N×B)/(P×S)}個の前記P相展開回路に対して、(N/S)個設けられ、前記P相展開回路のからのBビットデータを入力してアナログ信号を出力するデジタル・アナログ変換回路(「DAC回路」という)と、
(N/S)個の前記DAC回路の出力を入力として受け、前記表示部のN本のデータ線に接続されるN本の出力を有し、(N/S)個の前記DAC回路の出力を、前記ブロック分割数Sに分割された時間で、順次、前記表示部のデータ線群へ供給するセレクタと、
を含むデータ線駆動回路を備えている、ことを特徴とする表示装置。
(付記89)
前記コントローラ装置から前記データバスを介して、1水平期間には、{(N×B)/(P×S)}ビットのデジタル映像データが、(P×S)回に分割されて1ライン分の表示データが、前記表示デバイス基板のデータ線駆動回路に転送される、ことを特徴とする付記88記載の表示装置。
(付記90)
前記P相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点には第2の容量が接続され、
前記第1のスイッチ素子と前記第2のスイッチ素子は、それぞれの制御端子に第1のサンプリング制御信号が共通に入力され、一方がオンのとき、他方はオフとされ、
前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、
前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記88記載の表示回路。
(付記91)
前記P相展開回路が、前記レベルシフト回路として、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、
前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、
前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、
前記第4のスイッチ素子の制御端子には、第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、
前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出されるレベルシフト回路を備えている、ことを特徴とする付記88記載の表示回路。
(付記92)
前記P相展開回路が2相展開回路よりなり、
前記2相展開回路は、データ線に入力端が共通に接続される第1、第2のレベルシフト回路を備え、
前記第1のレベルシフト回路は、高位側電源と低位側電源間に直列形態に接続されている第1乃至第3のスイッチ素子を備え、
前記第1のスイッチ素子と前記第2のスイッチ素子の接続点には第1の容量が接続され、
入力信号が入力される入力端子と前記第3のスイッチ素子の制御端子との間に接続された第4のスイッチ素子を備え、
前記第3のスイッチ素子の制御端子と前記第4のスイッチ素子との接続点に第2の容量が接続されており、
前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には第1のサンプリング制御信号が共通に入力され、
前記第1のサンプリング制御信号が第2の論理値のとき、前記第1のスイッチ素子がオンし、前記第2のスイッチ素子はオフし、前記第1の容量が前記高位側電源の電源電圧に充電され、
前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号と相補の第2のサンプリング制御信号が入力され、前記第2のサンプリング制御信号が第1の論理値のとき前記第4のスイッチ素子はオンし、前記第2の容量は前記入力信号電圧で充電され、
前記第1のサンプリング制御信号が第1の論理値のとき、前記第1のスイッチ素子はオフし、前記第2のスイッチ素子がオンし、このときの前記第1の容量の端子電圧が、直接に、又は、間接的に、出力信号として取り出され、
前記第2のレベルシフト回路は、前記第1のレベルシフト回路と同一の回路構成とされ、
前記第1及び第2のレベルシフト回路には、入力信号が共通に入力され、
前記第2のレベルシフト回路の前記第1のスイッチ素子の制御端子と前記第2のスイッチ素子の制御端子には前記第2のサンプリング制御信号が共通に入力され、前記第2のレベルシフト回路の前記第4のスイッチ素子の制御端子には、前記第1のサンプリング制御信号が入力され、
前記第1のレベルシフト回路の出力を、前記第1のサンプリング制御信号に基づき取り込み、前記第2のサンプリング制御信号に基づき出力する第1のマスタースレーブ型のラッチと、
前記第1のマスタースレーブ型のラッチの出力を前記第1のサンプリング制御信号に基づき出力するラッチと、
前記第2のレベルシフト回路の出力を、前記第2のサンプリング制御信号に基づき取り込み、前記第1のサンプリング制御信号に基づき出力する第2のマスタースレーブ型のラッチと、
を備えている、ことを特徴とする付記88記載の表示回路。
(付記93)
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子を駆動するためのデータを並列処理化するために、2ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を有する半導体装置であって、
前記2ビット以上の入力数をもつシリアル−パラレル変換回路機能は、1ビット入力のシリアル−パラレル変換回路複数個で構成される、ことを特徴とする半導体装置。
(付記94)
前記複数個の1ビット入力のシリアル−パラレル変換回路のうち少なくとも2個が、共通に接続された制御線によって、同時に駆動されることを特徴とする付記93記載の半導体装置。
(付記95)
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、2ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路の入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群と、
前記入力ノードに隣接する入力ノードに入力されたデータをシリアル−パラレル変換して得られた信号を出力する出力ノード群とが、隣接していることを特徴とする半導体装置。
(付記96)
被駆動素子がアレイ状に形成された被駆動素子アレイ部と、
前記被駆動素子に電気信号を書き込むための駆動回路と、
データを並列処理化するために、2ビット以上の入力数をもつシリアル−パラレル変換回路機能と、
を備える半導体装置であって、
前記シリアル−パラレル変換回路機能を有する回路は長方形状にレイアウトされており、
前記長方形の長辺のうち一辺に入力ノード群が設けられ、
長辺のもう一辺に出力ノード群が設けられている、ことを特徴とする半導体装置。
11 酸化シリコン膜
12 アモルファスシリコン
13 酸化シリコン膜
14 フォトレジスト
15 酸化シリコン膜
16 マイクロクリスタルシリコン(μ-c-Si)
17 タングステンシリサイド(WSi)17
18 フォトレジスト
19 酸化シリコン膜/窒化シリコン膜
20 金属(アルミニウムとチタン)
21 窒化シリコン膜
22 画素電極(ITO)
30、32、33、35、36、38、39、41、48、50、52、54、56、58 クロックドインバータ
31、34、37、40、42、43、49、51、53、55、57 インバータ
61、62、63、65、67、70、72、74、76、78、80 クロックドインバータ
57、60、63、66、68、69、71、73、75、77、79、81、82、83、84、85 インバータ
101 表示デバイス基板
102 コントローラIC
103 システム側回路基板
104 レベルシフタ
105 ラッチ回路
106 DAC回路
107 セレクタ回路
108 レベルシフタ/タイミングバッファ
109 走査回路
110 表示部
111 メモリ
112 出力バッファ
113 コントローラ
114 インタフェース回路
401 タイミングバッファ
511〜515 ラッチ
701 タイミングバッファ
801 電圧−電流変換回路/電流出力バッファ
1001 デコーダ
1002 電流出力バッファ
1801 シリアル/パラレル変換回路
3501 走査回路/データレジスタ
3502 DAC
3503 レベルシフタ
3504 走査回路
3505 アナログスイッチ
3506 走査回路
3507 データレジスタ
Claims (1)
- コントローラからパラレルに供給される{(N×B)/(P×S)}のビット幅のデータを受ける、レベルシフト回路とラッチを備えた{(N×B)/(P×S)}個のP相展開回路を備え、
前記P相展開回路の各々は、1ビットデータをP回受けPビットのパラレルビットに相展開し、相展開した{(N×B)/S}本のパラレルビット信号を、Bビットの信号をアナログ信号に変換する(N/S)個のデジタル・アナログ変換回路に入力し、
前記デジタル・アナログ変換回路の出力を受ける1:Sのデマルチプレクサを(N/S)個備え、N本のデータ線に印加するデータ線駆動回路を有する表示装置であって、
前記コントローラから{(N×B)/(P×S)}個の前記P相展開回路に供給される{(N×B)/(P×S)}ビットデータを伝える{(N×B)/(P×S)}の配線の各々が、他のビットデータを伝える配線と交差しないことを特徴とする表示装置。
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