JP3436478B2 - 液晶表示装置および計算機システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置に係
り、画像メモリチップを液晶表示パネルのＴＦＴ基板上
に実装した液晶表示装置に関する。

【０００２】

【従来の技術】小型、高精細の液晶表示パネルの駆動回
路として、薄膜トランジスタを用いてガラス基板上にマ
トリクス周辺回路を形成する方式が知られている。例え
ば、「エクステンデッド アブストラクト オブ 1997 イ
ンターナショナル コンファレンス オン ソリッドステ
ートデバイス アンド マテリアルス」の３４８〜３４５
頁に報告されている。また、アクティブマトリクス駆動
方式ならびに液晶表示モジュールの詳細については、松
本正一編著の「液晶ディスプレイ技術（産業図書）」に
詳しく述べられている。

【０００３】図２に、従来のＴＦＴ液晶表示モジュール
の構成を示す。パーソナルコンピュータなどの情報機器
においては、表示デーをＣＰＵ３０または表示制御回路
がドットマトリクス表示部の各ドットの座標と、階調デ
ータの組み合わせからなる表示データを発生させる。表
示データを格納する画像メモリ１３はＣＰＵや表示制御
回路と共に、ＴＦＴアクティブマトリクス方式の表示部
２９や周辺回路部を一体形成した液晶表示装置３とは別
配置されている。

【０００４】画像メモリ１３から液晶表示モジュール３
へのデータは、配線本数を減らすためにシリアル転送さ
れる。表示制御回路は画像メモリ１３から数ドット単位
に読み出し、直列に並び替え処理をした後にシリアル転
送データ８として液晶表示モジュールに送る。シリアル
データはシリアルパラレル変換回路９で、再度１ライン
分のデータの並列信号に並び替えられ、ラインラッチ及
び液晶階調駆動回路１０によりアクティブマトリクスの
信号配線駆動信号に変換され、表示部２９を駆動する。

【０００５】このシステムの画像メモリと表示制御回路
間および表示制御回路と液晶表示モジュールとの間で
は、通常６０〜７５Ｈｚ周期の繰り返しで全画素分のデ
ータを高速転送している。

【０００６】

【発明が解決しようとする課題】上記した従来技術で
は、液晶表示モジュールに対して1フレーム時間毎にす
べての画素の表示データを転送しなければならない。こ
の時の転送レートは画素数が多くなるほど増大し、例え
ば、１０２４×７６８画素の構成では約５０ＭＨｚ程度
の高速の転送が必要になる。この高速転送のためには、
モジュール内のＬＳＩがこの速度で動作しなければなら
ない。ＬＳＩに内蔵される基本回路はCMOS回路が用いら
れるので、動作速度とともに消費電力が増大する。この
ため、本方式の液晶モジュールは、精細度が大きくなる
に伴い消費電力が増大すると言う問題があった。

【０００７】また、液晶表示部の周辺回路を構成するＴ
ＦＴ周辺回路技術は、小型の表示装置で実用されてい
る。しかし、Ｓｉチップ上に形成するＬＳＩの回路に比
べ、多結晶薄膜Ｓｉおよび蒸着膜ＳｉＯ₂をゲート絶縁
膜として用いているため移動度が低く、回路動作速度も
遅い。このため、従来のＴＦＴ周辺回路による高精細化
は困難であった。

【０００８】本発明の目的は、従来技術の問題点に鑑
み、画像メモリから液晶モジュールへのデータの転送周
波数が大幅に低下し、動作周波数と消費電力を低減で
き、また、コンパクト化できる液晶表示装置を提供する
ことにある。

【０００９】また、画像メモリを実装した液晶表示装置
を接続し、消費電力の低減やＣＰＵの処理性を向上でき
る計算機システムを提供することにある。

【００１０】さらに、少なくとも水平１ライン分の表示
データを記憶し、出力信号線数に対応した分割読み出し
の可能な画像メモリを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明は、少なくとも一方が透明な一対の基板と、こ
の基板間に配置された液晶層を有し、前記基板の一方に
は複数の走査配線と、複数の信号配線と、それらの配線
の交点に対応して形成された複数の薄膜半導体素子と、
これらの複数の半導体素子に接続された表示電極を有
し、前記基板の他方には対向電極有する液晶表示装置に
おいて、前記一方の基板上に、前記信号配線に表示デー
タを転送するための中継バスをもつ接続部を形成し、前
記接続部を介して少なくとも水平１ライン分の表示デー
タを記憶する画像メモリチップを実装してなることを特
徴とする。

【００１２】また、前記液晶パネルを構成するＴＦＴ基
板上に、前記液晶を駆動するための信号側周辺回路及び
走査側周辺回路を形成し、前記信号側周辺回路の入力と
前記中継バスを接続してなることを特徴とする。

【００１３】また、前記画像メモリチップは、前記表示
データを順次読み込み水平方向にアドレス付けして記憶
すると共に、同一アドレスの水平１ライン分の表示デー
タを同時に読み出しできる記憶回路と、１ライン分の表
示データーを保持するメモリ出力ラッチと、前記出力ラ
ッチの出力を選択して前記中継バスに接続するラッチ選
択回路と、前記記憶回路からの表示データを読み出して
順次水平１ライン毎に前記メモリ出力ラッチにラッチす
るように制御すると共に、前記ラッチ選択回路の選択接
続を制御する読み出し制御回路とを、シリコンチップ等
の半導体上に構成してなることを特徴とする。

【００１４】この画像メモリチップの特徴によれば、所
定本数の信号線をもつ任意の信号中継バスに、選択的に
出力して１ライン分の表示データーを転送できるので、
汎用の画像メモリとしても有効である。

【００１５】また、前記信号側周辺回路は、前記中継バ
スと選択接続する入力回路を切替て水平１ライン分の表
示データを順次取り込む信号選択手段（例えば、ブロッ
ク切替回路）と、２値データで表わされる前記表示デー
タの論理電圧を前記信号側周辺回路の論理電圧に変換す
るレベルシフタと、水平1ライン分の表示データを保持
するラインラッチと、表示データをアナログの液晶駆動
電圧に変換する液晶駆動電圧発生回路を備え、前記信号
側周辺回路の前記信号選択手段と前記画像メモリの前記
ラッチ選択回路の双方の選択動作を同期させるように制
御する転送制御回路を、前記メモリチップまたは前記液
晶パネルに備えてなる。

【００１６】また、前記画像メモリの前記ラッチ選択回
路と前記信号側周辺回路の前記信号選択手段の選択動作
は、水平１ライン分の表示データを複数ブロックに分割
して転送する場合に、ブロック単位の接続と切替を行な
うことを特徴とする。

【００１７】あるいは、前記信号側周辺回路の前記信号
選択手段は、前記水平１ライン分の信号配線を前記中継
バスと同じ本数からなる複数の信号配線ブロックに分轄
し、該ブロックと前記中継バスを半導体アナログスイッ
チを用いて選択接続するように構成したことを特徴とす
る。

【００１８】また、前記レベルシフタは、前記中継バス
と前記信号選択手段の間または前記信号選択手段の後に
接続されることを特徴とする。

【００１９】本発明によれば、ＴＦＴアクティブマトリ
クス方式の表示部とＴＦＴ周辺回路を形成した液晶パネ
ル上に画像メモリを実装し、画像メモリと周辺回路の並
列接続を基板上で実現している。このため、表示データ
は常に表示装置側に保持されるので、表示データの書き
換えは変更部分のみで済み、ＣＰＵから表示装置への転
送頻度が大幅に低減できる。また、画像メモリから周辺
回路へのデータの転送は、最大で水平１ラインの並列転
送となるので転送周波数が低下し、表示装置全体の動作
周波数と消費電力を大幅に低減できる。

【００２０】上記他の目的を達成する本発明は、ＣＰＵ
とメモリと入出力Ｉ／Ｏ及び表示装置をシステムバスで
接続した計算機システムにおいて、前記表示装置は、ア
クティブマトリクス方式の液晶表示パネルと、該パネル
に実装され前記ＣＰＵから新規または変更部分の表示デ
ータを書き込まれ、少なくとも水平１ライン分を記憶す
る画像メモリを備えていることを特徴とする。

【００２１】また、システム内の構成要素の各々に駆動
電力を供給するシステム電源と、前記表示装置以外の構
成要素の稼働状態に応じて駆動電力の供給を断／続する
電源制御部を設けたことを特徴とする。

【００２２】図１に、本発明による液晶表示装置の基本
構成を示す。ＣＰＵ３０からの表示データと制御信号は
データアドレスバス１と制御信号線２を介して表示装置
３に転送される。表示装置３はＴＦＴ基板上にＴＦＴア
クティブマトリクス方式の表示部２９、多結晶ＴＦＴを
用いたＴＦＴ周辺回路４０を形成し、ＴＦＴ基板上に形
成された接続部５に画像メモリチップ１２を実装してい
る。

【００２３】ＣＰＵ３０から転送された表示データは、
画像メモリチップ１２に内蔵された画像メモリ１３に書
き込まれる。表示内容の変更は、ＣＰＵ３０から変更画
素に対応する部分のデータを書き換えて行なわれる。

【００２４】読み出し制御回路１８は、画像メモリ１３
の表示データをマトリクスの１ライン分毎にまとめて読
み出し、ラインメモリパラレルインタフェース４に転送
し、適宜並び替えの処理を行い、複数画素分の中継バス
を含む接続部１９を介して制御信号とともにＴＦＴ周辺
回路４０に転送する。並び替えの処理は、１回の並列転
送数が１ライン分を複数回に分けて行なう場合に必要と
なる。

【００２５】転送制御回路２６はＴＦＴ周辺回路部４０
の動作を制御する。まず、画像メモリチップ１２側から
送られた表示データを、パラレル入力インターフェース
６により並び替え、液晶階調駆動回路７によりアクティ
ブマトリクスの信号配線駆動電圧に変換する。このパラ
レル入力インターフェース６と液晶階調駆動回路７が信
号側周辺回路３２に相当する。走査側周辺回路３３から
の走査信号と同期して、信号配線駆動電圧を表示部２９
に印加して画素部の液晶を駆動する。

【００２６】このように、液晶表示パネルを形成する基
板上に画像メモリチップを搭載し、チップと基板との間
に高密度の多点数の接続を実現して、画像メモリとＴＦ
Ｔ周辺回路の間で全画素のデータを周期的にパラレル転
送する。従って、表示装置の動作周波数が大幅に低減で
き低消費電力化が達成できる。

【００２７】また、ＣＰＵは表示内容を変更する画素デ
ータのみを表示装置に転送すればよいので、ＣＰＵの書
き込み処理が大幅に低減でき、ＣＰＵの処理性の拡大と
電力消費の低減が可能になる。この特徴はノートパソコ
ン等の小型機でメリットが大きい。

【００２８】また、表示部の駆動回路の動作周波数の低
減により、Ｓｉチップより動作の遅いＴＦＴ基板上の周
辺回路によっても高精細な表示が可能となり、モジュー
ルの実装部品点数を減らしてコンパクト化できる。

【００２９】

【発明の実施の形態】以下、本発明の液晶表示装置の複
数の実施例について、図面を参照しながら詳細に説明す
る。なお、各図を通し同等の要素には同一の符号を付し
ている。

【００３０】〔実施例１〕図３に、実施例１の液晶表示
装置システムの構成を示す。本実施例の液晶表示装置
は、ＴＦＴ基板上に形成されたアクティブマトリクス方
式の画素を持つ表示部２９とそのＴＦＴ周辺回路からな
る液晶表示パネル１１と、同一のＴＦＴ基板上に形成さ
れる接続部５に実装された画像メモリチップ１２から構
成される。

【００３１】液晶表示パネル１１は従来のＴＦＴ基板上
における構成を基本としていて、互いに直交する複数の
走査配線と信号配線との交差部にトランジスタ素子を形
成し、該素子のゲート電極及びドレイン電極に接続され
た表示電極と対向電極によって液晶を狭持して画素を形
成し、該画素を上記の交差部にマトリクス状に配置して
なる表示部２９と、アクティブマトリクス方式の画素を
駆動するため、表示信号を供給する信号側周辺回路３２
及び走査信号を供給する走査側周辺回路３３からなる。
後述するように、信号側周辺回路３２は従来の構成と相
違する。

【００３２】接続部５の中継バス１９などは、ＣＭＯＳ
ＴＦＴ形成プロセスによりＴＦＴ基板上に形成され、画
像メモリチップ１２の出力端と信号側周辺回路３２の入
力端を接続し、表示信号のパラレル伝送を可能にしてい
る。

【００３３】画像メモリチップ１２はＳｉチップ上に形
成され、少なくとも水平１ライン分、本例では１フレー
ム分の表示データを順次読み込み、水平方向にアドレス
付けして記憶すると共に、同一アドレスの１ライン分の
表示データを同時読み出し可能に記憶する画像メモリ１
３と、１ライン分の表示データーを保持するメモリ出力
ラッチ１６と、画像メモリ１３の表示データを順次読み
出し、読み出した表示データを順次水平１ラインごとに
メモリ出力ラッチ１６にラッチするように制御する読み
出し制御回路１８と、ラッチ１６の出力を中継バス１９
に選択接続するラッチ選択回路１７を具備している。

【００３４】また、ラッチ選択回路１７と液晶表示パネ
ル１１の信号側周辺回路３２との双方で、選択動作を同
期させるように制御する転送制御回路２６を設けてい
る。なお、転送制御回路２６は画像メモリチップ１２で
なく、液晶表示パネル１１側に設けてもよい。

【００３５】図４に、液晶表示装置の概略の断面構造を
示す。液晶表示パネル１１はＴＦＴを形成するＴＦＴ基
板４１と、表面にカラーフィルター４８及び酸化錫を含
む透明導電膜４９を形成した対向基板（ガラス基板）４
２と、これらの間に液晶シール４４により液晶４３を密
封し、それらの外側から２枚の偏光板４５で挟み込み、
バックライト４６を組み合せてなる。一部のみ図示して
いる表示部２９は液晶４３の下側の基板４１に、駆動回
路となるトランジスタ素子がマトリクス状に形成され
る。表示部２９の周辺回路４０は、液晶４３を挾持して
いる面の外側の基板４１に形成されている。

【００３６】さらに、偏光板４５間の外側のＴＦＴ基板
４１上に、画像メモリチップ１２が実装され、チップ１
２と周辺回路４０を接続する中継バス１９が形成され
る。画像メモリチップ１２はＴＦＴ基板４１上の配線な
どを介してチップ入力端子３７に接続され、フレキシブ
ルプリント基板などを用いたバス配線３８と接続されて
いる。

【００３７】ＴＦＴ基板の形成には、Si膜としてTFT基
板に無アルカリガラスを用い、Si結晶膜形成方法として
レーザーアニール成長法による低温ポリシリコンを用い
る。または、石英ガラス基板を用い、固相成長法による
高温ポリシリコンなどの多結晶Si膜を用いる。これにド
ーピング法を組み合わせ、pch、nchのTFTを同一基板上
に同時に形成する。

【００３８】TFT基板４１との接続部分を持つ画像メモ
リチップ１２は、従来のLSIプロセスにより構成でき
る。また、バス配線３８および画像メモリチップ１２と
TFT基板４１との接続は、例えば日立化成工業（株）の
異方性導電膜の商品であるアニソルムを用いることによ
り、100μm以下の狭ピッチ配線による接続が可能であ
る。

【００３９】次に、本実施例の液晶表示装置の構成と動
作を図３にしたがって詳細に説明する。ＣＰＵ３０によ
り、画素アドレス及び画素毎の階調データに変換された
表示データは、アドレスバス配線３４、データバス配線
３５を介し、制御信号線３６によるデータ転送タイミン
グ制御のための制御信号と共に表示装置３のメモリチッ
プ１２に入力され、データ線デコーダー１４、ワード線
デコーダー１５及びデータインターフェース回路５０を
介して画像メモリ１３に書き込まれる。

【００４０】なお、ドット毎の階調データへの変換は、
表示部の１ドットあるいは複数ドット毎に個別のメモリ
領域を割り付ける、ビットマップアドレッシング形式で
表示データとアドレスを発生する機能を有する表示コン
トローラーなどの論理デバイスによってもよい。

【００４１】画像メモリ１３に記憶されている表示デー
タは、読み出し制御回路１８からワード線デコータ１５
を制御し、画像メモリ１３の水平１ライン分の表示デー
タビット数分だけ、順次サンプリングしてメモリ出力ラ
ッチ１６に読み出す。メモリ出力ラッチ１６にラッチさ
れた１ライン分の表示データは複数ブロックに分割さ
れ、ラッチ選択回路１７によって所定順序で１ブロック
ずつ選択され、１ブロック分の個数を持つチップ出力接
続端子３１から出力される。

【００４２】メモリチップ１２からブロック単位で出力
された表示データは、TFT基板上に形成された中継バス
１９を介し、同じ基板上の液晶表示パネル１１の信号側
周辺回路３２に入力される。信号側周辺回路３２の動作
は転送制御回路２６により制御される。

【００４３】まず、ブロック切替回路２０はブロック単
位のデータを、選択ラッチ回路２１より選択されるブロ
ック毎に出力する。このとき、表示データの論理信号レ
ベルが、レベルシフタ２２によりTFT周辺回路の論理電
圧に変換される。ブロック毎の転送を順次行うことによ
り、選択ラッチ回路２１に１ライン分の表示データが保
持されたとき、ラインラッチ２３に一斉に転送される。

【００４４】液晶駆動電圧発生回路２４は表示データを
液晶階調電圧に変換し、表示部２９のドレイン配線１０
６を駆動する。一方、表示部２９のゲート配線１１０は
ゲート配線駆動回路２７、走査シフトレジスタ２８から
なる走査側周辺回路３３によって駆動される。走査タイ
ミングとなるシフトクロック１１３及びフレームスター
ト信号１１４は、転送制御回路２６より供給される。以
上の１ラインの転送動作を、１フレーム時間内に全ライ
ン分実施して、１画面の表示が実現される。

【００４５】上記の構成において、中継バス１９のバス
本数が多いほど１ブロックのデータ数が多くなり、デー
タの転送回数を減少できる。バス本数は加工装置の精度
に依存するが、現行装置では5mm角のチップで50μmピッ
チの接続が可能となるので、１辺につき１００端子、３
辺を用いることにより300端子程度の取り出しが可能に
なる。端子形状を千鳥パターンとすることにより、更に
３倍程度の端子形成が可能であるから、１ブロックが30
0ビット程度の接続は容易である。

【００４６】実用の液晶パネルの適用例を説明する。64
0×480画素のパネルで、1ライン分の６４０画素、ＲＧ
Ｂ各色６ビットの階調信号を転送する場合は、６４０×
３×６＝１１５２０ビットを転送する必要がある。従っ
て、３００ビット並列転送の場合の転送回数は３８．４
回となる。転送時間はフレーム周波数７０Hzの場合、１
ラインの期間は１÷７０÷４８０＝２９．８μｓとなる
ので、この場合の転送周波数は１．３MHzとなる。従来
例のドットクロックは２０MHz以上になるから、大幅な
周波数低減となることが分かる。また、画像メモリチッ
プを複数に分割し、同期させて駆動することにより一層
の低減が可能である。

【００４７】各回路の詳細な構成と動作について説明す
る。図５に、画像メモリチップの構成を示す。画像メモ
リチップ１２はアドレスバス配線３４、データバス配線
３５、制御信号線３６をまとめたバス配線３８とチップ
入力接続端子３７を介してシステムバスと接続される。

【００４８】画像メモリ１３はメモリセル６３がマトリ
クス状に配置され、各メモリセルを選択するためのワー
ド線６２は行方向に共通に、ワード線デコータ１５に接
続されている。データの書き込みをするビット線６５は
列方向に共通に、ビット線駆動回路５１に接続されてい
る。ビット線駆動回路５１は書き込み制御のためのデー
タインターフェース５０及びデータ線デコータからな
る。ビット線６５の各々はセンスアンプ６４に接続さ
れ、ワード線を選択すると該当する１ライン分のセルが
選択され、セルの状態を一斉にセンスアンプ６４に出力
する。

【００４９】センスアンプ６４によりビット線６５の状
態はデータに変換され、メモリラッチ制御信号１３１に
よりメモリ出力ラッチ１６に読み出され、ラッチ選択回
路１７に接続される。ラッチ選択回路１７の出力は複数
のチップ出力端子３１に接続され、中継バス１９を介し
て液晶パネル１１と接続される。

【００５０】このうち、メモリセル６３へ書き込むため
のビット線駆動回路５１、ワード線デコータ１５はデュ
アルポートメモリチップの方式と同一でよい。

【００５１】メモリ１３への書き込み動作を制御するた
めの制御信号は、読み出し制御回路１８により生成さ
れ、ワード線デコータ１５、ビット線駆動回路５１に供
給される。また、メモリラッチ制御信号１３１、メモリ
チップブロック切り替え信号１３０や、TFT周辺回路の
動作を制御する転送制御回路２６の制御信号も生成す
る。転送制御回路２６はブロック選択信号８４、ブロッ
クラッチ信号８８、ラインラッチ信号１３２、シフトク
ロック１１３、フレームスタート信号１１４を出力す
る。なお、TFT周辺回路への制御信号は、中継バス１９
に必要な本数を追加して転送している。

【００５２】図６に、メモリセルの回路構成を示す。メ
モリセル６３は６個のトランジスタにより構成され、Ｖ
ＤＤ端子６６、ＶＳＳ端子６７を電源に接続している。
セルを選択するためのワード端子６８、データを入出力
するために互いに反転信号を入出力するビット端子６９
および反転ビット端子７０は、それぞれマトリクスのワ
ード線６２、ビット線６５に接続している。

【００５３】図７に、センスアンプの回路構成を示す。
センスアンプ６４は５つのトランジスタにより構成さ
れ、電源ＶＤＤとバイアス電圧ＶＣＳを印加すると、互
いに反転するビット信号および反転ビット信号を入力端
子７１に印加し、電源電圧の振幅を有するデータ出力７
２を得る。

【００５４】図８に、メモリ出力ラッチの回路構成を示
す。並列に配置された複数のラッチ回路９７はその入力
端をセンスアンプ６４のデータ出力端子７２に接続さ
れ、メモリラッチ制御信号１３１により一斉にラッチす
る。

【００５５】図９に、ラッチ回路の構成を示す。ラッチ
回路９７はＣＭＯＳトランジスタによる２個のインバー
タ９０と、２個のトランスファゲート９１および制御イ
ンバーター９２から構成される。入力端子９３に入力さ
れたセンスアンプ６４からのデータは、読み出し制御回
路１８から制御端子９４に入力するメモリラッチ制御信
号１３１が論理「正」の場合のみ、トランスファゲート
９１が開となり、インバータ９２を駆動し、ラッチ出力
９５の状態を変化させる。メモリラッチ制御信号１３１
が論理「負」の場合は、出力状態は変化せずデータを保
持する。

【００５６】図１０に、ラッチ選択回路の構成を示す。
ラッチ選択回路１７はメモリ出力ラッチ１６からの総数
Ｎビットの１ライン分のデータ線１３４を、トランスフ
ァゲートを用いたアナログスイッチ１３５を介してｍ本
の出力バス８２に順次接続する。このため、データ線を
ｍ本ごとに分割してブロック１〜ｈの出力ブロック８１
とし、出力ブロックごとに多重化して選択接続する。Ｎ
本のデータ線をｍ本の出力バスに対応してｈ個のブロッ
クに分割するので、ブロック数ｈ＝Ｎ／ｍの関係にな
る。

【００５７】出力バス８２に接続され出力するブロック
８１は、アナログスイッチ１３５の制御により行われ
る。このため、ブロック毎にアナログスイッチ１３５を
ブロックアナログスイッチ８３として選択信号入力端子
をまとめ、そのいずれか１本のみに論理「正」信号を印
加し、他には論理「負」信号を印加することにより特定
の出力ブロックのみが選択的に接続される。メモリチッ
プブロック切替信号１３０は読み出し制御回路１８から
供給され、アナログスイッチの制御には極性の反転した
制御信号が必要なので、切替信号１３０毎にインバータ
８５を接続する。出力バス８２はチップ出力接続端子３
１を介して、中継バス１９に接続される。

【００５８】次に、本実施例の液晶パネルについて、特
に、信号側周辺回路３２と走査側周辺回路３３の構成と
動作を詳細に説明する。

【００５９】信号側周辺回路３２のブロック切替回路２
０は、画像メモリチップ１２から中継バス１９を介して
入力された表示データをブロック順に転送し、選択ラッ
チ回路２１は１ライン分の表示データを再配列する。

【００６０】図１１に、ブロック切替回路の構成を示
す。ブロック切替回路２０の１ライン分（Ｎ本）の出力
配線１３６は１〜ｈブロックに分けられ、CMOSTFTによ
り構成されるＴＦＴアナログスイッチ１６１と１ブロッ
ク分（ｍ本）の入力バス８６を介して、中継バス１９に
接続されている。

【００６１】アナログスイッチはｍ個ごとにまとめられ
て、TFTブロックアナログスイッチ１６０を構成してい
る。スイッチ１６０の制御信号はブロック毎に共通し、
インバータ８９によりアナログスイッチ制御に必要な両
極性の制御信号を生成する。スイッチの開閉は転送制御
回路２６から供給されるブロック選択信号８４により、
いずれか１本のみに論理「正」信号を印加し、他には論
理「負」信号を印加することによって、各ブロックが所
定順に選択されて入力バス８６と接続される。入力バス
８６と接続されたブロック出力８７の出力配線１３６に
より表わされる表示データは、レベルシフタ２２により
画像メモリ１３の出力信号の論理レベルを薄膜トランジ
スタ回路の論理レベルに適合させて、選択ラッチ回路２
１に送られる。

【００６２】図１２に、選択ラッチおよびラインラッチ
の回路構成を示す。同図（ａ）は選択ラッチ回路２１
で、複数のラッチ回路９７を配列し、ｍ本からなるブロ
ック毎にラッチ制御信号をまとめ、ブロック単位のラッ
チ可能に構成されている。転送制御回路２６からのブロ
ックラッチ信号８８により、ブロック切替回路２０と同
期して同一ブロックのデータをラッチする。選択ラッチ
回路２１の出力はラインラッチ回路２３に接続されてい
る。同図（ｂ）はラッチ回路９７で、CMOSTFTにより構
成されている。ただし、図９のラッチ回路と同じ構成と
なるので、回路要素の符号は便宜的に同一としている。

【００６３】図１２（ｃ）はラインラッチ２３で、図１
２（ｂ）と同様のラッチ回路９７をＮビット分、並列接
続している。全ての回路９７のラッチ制御信号端９４は
一括接続されており、転送制御回路２６からのラインラ
ッチ信号１３２により、１ライン分の表示データを一斉
にサンプリングする。

【００６４】図１３に、レベルシフタの回路構成を示
す。レベルシフタ２２は６つのトランジスタから構成さ
れる。ブロック切替回路２０からの入力信号は、インバ
ータ９０による反転信号と併せて４つのトランジスタ回
路に入力され、その論理電圧は電源端子９９の電圧まで
増幅される。

【００６５】このように、ブロック切替回路２０の後に
レベルシフタ２２を接続し、画像メモリ１３の出力信号
の論理レベルをＴＦＴ回路の論理レベルに適合させる。
この結果、以下の理由により消費電力を低減することが
できる。

【００６６】ブロック切替回路２０は、ｍ本の中継バス
１９とＮ本の出力配線１３６がアナログスイッチで接／
断されるマトリクスを構成し、この配線交差部に交差容
量が形成される。マトリクスで高速に信号を切り替える
ためには、画像メモリチップ１２から見て交差容量を高
速に充放電する必要がある。このときの消費電力は容量
値に比例し、信号振幅の２乗に比例する。そこで、ブロ
ック切替回路２０の駆動電圧を下げることにより消費電
力を低減できる。

【００６７】本実施例においては、画像メモリチップ１
２は半導体素子としてシリコン基板上のＬＳＩにより形
成したもので、高集積化のために論理電圧５Ｖ以下で使
われる。一方、液晶パネル１１のＴＦＴ回路の動作電圧
は液晶駆動電圧よりも高くしなければならず、具体的に
は８〜１６Ｖ程度が必要となる。そこで、ブロック切替
回路２０までは、論理電圧が３．３〜５ｖと画像メモリ
の論理電圧で駆動し、その後のレベルシフタ２２により
論理電圧を１０〜１２Ｖに昇圧し、液晶駆動を可能にし
ている。この結果、消費電力の低減と高速動作を可能に
している。

【００６８】本実施例では、ブロック切替回路２０にス
イッチ切替方式を用いているので、表示データの論理電
圧に関係なく信号の切り替えが可能である。なお、信号
の切り替えは複数の論理回路の組み合わせによっても可
能である。その場合、ブロック切替回路２０の入力部
で、ＴＦＴにより構成した高速論理回路用の論理電圧に
レベルシフトする必要がある。

【００６９】図１４に、液晶駆動電圧発生回路の構成を
示す。液晶駆動電圧発生回路２４は、２進数でａビット
のデジタル階調信号が入力されるａ本の入力端子１００
が、論理回路を組み合わせたデコータ回路１０１を介し
て、トランスファゲート１０３を用いた階調電圧選択ス
イッチ１０４に接続され、その出力線１０６が表示部２
９の信号配線であるドレイン線と接続されている。階調
電圧選択スイッチ１０４は、２のａ乗本の配線からなる
階調電圧バス１０５に接続され、バス１０５の各配線は
階調に対応した異なる振幅の階調電源４７に接続されて
いる。

【００７０】したがって、入力端子１００に接続された
ａビットのデジタル階調信号は、２進数表記の階調番号
に対応した階調データをあらわす。デコータ回路１０１
により２進数表記の階調番号に対応した１本の階調制御
信号を、２のａ乗本数ある階調制御信号１０２から選択
する。階調制御信号は階調電圧選択スイッチ１０４の１
つのトランスファゲート１０３のみを導通させることに
より、特定の階調電源を接続された階調電圧バス１０５
の１本と出力線１０６とを接続し、階調電圧を出力す
る。これにより、１画素の階調をあらわすａビットの表
示データに対応して、液晶の透過率を変化させる液晶駆
動電圧に変換され、出力線１０６から画素部のドレイン
線へ出力される。

【００７１】次に、図１５の走査側周辺回路３３によ
り、シフトレジスタ２８とゲート配線駆動回路２７の構
成を説明する。シフトレジスタ２８は多段のシフトレジ
スタ回路１１２を直列に接続し、入力に転送制御回路２
６からフレームスタート信号１１４と両極性のシフトク
ロック１１３が供給される。ゲート駆動回路２７は順次
ゲート幅の大きなインバータを直列接続したインバータ
列１１１により構成され、シフトレジスタ２８の各段の
出力を入力し、表示部２９のゲート配線を高速に駆動す
る。

【００７２】図１６に、シフトレジスタの回路図を示
す。シフトレジスタ２８は、８つのインバータ１０７と
８つのトランスファゲート１０８からなるシフトレジス
タ１１２を多数直列に接続して構成される。２相の互い
に極性が異なるシフトクロック１１３で駆動することに
より、入力信号１０９を順次シフトクロックごとに遅延
してゲート配線１１０に出力する。

【００７３】以上の他に、上記した各種の制御信号を発
生する読み出し制御回路１８および転送制御回路２６
は、それぞれＣＭＯＳを用いた論理回路の組み合わせに
より構成される。基本的には従来技術であり詳細な説明
は省略する。

【００７４】次に、本実施例の液晶表示装置の動作を説
明する。図１７は、ＣＰＵから画像メモリへの書き込み
動作を示すタイムチャートである。上述のように、ＣＰ
Ｕ３０からアドレス及びデータが指定され、制御信号に
はメモリセレクト信号、読み出し制御信号が含まれてい
る。

【００７５】メモリセレクト信号が論理「０」になると
画像メモリが選択され、画像メモリ１３への書き込みが
可能になる。その後、書き込み制御信号が論理「０」か
ら論理「１」に変化する時のデータバスの状態が、画像
メモリの指定アドレスのメモリセル６３に書き込まれ
る。このように、画像メモリ１３への表示データの書き
込みは、ＣＰＵに接続された他のメモリと同様の手順で
行なわれ、液晶表示装置を搭載した従来のパーソナルコ
ンピューター等と変わるところがない。

【００７６】次に、表示データの読み出しについて説明
する。図１８は、画像メモリからメモリ出力ラッチへの
１フレームの読み出し動作を示すタイムチャートであ
る。読み出し制御回路１８の指示によりワード線デコー
タ１５が動作し、ワード線６２の１〜ｎを順次１本づつ
選択すると、ワード線６２に接続されたメモリセル６３
のデータ１ライン分がビット線６５を介してセンスアン
プ６４に入力され、デジタルデータに変換される。これ
を、順次メモリ出力ラッチ１６に入力しメモリラッチ制
御信号１３１によりラッチすると、出力ラッチ１６の出
力が変化する。以上の読み出し動作を、１フレーム時間
に１ライン目から１画面の走査線本数のｎライン目まで
繰り返し、さらにフレーム時間毎に一連の動作を繰り返
す。

【００７７】図１９は、ラッチ選択回路の動作を示す説
明図である。ラッチ選択回路１７はメモリ出力ラッチ１
６の１ライン分の出力を、ｍ本のチップ出力端子３１に
出力する。走査線ｋ本目の水平１ライン分の表示データ
ｈ×ｍビット分が、メモリ出力ラッチ１６に図示の配列
のように保持される。これをｍビット、ｈ個のブロック
に分け、読み出し制御回路１８から供給されるメモリチ
ップブロック切り替え信号１３０により、1ブロック目
からｈブロックまで順番に選択する。これにより、ブロ
ック１〜ｈまで順次、出力バス８２に接続することがで
き、１ライン分の表示データがブロック単位でチップ出
力端子３１、さらに中継バス１９へと出力される。

【００７８】図２０は、ブロック切替回路を介して表示
データを取り込む選択ラッチ回路の動作を示す説明図で
ある。中継バス１９には、順次ブロック１からブロック
ｈまでのデータが出力されてくる。これと同期して、転
送制御回路２６からブロック切替回路２０にブロック選
択信号８４、選択ラッチ回路２１にブロックラッチ信号
８８を供給し、該当ブロックの選択信号およびブロック
ラッチ信号を論理「正」とすると、データは選択ブロッ
クが接続された選択ラッチ回路２１に取り込まれ、その
出力が書き換えられる。この際に、各選択ラッチ回路２
１の入力側に接続されたレベルシフタ２２により、１０
〜１２ｖ程度のＴＦＴ論理回路のレベルに変換される。

【００７９】このようにして、選択ラッチ上のデータ配
置が図示のように、部分的に順次更新され、１〜ｈブロ
ックまでの書き換えが終わると、ｋライン目のデータが
選択ラッチ上に配置される。なお、画像メモリチップ１
２の読み出し動作と、ブロック切替回路２０、選択ラッ
チ回路２１の動作は同期して行われるので、画像メモリ
１３のメモリ出力ラッチ１６上の１ラインの表示データ
は、１水平走査期間内に選択ラッチ回路２１へと転送さ
れる。

【００８０】図２１は、ラインラッチの動作を示すタイ
ムチャートである。ラインラッチ２３の入力には、選択
ラッチ２１から１水平期間ごとに走査線１本分のデータ
が更新、供給される。この入力データを、転送制御回路
２６からのラインラッチ制御信号１３２により取り込
み、ラインラッチ出力データを更新する。ラインラッチ
出力は液晶駆動電圧発生回路２４に接続され、瞬時に液
晶駆動電圧に変換されて、出力線１０６から対応画素の
ドレイン配線に供給される。

【００８１】表示部２９の動作は従来と同様である。表
示部２９のマトリクス構成される各画素部は、そのゲー
ト配線１１０から１水平ラインの画素を順次シフトした
走査パルスが走査側回路から印加される。また、信号側
回路では、走査パルスに同期して、液晶駆動電圧発生回
路２４から１ライン分の液晶駆動電圧を各画素のドレイ
ン配線より印加し、水平１ラインの画素表示が行われ
る。

【００８２】以上、本実施例の液晶表示装置によれば、
表示パネル上に実装された画像メモリチップは、ＣＰＵ
など描画制御回路からの表示データをビットマップイメ
ージで記憶し、１ライン分のデジタルの表示データを同
時に読み出し、転送制御回路により同期を取って、ブロ
ック単位の複数画素分毎に中継バスに順次出力する。こ
の表示データーは中継バスを介して、表示パネル上に表
示部と共に薄膜ＴＦＴを用いて形成された周辺駆動回路
に供給される。周辺駆動回路は、転送制御回路により同
期を取り、表示データを１ライン分の選択ラッチに順次
取り込み、ラインラッチに転送して１ライン分のデータ
を保持する。このデータを用いて各ドットのデジタル階
調データを画素の液晶に印加する階調電圧に変換する。

【００８３】この結果、画像メモリと表示部のインター
フェースを簡略化することができ、１ラインのデータを
転送する為の転送クロックを低減できるので、表示装置
の消費電力を大幅に低減することができる。また、ＴＦ
Ｔ基板上での周辺回路の形成により液晶モジュールをコ
ンパクト化でき、かつ高精細の画像を提供できる。

【００８４】〔実施例２〕次に、本発明の第２の実施例
を説明する。図２２は、実施例２による液晶表示装置の
構成図である。実施例１と相違する点は、液晶パネル１
１の信号側周辺回路の一部である。具体的には、中継バ
ス１９の各端子はレベルシフタ１２０を介して、シフト
レジスタ列で構成した信号入力選択回路１２１に接続さ
れている。

【００８５】図２３に、中継バスからラインラッチまで
の構成図を示す。チップ出力端子３１に接続された中継
バス１９には、各々の配線毎にレベルシフタ１２０が接
続され、データ電圧をTFTによる論理回路に適した論理
レベルに変換する。レベルシフタ回路１２０の出力は、
それぞれシフトレジスタ１２２の入力端子１０９に入力
される。シフトレジスタ１２２は１ライン分のデータを
分割するブロック数に相当する段数分、直列に接続して
シフトレジスタ列を構成している。

【００８６】シフトレジスタ１２２は転送制御回路２６
からのシフトクロック１６２により動作する。シフトク
ロック１６２はメモリチップ１２のメモリチップブロッ
ク切り替え信号１３１と同期している。

【００８７】図２４は、信号入力選択回路の動作を示す
説明図である。信号入力選択回路１２１のシフトレジス
タ列は、シフトクロックが変化する度に、入力端子に入
力された各ブロックのデータを取り込み、順次右にシフ
トする。ブロック１〜ｈまで繰り返しシフト動作を完了
すると、ｋライン目のデータがサンプリングされる。こ
のとき、ラインラッチ制御信号１３２を印加すると、１
ライン分のデータがラインラッチ２３に転送される。そ
の後、液晶階調駆動回路２４により、実施例１と同様に
して表示動作が行なわれる。

【００８８】実施例１のレベルシフト回路は１ライン分
必要であったのに対し、実施例２のレベルシフト回路は
１ブロック分で済み、消費電力を低減できる。具体的に
は、６４０×４８０画素のパネルの信号配線は６４０本
あり、選択ラッチ回路の後にレベルシフタ回路を配置す
ると６４０回路となるが、信号入力選択回路の後に配置
すると中継バス１９の数だけで済み、例えば、中継バス
が４０本であれば４０回路で良く、この部分の消費電力
を８０分の１に減らすことができる。

【００８９】また、信号入力選択回路の配線交差部を減
少できるので、論理電圧が高くなることによる消費電力
の増大を相殺できる。

【００９０】〔実施例３〕図２５は、他の実施例による
液晶パネルの断面構造を示す。図４の透過型の液晶パネ
ルに対し、反射型の液晶パネルを示している。本実施例
では、表示に用いる反射型液晶１４０として、２色性高
分子分散型液晶あるいはゲストホスト型液晶を用い、表
示電極として反射表示電極１４１を用いている。

【００９１】図２６に、画素部の概略構造を示す。表示
部２９の画素部はゲート配線１１０、ドレイン配線１０
６のマトリクス状の交差部で、これらと接続した画素Ｔ
ＦＴ１４２から構成される。反射型表示電極１４１は反
射率の高い金属薄膜で形成されており、ドレイン配線１
０６に印加される液晶駆動電圧をゲート配線１１０に選
択パルスが入力された時に、ドレイン電極と表示電極１
４１を導通することにより液晶１４０を駆動する。

【００９２】反射型液晶を用いることによりバックライ
トが不要となり、電力消費は画像メモリチップ１２及び
ＴＦＴ周辺回路４０のみとなり、消費電力の一層の低減
ができる。

【００９３】〔実施例４〕次に、本発明の液晶表示装置
を適用した計算機システムの実施例を説明する。図２７
に、本発明による計算機システムの実施例を示す。本シ
ステムは情報を演算処理するＣＰＵ１５０、データを記
憶するメモリ素子１５１、システム外部とのデータ入出
力を制御するＩ／Ｏ１５３、システムの制御を行うコン
トローラ１５２、コマンドなどを入力するためのキーボ
ード１５４及び液晶表示装置３が、相互にシステムバス
１５８を介して接続されている。液晶表示装置３は実施
例１ないし実施例３に説明したとおり、液晶パネルに画
像メモリチップが実装される構成で、ＣＰＵ１５０から
の表示データは、その変更部分を供給するのみで、表示
部の画像表示が更新できる。

【００９４】本システムの液晶表示装置３は、独立した
ディスプレイ電源１５７に接続されている。システム電
源１５５は表示装置３以外を駆動する電源で、ＣＰＵ１
５０および電源制御部１５６により、キー入力またはシ
ステムバス１５８の状況に対応して、各部への電力供給
を制御される。通常はすべての構成要素を稼動させてお
き、入力、情報演算、表示などを実行する。計算中な
ど、一部の動作に限られる場合にはＣＰＵ１５０によ
り、システム電源を制御して不稼働な要素の通電を遮断
し、消費電力を低減することができる。

【００９５】さらに、一定時間を越えて入力待ちした場
合などに、システム電源１５５を遮断してＣＰＵ１５０
を停止し、液晶表示装置３のみを稼働させて、それまで
の画面表示は維持することができる。その状態からキー
入力して、システムを再起動させることもできる。

【００９６】従来の液晶表示モジュールは、CPUもしく
はコントローラから常に表示データを供給する必要があ
るので、計算機システムのCPUあるいはコントローラを
停止させると表示内容も消えてしまう。しかし、本実施
例の計算機システムによれば、表示装置自身が表示デー
タを保持するための画像メモリを内蔵しているので、シ
ステムの他の装置が稼働の必要のない場合にその電力供
給を遮断しても表示動作を維持でき、システムの消費電
力を大幅に低減できる効果がある。

【００９７】

【発明の効果】本発明によれば、画像メモリとその読み
出し制御回路を形成した画像メモリチップを液晶モジュ
ールと同一基板上に実装し、接続部の多数の配線を基板
上に形成し、画像メモリから液晶モジュールへの表示デ
ータをパラレル伝送するので、従来のシリアル伝送に比
べ転送周波数を大幅に低減でき、消費電力を低減できる
効果がある。

【００９８】また、転送周波数の低減により、ＴＦＴ基
板上に構成する周辺回路の移動度が低くても必要な回路
動作が確保され、画像の精細度を向上できる効果があ
る。

【００９９】さらに、ＣＰＵなどの描画制御回路からの
書き込みが無い場合にも、画像メモリに表示データを保
持して表示動作を可能にするので、表示データの書き換
えは表示内容の変更部分のみでよい。このため、静止画
像の表示や変更が無い期間に、ＣＰＵが他の業務を処理
したり、表示装置以外の電源供給を中断することもで
き、液晶表示装置を備える小型計算機などでの処理性と
省電力を向上できる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の基本構成図。

【図２】従来のＴＦＴ液晶表示モジュールの概略構成
図。

【図３】本発明の実施例１による液晶表示装置の構成
図。

【図４】実施例１の液晶表示装置の部分断面図。

【図５】画像メモリの構成図。

【図６】メモリセルの回路図。

【図７】センスアンプの回路図。

【図８】メモリ出力ラッチの構成図。

【図９】メモリ出力ラッチの回路図。

【図１０】ラッチ選択回路図。

【図１１】ブロック切替回路図。

【図１２】ＴＦＴの選択ラッチ回路及びラインラッチ回
路の構成図。

【図１３】レベルシフタの回路図。

【図１４】液晶階調駆動回路図。

【図１５】シフトレジスタ及びゲート駆動回路図。

【図１６】シフトレジスタ回路図。

【図１７】画像メモリのデータ書き込み手順を示すタイ
ムチャート。

【図１８】画像メモリ出力のラッチ動作を示すタイムチ
ャート。

【図１９】画像メモリチップから中継バスへ出力する選
択動作の説明図。

【図２０】中継バスから信号側周辺回路へ入力する選択
動作の説明図。

【図２１】ＴＦＴラインラッチ動作を示すタイムチャー
ト。

【図２２】本発明の実施例２による液晶表示装置の構成
図。

【図２３】実施例２による信号側周辺回路の構成図。

【図２４】シフトレジスタ列のデータ配列を示す説明
図。

【図２５】実施例３の液晶表示装置の部分断面図。

【図２６】画素部の概略構成図。

【図２７】本発明の実施例４による計算機システムの構
成図。

【符号の説明】

１…データアドレスバス、２…制御信号線、３…表示装
置、４…ラインメモリパラレルインターフェース、５…
接続部、６…パラレル入力インターフェース、７…液晶
階調駆動回路、８…シリアル転送データ、９…シリアル
パラレル変換回路、１１…液晶表示パネル、１２…画像
メモリチップ、１３…画像メモリ、１４…データ線デコ
ーダ、１５…ワード線デコータ、１６…メモリ出力ラッ
チ、１７…ラッチ選択回路、１８…読み出し制御回路、
１９…中継バス、２０…ブロック切替回路、２１…選択
ラッチ回路、２２…レベルシフタ、２３…ラインラッ
チ、２４…液晶駆動電圧発生回路、２６…転送制御回
路、２７…ゲート配線駆動回路、２８…シフトレジス
タ、２９…表示部、３０…ＣＰＵ、３１…チップ出力接
続端子、３２…信号側周辺回路、３３…走査側周辺回
路、３４…アドレスバス配線、３５…データバス配線、
３７…チップ入力接続端子、３８…バス配線、４０…TF
T周辺回路、４１…TFT基板、４２…対向基板、４３…液
晶、４４…液晶シール、４５…偏光板、４６…バックラ
イト、４７…階調電源、４９…透明導電膜、４８…カラ
ーフィルタ、５０…データインターフェース、５１…ビ
ット線駆動回路、６２…ワード線、６３…メモリセル、
６４…センスアンプ、６５…ビット線、６８…ワード端
子、６９…ビット端子、７０…反転ビット端子、７１…
ビット線入力端子、７２…データ出力、８１…出力ブロ
ック、８２…出力バス、８３…ブロックアナログスイッ
チ、８４…ブロック選択信号、８５…インバータ、８６
…入力バス、８７…ブロック出力、８８…ブロックラッ
チ信号、８９…インバータ、９０…インバータ回路、９
１…トランスファゲート回路、９２…制御インバータ、
９３…入力端子、９７…ラッチ回路、９９…電源端子、
１００…入力端子、１０１…デコータ回路、１０３…ト
ランスファーゲート、１０４…階調電圧選択スイッチ、
１０５…階調電圧バス、１０６…出力線（ドレイン配
線）、１０７…インバータ、１０８…トランスファゲー
ト、１１０…ゲート配線、１１１…インバータ列、１１
２…シフトレジスタ、１１３…シフトクロック回路、１
１４…フレームスタート信号、１２０…レベルシフタ、
１２１…信号入力選択回路（シフトレジスタ列）、１２
２…シフトレジスタ、１３０…メモリチップブロック切
替信号、１３１…メモリラッチ制御信号、１３２…ライ
ンラッチ信号、１３５…アナログスイッチ、１４０…反
射型液晶、１４１…反射表示電極、１４２…画素ＴＦ
Ｔ、１５０…ＣＰＵ、１５１…メモリ、１５２…コント
ローラ、１５３…Ｉ／Ｏ、１５４…キーボード、１５５
…システム電源、１５６…電源制御部、１５７…ディス
プレイ電源、１５８…システムバス、１６０…ＴＦＴブ
ロックアナログスイッチ、１６１…ＴＦＴアナログスイ
ッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 秀夫 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 河内 玄士郎 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 大久保 竜也 茨城県ひたちなか市稲田1410番地 株式 会社日立製作所 映像情報メディア事業 部内 (56)参考文献 特開 平７−209672（ＪＰ，Ａ) 特開 平３−56993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 550 G02F 1/1345 G09G 3/36

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも一方が透明な一対の基板と、
   この基板間に配置された液晶層を有し、前記基板の一方
   には複数の走査配線と、複数の信号配線と、それらの配
   線の交点に対応して形成された複数の薄膜半導体素子
   と、これらの複数の半導体素子に接続された表示電極を
   有し、前記基板の他方には対向電極を有する液晶表示装
   置において、 前記一方の基板上に、前記信号配線に表示データを並列
   に転送するための中継バスをもつ並列接続部を形成し、
   前記並列接続部を介して少なくとも水平１ライン分の表
   示データを記憶する画像メモリチップを実装してなるこ
   とを特徴とする液晶表示装置。
2. 【請求項２】 少なくとも一方が透明な一対の基板と、
   この基板間に配置された液晶層を有し、前記基板の一方
   には複数の走査配線と、複数の信号配線と、それらの配
   線の交点に対応して形成された複数の薄膜半導体素子
   と、これらの複数の半導体素子に接続された表示電極を
   有し、前記基板の他方には対向電極を有する液晶表示装
   置において、 前記一方の基板上に、前記信号配線に表示データを転送
   するための中継バスをもつ接続部を形成し、前記接続部
   を介して少なくとも水平１ライン分の表示データを記憶
   する画像メモリチップを実装し、前記画像メモリチップ
   は、前記表示データを順次読み込み水平方向にアドレス
   付けして記憶すると共に、同一アドレスの水平１ライン
   分の表示データを同時に読み出しできる記憶回路と、１
   ライン分の表示データーを保持するメモリ出力ラッチ
   と、前記出力ラッチの出力を選択して前記中継バスに接
   続するラッチ選択回路と、前記記憶回路からの表示デー
   タを読み出して順次水平１ライン毎に前記メモリ出力ラ
   ッチにラッチするよう制御すると共に、前記ラッチ選択
   回路の選択接続を制御する読み出し制御回路とを構成し
   てなることを特徴とする液晶表示装置。
3. 【請求項３】 少なくとも一方が透明な一対の基板と、
   この基板間に配置された液晶層を有し、前記基板の一方
   には複数の走査配線と、複数の信号配線と、それらの配
   線の交点に対応して形成された複数の薄膜半導体素子
   と、これらの複数の半導体素子に接続された表示電極を
   有し、前記基板の他方には対向電極を有する液晶表示装
   置において、 前記一方の基板上に、前記液晶を駆動するための信号側
   周辺回路、走査側周辺回路及び前記信号配線に表示デー
   タを並列に転送するための中継バスをもつ並列接続部を
   形成し、前記並列接続部を介して少なくとも水平１ライ
   ン分の表示データを記憶する画像メモリチップを実装し
   てなることを特徴とする液晶表示装置。
4. 【請求項４】 少なくとも一方が透明な一対の基板と、
   この基板間に配置された液晶層を有し、前記基板の一方
   には複数の走査配線と、複数の信号配線と、それらの配
   線の交点に対応して形成された複数の薄膜半導体素子
   と、これらの複数の半導体素子に接続された表示電極を
   有し、前記基板の他方には対向電極を有する液晶表示装
   置において、 前記一方の基板上に、前記液晶を駆動するための信号側
   周辺回路、走査側周辺回路及び前記信号配線に表示デー
   タを転送するための中継バスをもつ接続部を形成し、前
   記接続部を介して少なくとも水平１ライン分の表示デー
   タを記憶する画像メモリチップを実装し、 前記画像メモリチップは、前記表示データを順次読み込
   み水平方向にアドレス付けして記憶すると共に、同一ア
   ドレスの水平１ライン分の表示データを同時に読み出し
   できる記憶回路と、１ライン分の表示データーを保持す
   るメモリ出力ラッチと、前記出力ラッチの出力を選択し
   て前記中継バスに接続するラッチ選択回路と、前記記憶
   回路からの表示データを読み出して順次水平１ライン毎
   に前記メモリ出力ラッチにラッチするよう制御すると共
   に、前記ラッチ選択回路の選択接続を制御する読み出し
   制御回路を構成してなることを特徴とする液晶表示装
   置。
5. 【請求項５】 請求項４において、 前記信号側周辺回路は、前記中継バスと選択接続する入
   力回路を切替て水平１ライン分の表示データを順次取り
   込む信号選択手段と、２値データで表わされる前記表示
   データの論理電圧を前記信号側周辺回路の論理電圧に変
   換するレベルシフタと、水平1ライン分の表示データを
   保持するラインラッチと、表示データをアナログの液晶
   駆動電圧に変換する液晶駆動電圧発生回路を備え、 前記信号側周辺回路の前記信号選択手段と前記画像メモ
   リの前記ラッチ選択回路の双方の選択動作を同期させる
   ように制御する転送制御回路を、前記メモリチップまた
   は前記液晶パネルに備えてなることを特徴とする液晶表
   示装置。
6. 【請求項６】 請求項５において、 前記画像メモリの前記ラッチ選択回路と前記信号側周辺
   回路の前記信号選択手段の選択動作は、水平１ライン分
   の表示データを複数ブロックに分割して転送する場合
   に、ブロック単位の接続と切替を行なうことを特徴とす
   る液晶表示装置。
7. 【請求項７】 請求項５において、 前記信号側周辺回路の前記信号選択手段は、前記水平１
   ライン分の信号配線を前記中継バスと同じ本数からなる
   複数の信号配線ブロックに分轄し、該ブロックと前記中
   継バスを半導体アナログスイッチを用いて選択接続する
   ように構成したことを特徴とする液晶表示装置。
8. 【請求項８】 請求項５、６または７において、 前記レベルシフタは、前記中継バスと前記信号選択手段
   の間または前記信号選択手段の後に接続されることを特
   徴とする液晶表示装置。
9. 【請求項９】 表示データを記憶する画像メモリにおい
   て、前記画像メモリは請求項１−４の何れかに記載の画像メ
   モリチップからなり、 少なくとも水平１ライン分の表示
   データを順次読み込み、水平方向にアドレス付けして記
   憶し、同一アドレスの水平１ライン分の表示データの同
   時読み出しが可能な記憶回路と、前期記憶回路に記憶し
   た表示データを順次読み出し、前記水平１ライン毎にメ
   モリ出力ラッチにラッチするように制御する読み出し制
   御回路と、所定本数の信号線をもつ信号中継バスに、前
   記メモリ出力ラッチの出力を前記所定本数毎に選択接続
   するラッチ選択回路とを具備してなることを特徴とする
   画像メモリ。
10. 【請求項１０】 ＣＰＵとメモリと入出力Ｉ／Ｏ及び表
    示装置をシステムバスで接続した計算機システムにおい
    て、 前記表示装置は請求項１−４の何れかに記載の液晶表示
    装置からなり、アクティブマトリクス方式の液晶表示パ
    ネルと、該パネルに実装され前記ＣＰＵから新規または
    変更部分の表示データを書き込まれ、少なくとも水平１
    ライン分を記憶する画像メモリを備えていることを特徴
    とする計算機システム。
11. 【請求項１１】 請求項１０において、 システム内の構成要素の各々に駆動電力を供給するシス
    テム電源と、前記表示装置以外の構成要素の稼働状態に
    応じて駆動電力の供給を断／続する電源制御部を設けた
    ことを特徴とする計算機システム。