JPH1152931A - アクティブマトリクス型画像表示装置 - Google Patents

アクティブマトリクス型画像表示装置

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JPH1152931A
JPH1152931A JP10077992A JP7799298A JPH1152931A JP H1152931 A JPH1152931 A JP H1152931A JP 10077992 A JP10077992 A JP 10077992A JP 7799298 A JP7799298 A JP 7799298A JP H1152931 A JPH1152931 A JP H1152931A
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Abstract

(57)【要約】 【課題】 複数レベルの階調電圧を生成する階調電源
と、ディジタル映像信号に応じた階調電圧をソースライ
ンへ印加するソースドライバとを備えたアクティブマト
リクス型画像表示装置において、階調電源の消費電力を
節減して、装置全体の低消費電力化および構成の簡略化
を図る。 【解決手段】 ソースドライバが、各ソースラインＳＬ
毎に１個の走査回路１１を備え、各ソースラインＳＬの
走査回路１１の出力Ｑが順次アクティブとなることに同
期して、ラッチ回路１２ａ・１２ｂ・１２ｃが取り込ん
だディジタル映像信号ＤＡＴをデコーダ回路１３がデコ
ードし、デコード信号に応じてアナログスイッチ１４ａ
ないし１４ｈのいずれかが導通状態となることにより、
階調電圧Ｖ1 ないしＶ8 のいずれかがソースラインＳＬ
へ出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
置された複数の画素と、画素の各列に対応して配置され
た複数のデータ信号線と、画素の各行に対応して配置さ
れた複数の走査信号線とを備え、走査信号線から供給さ
れる走査信号に同期してデータ信号線から映像信号を供
給することによって画像を表示するアクティブマトリク
ス型画像表示装置に関し、特に、階調電圧を用いること
により階調表示が可能なアクティブマトリクス型画像表
示装置に関する。
【０００２】
【従来の技術】従来、アクティブマトリクス型画像表示
装置の一例として、アクティブマトリクス型の液晶表示
装置が知られている。上記従来のアクティブマトリクス
型液晶表示装置は、図１５に示すように、複数のソース
ラインＳＬ…およびゲートラインＧＬ…と、ソースライ
ンＳＬに接続されたソースドライバ５２と、ゲートライ
ンＧＬに接続されたゲートドライバ５３とを備えてい
る。隣接するソースラインＳＬ・ＳＬおよびゲートライ
ンＧＬ・ＧＬに囲まれた各領域に一つずつ設けられた画
素６０…によって、マトリクス状の画素アレイ５１が形
成されている。
【０００３】ソースドライバ５２は、クロック信号ＣＫ
Ｓやスタート信号ＳＰＳ等のタイミング信号に同期し
て、入力された映像信号ＤＡＴをサンプリングして必要
に応じて増幅し、各ソースラインＳＬへ書き込む。ゲー
トドライバ５３は、クロック信号ＣＫＧやスタート信号
ＳＰＧ等のタイミング信号に同期して、ゲートラインＧ
Ｌを順次選択する。選択されたゲートラインＧＬに接続
された画素６０には、画素６０内にあるスイッチング素
子がＯＮとなることにより、各ソースラインＳＬに書き
込まれた映像信号ＤＡＴが書き込まれる。各画素６０
は、静電容量を持ち、書き込まれた映像信号ＤＡＴを保
持する。
【０００４】ところで、従来のアクティブマトリクス型
液晶表示装置では、一般的に、ソースドライバ５２およ
びゲートドライバ５３は、外付けのＩＣとして構成され
ていた。これに対して、近年、実装コストの低減あるい
は実装における信頼性の向上を図るために、例えば図１
６に示すように、画素アレイ５１と、ソースドライバ５
２およびゲートドライバ５３等の駆動回路を、一つの絶
縁基板５７上にモノリシックに形成する技術が報告され
ている。上記駆動回路には、種々の制御信号を供給する
制御回路５４と、電源回路５５とが接続される。
【０００５】ここで、従来のアクティブマトリクス型液
晶表示装置において、入力されたディジタル映像信号に
基づいて画像を表示するためのソースドライバ５２の構
成例について説明する。なお、ここでは、外部から供給
された複数種類の階調電圧を選択し、アンプ等による増
幅を行わずにソースラインへ供給するマルチプレクサ方
式の構成を例として挙げる。また、説明を簡単にするた
めに、入力されるディジタル映像信号は、３ビット（８
階調）であるものとする。
【０００６】従来のソースドライバ５２は、図１７に示
すように、１段すなわち１本のソースラインＳＬ毎に、
１個の走査回路６１と、３個のラッチ回路６２ａ・６２
ｂ・６２ｃと、３個の転送回路６５ａ・６５ｂ・６５ｃ
と、１個のデコーダ回路６３と、８個のアナログスイッ
チ６４ａないし６４ｈとを備えている。各段には、クロ
ック信号ＣＫＳおよびスタート信号ＳＰＳの他に、３ビ
ットのディジタル映像信号ＤＡＴ1 ないしＤＡＴ3 、転
送信号ＴＲＰ、および８種類の階調電圧Ｖ1 ないしＶ8
が供給されている。なお、走査回路６１は例えばシフト
レジスタ、ラッチ回路６２ａ・６２ｂ・６２ｃは例えば
ハーフビットラッチ回路、デコーダ回路６３は例えば８
個の論理積回路によって、それぞれ構成される。
【０００７】次に、上記ソースドライバ５２の動作につ
いて、図１８を参照しながら説明する。なお、ここで
は、説明を簡略化するために、３本のソースラインＳＬ
1 ないしＳＬ3 のみに着目する。なお、図１８に示すＧ
Ｌ1 およびＧＬ2 は、ゲートドライバ５３からゲートラ
インＧＬ1 ・ＧＬ2 へそれぞれ与えられる走査信号の波
形である。
【０００８】ソースドライバ５２は、ある水平期間Ｔ1
において、ラッチ回路６２ａ・６２ｂ・６２ｃが走査回
路６１の出力Ｑに同期して開閉することにより、ディジ
タル映像信号ＤＡＴ1 ないしＤＡＴ3 を取り込む。そし
て、この水平期間Ｔ1 に続く水平帰線期間に転送信号Ｔ
ＲＰがアクティブとなり、水平期間Ｔ1 に取り込まれた
ディジタル映像信号ＤＡＴ1 ないしＤＡＴ3 が、転送回
路６５ａ・６５ｂ・６５ｃからデコーダ回路６３へ一括
転送される。デコーダ回路６３へ一括転送されたディジ
タル映像信号ＤＡＴ1 ないしＤＡＴ3 は、デコーダ回路
６３でデコードされて８ビットの信号となり、アナログ
スイッチ１４ａないし１４ｈにそれぞれ与えられる。こ
れにより、階調電圧Ｖ1 ないしＶ8 のいずれか一つが選
択され、水平期間Ｔ2 においてソースラインＳＬへ出力
される。このように、ソースドライバ５２は、水平期間
Ｔ1 に取り込んだ１水平期間分のディジタル映像信号
を、次の水平期間Ｔ2 に一括して出力するようになって
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の構成は、下記のような問題点を有している。すなわ
ち、上述の構成では、すべてのソースラインＳＬへ一括
して同一の階調電圧を出力することが要求されるので、
図１８にｔtrf として示す期間に階調電圧ライン（階調
電圧を生成する階調電源からソースドライバ５２までの
配線）に流れる電流のピークは数十ミリアンペアとな
る。つまり、階調電源に対してこれを満足するだけの駆
動力が要求されるので、液晶表示装置全体の消費電力は
かなり大きいものとならざるを得ない。また、階調電源
を構成する部品に高い耐圧性が必要となるので、製造コ
ストを上昇させる要因となり得る。
【００１０】近年は、携帯型の情報端末が広く普及して
おり、液晶表示装置はディスプレイが薄型であることか
ら、携帯型情報端末の表示装置としての需要が益々高ま
っている。携帯型情報端末は電池で駆動されることが多
いので、この端末に搭載される表示装置は、低消費電力
であることが強く望まれる。
【００１１】本発明は、これらの問題に鑑みなされたも
ので、特に階調電源における消費電力を低減することに
より、消費電力が小さいアクティブマトリクス型画像表
示装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載のアクティブマトリクス型画像表示
装置は、マトリクス状に配置された複数の画素と、画素
の各列に対応して配置された複数のデータ信号線と、画
素の各行に対応して配置された複数の走査信号線とを備
え、ディジタル映像信号を入力するアクティブマトリク
ス型画像表示装置において、複数レベルの階調電圧を生
成する階調電圧生成手段と、上記複数の走査信号線へ走
査電圧を出力する走査信号線駆動回路と、上記複数のデ
ータ信号線へ、映像信号に応じた階調電圧を選択して出
力するデータ信号線駆動回路とを備え、上記データ信号
線駆動回路が、各データ信号線毎に１個の走査回路を備
え、各走査回路が１水平期間においてアクティブ信号を
順次出力することに同期して、各データ信号線に対して
選択的に、階調電圧を出力することを特徴とする。
【００１３】上記の構成では、入力されるディジタル映
像信号の階調数に応じた複数レベルの階調電圧が階調電
圧生成手段にて生成され、データ信号線駆動回路が、デ
ータ信号線の各々に対応して設けられた走査回路が順次
アクティブとなることに同期して、上記の複数レベルの
階調電圧から映像信号に応じた電圧を選択し、各データ
信号線へ順次に出力する。
【００１４】これにより、一水平期間においてすべての
データ信号線に対して同一の階調電圧を一括出力する従
来の構成と比較して、階調電圧生成手段からデータ信号
線駆動回路へ階調電圧を供給するための階調電源ライン
を流れる電流のピークが分散されるので、階調電圧生成
手段に要求される駆動力が小さくて済む。従って、階調
電圧生成手段における消費電力を抑制できる。この結
果、消費電力が低減されたアクティブマトリクス型画像
表示装置を提供できる。
【００１５】さらに、上記の構成では、従来のように一
水平期間分の映像信号を保持および転送するための構成
が不要であるため、回路規模の縮小を図ることができ
る。これにより、例えば多結晶シリコン薄膜を用いて駆
動回路を形成するような場合において特に、回路面積を
大幅に低減することができる。この結果、表示装置の周
辺部（額縁部分）の面積の縮小が図れると共に、製造工
程の縮小および製造コストの低減にも効果を奏する。
【００１６】請求項２記載のアクティブマトリクス型画
像表示装置は、請求項１記載の構成において、データ信
号線駆動回路から各データ信号線へ、各水平期間におい
て取り込まれた映像信号に対応する階調電圧が、次の水
平期間に映像信号が取り込まれるまで継続して出力され
ることを特徴とする。
【００１７】上記の構成によれば、各データ信号線への
階調電圧の書き込み時間を、ほぼ一水平期間に等しい時
間だけとることができるので、データ信号線への書き込
み不足を回避することができ、高品質な画像を得ること
が可能となる。また、一般的に、データ信号線に対して
階調電圧を出力するためにサンプリングトランジスタを
用いることができるが、上記の構成によれば、サンプリ
ングトランジスタが非アクティブとならないので、チャ
ネル部分に蓄えられた電荷の流出によってデータ信号線
の電位が変動するという問題が生じないという利点もあ
る。
【００１８】請求項３記載のアクティブマトリクス型画
像表示装置は、請求項１記載の構成において、データ信
号線駆動回路が、ディスチャージ電圧を各データ信号線
に供給するディスチャージ手段を備えたことを特徴とす
る。
【００１９】上記の構成によれば、上記ディスチャージ
手段が、水平帰線期間から次の水平期間に映像信号が取
り込まれるまでの間に、各データ信号線に対してディス
チャージ電圧を供給する。１水平期間において最後に書
き込みが行われるデータ信号線は、上記水平期間におい
て階調電圧が書き込まれる時間は最も短いが、ディスチ
ャージ電圧が供給される時間が長い（ほぼ１水平期間）
ので、階調電圧の書き込み不足が上記ディスチャージ電
圧によって補償される。この結果、すべてのデータ信号
線に対して充分な書き込みを行うことができ、高品質な
画像を得ることが可能となる。
【００２０】請求項４記載のアクティブマトリクス型画
像表示装置は、請求項３記載の構成において、ディスチ
ャージ電圧として、階調電圧生成手段にて生成される階
調電圧の一つを用いることを特徴とする。
【００２１】上記の構成によれば、ディスチャージ電圧
として、既存の階調電圧生成手段にて生成される階調電
圧の一つを用いるので、ディスチャージ電圧を生成する
ための電源を別途設ける必要がない。これにより、消費
電力を増大することなく、さらに、回路規模を拡大する
こともなく、すべてのデータ信号線に対して充分な書き
込みを行うことが可能となる。
【００２２】請求項５記載のアクティブマトリクス型画
像表示装置は、請求項４記載の構成において、ディスチ
ャージ手段が、ディスチャージ信号および映像信号を入
力すると共にディスチャージ信号がアクティブのときに
セットまたはリセットされるラッチ回路と、上記ラッチ
回路の出力に応じて階調電圧のいずれかを選択してデー
タ信号線へ出力する選択回路とを含み、上記ラッチ回路
が、ディスチャージ信号がアクティブのときはディスチ
ャージ電圧として用いられる階調電圧を選択させる信号
を上記選択回路に出力し、ディスチャージ信号が非アク
ティブのときは映像信号に対応した階調電圧を選択させ
る信号を上記選択回路に出力することを特徴とする。
【００２３】上記の構成によれば、ディスチャージ信号
がアクティブのときに、ラッチ回路がこのディスチャー
ジ信号によってセットまたはリセットされることによ
り、ディスチャージ電圧として用いられる階調電圧を選
択させる信号が上記選択回路に出力され、ディスチャー
ジ電圧として１つの階調電圧が選択されて、データ信号
線へ出力される。一方、ディスチャージ信号が非アクテ
ィブのときは、ラッチ回路が取り込んだ映像信号に応じ
た階調電圧を選択させる信号が選択回路に与えられるこ
とにより、階調電圧がデータ信号線へ出力される。これ
により、ラッチ回路を用いた簡単な構成によって、ディ
スチャージ機能を有するデータ信号線駆動回路を実現す
ることが可能となる。
【００２４】請求項６記載のアクティブマトリクス型画
像表示装置は、請求項１記載の構成において、各画素に
多結晶シリコン薄膜トランジスタからなるスイッチング
素子が設けられると共に、データ信号線駆動回路および
走査信号線駆動回路が、多結晶シリコン薄膜トランジス
タを含むことを特徴とする。
【００２５】上記の構成によれば、画素に設けられるス
イッチング素子の半導体層として多結晶シリコン薄膜を
用いることにより、非晶質シリコン薄膜を用いたＴＦＴ
よりも大幅に移動度を稼ぐことができる。これにより、
例えば１フレーム期間毎、または１水平期間毎にデータ
信号線に書き込む電圧の極性を反転させる駆動方法を用
いた場合でも、１水平期間において最後に書き込みが行
われるデータ信号線に対しても充分に書き込みを行うこ
とができ、高品質な表示が可能となる。
【００２６】請求項７記載のアクティブマトリクス型画
像表示装置は、請求項６記載の構成において、画素、デ
ータ信号線駆動回路、および走査信号線駆動回路が、同
一の基板上に形成されたことを特徴とする。
【００２７】上記の構成によれば、スイッチング素子等
を多結晶シリコン薄膜トランジスタで形成することによ
り、駆動回路を画素の同一の基板上に形成することが可
能となる。この結果、製造コストや実装に伴うコストを
低減することができると共に、信頼性の向上を図ること
ができる。
【００２８】請求項８記載のアクティブマトリクス型画
像表示装置は、請求項７記載の構成において、上記基板
がガラス基板であると共に、画素、データ信号線駆動回
路、および走査信号線駆動回路の製造工程における最高
温度が６００℃以下であることを特徴とする。
【００２９】上記の構成によれば、安価な低融点のガラ
ス基板を使用することが可能となり、アクティブマトリ
クス型画像表示装置を低コストで提供できる。
【００３０】請求項９記載のアクティブマトリクス型画
像表示装置は、請求項１記載の構成において、上記デー
タ信号線駆動回路が、走査回路、ラッチ回路、およびデ
ータ信号線出力回路からなることを特徴とする。
【００３１】上記の構成によれば、従来の構成では必要
であった転送回路が不要であるので、データ信号線駆動
回路における回路規模を縮小することができる。さら
に、ＬＳＩに比べてデザインルールが大きい多結晶シリ
コン薄膜を用いて駆動回路を形成する場合、大幅な回路
面積の低減につながり、表示装置の周辺部分（額縁部
分）の縮小、および低コスト化に極めて有効である。
【００３２】請求項１０記載のアクティブマトリクス型
画像表示装置は、請求項１に記載の構成において、上記
階調電圧生成手段が、抵抗型ディジタルアナログ変換器
であることを特徴とする。
【００３３】上記の構成によれば、一つもしくは二つの
電圧発生回路により得られた電圧から、抵抗を用いて複
数レベルの階調電圧を生成することができるので、デー
タ信号線駆動回路における入力端子数を減らすことがで
き、よりコンパクトなアクティブマトリクス型画像表示
装置を提供することが可能となる。
【００３４】請求項１１記載のアクティブマトリクス型
画像表示装置は、請求項１に記載の構成において、上記
階調電圧生成手段が、容量型ディジタルアナログ変換器
であることを特徴とする。
【００３５】上記の構成によれば、一つの電圧発生回路
により得られた電圧から、コンデンサを用いて複数レベ
ルの階調電圧を生成することができるので、データ信号
線駆動回路における入力端子数を減らすことができ、よ
りコンパクトなアクティブマトリクス型画像表示装置を
提供することが可能となる。
【００３６】
【発明の実施の形態】
〔実施の形態１〕本発明の実施の一形態について主に図
１ないし図４に基づいて説明すれば、以下のとおりであ
る。
【００３７】ここでは、本発明の実施に係る一形態とし
て、アクティブマトリクス型液晶表示装置を例に挙げ、
説明を行う。本アクティブマトリクス型液晶表示装置
は、図２に示すように、画素アレイ１と、ソースドライ
バ２と、ゲートドライバ３と、制御回路４と、電源回路
５と、階調電源６（階調電圧生成手段）とを備えてい
る。
【００３８】画素アレイ１、ソースドライバ２、および
ゲートドライバ３は、絶縁基板７上に形成されている。
絶縁基板７は、例えばガラスなどの、絶縁性および透光
性を有する材料により形成されている。この絶縁基板７
と、対向基板（図示せず）とが貼り合わされ、その間隙
に液晶（図示せず）が封入されることにより、液晶パネ
ルが構成されている。
【００３９】ソースドライバ２（データ信号線駆動回
路）には、多数のソースラインＳＬ…（データ信号線）
が接続され、ゲートドライバ３（走査信号線駆動回路）
には、多数のゲートラインＧＬ…（走査信号線）が接続
されている。ソースラインＳＬとゲートラインＧＬとは
互いに直交するように配置されている。隣接する２本の
ソースラインＳＬ・ＳＬと、隣接する２本のゲートライ
ンＧＬ・ＧＬとによって囲まれる領域には、画素１０が
１つずつ設けられている。すなわち、画素アレイ１を構
成する画素１０…は、マトリクス状に配列されている。
【００４０】画素１０は、図３に示すように、例えば電
界効果トランジスタからなるスイッチング素子ＳＷと、
画素容量ＣP とにより構成される。画素容量ＣP は、液
晶容量ＣL と、必要によって付加される補助容量ＣS と
からなる。
【００４１】スイッチング素子ＳＷのソースおよびドレ
インを介して、ソースラインＳＬと画素容量ＣP の一方
の電極とが接続されている。スイッチング素子ＳＷのゲ
ートは、ゲートラインＧＬに接続され、画素容量ＣP の
他方の電極は、すべての画素１０に共通の共通電極線
（図示せず）に接続されている。そして、各液晶容量Ｃ
L に印加される電圧に応じて液晶の透過率または反射率
が変調されることにより、画像の表示が行われる。
【００４２】ソースドライバ２は、制御回路４から入力
されるディジタル映像信号ＤＡＴ、クロック信号ＣＫ
Ｓ、およびスタート信号ＳＰＳに基づいて、階調電源６
からの複数の階調電圧のいずれか１つを選択し、特定の
期間だけ１本のソースラインＳＬに出力する。このソー
スドライバ２については、後に詳細に説明する。
【００４３】ゲートドライバ３は、制御回路４からの制
御信号ＣＫＧ・ＳＰＧ・ＧＰＳに基づいてゲートライン
ＧＬ…を順次選択し、画素１０…内のスイッチング素子
ＳＷの開閉を制御する。これにより、各ソースラインＳ
Ｌ…に与えられたデータ（階調信号）が各画素１０…に
書き込まれる。書き込まれたデータは、画素１０…に保
持される。
【００４４】制御回路４は、ディジタル映像信号ＤＡ
Ｔ、クロック信号ＣＫＳ、およびスタート信号ＳＰＳを
ソースドライバ２へ出力すると共に、制御信号ＣＫＧ・
ＳＰＧ・ＧＰＳをゲートドライバ３へ出力する。また、
制御回路４は、階調電圧選択のために必要な各種の制御
信号を出力するようになっている。
【００４５】電源回路５は、電源電圧ＶSH・ＶSL・ＶGH
・ＶGL、および共通電位ＣＯＭを発生する回路である。
電源電圧ＶSH・ＶSLは、それぞれレベルの異なる電圧で
あり、ソースドライバ２に与えられる。電源電圧ＶGH・
ＶGLは、それぞれレベルの異なる電圧であり、ゲートド
ライバ３に与えられる。共通電位ＣＯＭは、図示しない
対向基板に設けられる共通電極線に与えられる。
【００４６】階調電源６は、図示しない複数の電圧発生
回路を備えており、これらの電圧発生回路により異なる
レベルの階調電圧を発生する。この階調電圧は、ソース
ドライバ２へ供給される。なお、本実施の形態では、説
明を簡単にするために、ディジタル映像信号ＤＡＴとし
て３ビットの信号を入力し、８階調の階調表示を行うも
のとする。これに対応して、階調電源６は、階調電圧Ｖ
1 ないしＶ8 を発生するようになっている。
【００４７】以下、ソースドライバ２の詳細な構成につ
いて、より具体的に説明を行う。ソースドライバ２は、
図１に示すように、１段すなわち１本のソースラインＳ
Ｌあたり、１個の走査回路１１と、３個のラッチ回路１
２ａ・１２ｂ・１２ｃと、１個のデコーダ回路１３と、
８個のアナログスイッチ１４ａないし１４ｈとを備えて
いる。なお、上記デコーダ回路１３およびアナログスイ
ッチ１４ａないし１４ｈが、データ信号線出力回路を構
成している。各段には、クロック信号ＣＫＳおよびスタ
ート信号ＳＰＳの他に、３ビットのディジタル映像信号
ＤＡＴ1 ないしＤＡＴ3 と、８種類の階調電圧Ｖ1 ない
しＶ8 が供給されている。
【００４８】走査回路１１は、例えばシフトレジスタに
より構成され、制御回路４からのクロック信号ＣＫＳお
よびスタート信号ＳＰＳに基づいて、ラッチ回路１２ａ
・１２ｂ・１２ｃの開閉を制御する出力Ｑを供給する。
なお、各ソースラインＳＬ毎に設けられている走査回路
１１の出力Ｑは、１水平期間において、順次アクティブ
となる。
【００４９】具体的には、図４に示すように、水平期間
Ｔ1 において、スタート信号ＳＰＳがアクティブとなる
ことにより、まず、ソースラインＳＬ1 に対応して設け
られた走査回路１１の出力Ｑ1 がアクティブとなる。次
に、ソースラインＳＬ2 に対応して設けられた走査回路
１１の出力Ｑ2 がアクティブとなる。さらにその後、ソ
ースラインＳＬ3 に対応して設けられた走査回路１１の
出力Ｑ3 がアクティブとなる。
【００５０】ラッチ回路１２ａ・１２ｂ・１２ｃは、ハ
ーフビットラッチ回路であり、この出力Ｑに同期して開
閉することにより、ディジタル映像信号ＤＡＴ1 ないし
ＤＡＴ3 をそれぞれ取り込み、出力Ｌout1ないしＬout3
として、デコーダ回路１３へそれぞれ出力する。
【００５１】デコーダ回路１３は、２3 ＝８個の論理積
回路からなり、出力Ｌout1ないしＬout3として取り込ま
れたディジタル映像信号ＤＡＴ1 ないしＤＡＴ3 に基づ
いて、デコード信号ＡＳＷ1 ないしＡＳＷ8 を生成し、
アナログスイッチ１４ａないし１４ｈへ出力する。な
お、デコーダ回路１３が出力するデコード信号ＡＳＷ1
ないしＡＳＷ8 は、そのいずれか一つのみがアクティブ
とされる。これにより、アナログスイッチ１４ａないし
１４ｈのいずれか一つのみが導通状態となり、階調電圧
Ｖ1 ないしＶ8 のいずれか一つのみがソースラインＳＬ
へ出力される。
【００５２】次に、図４を参照しながら、ソースドライ
バ２の動作について説明を行う。なお、ここでは、説明
を簡略化するために、３本のソースラインＳＬ1 ないし
ＳＬ3 のみに着目する。なお、ソースドライバ２から上
記の３本のソースラインＳＬ1 ないしＳＬ3 へ出力され
る信号の波形を、図４においてＳＬ1 ないしＳＬ3 とし
て示す。また、図４において、Ｑ1 ないしＱ3 は、ソー
スラインＳＬ1 ないしＳＬ3 の各々に対応する走査回路
１１からの出力信号の波形、ＧＬ1 ・ＧＬ2 は、ゲート
ドライバ３からゲートラインＧＬ1 ・ＧＬ2 へ出力され
る信号の波形を示す。
【００５３】図４に示すように、クロック信号ＣＫＳお
よびスタート信号ＳＰＳに基づいて、ソースラインＳＬ
1 ないしＳＬ3 のそれぞれに対応する走査回路１１か
ら、出力Ｑ1 ないしＱ3 が順次出力される。まず、ソー
スラインＳＬ1 に対応する走査回路１１からの出力Ｑ1
が所定の期間だけアクティブとなり、続いて、ソースラ
インＳＬ2 ・ＳＬ3 にそれぞれ対応する出力回路１１か
らの出力Ｑ2 ・Ｑ3 が、所定の期間だけ順次アクティブ
となる。
【００５４】ソースラインＳＬ1 に対応するラッチ回路
１２ａ・１２ｂ・１２ｃは、出力Ｑ1 がアクティブの時
に、ディジタル映像信号ＤＡＴ1 ないしＤＡＴ3 を取り
込み、次の水平期間に出力Ｑ1 がアクティブとなるま
で、取り込んだディジタル映像信号ＤＡＴ1 ないしＤＡ
Ｔ3 を保持しつつ、出力Ｌout1ないしＬout3としてデコ
ーダ回路１３へ出力し続ける。これにより、ある水平期
間において出力Ｑ1 がアクティブとなってから、次の水
平期間において出力Ｑ1 が再びアクティブとなるまでの
間、ソースラインＳＬ1 へは、ディジタル映像信号ＤＡ
Ｔ1 ないしＤＡＴ3 に応じた階調電圧Ｖx （ｘ＝１，
２，…８のいずれか）が出力され続ける。
【００５５】これと同様に、ソースラインＳＬ2 ・ＳＬ
3 のそれぞれに対応するラッチ回路１２ａ・１２ｂ・１
２ｃは、出力Ｑ2 ・Ｑ3 がそれぞれアクティブとなった
時に、ディジタル映像信号ＤＡＴ1 ないしＤＡＴ3 を取
り込み、次の水平期間に出力Ｑ2 ・Ｑ3 のそれぞれがア
クティブとなるまで、取り込んだディジタル映像信号Ｄ
ＡＴ1 ないしＤＡＴ3 を保持してデコーダ回路１３へ出
力する。
【００５６】これにより、ある水平期間において出力Ｑ
2 がアクティブとなってから、次の水平期間において出
力Ｑ2 が再びアクティブとなるまでの間、ソースライン
ＳＬ2 へは、ディジタル映像信号ＤＡＴ1 ないしＤＡＴ
3 に応じた階調電圧Ｖx （ｘ＝１，２，…８のいずれ
か）が出力され続ける。同様に、ソースラインＳＬ3 へ
も、ある水平期間において出力Ｑ3 がアクティブとなっ
てから、次の水平期間において出力Ｑ3 が再びアクティ
ブとなるまでの間、ディジタル映像信号ＤＡＴ1ないし
ＤＡＴ3 に応じた階調電圧Ｖx （ｘ＝１，２，…８のい
ずれか）が出力され続ける。
【００５７】ソースラインＳＬ1 ないしＳＬ3 へ出力さ
れた階調電圧Ｖx は、各水平期間においてアクティブの
ゲートラインＧＬに接続された画素１０…へ書き込まれ
ることとなる。例えば、図４に示す水平期間Ｔ1 では、
ゲートラインＧＬ1 がアクティブであるので、ゲートラ
インＧＬ1 に接続されている画素１０…へ、ソースライ
ンＳＬ…に出力された階調電圧Ｖx が書き込まれる。ま
た、図４に示す水平期間Ｔ2 では、ゲートラインＧＬ2
がアクティブであるので、ゲートラインＧＬ2に接続さ
れている画素１０…へ、ソースラインＳＬ…に出力され
た階調電圧Ｖxが書き込まれる。
【００５８】以上のように、本実施形態の液晶表示装置
では、ソースドライバ２からソースラインＳＬ…への出
力は、各ソースラインＳＬに対して一つずつ設けられて
いる走査回路１１の出力Ｑに同期している。これによ
り、従来のようにすべてのソースラインへ一括して同時
出力を行う構成と比較して、階調電源ラインを流れる電
流のピークが分散され、階調電圧Ｖ1 ないしＶ8 を発生
させる階調電源６に要求される駆動力が小さくてすむと
いう利点がある。従って、階調電源６の消費電力の低減
を図ることができると共に、階調電源６を構成する部品
のコストを低減することができる。この結果、液晶表示
装置全体の消費電力を抑制すると共に、製造コストを低
減することが可能となる。
【００５９】なお、ソースラインＳＬ…に書き込む電圧
の極性を、１フレーム期間毎あるいは１水平期間毎に反
転させる駆動方法を用いる場合には、特に、１水平期間
の最後に書き込みが行われるソースラインＳＬにおい
て、階調電圧の書き込み不足が懸念されるが、図３に示
したように画素１０に設けられるスイッチング素子ＳＷ
を、大きな駆動力を得ることができる多結晶シリコン薄
膜を用いたトランジスタで実現することで、この問題を
回避することができる。
【００６０】また、本実施形態の液晶表示装置が備える
ソースドライバ２は、図１７に示す従来の構成で必要と
された転送回路６５ａ・６５ｂ・６５ｃが不要であるの
で、回路規模の縮小を図ることができる。特に、ＬＳＩ
に比べてデザインルールが大きい多結晶シリコン薄膜を
用いてソースドライバ２を形成する場合、本実施形態の
回路構成によれば、回路面積の大幅な縮小が可能とな
り、液晶表示装置におけるディスプレイ周辺部（額縁部
分）の面積の縮小および製造コストの節減に極めて有効
である。
【００６１】なお、従来の液晶表示装置において、映像
信号をアナログデータとしてデータ信号線へ供給するた
めに、図１９に示すようなデータ信号線駆動回路を備え
た構成が知られている。このデータ信号線駆動回路は、
１段すなわち１本のデータ信号線ＤＬについて、１個の
走査回路７１と、１個のバッファ回路７２と、１個もし
くは複数個のアナログスイッチ７３（サンプリングトラ
ンジスタ）とを備えている。走査回路７１の各段の出力
は、バッファ回路７２にて増幅された結果、サンプリン
グ信号ＳＭＰＰとして、アナログスイッチ７３を開閉す
ることにより、アナログ映像信号ＡＤＡＴをデータ信号
線ＤＬへ書き込むようになっている。
【００６２】上記のデータ信号線駆動回路は、回路構成
が非常に簡単であるという利点がある反面、次のような
問題点を有している。すなわち、この構成では、１ドッ
ト期間もしくはその数倍程度の短時間でデータ信号線Ｄ
Ｌへ映像信号を書き込む必要があるため、映像信号を供
給する外部の映像信号生成回路７５の出力インピーダン
スを小さくしなければならない。また、映像信号がディ
ジタル信号であった場合には、このディジタル信号をデ
ータ信号線駆動回路へ入力する前にアナログ映像信号に
変換するための、ディジタル−アナログ変換器や増幅用
バッファアンプが必要となり、回路規模が増大すると共
に、システム全体の消費電力がかなり大きくなるという
問題も発生する。
【００６３】また、アナログスイッチ７３として用いら
れるサンプリングトランジスタは、前述したように、短
時間でデータ信号線ＤＬに映像信号を書き込むことを要
求される。このため、素子特性にもよるが、一般的には
数百μｍのチャネル幅を有するかなり大きなトランジス
タが必要とされる。このようなサンプリングトランジス
タでは、チャネル部分に蓄えられる電荷量はかなり大き
いものとなるので、このサンプリングトランジスタが非
アクティブとなる際に、チャネル部分に蓄えられた電荷
がデータ信号線ＤＬに流出することによってデータ信号
線ＤＬの電位が変動してしまう。この結果、入力された
映像信号をデータ信号線ＤＬに正確に書き込むことがで
きないという問題が生じる。
【００６４】これに対して、本実施形態の構成は、アナ
ログスイッチ１４ａないし１４ｈが非アクティブとなら
ないので、ソースラインＳＬの電位が変動することはな
く、高品質な画像を得ることができるという点で有利で
ある。
【００６５】また、本実施形態の構成によれば、画素ア
レイ１、ソースドライバ２、およびゲートドライバ３の
すべてを絶縁基板７上に形成したことにより、同一プロ
セスでこれらを製造することができるので、製造コスト
や実装に伴うコストを低減することができると共に、信
頼性が改善される。
【００６６】さらに、プロセス温度を６００℃以下とす
れば、絶縁基板７の材料として安価な低融点のガラス基
板を使用することが可能となり、大画面の液晶表示装置
を低コストで実現することが可能となる。
【００６７】なお、本実施形態では、複数レベルの階調
電圧を生成するための階調電圧生成手段として、複数の
電圧発生回路を備え、異なるレベルの階調電圧Ｖ1 ない
しＶ8 を発生する階調電源６を用いた構成を例示した
が、この構成に限定されるものではない。ここで、階調
電圧生成手段の実施に係る変形例を、図１２および図１
３を参照しながら説明する。
【００６８】図１２に示した構成は、抵抗型ディジタル
アナログ変換器であり、一つないし二つの電圧発生回路
から得られる基準電圧ＶLCおよびＶLC’から、抵抗Ｒ1
ないしＲ8 を用いて複数レベルの階調電圧を発生させ
る。なお、上記階調電圧は、アンプ４２で増幅されて、
ソースラインへ供給される。
【００６９】この抵抗型ディジタルアナログ変換器は、
主にソースドライバ外に一つ設けられ、階調電源からの
入力端子数を減らすことができるので、よりコンパクト
なソースドライバを実現できるという利点がある。
【００７０】また、図１３に示した構成は、容量型ディ
ジタルアナログ変換器であり、主に、ソースドライバ内
の各出力毎に設けられる。上記容量型ディジタルアナロ
グ変換器は、３つのコンデンサＣ1 ないしＣ3 と、３つ
のアナログスイッチ４４ａないし４４ｃとを備えてい
る。コンデンサＣ1 ないしＣ3 の各容量は、ラッチ回路
１２ａないし１２ｃからの出力Ｌout1ないしＬout2に応
じたアナログスイッチ４４ａないし４４ｃのＯＮ／ＯＦ
Ｆの組み合わせによって、ソースラインへ供給される階
調電圧が所望の８階調となるように設定されている。こ
のため、図１３に示す構成は、ラッチ回路１２ａないし
１２ｃの出力側にデコーダを設ける必要がない。
【００７１】この容量型ディジタルアナログ変換器を用
いた場合、階調電源からの入力端子数を減らすことがで
きると共に、デコーダが不要であるので、よりコンパク
トなソースドライバを実現することができる。
【００７２】〔実施の形態２〕本発明の実施に係る他の
形態について、図５ないし図７に基づいて説明すれば、
以下のとおりである。なお、前記した実施の形態１で説
明した構成と同様の機能を有する構成には、同一の符号
を付記し、その説明を省略する。
【００７３】本実施形態の液晶表示装置が備えるソース
ドライバ２は、ディスチャージ手段として、図５に示す
ように、各ソースラインＳＬ毎に、実施の形態１で説明
したデコーダ回路１３の代わりに後述するデコーダ回路
２３を備え、１個のＳＲフリップフロップ２１および１
個のディスチャージ用アナログスイッチ２２が追加され
た構成である。
【００７４】ＳＲフリップフロップ２１の入力Ｓにはデ
ィスチャージ信号ＤＩＳが入力され、入力Ｒには走査回
路１１からの出力Ｑが入力される。ＳＲフリップフロッ
プ２１の出力ＦＯは、ディスチャージ用アナログスイッ
チ２２へ与えられる。また、ＳＲフリップフロップ２１
の出力／ＦＯ（以降、このように、ある出力Ａの反転出
力を、／Ａのように表記する）は、デコーダ回路２３へ
与えられる。
【００７５】ディスチャージ用アナログスイッチ２２
は、ＳＲフリップフロップ２１からの出力ＦＯがアクテ
ィブのときに導通状態となり、ディスチャージ電圧ＶＤ
ＩＳを取り込んで、ソースラインＳＬへ出力する。
【００７６】デコーダ回路２３は、例えば、図６に示す
ように、８個の論理積回路２３ａないし２３ｈにて構成
することができる。論理積回路２３ａないし２３ｈのそ
れぞれには、ＳＲフリップフロップ２１の出力／ＦＯが
入力される。これにより、出力／ＦＯがアクティブであ
るときのみに、デコーダ回路２３から出力されるデコー
ド信号ＡＳＷ1 ないしＡＳＷ8 のいずれかがアクティブ
となる。出力／ＦＯが非アクティブであるときは、デコ
ーダ回路２３から出力されるデコード信号ＡＳＷ1 ない
しＡＳＷ8 のすべてが非アクティブとなる。
【００７７】次に、図７に示すタイミングチャートを参
照しながら、本実施形態のソースドライバ２の動作につ
いて説明を行う。ここでも、説明を簡略化するために、
３本のソースラインＳＬ1 ないしＳＬ3 のみに着目す
る。なお、ソースドライバ２から上記の３本のソースラ
インＳＬ1 ないしＳＬ3 へ出力される信号の波形を、図
７においてＳＬ1 ないしＳＬ3 として示す。また、図７
において、Ｑ1 ないしＱ3 は、ソースラインＳＬ1 ない
しＳＬ3 の各々に対応する走査回路１１からの出力信号
の波形、ＧＬ1 ・ＧＬ2 は、ゲートドライバ３からゲー
トラインＧＬ1 ・ＧＬ2 へ出力される信号の波形を示
す。
【００７８】本実施形態のソースドライバ２は、各水平
期間においては、実施の形態１と同様に動作する。一
方、水平帰線期間において、ディスチャージ信号ＤＩＳ
をアクティブとすることで、ＳＲフリップフロップ２１
の出力ＦＯがアクティブ、出力／ＦＯが非アクティブと
なる。
【００７９】従って、ディスチャージ用アナログスイッ
チ２２が導通状態となる一方、デコーダ回路２３から出
力されるデコード信号ＡＳＷ1 ないしＡＳＷ8 のすべて
が非アクティブとなることにより、アナログスイッチ１
４ａないし１４ｈのすべてが非導通状態となる。これに
より、水平帰線期間において、すべてのソースラインＳ
Ｌ…へ、ディスチャージ用アナログスイッチ２２を介し
て、ディスチャージ電圧ＶＤＩＳを書き込むことができ
る。
【００８０】次の水平期間において、走査回路１１の出
力Ｑがアクティブとなることにより、ＳＲフリップフロ
ップ２１の出力ＦＯが非アクティブ、出力／ＦＯがアク
ティブとなる。これにより、前述の水平帰線期間とは逆
に、ディスチャージ用アナログスイッチ２２が非導通状
態となる一方、デコーダ回路２３から出力されるデコー
ド信号ＡＳＷ1 ないしＡＳＷ8 のいずれかがアクティブ
となることにより、アナログスイッチ１４ａないし１４
ｈのいずれか一つが導通状態となる。これにより、階調
電圧Ｖ1 ないしＶ8 のいずれか一つが選択され、ソース
ラインＳＬへ出力される。
【００８１】以上のように、本実施形態に係る液晶表示
装置が備えるソースドライバ２では、水平帰線期間内に
ディスチャージ信号ＤＩＳを一旦アクティブとすること
で、次の水平期間に各ソースラインＳＬに対応する走査
回路１１の出力Ｑがアクティブとなるまで、各ソースラ
インＳＬに対して、ディスチャージ電圧ＶＤＩＳが出力
される。１水平期間において最後に書き込みが行われる
ソースラインＳＬ（以下、最終ソースラインと称する）
付近は、階調電圧の書き込み時間が最も短いことから書
き込み不足が懸念される。しかし、本実施形態の構成に
よれば、最終ソースラインに対するディスチャージ期間
が最も長い（ほぼ１水平期間）ので、ディスチャージ電
圧ＶＤＩＳによって階調電圧の書き込み不足が補償され
る。この結果、すべてのソースラインＳＬに対して充分
な書き込みを行うことが可能となり、高品質な表示が実
現される。
【００８２】なお、１水平期間の最初の方で書き込みが
行われるソースラインＳＬ…は、階調電圧の書き込み時
間が十分長いので、これらのソースラインＳＬに対する
ディスチャージは不十分であっても良い。すなわち、デ
ィスチャージ電圧を供給するための電源回路は、書込不
足を補う補助的なものであり、１水平期間内にディスチ
ャージ電圧ＶＤＩＳを書き込むだけの駆動力を備えてい
れば十分であり、例えば階調電源６ほどは高い駆動力を
必要としない。
【００８３】なお、本実施形態でも、複数の電圧発生回
路によって異なるレベルの階調電圧Ｖ1 ないしＶ8 を発
生する階調電源６の代わりに、一つもしくは二つの電圧
発生回路と、前記した実施の形態１で説明したように、
図１２または図１３に示すような抵抗型ディジタルアナ
ログ変換器または容量型ディジタルアナログ変換器とを
用いて階調電圧を発生させても良い。この場合、さらに
コンパクトなソースドライバを実現することができる。
【００８４】本実施形態に係るソースドライバに対し、
容量型ディジタルアナログ変換器を用いた場合の構成
を、図１４に示す。なお、この構成の場合、ＳＲフリッ
プフロップ２１の出力／ＦＯは使用されない。
【００８５】〔実施の形態３〕本発明の実施に係る他の
形態について、主に図８ないし図１１に基づいて説明す
れば、以下のとおりである。なお、前記した各実施の形
態で説明した構成と同様の機能を有する構成には、同一
の符号を付記し、その説明を省略する。
【００８６】本実施形態の液晶表示装置が備えるソース
ドライバ２は、図８に示すように、各ソースラインＳＬ
毎に、実施の形態１で説明したラッチ回路１２ａ・１２
ｂ・１２ｃの代わりにラッチ回路３２ａ・３２ｂ・３２
ｃを備えると共に、インバータ３１が追加された構成で
ある。なお、本実施の形態に係るソースドライバ２は、
実施の形態２で説明した構成と同様に、各ソースライン
ＳＬに対してディスチャージ電圧を印加するが、階調電
圧の１つをディスチャージ電圧として用いる点におい
て、実施の形態２で説明した構成と異なっている。
【００８７】上記ラッチ回路３２ａ・３２ｂ・３２ｃの
内、最上位ビット（ＤＡＴ1 ）をラッチするラッチ回路
３２ａはセット機能付きであり、図９に示すように、ク
ロックドインバータ３４・３５と、ＮＡＮＤ回路３６と
を備えている。一方、下位２ビット（ＤＡＴ2 ，ＤＡＴ
3 ）をラッチするラッチ回路３２ｂ・３２ｃはリセット
機能付きであり、図１０に示すように、クロックドイン
バータ３７・３８と、ＮＯＲ回路３９とを備えている。
ラッチ回路３２ｂ・３２ｃにはリセット信号ＲＥＳが与
えられる一方、ラッチ回路３２ａには、インバータ３１
を介して、反転されたリセット信号ＲＥＳが与えられ
る。
【００８８】本実施の形態に係るソースドライバ２から
ソースラインＳＬ…へ出力される信号の波形は、前記し
た実施の形態２と同様である。すなわち、図７に示すよ
うに、水平帰線期間においてリセット信号ＲＥＳがアク
ティブとなると、ラッチ回路３２ａがアクティブ、ラッ
チ回路３２ｂ・３２ｃが非アクティブとなる。すなわ
ち、ラッチ回路３２ａ・３２ｂ・３２ｃの出力
（Ｌout1，Ｌout2，Ｌout3）は、（１，０，０）とな
る。
【００８９】ここで、ラッチ回路３２ａ・３２ｂ・３２
ｃからの出力（Ｌout1，Ｌout2，Ｌout3）と、この出力
に応じて選択される階調電圧（選択電圧）との対応関係
は、図１１に示すとおりである。すなわち、デコーダ回
路１３が、出力（Ｌout1，Ｌout2，Ｌout3）に応じて、
アナログスイッチ１４ａないし１４ｈへ出力するデコー
ド信号ＡＳＷ1 ないしＡＳＷ8 のいずれか１つのみをア
クティブとすることにより、アナログスイッチ１４ａな
いし１４ｈのいずれか１つのみが導通状態となり、階調
電圧Ｖ1 ないしＶ8 からいずれか１つが選択される。上
記の場合は、出力（Ｌout1，Ｌout2，Ｌout3）が（１，
０，０）であることにより、図１１から明らかなよう
に、アナログスイッチ１４ｅのみが導通状態となり、階
調電圧Ｖ5が選択されて、ソースラインＳＬへ出力され
る。
【００９０】次の水平期間において、走査回路１１の出
力Ｑがアクティブとなり、ディジタル映像信号ＤＡＴが
再び取り込まれるまで、ソースラインＳＬへは、階調電
圧Ｖ5 がディスチャージ電圧として継続して出力され
る。例えば、図７に示すソースラインＳＬ1 ないしＳＬ
3 へは、水平帰線期間にリセット信号ＲＥＳがアクティ
ブとなってから、時間ｔ1 ，ｔ2 ，ｔ3 がそれぞれ経過
するまで、階調電圧Ｖ5が継続して出力される。
【００９１】以上のように、本実施形態のソースドライ
バ２は、水平帰線期間内にリセット信号ＲＥＳを一旦ア
クティブとすることで、次の水平期間に各ソースライン
ＳＬに対応する走査回路１１の出力Ｑがアクティブとな
るまで、各ソースラインＳＬに対して、階調電圧の一つ
をディスチャージ電圧として出力するようになってい
る。
【００９２】これにより、本実施形態の構成は、前記実
施の形態２で説明した構成と同様に、水平帰線期間か
ら、次の水平期間において階調電圧の書き込みが始まる
までの間に、各ソースラインＳＬに対してディスチャー
ジ電圧が書き込まれる。これにより、次の水平期間で
は、各ソースラインＳＬには、ディスチャージ電圧ＶＤ
ＩＳと、ディジタル映像信号ＤＡＴに対応する階調電圧
Ｖx との差分だけがソースラインＳＬに書き込まれれば
良いので、ソースラインＳＬへの書き込み時間の短縮が
図れると共に、階調電圧の書き込み不足を回避すること
ができる。
【００９３】さらに、本実施形態の構成は、実施の形態
２で説明した構成と比較して、ディスチャージ電圧ＶＤ
ＩＳを生成するための電源を別途設ける必要がないの
で、消費電力の節減および回路規模の縮小を図れるとい
う利点を有する。
【００９４】なお、本実施形態では、ディスチャージ電
圧として階調電圧Ｖ5 を用いたが、前記実施の形態２で
説明したように、ディスチャージの電位は、ほぼ１水平
期間で最終ソースラインに対して充分なディスチャージ
電圧を書き込める程度の値であれば良い。また、液晶の
駆動方法、共通電極の電位の振幅、あるいはスイッチン
グ素子の特性等によって、有効なディスチャージの電位
は異なるので、ラッチ回路３２ａ・３２ｂ・３２ｃの出
力（Ｌout1，Ｌout2，Ｌout3）が適切な電位の階調電圧
をディスチャージ電圧として選択するように、ラッチ回
路３２ａ・３２ｂ・３２ｃを設計すれば良い。
【００９５】なお、本実施形態でも、複数の電圧発生回
路によって異なるレベルの階調電圧Ｖ1 ないしＶ8 を発
生する階調電源６の代わりに、一つもしくは二つの電圧
発生回路と、前記した実施の形態１で説明したような、
図１２または図１３に示す抵抗型ディジタルアナログ変
換器または容量型ディジタルアナログ変換器とを用いて
階調電圧を発生させても良い。この場合、さらにコンパ
クトなソースドライバを実現することができる。
【００９６】
【発明の効果】以上のように、請求項１記載の発明に係
るアクティブマトリクス型画像表示装置は、複数レベル
の階調電圧を生成する階調電圧生成手段と、上記複数の
走査信号線へ走査電圧を出力する走査信号線駆動回路
と、上記複数のデータ信号線へ、映像信号に応じた階調
電圧を選択して出力するデータ信号線駆動回路とを備
え、上記データ信号線駆動回路が、各データ信号線毎に
１個の走査回路を備え、各走査回路が１水平期間におい
てアクティブ信号を順次出力することに同期して、各デ
ータ信号線に対して選択的に、階調電圧を出力する構成
である。
【００９７】これにより、階調電圧生成手段からデータ
信号線駆動回路へ階調電圧を供給するための階調電源ラ
インを流れる電流のピークが分散されるので、階調電圧
生成手段に要求される駆動力が小さくて済む。この結
果、階調電圧生成手段における消費電力が抑制されるの
で、消費電力が低減されたアクティブマトリクス型画像
表示装置を提供できるという効果を奏する。
【００９８】請求項２記載のアクティブマトリクス型画
像表示装置は、データ信号線駆動回路から各データ信号
線へ、各水平期間において取り込まれた映像信号に対応
する階調電圧が、次の水平期間に映像信号が取り込まれ
るまで継続して出力されることを特徴とする。
【００９９】これにより、各データ信号線への階調電圧
の書き込み時間を、ほぼ一水平期間に等しい時間だけと
ることができるので、データ信号線への書き込み不足を
回避することができる。従って、請求項１記載の構成に
よる効果に加えて、高品質な画像が得られるという効果
を奏する。さらに、データ信号線の電位が変動するとい
う問題が生じないという利点も有する。
【０１００】請求項３記載のアクティブマトリクス型画
像表示装置は、データ信号線駆動回路が、ディスチャー
ジ電圧を各データ信号線に供給するディスチャージ手段
を備えた構成である。
【０１０１】これにより、階調電圧の書き込み時間が短
いデータ信号線における階調電圧の書き込み不足が、上
記ディスチャージ電圧によって補償される。この結果、
すべてのデータ信号線に対して充分な書き込みを行うこ
とができるので、請求項１記載の構成による効果に加え
て、高品質な画像を得ることが可能となる。
【０１０２】請求項４記載のアクティブマトリクス型画
像表示装置は、ディスチャージ電圧として、階調電圧生
成手段にて生成される階調電圧の一つを用いる。
【０１０３】これにより、ディスチャージ電圧を生成す
るための電源を別に設ける必要がなく、既存の階調電源
を利用することができるので、消費電力および回路規模
を増大することなく、すべてのデータ信号線に対して充
分な書き込みを行うことが可能となる。この結果、請求
項３記載の構成による効果に加えて、アクティブマトリ
クス型画像表示装置のさらなる低消費電力化および小型
化を図ることができるという効果を奏する。
【０１０４】請求項５記載のアクティブマトリクス型画
像表示装置は、ディスチャージ手段が、ディスチャージ
信号および映像信号を入力すると共にディスチャージ信
号がアクティブのときにセットまたはリセットされるラ
ッチ回路と、上記ラッチ回路の出力に応じて階調電圧の
いずれかを選択してデータ信号線へ出力する選択回路と
を含み、上記ラッチ回路が、ディスチャージ信号がアク
ティブのときはディスチャージ電圧として用いられる階
調電圧を選択させる信号を上記選択回路に出力し、ディ
スチャージ信号が非アクティブのときは映像信号に対応
した階調電圧を選択させる信号を上記選択回路に出力す
る構成である。
【０１０５】これにより、簡単な構成によって、ディス
チャージ機能を有するデータ信号線駆動回路を実現する
ことが可能となる。この結果、請求項４記載の構成によ
る効果に加えて、アクティブマトリクス型画像表示装置
のさらなる小型化を図れるという効果を奏する。
【０１０６】請求項６記載のアクティブマトリクス型画
像表示装置は、各画素に多結晶シリコン薄膜トランジス
タからなるスイッチング素子が設けられると共に、デー
タ信号線駆動回路および走査信号線駆動回路が、多結晶
シリコン薄膜トランジスタを含む構成である。
【０１０７】これにより、階調電圧の書き込み時間が短
いデータ信号線に対しても充分な書き込みを行うことが
できる。この結果、請求項１記載の構成による効果に加
えて、高品質な表示が可能となるという効果を奏する。
【０１０８】請求項７記載のアクティブマトリクス型画
像表示装置は、画素、データ信号線駆動回路、および走
査信号線駆動回路が、同一の基板上に形成されている構
成である。
【０１０９】これにより、請求項６記載の構成による効
果に加えて、製造コストや実装に伴うコストを低減する
ことができると共に、信頼性の向上を図ることができる
という効果を奏する。
【０１１０】請求項８記載のアクティブマトリクス型画
像表示装置は、基板がガラス基板であると共に、画素、
データ信号線駆動回路、および走査信号線駆動回路の製
造工程における最高温度が６００℃以下である構成であ
る。
【０１１１】これにより、安価な低融点のガラス基板を
使用することが可能となり、請求項７記載の構成による
効果に加えて、アクティブマトリクス型画像表示装置の
製造コストをさらに低減できるという効果を奏する。
【０１１２】請求項９記載のアクティブマトリクス型画
像表示装置は、データ信号線駆動回路が、走査回路、ラ
ッチ回路、およびデータ信号線出力回路からなる。
【０１１３】これにより、データ信号線駆動回路の回路
規模を縮小することができるという効果を奏する。さら
に、ＬＳＩに比べてデザインルールが大きい多結晶シリ
コン薄膜を用いて駆動回路を形成する場合、大幅な回路
面積の低減につながり、表示装置の周辺部分（額縁部
分）の縮小、および低コスト化に極めて有効であるとい
う利点も有する。
【０１１４】請求項１０記載のアクティブマトリクス型
画像表示装置は、上記階調電圧生成手段が、抵抗型ディ
ジタルアナログ変換器である。
【０１１５】これにより、一つもしくは二つの電圧発生
回路により得られる電圧から、抵抗を用いて複数レベル
の階調電圧を生成することができるので、データ信号線
駆動回路における入力端子数を減らすことができ、より
コンパクトなアクティブマトリクス型画像表示装置を提
供できるという効果を奏する。
【０１１６】請求項１１記載のアクティブマトリクス型
画像表示装置は、上記階調電圧生成手段が、容量型ディ
ジタルアナログ変換器である。
【０１１７】これにより、一つの電圧発生回路により得
られた電圧から、コンデンサを用いて複数レベルの階調
電圧を生成することができるので、データ信号線駆動回
路における入力端子数を減らすことができ、よりコンパ
クトなアクティブマトリクス型画像表示装置を提供でき
るという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るアクティブマトリ
クス型液晶表示装置が備えるソースドライバの構成を示
すブロック図である。
【図２】上記のアクティブマトリクス型液晶表示装置の
概略構成を示すブロック図である。
【図３】図２に示すアクティブマトリクス型液晶表示装
置における画素の構成を示す回路図である。
【図４】図１のソースドライバに関する入出力信号およ
びソースドライバ内部の信号の波形を示すタイミングチ
ャートである。
【図５】本発明の実施に係る他の形態としてのアクティ
ブマトリクス型液晶表示装置が備えるソースドライバの
構成を示すブロック図である。
【図６】図５に示すソースドライバにおけるデコーダ回
路の内部構成を示す回路図である。
【図７】図５のソースドライバに関する入出力信号およ
びソースドライバ内部の信号の波形を示すタイミングチ
ャートである。
【図８】本発明の実施に係るさらに他の形態としてのア
クティブマトリクス型液晶表示装置が備えるソースドラ
イバの構成を示すブロック図である。
【図９】図８に示すソースドライバにおいて、映像信号
の最上位ビットを取り込むためのラッチ回路の内部構成
を示す回路図である。
【図１０】図８に示すソースドライバにおいて、映像信
号の下位ビットを取り込むためのラッチ回路の内部構成
を示す回路図である。
【図１１】図９および図１０にそれぞれ示したラッチ回
路の出力と、この出力に応じて選択される階調電圧との
対応を示す説明図である。
【図１２】複数レベルの階調電圧を生成するための構成
の変形例の一つを示すブロック図である。
【図１３】複数レベルの階調電圧を生成するための構成
の他の変形例を示すブロック図である。
【図１４】複数レベルの階調電圧を生成するための構成
のさらに他の変形例を示すブロック図である。
【図１５】従来のアクティブマトリクス型液晶表示装置
の概略構成を示すブロック図である。
【図１６】従来のアクティブマトリクス型液晶表示装置
において、ソースドライバおよびゲートドライバが画素
アレイと同じ基板上にモノリシックに形成された構成を
示すブロック図である。
【図１７】図１６に示す従来のアクティブマトリクス型
液晶表示装置におけるソースドライバの構成を示すブロ
ック図である。
【図１８】図１７のソースドライバに関する入出力信号
およびソースドライバ内部の信号の波形を示すタイミン
グチャートである。
【図１９】映像信号としてアナログデータを用いる液晶
表示装置が備えるデータ信号線駆動回路の構成の一例を
示すブロック図である。
【符号の説明】
ＳＬ ソースライン（データ信号線） ＧＬ ゲートライン（走査信号線） １ 画素アレイ ２ ソースドライバ（データ信号線駆動回路） ３ ゲートドライバ（走査信号線駆動回路） ６ 階調電源（階調電圧生成手段） １０ 画素

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置された複数の画素と、
    画素の各列に対応して配置された複数のデータ信号線
    と、画素の各行に対応して配置された複数の走査信号線
    とを備え、ディジタル映像信号を入力するアクティブマ
    トリクス型画像表示装置において、 複数レベルの階調電圧を生成する階調電圧生成手段と、 上記複数の走査信号線へ走査電圧を出力する走査信号線
    駆動回路と、 上記複数のデータ信号線へ、映像信号に応じた階調電圧
    を選択して出力するデータ信号線駆動回路とを備え、 上記データ信号線駆動回路が、各データ信号線毎に１個
    の走査回路を備え、各走査回路が１水平期間においてア
    クティブ信号を順次出力することに同期して、各データ
    信号線に対して選択的に、階調電圧を出力することを特
    徴とするアクティブマトリクス型画像表示装置。
  2. 【請求項２】データ信号線駆動回路から各データ信号線
    へ、各水平期間において取り込まれた映像信号に対応す
    る階調電圧が、次の水平期間に映像信号が取り込まれる
    まで継続して出力されることを特徴とする請求項１記載
    のアクティブマトリクス型画像表示装置。
  3. 【請求項３】データ信号線駆動回路が、ディスチャージ
    電圧を各データ信号線に供給するディスチャージ手段を
    備えたことを特徴とする請求項１記載のアクティブマト
    リクス型画像表示装置。
  4. 【請求項４】ディスチャージ電圧として、上記階調電圧
    生成手段にて生成される階調電圧の一つを用いることを
    特徴とする請求項３記載のアクティブマトリクス型画像
    表示装置。
  5. 【請求項５】ディスチャージ手段が、ディスチャージ信
    号および映像信号を入力すると共にディスチャージ信号
    がアクティブのときにセットまたはリセットされるラッ
    チ回路と、上記ラッチ回路の出力に応じて階調電圧のい
    ずれかを選択してデータ信号線へ出力する選択回路とを
    含み、 上記ラッチ回路が、ディスチャージ信号がアクティブの
    ときはディスチャージ電圧として用いられる階調電圧を
    選択させる信号を上記選択回路に出力し、ディスチャー
    ジ信号が非アクティブのときは映像信号に対応した階調
    電圧を選択させる信号を上記選択回路に出力することを
    特徴とする請求項４記載のアクティブマトリクス型画像
    表示装置。
  6. 【請求項６】各画素に多結晶シリコン薄膜トランジスタ
    からなるスイッチング素子が設けられると共に、 データ信号線駆動回路および走査信号線駆動回路が、多
    結晶シリコン薄膜トランジスタを含むことを特徴とする
    請求項１記載のアクティブマトリクス型画像表示装置。
  7. 【請求項７】画素、データ信号線駆動回路、および走査
    信号線駆動回路が、同一の基板上に形成されたことを特
    徴とする請求項６記載のアクティブマトリクス型画像表
    示装置。
  8. 【請求項８】上記基板がガラス基板であると共に、画
    素、データ信号線駆動回路、および走査信号線駆動回路
    の製造工程における最高温度が６００℃以下であること
    を特徴とする請求項７記載のアクティブマトリクス型画
    像表示装置。
  9. 【請求項９】上記データ信号線駆動回路が、走査回路、
    ラッチ回路、およびデータ信号線出力回路からなること
    を特徴とする請求項１記載のアクティブマトリクス型画
    像表示装置。
  10. 【請求項１０】上記階調電圧生成手段が、抵抗型ディジ
    タルアナログ変換器であることを特徴とする請求項１に
    記載のアクティブマトリクス型画像表示装置。
  11. 【請求項１１】上記階調電圧生成手段が、容量型ディジ
    タルアナログ変換器であることを特徴とする請求項１に
    記載のアクティブマトリクス型画像表示装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001134246A (ja) * 1999-08-18 2001-05-18 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動回路
JP2002311916A (ja) * 2001-04-17 2002-10-25 Matsushita Electric Ind Co Ltd 駆動方法、表示回路、表示装置
JP2002351419A (ja) * 2001-05-25 2002-12-06 Hitachi Ltd 表示装置
WO2003094141A1 (fr) * 2002-04-30 2003-11-13 Sony Corporation Afficheur a cristaux liquides, son procede de pilotage, et terminal mobile
JP2005517201A (ja) * 2001-06-08 2005-06-09 トムソン　ライセンシング　ソシエテ　アノニム Ｌｃｏｓの列メモリの影響の減少
JP2006011199A (ja) * 2004-06-29 2006-01-12 Nec Electronics Corp 平面表示装置のデータ側駆動回路
JP2006078619A (ja) * 2004-09-08 2006-03-23 Seiko Epson Corp 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP2006078620A (ja) * 2004-09-08 2006-03-23 Seiko Epson Corp 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP2007240748A (ja) * 2006-03-07 2007-09-20 Sony Corp 表示装置及び映像表示装置
JP2011237787A (ja) * 2010-04-14 2011-11-24 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
WO2018143025A1 (ja) * 2017-01-31 2018-08-09 シャープ株式会社 表示装置およびその駆動方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164405B1 (en) * 1998-06-27 2007-01-16 Lg.Philips Lcd Co., Ltd. Method of driving liquid crystal panel and apparatus
GB0020999D0 (en) * 2000-08-25 2000-10-11 Koninkl Philips Electronics Nv Active matrix display device
WO2002067238A2 (en) * 2001-02-16 2002-08-29 Koninklijke Philips Electronics N.V. Display device
GB0105148D0 (en) * 2001-03-02 2001-04-18 Koninkl Philips Electronics Nv Active Matrix Display Device
JP2002311912A (ja) * 2001-04-16 2002-10-25 Hitachi Ltd 表示装置
JP3800401B2 (ja) * 2001-06-18 2006-07-26 株式会社日立製作所 画像表示装置及びその駆動方法
JP4550334B2 (ja) * 2001-09-27 2010-09-22 株式会社日立製作所 液晶表示装置および液晶表示装置の製造方法
US20040174355A1 (en) * 2003-03-07 2004-09-09 Sanyo Electric Co., Ltd. Signal line drive circuit in image display apparatus
US7675501B2 (en) * 2003-12-17 2010-03-09 Samsung Electronics Co., Ltd. Liquid crystal display apparatus with light sensor
JP4093232B2 (ja) * 2004-01-28 2008-06-04 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動回路、電気光学装置の駆動方法および電子機器
JP4559091B2 (ja) * 2004-01-29 2010-10-06 ルネサスエレクトロニクス株式会社 表示装置用駆動回路
US20060067654A1 (en) * 2004-09-24 2006-03-30 Magix Ag Graphical user interface adaptable to multiple display devices
CN102394049B (zh) * 2005-05-02 2015-04-15 株式会社半导体能源研究所 显示装置的驱动方法
EP1720149A3 (en) * 2005-05-02 2007-06-27 Semiconductor Energy Laboratory Co., Ltd. Display device
EP1724751B1 (en) * 2005-05-20 2013-04-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic apparatus
US7636078B2 (en) * 2005-05-20 2009-12-22 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8059109B2 (en) * 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
US20090115700A1 (en) * 2007-11-02 2009-05-07 Epson Imaging Devices Corporation Liquid crystal display device
JP2009163214A (ja) * 2007-11-02 2009-07-23 Epson Imaging Devices Corp 液晶表示装置
WO2010061657A1 (ja) * 2008-11-28 2010-06-03 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、および表示装置
CN102224539B (zh) * 2008-12-10 2013-10-23 夏普株式会社 扫描信号线驱动电路、移位寄存器和移位寄存器的驱动方法
US20110088799A1 (en) * 2009-10-15 2011-04-21 Woo-Chong Jung Digital faucet system
US11038952B2 (en) 2019-07-12 2021-06-15 Ebay Inc. Connection service discovery and load rebalancing

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147488A (ja) 1985-12-21 1987-07-01 株式会社日立製作所 アクテイブマトリクス方式表示装置用駆動回路
KR910001848B1 (ko) * 1986-02-06 1991-03-28 세이꼬 엡슨 가부시끼가이샤 화상 표시 장치
JP2659473B2 (ja) * 1990-09-28 1997-09-30 富士通株式会社 表示パネル駆動回路
US6271817B1 (en) * 1991-03-20 2001-08-07 Seiko Epson Corporation Method of driving liquid crystal display device that reduces afterimages
KR960008104B1 (ko) * 1991-05-21 1996-06-19 샤프 가부시끼가이샤 표시장치의 구동방법과 표시장치의 구동회로 및 이를 이용한 표시장치
JPH06130916A (ja) 1992-09-17 1994-05-13 Fujitsu Ltd 液晶表示装置
JPH06274133A (ja) * 1993-03-24 1994-09-30 Sharp Corp 表示装置の駆動回路及び表示装置
JP2911089B2 (ja) * 1993-08-24 1999-06-23 シャープ株式会社 液晶表示装置の列電極駆動回路
JP3322327B2 (ja) * 1995-03-14 2002-09-09 シャープ株式会社 駆動回路
JP3367808B2 (ja) * 1995-06-19 2003-01-20 シャープ株式会社 表示パネルの駆動方法および装置
JP3277106B2 (ja) * 1995-08-02 2002-04-22 シャープ株式会社 表示装置の駆動装置
US6067066A (en) * 1995-10-09 2000-05-23 Sharp Kabushiki Kaisha Voltage output circuit and image display device

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4674939B2 (ja) * 1999-08-18 2011-04-20 株式会社半導体エネルギー研究所 駆動回路、表示装置、電子機器
JP2001134246A (ja) * 1999-08-18 2001-05-18 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動回路
JP2002311916A (ja) * 2001-04-17 2002-10-25 Matsushita Electric Ind Co Ltd 駆動方法、表示回路、表示装置
JP2002351419A (ja) * 2001-05-25 2002-12-06 Hitachi Ltd 表示装置
JP2005517201A (ja) * 2001-06-08 2005-06-09 トムソン　ライセンシング　ソシエテ　アノニム Ｌｃｏｓの列メモリの影響の減少
US8159438B2 (en) 2002-04-30 2012-04-17 Sony Corporation Liquid crystal display device, drive method thereof, and mobile terminal
WO2003094141A1 (fr) * 2002-04-30 2003-11-13 Sony Corporation Afficheur a cristaux liquides, son procede de pilotage, et terminal mobile
KR100948440B1 (ko) * 2002-04-30 2010-03-17 소니 주식회사 액정 표시 장치 및 그 구동 방법, 및 휴대 단말기
CN100375143C (zh) * 2002-04-30 2008-03-12 索尼株式会社 液晶显示装置及其驱动方法和移动终端
JP2006011199A (ja) * 2004-06-29 2006-01-12 Nec Electronics Corp 平面表示装置のデータ側駆動回路
JP2006078620A (ja) * 2004-09-08 2006-03-23 Seiko Epson Corp 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP4561260B2 (ja) * 2004-09-08 2010-10-13 セイコーエプソン株式会社 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP4561259B2 (ja) * 2004-09-08 2010-10-13 セイコーエプソン株式会社 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP2006078619A (ja) * 2004-09-08 2006-03-23 Seiko Epson Corp 電気光学装置用駆動回路及び駆動方法並びに電気光学装置及び電子機器
JP2007240748A (ja) * 2006-03-07 2007-09-20 Sony Corp 表示装置及び映像表示装置
JP2011237787A (ja) * 2010-04-14 2011-11-24 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
US9251741B2 (en) 2010-04-14 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method
WO2018143025A1 (ja) * 2017-01-31 2018-08-09 シャープ株式会社 表示装置およびその駆動方法
CN110226198A (zh) * 2017-01-31 2019-09-10 夏普株式会社 显示装置及其驱动方法
US10803825B2 (en) 2017-01-31 2020-10-13 Sharp Kabushiki Kaisha Display device and drive method therefor
CN110226198B (zh) * 2017-01-31 2021-08-27 夏普株式会社 显示装置及其驱动方法

Also Published As

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