JP2002351419A - 表示装置 - Google Patents
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】限られたスペースでビット数の多い階調電圧の
選択を可能にする。 【解決手段】マトリクス状に配置された各画素を有し、
一方向に並設された各画素からなる画素群の１つを選択
する手段と、この選択に応じて該画素群のそれぞれの画
素に映像信号を供給する手段とを備え、階調を示すｎビ
ット情報から該階調に対応する時間タイミングでデータ
信号を生成する転送データ演算部と、全階調に応じた各
電圧信号を前記時間タイミングで選択し、この選択され
た電圧信号を前記映像信号とする階調電圧選択回路部と
が備えられている。
選択を可能にする。 【解決手段】マトリクス状に配置された各画素を有し、
一方向に並設された各画素からなる画素群の１つを選択
する手段と、この選択に応じて該画素群のそれぞれの画
素に映像信号を供給する手段とを備え、階調を示すｎビ
ット情報から該階調に対応する時間タイミングでデータ
信号を生成する転送データ演算部と、全階調に応じた各
電圧信号を前記時間タイミングで選択し、この選択され
た電圧信号を前記映像信号とする階調電圧選択回路部と
が備えられている。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に係り、そ
の映像信号駆動回路部に改良が施された表示装置に関す
る。
の映像信号駆動回路部に改良が施された表示装置に関す
る。
【０００２】
【従来の技術】表示装置は、たとえば液晶表示装置等の
ように、マトリクス状に配置された各画素を有し、その
ｘ方向に並設された各画素からなる画素群の１つを選択
する手段と、この選択に応じて該画素群のそれぞれの画
素に映像信号を供給する手段とを備えている。具体的に
は、液晶を介して対向配置される各基板のうち一方の基
板の液晶側の面に、そのｘ方向に延在されｙ方向に並設
されるゲート信号線とｙ方向に延在されｘ方向に並設さ
れるドレイン信号線とが形成され、これら各信号線に囲
まれた各領域を画素領域としている。そして、これら各
画素領域には、ゲート信号線からの走査信号によって作
動される薄膜トランジスタと、この薄膜トランジスタを
介してドレイン信号線からの映像信号が供給される画素
電極を備えている。各ゲート信号線には順次走査信号が
供給されてｘ方向に並設された各画素からなる画素群の
１つが選択され、この選択に応じて各ドレイン信号線か
ら映像信号（電圧）が供給されるようになっている。ま
た、各ドレイン信号線は映像信号駆動回路に接続され、
この映像信号駆動回路には階調を示す数ビットの情報が
入力し、その情報に応じた階調の電圧が選択され、該電
圧が前記ドレイン信号線に印加されるようになってい
る。
ように、マトリクス状に配置された各画素を有し、その
ｘ方向に並設された各画素からなる画素群の１つを選択
する手段と、この選択に応じて該画素群のそれぞれの画
素に映像信号を供給する手段とを備えている。具体的に
は、液晶を介して対向配置される各基板のうち一方の基
板の液晶側の面に、そのｘ方向に延在されｙ方向に並設
されるゲート信号線とｙ方向に延在されｘ方向に並設さ
れるドレイン信号線とが形成され、これら各信号線に囲
まれた各領域を画素領域としている。そして、これら各
画素領域には、ゲート信号線からの走査信号によって作
動される薄膜トランジスタと、この薄膜トランジスタを
介してドレイン信号線からの映像信号が供給される画素
電極を備えている。各ゲート信号線には順次走査信号が
供給されてｘ方向に並設された各画素からなる画素群の
１つが選択され、この選択に応じて各ドレイン信号線か
ら映像信号（電圧）が供給されるようになっている。ま
た、各ドレイン信号線は映像信号駆動回路に接続され、
この映像信号駆動回路には階調を示す数ビットの情報が
入力し、その情報に応じた階調の電圧が選択され、該電
圧が前記ドレイン信号線に印加されるようになってい
る。
【０００３】
【発明が解決しようとする課題】しかし、このような表
示装置において、情報に応じた階調の電圧を選択させる
場合に、ｎ個の各階調に割り当てられるスイッチング素
子をそれぞれ動作させるための配線をｎ個必要としてい
た。このため、該映像信号駆動回路を各画素と同様に同
一基板に形成する場合、近年の高精細化の傾向にあっ
て、限られたスペース内でレイアウトすることが困難と
なってきていることが指摘されるに至った。本発明は、
このような事情に基づいてなされたもので、その目的
は、限られたスペースでビット数の多い階調電圧の選択
ができる液晶表示装置を提供することにある。
示装置において、情報に応じた階調の電圧を選択させる
場合に、ｎ個の各階調に割り当てられるスイッチング素
子をそれぞれ動作させるための配線をｎ個必要としてい
た。このため、該映像信号駆動回路を各画素と同様に同
一基板に形成する場合、近年の高精細化の傾向にあっ
て、限られたスペース内でレイアウトすることが困難と
なってきていることが指摘されるに至った。本発明は、
このような事情に基づいてなされたもので、その目的
は、限られたスペースでビット数の多い階調電圧の選択
ができる液晶表示装置を提供することにある。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００５】手段１．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に階調
情報からなる映像信号を供給する手段とを備え、階調を
示すｎビット情報から該階調に対応する時間タイミング
でデータ信号を生成する転送データ演算部と、全階調に
おける各階調情報を前記時間タイミングで選択し、この
選択された階調情報を前記映像信号とする階調電圧選択
回路部とが備えられていることを特徴とするものであ
る。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に階調
情報からなる映像信号を供給する手段とを備え、階調を
示すｎビット情報から該階調に対応する時間タイミング
でデータ信号を生成する転送データ演算部と、全階調に
おける各階調情報を前記時間タイミングで選択し、この
選択された階調情報を前記映像信号とする階調電圧選択
回路部とが備えられていることを特徴とするものであ
る。
【０００６】手段２．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備え、階調を示すｎビット情報
から該階調に対応する時間タイミングでデータ信号を生
成する転送データ演算部と、全階調における各電圧信号
を前記時間タイミングで選択し、この選択された電圧信
号を前記映像信号とする階調電圧選択回路部とが備えら
れていることを特徴とするものである。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備え、階調を示すｎビット情報
から該階調に対応する時間タイミングでデータ信号を生
成する転送データ演算部と、全階調における各電圧信号
を前記時間タイミングで選択し、この選択された電圧信
号を前記映像信号とする階調電圧選択回路部とが備えら
れていることを特徴とするものである。
【０００７】手段３．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備え、階調を示すｎビット情報
から該階調に対応する時間タイミングでデータ信号を生
成する転送データ演算部と、全階調における数の各ゲー
ト配線の順次選択によってなされる選択と、前記転送デ
ータ演算部からの前記データ信号との時間タイミングの
一致によって、選択された前記階調に対応する電圧信号
を前記映像信号とする階調電圧選択回路部とが備えら
れ、前記各ゲート配線の順次選択に応じて前記転送デー
タ演算部から順次データ信号が生成されることを特徴と
するものである。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備え、階調を示すｎビット情報
から該階調に対応する時間タイミングでデータ信号を生
成する転送データ演算部と、全階調における数の各ゲー
ト配線の順次選択によってなされる選択と、前記転送デ
ータ演算部からの前記データ信号との時間タイミングの
一致によって、選択された前記階調に対応する電圧信号
を前記映像信号とする階調電圧選択回路部とが備えら
れ、前記各ゲート配線の順次選択に応じて前記転送デー
タ演算部から順次データ信号が生成されることを特徴と
するものである。
【０００８】手段４．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、転送データ演算部と、階調電圧選択回路部
を備え、該階調電圧選択回路部からの出力を前記映像信
号とし、前記転送データ演算部は、それに入力されるパ
ルスの一に同期させて前記ｎビットの情報の階調に対応
するタイミングでデータ信号を生成するとともに、前記
階調電圧選択回路部は、前記パルスの倍の周波数からな
るパルスによる各階調に対応する電圧の順次選択をする
とともに、前記データ信号の入力によるタイミングで前
記選択された電圧を出力させることを特徴とするもので
ある。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、転送データ演算部と、階調電圧選択回路部
を備え、該階調電圧選択回路部からの出力を前記映像信
号とし、前記転送データ演算部は、それに入力されるパ
ルスの一に同期させて前記ｎビットの情報の階調に対応
するタイミングでデータ信号を生成するとともに、前記
階調電圧選択回路部は、前記パルスの倍の周波数からな
るパルスによる各階調に対応する電圧の順次選択をする
とともに、前記データ信号の入力によるタイミングで前
記選択された電圧を出力させることを特徴とするもので
ある。
【０００９】手段５．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングでデータ信号を生成するとと
もに、前記階調電圧選択回路部は、前記階調電圧発生源
からの各階調に対応する電圧を前記選択ゲート回路によ
って順次選択するとともに、前記データ信号の入力の際
のタイミングで選択された電圧を出力させることを特徴
とするものである。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングでデータ信号を生成するとと
もに、前記階調電圧選択回路部は、前記階調電圧発生源
からの各階調に対応する電圧を前記選択ゲート回路によ
って順次選択するとともに、前記データ信号の入力の際
のタイミングで選択された電圧を出力させることを特徴
とするものである。
【００１０】手段６．本発明による表示装置、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングで信号を選択データ転送路を
介して前記階調電圧選択回路部に送出し、該階調電圧選
択回路部は、前記階調電圧発生源からの各階調に対応す
る電圧を前記選択ゲート回路によって順次選択するとと
もに、前記選択データ転送路からの信号の供給の際のタ
イミングで選択された電圧を出力させることを特徴とす
るものである。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングで信号を選択データ転送路を
介して前記階調電圧選択回路部に送出し、該階調電圧選
択回路部は、前記階調電圧発生源からの各階調に対応す
る電圧を前記選択ゲート回路によって順次選択するとと
もに、前記選択データ転送路からの信号の供給の際のタ
イミングで選択された電圧を出力させることを特徴とす
るものである。
【００１１】手段７．本発明による表示装置は、たとえ
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングで信号を分担された複数の選
択データ転送路のうちの１つを介して前記階調電圧選択
回路部に送出し、該階調電圧選択回路部は、前記階調電
圧発生源からの各階調に対応する電圧を前記選択ゲート
回路によって順次選択するとともに、前記選択データ転
送路からの信号の供給の際のタイミングで選択された電
圧を出力させることを特徴とするものである。
ば、マトリクス状に配置された各画素を有し、一方向に
並設された各画素からなる画素群の１つを選択する手段
と、この選択に応じて該画素群のそれぞれの画素に映像
信号を供給する手段とを備える表示装置であって、各画
素につきｎビットの情報がストアされるデジタルデータ
ストア部と、このデジタルデータストア部からの出力が
入力される転送データ演算部と、この転送データ演算部
からの出力が入力される階調電圧選択回路部と、この階
調電圧選択回路部に接続される階調電圧発生源と選択ゲ
ート回路とを備え、該階調電圧選択回路部からの出力を
前記映像信号とし、前記転送データ演算部は、それに入
力されるパルスの一に同期させて前記ｎビットの情報の
階調に対応するタイミングで信号を分担された複数の選
択データ転送路のうちの１つを介して前記階調電圧選択
回路部に送出し、該階調電圧選択回路部は、前記階調電
圧発生源からの各階調に対応する電圧を前記選択ゲート
回路によって順次選択するとともに、前記選択データ転
送路からの信号の供給の際のタイミングで選択された電
圧を出力させることを特徴とするものである。
【００１２】手段８．前記手段７の構成において、選択
データ転送路の数は全階調数よりも少ないことを特徴と
するものである。
データ転送路の数は全階調数よりも少ないことを特徴と
するものである。
【００１３】
【発明の実施の形態】以下、本発明による表示装置の実
施例を図面を用いて説明をする。 実施例１．図１は本発明による表示装置の一実施例であ
る液晶表示装置を示す平面図を示し、液晶を介して対向
配置される各透明基板のうちの一方の透明基板ＳＵＢ１
の液晶側の面における等価回路を示す図である。
施例を図面を用いて説明をする。 実施例１．図１は本発明による表示装置の一実施例であ
る液晶表示装置を示す平面図を示し、液晶を介して対向
配置される各透明基板のうちの一方の透明基板ＳＵＢ１
の液晶側の面における等価回路を示す図である。
【００１４】該透明基板ＳＵＢ１の該面には液晶表示部
ＡＲとこの液晶表示部ＡＲの周辺に形成される駆動回路
とが形成されている。液晶表示部ＡＲと駆動回路部はそ
のいずれもが所定のパターンで微細加工された導電層、
半導体層、および絶縁層等の積層体から構成され、前記
半導体層はたとえば多結晶質のシリコン層（ｐ−Ｓｉ）
で形成されている。
ＡＲとこの液晶表示部ＡＲの周辺に形成される駆動回路
とが形成されている。液晶表示部ＡＲと駆動回路部はそ
のいずれもが所定のパターンで微細加工された導電層、
半導体層、および絶縁層等の積層体から構成され、前記
半導体層はたとえば多結晶質のシリコン層（ｐ−Ｓｉ）
で形成されている。
【００１５】前記液晶表示部ＡＲには、図中ｘ方向に延
在されｙ方向に並設されたゲート信号線ＧＬ（図では１
本のみ示されている）、およびｙ方向に延在されｘ方向
に並設されたドレイン信号線ＤＬ（図では１本のみ示さ
れている）が形成され、これら各信号線によって囲まれ
た領域を画素領域としている。
在されｙ方向に並設されたゲート信号線ＧＬ（図では１
本のみ示されている）、およびｙ方向に延在されｘ方向
に並設されたドレイン信号線ＤＬ（図では１本のみ示さ
れている）が形成され、これら各信号線によって囲まれ
た領域を画素領域としている。
【００１６】これら各画素領域には、一方のゲート信号
線ＧＬからの走査信号の供給によって駆動される薄膜ト
ランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介
して一方のドレイン信号線ＤＬからの映像信号が供給さ
れる画素電極ＰＸとが形成されている。
線ＧＬからの走査信号の供給によって駆動される薄膜ト
ランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介
して一方のドレイン信号線ＤＬからの映像信号が供給さ
れる画素電極ＰＸとが形成されている。
【００１７】この画素電極ＰＸは、たとえば対向する他
の透明基板（図示せず）の液晶側の面に各画素領域に共
通に形成された対向電極との間に電界を発生せしめ、こ
の電界によって液晶の光透過率を制御せしめるようにし
ている。なお、前記他の透明基板は前記液晶表示領域Ａ
Ｒを囲むようにして形成されたシール材によって液晶を
封入するとともに透明基板ＳＵＢ１と固着されている。
の透明基板（図示せず）の液晶側の面に各画素領域に共
通に形成された対向電極との間に電界を発生せしめ、こ
の電界によって液晶の光透過率を制御せしめるようにし
ている。なお、前記他の透明基板は前記液晶表示領域Ａ
Ｒを囲むようにして形成されたシール材によって液晶を
封入するとともに透明基板ＳＵＢ１と固着されている。
【００１８】各ゲート信号線ＧＬの一端は液晶表示部Ａ
Ｒを超えて延在され、前記駆動回路のうちの１つである
垂直走査回路部Ｖに接続されている。この垂直走査回路
部Ｖは各ゲート信号線ＧＬに走査信号を順次供給するよ
うになっており、該走査信号が供給された走査信号線Ｇ
Ｌに沿って並設された画素領域群の各薄膜トラジスタＴ
ＦＴをオンするようになる。
Ｒを超えて延在され、前記駆動回路のうちの１つである
垂直走査回路部Ｖに接続されている。この垂直走査回路
部Ｖは各ゲート信号線ＧＬに走査信号を順次供給するよ
うになっており、該走査信号が供給された走査信号線Ｇ
Ｌに沿って並設された画素領域群の各薄膜トラジスタＴ
ＦＴをオンするようになる。
【００１９】そして、これら各薄膜トランジスタＴＦＴ
のオンのタイミングに合わせて、前記各ドレイン信号線
ＤＬのそれぞれに映像信号を供給するための映像信号駆
動回路Ｈｅが形成されている。
のオンのタイミングに合わせて、前記各ドレイン信号線
ＤＬのそれぞれに映像信号を供給するための映像信号駆
動回路Ｈｅが形成されている。
【００２０】映像信号駆動回路Ｈｅからの映像信号は、
オンされた各薄膜トランジスタＴＦＴを介して該薄膜ト
ランジスタＴＦＴに接続される画素電極ＰＸに供給され
るようになっている。
オンされた各薄膜トランジスタＴＦＴを介して該薄膜ト
ランジスタＴＦＴに接続される画素電極ＰＸに供給され
るようになっている。
【００２１】ここで、前記映像信号駆動回路Ｈｅは液晶
表示装置の外部から入力されるデジタルデータを一旦ス
トアするデジタルデータストア部ＤＤＳと、このデジタ
ルデータストア部ＤＤＳからのデータを次段の階調電圧
選択回路部ＭＶＳに転送させるための転送データ演算部
ＴＤＣと、階調に応じた電圧を有する映像信号を各ドレ
イン信号線ＤＬに供給するための階調電圧選択回路部Ｍ
ＶＳとから構成されている。
表示装置の外部から入力されるデジタルデータを一旦ス
トアするデジタルデータストア部ＤＤＳと、このデジタ
ルデータストア部ＤＤＳからのデータを次段の階調電圧
選択回路部ＭＶＳに転送させるための転送データ演算部
ＴＤＣと、階調に応じた電圧を有する映像信号を各ドレ
イン信号線ＤＬに供給するための階調電圧選択回路部Ｍ
ＶＳとから構成されている。
【００２２】また、前記階調電圧選択回路部ＭＶＳに
は、階調数に応じた各電圧が供給される階調電圧発生源
ＭＶＧが接続され、また、該階調電圧発生源ＭＶＧから
の各電圧に対応させてそれらを順次選択し得る信号を送
出するアドレスレジスタ部ＡＲＧが接続されている。な
お、前記階調電圧発生源ＭＶＧは、同図では透明基板Ｓ
ＵＢ１上に形成されているが、液晶表示装置の外部から
供給されるように構成されていてもよい。
は、階調数に応じた各電圧が供給される階調電圧発生源
ＭＶＧが接続され、また、該階調電圧発生源ＭＶＧから
の各電圧に対応させてそれらを順次選択し得る信号を送
出するアドレスレジスタ部ＡＲＧが接続されている。な
お、前記階調電圧発生源ＭＶＧは、同図では透明基板Ｓ
ＵＢ１上に形成されているが、液晶表示装置の外部から
供給されるように構成されていてもよい。
【００２３】図２は前記映像信号駆動回路Ｈｅのさらな
る詳細を示した構成図で、図１と同符号のものは同一の
機能を示す部分として示している。同図では、説明を簡
単にするため、一画素につき３ビットの情報があてがわ
れ、これにより各画素領域の画素電極ＰＸには８
（２３）階調の各電圧のうちの一の電圧が印加されるも
のとする。
る詳細を示した構成図で、図１と同符号のものは同一の
機能を示す部分として示している。同図では、説明を簡
単にするため、一画素につき３ビットの情報があてがわ
れ、これにより各画素領域の画素電極ＰＸには８
（２３）階調の各電圧のうちの一の電圧が印加されるも
のとする。
【００２４】図２において、１つのドレイン信号線ＤＬ
に対してデジタルデータストア部ＤＤＳには一画素分の
データ（１bit、２bit、３bit）が格納されるようにな
っている。前記データは、それら各ビット情報が同時に
それぞれインバータＩＮ１、ＩＮ２、ＩＮ３を介してそ
れぞれオア回路ＯＲ１、ＯＲ２、ＯＲ３の一端子に入力
されるようになっている。また、各オア回路ＯＲ１、Ｏ
Ｒ２、ＯＲ３のそれぞれの他端子には最小位ビット側か
らパルスφ１、φ２、φ３が入力されるようになってい
る。
に対してデジタルデータストア部ＤＤＳには一画素分の
データ（１bit、２bit、３bit）が格納されるようにな
っている。前記データは、それら各ビット情報が同時に
それぞれインバータＩＮ１、ＩＮ２、ＩＮ３を介してそ
れぞれオア回路ＯＲ１、ＯＲ２、ＯＲ３の一端子に入力
されるようになっている。また、各オア回路ＯＲ１、Ｏ
Ｒ２、ＯＲ３のそれぞれの他端子には最小位ビット側か
らパルスφ１、φ２、φ３が入力されるようになってい
る。
【００２５】これらパルスφ１、φ２、φ３は、図３に
示すように、プラス／マイナスが１／２デュウティで交
番するパルス波形で、最大位ビット側のパルスの周波数
に対して次ビット側のそれは２倍、最小位ビット側のパ
ルスの周波数は前記次ビット側のそれの２倍というよう
になっている。
示すように、プラス／マイナスが１／２デュウティで交
番するパルス波形で、最大位ビット側のパルスの周波数
に対して次ビット側のそれは２倍、最小位ビット側のパ
ルスの周波数は前記次ビット側のそれの２倍というよう
になっている。
【００２６】ここで、パルスφ１（最大周波数の時間演
算パルス）は、前記選択ゲート回路ＳＧＣを選択する際
のパルスと同じものとなっており、該パルスφ１と同期
して各ゲート信号線φＧ０〜φＧ７に順次走査信号が供
給されるようになっている。
算パルス）は、前記選択ゲート回路ＳＧＣを選択する際
のパルスと同じものとなっており、該パルスφ１と同期
して各ゲート信号線φＧ０〜φＧ７に順次走査信号が供
給されるようになっている。
【００２７】そして、各オア回路ＯＲ１、ＯＲ２、ＯＲ
３からのそれぞれの出力（図中、、で示してい
る）はアンド回路ＡＮＤに入力されるようになってい
る。また、このアンド回路ＡＮＤにはその出力が回路ブ
ロックＡを介して入力（図中で示している）されるよ
うになっている。
３からのそれぞれの出力（図中、、で示してい
る）はアンド回路ＡＮＤに入力されるようになってい
る。また、このアンド回路ＡＮＤにはその出力が回路ブ
ロックＡを介して入力（図中で示している）されるよ
うになっている。
【００２８】前記回路ブロックＡは、その機能的な回路
の一実施例を図４（ａ）に、具体的な回路の一実施例を
図４（ｂ）に示している。この回路ブロックＡは、前記
アンド回路ＡＮＤからの順次出力されるデータのうち一
回目のデータのみを有効とするための回路となってい
る。
の一実施例を図４（ａ）に、具体的な回路の一実施例を
図４（ｂ）に示している。この回路ブロックＡは、前記
アンド回路ＡＮＤからの順次出力されるデータのうち一
回目のデータのみを有効とするための回路となってい
る。
【００２９】すなわち、図４（ａ）に示すように、その
入力および出力端子の他に、リセット信号および前記パ
ルスφ１が入力される端子が備えられ、図４（ｃ）に示
すように、リセット信号（Ｈｉｇｈ）の入力後、入力Ｉ
ＮがＬｏｗレベルの時は出力はＨｉｇｈとなり、該入力
がＨｉｇｈとなると、それからパルスφ１の１／２期間
だけＨｉｇｈを維持し、その後、出力がＬｏｗになり、
以降はリセットがＨｉｇｈとなるまで、Ｌｏｗを維持す
るようになっている。
入力および出力端子の他に、リセット信号および前記パ
ルスφ１が入力される端子が備えられ、図４（ｃ）に示
すように、リセット信号（Ｈｉｇｈ）の入力後、入力Ｉ
ＮがＬｏｗレベルの時は出力はＨｉｇｈとなり、該入力
がＨｉｇｈとなると、それからパルスφ１の１／２期間
だけＨｉｇｈを維持し、その後、出力がＬｏｗになり、
以降はリセットがＨｉｇｈとなるまで、Ｌｏｗを維持す
るようになっている。
【００３０】図２に戻り、アンド回路ＡＮＤからの出力
は選択データ転送路を介して８個の各回路ブロックＢに
入力されるようになっている。この回路ブロックＢが８
個備えられているのは、８階調の各電圧をそれぞれの回
路ブロックＢで選択するようになっているからである。
は選択データ転送路を介して８個の各回路ブロックＢに
入力されるようになっている。この回路ブロックＢが８
個備えられているのは、８階調の各電圧をそれぞれの回
路ブロックＢで選択するようになっているからである。
【００３１】これら各ブロック回路Ｂはそれぞれ前記ア
ドレスレジスタ部ＡＲＧを構成する選択ゲート回路ＳＧ
Ｃから選択ゲートを介してパルスφＧ０、φＧ１、…、
φＧ７が順次入力され、前記アンド回路ＡＮＤからの出
力の状態により各ブロック回路Ｂのうちの１つからＨｉ
ｇｈ状態の出力が出力されるようになっている。
ドレスレジスタ部ＡＲＧを構成する選択ゲート回路ＳＧ
Ｃから選択ゲートを介してパルスφＧ０、φＧ１、…、
φＧ７が順次入力され、前記アンド回路ＡＮＤからの出
力の状態により各ブロック回路Ｂのうちの１つからＨｉ
ｇｈ状態の出力が出力されるようになっている。
【００３２】そして、各回路ブロックＢの前記出力は、
それらに対応した各階調の電圧Ｖ０、Ｖ１、Ｖ２、…、
Ｖ７が供給されている階調信号電圧配線とドレイン信号
線ＤＬとの接続を図るアナログスイッチＡＳＷを動作さ
せるようになっている。
それらに対応した各階調の電圧Ｖ０、Ｖ１、Ｖ２、…、
Ｖ７が供給されている階調信号電圧配線とドレイン信号
線ＤＬとの接続を図るアナログスイッチＡＳＷを動作さ
せるようになっている。
【００３３】前記回路ブロックＢは、その機能的な回路
の一実施例を図５（ａ）に、具体的な回路の一実施例を
図５（ｂ）に示している。回路ブロックＢは、図５
（ａ）に示すように、アンド回路ＡＮＤからの出力が入
力される端子と、前記ゲート配線からの選択ゲートが入
力される端子と、スタート信号が入力される端子と、出
力端子とを有している。
の一実施例を図５（ａ）に、具体的な回路の一実施例を
図５（ｂ）に示している。回路ブロックＢは、図５
（ａ）に示すように、アンド回路ＡＮＤからの出力が入
力される端子と、前記ゲート配線からの選択ゲートが入
力される端子と、スタート信号が入力される端子と、出
力端子とを有している。
【００３４】また、ブロック回路Ｂは、図５（ｂ）に示
すように、選択ゲートの入力によってアンド回路ＡＮＤ
からの出力が格納されまたその情報を保持するストアメ
モリＢＳＭと、スタート信号ＳＴＲＴの入力によって該
ストアメモリＢＳＭに格納された情報をシフトさせ保持
するアクティブメモリＢＡＭとが備えられている。
すように、選択ゲートの入力によってアンド回路ＡＮＤ
からの出力が格納されまたその情報を保持するストアメ
モリＢＳＭと、スタート信号ＳＴＲＴの入力によって該
ストアメモリＢＳＭに格納された情報をシフトさせ保持
するアクティブメモリＢＡＭとが備えられている。
【００３５】そして、このアクティブメモリＢＡＭに格
納された情報によって該回路ブロックＢに対応する階調
信号電圧配線とドレイン信号線ＤＬとの接続を図るアナ
ログスイッチＡＳＷをＯＮさせるようになっている。
納された情報によって該回路ブロックＢに対応する階調
信号電圧配線とドレイン信号線ＤＬとの接続を図るアナ
ログスイッチＡＳＷをＯＮさせるようになっている。
【００３６】これにより、ドレイン信号線ＤＬには映像
信号に相当する階調電圧が印加され、対応する画素のゲ
ート信号線ＧＬからの走査信号の供給によってオンする
薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加さ
れるようになる。
信号に相当する階調電圧が印加され、対応する画素のゲ
ート信号線ＧＬからの走査信号の供給によってオンする
薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加さ
れるようになる。
【００３７】このように構成された液晶表示装置は、階
調に応じた電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７を供給する
各階調信号電圧配線のいずれか１つとドレイン信号線Ｄ
Ｌとの接続を図る回路ブロックＢのそれぞれに入力され
る信号を導く選択データ転送路を１つとしていることに
特徴を有するようになっている。このため、階調電圧選
択回路部ＭＶＳにおいて大幅な配線数の低減を図れると
いう効果を奏するようになる。
調に応じた電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７を供給する
各階調信号電圧配線のいずれか１つとドレイン信号線Ｄ
Ｌとの接続を図る回路ブロックＢのそれぞれに入力され
る信号を導く選択データ転送路を１つとしていることに
特徴を有するようになっている。このため、階調電圧選
択回路部ＭＶＳにおいて大幅な配線数の低減を図れると
いう効果を奏するようになる。
【００３８】階調電圧選択回路においては、従来、本実
施例のように一画素の情報が３ビットの場合、該当する
選択データ転送路は８（２３）本を要し、断線を惹き起
こしやすい、あるいはスペースが大きくなってしまう等
の不都合が指摘されていた。
施例のように一画素の情報が３ビットの場合、該当する
選択データ転送路は８（２３）本を要し、断線を惹き起
こしやすい、あるいはスペースが大きくなってしまう等
の不都合が指摘されていた。
【００３９】以下、このように構成された液晶表示装置
の動作を図６を用いて説明する。ここでは、図示した画
素の画素電極ＰＸに階調５の電圧が印加される場合につ
いて説明する。
の動作を図６を用いて説明する。ここでは、図示した画
素の画素電極ＰＸに階調５の電圧が印加される場合につ
いて説明する。
【００４０】図中、パルスφ１、φ２、φ３は図３に示
した時間演算パルスを示している。一画素分メモリから
の出力は階調５を示すビット情報（１、０、１）に応じ
て、その１ビット目のデータはＨｉｇｈ、２ビット目の
データはＬｏｗ、３ビット目のデータはＨｉｇｈとな
る。
した時間演算パルスを示している。一画素分メモリから
の出力は階調５を示すビット情報（１、０、１）に応じ
て、その１ビット目のデータはＨｉｇｈ、２ビット目の
データはＬｏｗ、３ビット目のデータはＨｉｇｈとな
る。
【００４１】このため、時間ｔ０での前記アンド回路Ａ
ＮＤには、その入力としてパルスφ１が、入力とし
てＨｉｇｈ状態が、入力としてパルスφ３が供給され
るとともに、入力としてリセット直後のＨｉｇｈ状態
が供給される。アンド回路ＡＮＤの出力は、時間ｔ０か
ら時間ｔ５まではＬｏｗ状態の入力が必ず存在するの
で、Ｌｏｗ状態を維持する。
ＮＤには、その入力としてパルスφ１が、入力とし
てＨｉｇｈ状態が、入力としてパルスφ３が供給され
るとともに、入力としてリセット直後のＨｉｇｈ状態
が供給される。アンド回路ＡＮＤの出力は、時間ｔ０か
ら時間ｔ５まではＬｏｗ状態の入力が必ず存在するの
で、Ｌｏｗ状態を維持する。
【００４２】この間、アドレスレジスタは、前記パルス
φ１の倍の周波数で動作するので、その選択ゲート回路
はφＧ０、φＧ１、φＧ２、φＧ３、φＧ４の各パルス
が対応する各ゲートに順次供給されている。これに応じ
回路ブロックＢのそれぞれのストアメモリＢＳＭ０、Ｂ
ＳＭ１、ＢＳＭ２、ＢＳＭ３、ＢＳＭ４はＬｏｗ状態と
なる。
φ１の倍の周波数で動作するので、その選択ゲート回路
はφＧ０、φＧ１、φＧ２、φＧ３、φＧ４の各パルス
が対応する各ゲートに順次供給されている。これに応じ
回路ブロックＢのそれぞれのストアメモリＢＳＭ０、Ｂ
ＳＭ１、ＢＳＭ２、ＢＳＭ３、ＢＳＭ４はＬｏｗ状態と
なる。
【００４３】時間ｔ５から時間ｔ６の期間はアンド回路
の入力がすべてＨｉｇｈ状態になるので、該アンド回路
の出力はＨｉｇｈとなる。このため、このときパルスφ
Ｇ５によって、選択データ転送路と接続される階調５の
信号電圧を制御する回路ブロックＢのストアメモリＢＳ
Ｍ５はＨｉｇｈ状態となり、その状態は前記パルスφＧ
５がｌｏｗ状態となる時間ｔ６以降も保持される。
の入力がすべてＨｉｇｈ状態になるので、該アンド回路
の出力はＨｉｇｈとなる。このため、このときパルスφ
Ｇ５によって、選択データ転送路と接続される階調５の
信号電圧を制御する回路ブロックＢのストアメモリＢＳ
Ｍ５はＨｉｇｈ状態となり、その状態は前記パルスφＧ
５がｌｏｗ状態となる時間ｔ６以降も保持される。
【００４４】時間ｔ６以降は、回路ブロックＡの機能に
よりアンド回路ＡＮＤの入力はＬｏｗ状態となるの
で、以降、該アンド回路ＡＮＤの出力はＬｏｗ状態にな
る。これにより、選択データ転送路と接続される各ブロ
ック回路ＢのそれぞれのストアメモリＢＳＭ６、７はＬ
ｏｗ状態となる。
よりアンド回路ＡＮＤの入力はＬｏｗ状態となるの
で、以降、該アンド回路ＡＮＤの出力はＬｏｗ状態にな
る。これにより、選択データ転送路と接続される各ブロ
ック回路ＢのそれぞれのストアメモリＢＳＭ６、７はＬ
ｏｗ状態となる。
【００４５】すなわち、階調５の電圧に相当する信号電
圧を制御するストアメモリＢＳＭ５のみがＨｉｇｈで、
他のストアメモリはすべてＬｏｗ状態で、１Ｈ期間の処
理が終わることになる。
圧を制御するストアメモリＢＳＭ５のみがＨｉｇｈで、
他のストアメモリはすべてＬｏｗ状態で、１Ｈ期間の処
理が終わることになる。
【００４６】時間ｔ９から時間ｔ１０の期間で、回路ブ
ロックＢのスタートパルスがＨｉｇｈ状態となると、各
ブロック回路ＢのアクティブメモリＢＡＭにストアメモ
リの情報が読み込まれる。この結果、階調５の電圧に相
当する信号電圧を制御するブロック回路Ｂのみがその出
力ＯＵＴ＋がＨｉｇｈ状態、出力ＯＵＴ−がＬｏｗ状態
となり、この出力のみがＯＮ状態となり、ドレイン信号
線ＤＬに階調５の電圧が印加されるようになる。
ロックＢのスタートパルスがＨｉｇｈ状態となると、各
ブロック回路ＢのアクティブメモリＢＡＭにストアメモ
リの情報が読み込まれる。この結果、階調５の電圧に相
当する信号電圧を制御するブロック回路Ｂのみがその出
力ＯＵＴ＋がＨｉｇｈ状態、出力ＯＵＴ−がＬｏｗ状態
となり、この出力のみがＯＮ状態となり、ドレイン信号
線ＤＬに階調５の電圧が印加されるようになる。
【００４７】実施例２．図７は、本発明による液晶表示
装置の他の実施例を示す構成図で、図２に対応した図と
なっている。図２に示す符号と同一のものは同一の機能
を有する部材を示している。図７において、図２と異な
る構成は、一画素あたりのビット情報の数は６ビットに
なっており、これにより６４階調の色表示を達成できる
ようになっている。
装置の他の実施例を示す構成図で、図２に対応した図と
なっている。図２に示す符号と同一のものは同一の機能
を有する部材を示している。図７において、図２と異な
る構成は、一画素あたりのビット情報の数は６ビットに
なっており、これにより６４階調の色表示を達成できる
ようになっている。
【００４８】この場合において、各ビット情報毎に６個
のインバータを介してそれぞれオア回路の一端子に入力
されるようになっており、各オア回路のそれぞれの他端
子には最上位ビット側からパルスφ１、φ２、φ３、φ
４、φ５、φ６が入力されるようになっている。
のインバータを介してそれぞれオア回路の一端子に入力
されるようになっており、各オア回路のそれぞれの他端
子には最上位ビット側からパルスφ１、φ２、φ３、φ
４、φ５、φ６が入力されるようになっている。
【００４９】そして、回路ブロックＢは、アンド回路Ａ
ＮＤからの出力に対して６４個設けられて、該アンド回
路ＡＮＤからの出力に応じて対応する階調信号電圧配線
とドレイン信号線ＤＬとの接続を図るようになってい
る。このことから、一画素あたりのビット情報の数に制
限がなく本発明が適用されるようになる。
ＮＤからの出力に対して６４個設けられて、該アンド回
路ＡＮＤからの出力に応じて対応する階調信号電圧配線
とドレイン信号線ＤＬとの接続を図るようになってい
る。このことから、一画素あたりのビット情報の数に制
限がなく本発明が適用されるようになる。
【００５０】実施例３．図８は、本発明による液晶表示
装置の他の実施例を示す構成図で、図２に対応した図と
なっている。図２に示す符号と同一のものは同一の機能
を有する部材を示している。
装置の他の実施例を示す構成図で、図２に対応した図と
なっている。図２に示す符号と同一のものは同一の機能
を有する部材を示している。
【００５１】図２に示した実施例の場合、階調電圧選択
回路部ＭＶＳにおける各回路ブロックＢに入力される転
送データ演算部ＴＤＣからの信号は一つのアンド回路Ａ
ＮＤからの信号としたものである。すなわち、前記各回
路ブロックＢとアンド回路ＡＮＤとの接続は１つの配線
（選択データ転送路）で済む構成としたものである。
回路部ＭＶＳにおける各回路ブロックＢに入力される転
送データ演算部ＴＤＣからの信号は一つのアンド回路Ａ
ＮＤからの信号としたものである。すなわち、前記各回
路ブロックＢとアンド回路ＡＮＤとの接続は１つの配線
（選択データ転送路）で済む構成としたものである。
【００５２】しかし、図８に示すように、転送データ演
算部ＴＤＣからの信号を二つ生成させ、これら各信号の
一方をたとえば奇数番目に配置されたブロック回路Ｂに
入力させ、他方を偶数番目に配置されたブロック回路Ｂ
に入力させるようにしてもよい。
算部ＴＤＣからの信号を二つ生成させ、これら各信号の
一方をたとえば奇数番目に配置されたブロック回路Ｂに
入力させ、他方を偶数番目に配置されたブロック回路Ｂ
に入力させるようにしてもよい。
【００５３】この場合、転送データ演算部ＴＤＣにおい
て、アンド回路ＡＮＤとこれに接続される回路ブロック
Ａを２つ設け、これら回路によってデジタルデータスト
ア部ＤＤＳからのビット情報を分配させることができ
る。
て、アンド回路ＡＮＤとこれに接続される回路ブロック
Ａを２つ設け、これら回路によってデジタルデータスト
ア部ＤＤＳからのビット情報を分配させることができ
る。
【００５４】これにより、一画素当りの転送データ演算
部ＴＤＳと階調電圧選択回路部ＭＶＳとの接続を図る配
線は２つとなるが、その分全体の信号のスピードを遅く
することができる効果を奏するようになる。
部ＴＤＳと階調電圧選択回路部ＭＶＳとの接続を図る配
線は２つとなるが、その分全体の信号のスピードを遅く
することができる効果を奏するようになる。
【００５５】同様の趣旨から、転送データ演算部におい
て、デジタルデータストア部ＤＤＳからのビット情報を
３つあるいはそれ以上に分配させ、それら分配された各
データを階調電圧選択回路部ＭＶＳの区分けされた各回
路ブロックＢに入力させるようにしてもよいことはもち
ろんである。
て、デジタルデータストア部ＤＤＳからのビット情報を
３つあるいはそれ以上に分配させ、それら分配された各
データを階調電圧選択回路部ＭＶＳの区分けされた各回
路ブロックＢに入力させるようにしてもよいことはもち
ろんである。
【００５６】この場合、デジタルデータストア部ＤＤＳ
に入力されるビット情報がたとえば３ビットの場合、２
３より少ない数に分配させることによって、従来よりも
配線の数を少なくできるようになる。
に入力されるビット情報がたとえば３ビットの場合、２
３より少ない数に分配させることによって、従来よりも
配線の数を少なくできるようになる。
【００５７】なお、上述した各実施例では、映像信号駆
動回路部等の駆動回路が透明基板ＳＵＢ１面に薄膜トラ
ンジスタＴＦＴと同様に形成されているものについて説
明したものである。
動回路部等の駆動回路が透明基板ＳＵＢ１面に薄膜トラ
ンジスタＴＦＴと同様に形成されているものについて説
明したものである。
【００５８】しかし、これに限定されることがないこと
はもちろんである。前記映像信号駆動回路Ｈｅが透明基
板ＳＵＢ１に搭載される半導体装置の場合であっても該
半導体装置に本発明が適用できるからである。
はもちろんである。前記映像信号駆動回路Ｈｅが透明基
板ＳＵＢ１に搭載される半導体装置の場合であっても該
半導体装置に本発明が適用できるからである。
【００５９】また、上述した各実施例では、液晶表示装
置に本発明を適用させたものである。しかし、液晶表示
装置に限定されることはなく、たとえばマトリクス状に
配置させた発光素子からなる表示装置にも適用されるこ
とはいうまでもない。このような表示装置においても階
調を示す電圧（階調情報）が電流に置き換えられるのみ
で映像信号駆動回路の基本的な動作は変わりないからで
ある。
置に本発明を適用させたものである。しかし、液晶表示
装置に限定されることはなく、たとえばマトリクス状に
配置させた発光素子からなる表示装置にも適用されるこ
とはいうまでもない。このような表示装置においても階
調を示す電圧（階調情報）が電流に置き換えられるのみ
で映像信号駆動回路の基本的な動作は変わりないからで
ある。
【００６０】
【発明の効果】以上説明したことから明らかなように、
本発明による表示装置によれば、限られたスペースでビ
ット数の多い階調電圧の選択を可能にすることができ
る。
本発明による表示装置によれば、限られたスペースでビ
ット数の多い階調電圧の選択を可能にすることができ
る。
【図１】本発明による表示装置の一実施例を示す全体等
価回路を示す図である。
価回路を示す図である。
【図２】図１に示す映像信号駆動回路の一実施例を示す
詳細等価回路を示す図である。
詳細等価回路を示す図である。
【図３】前記映像信号駆動回路の転送データ演算部に供
給するパルスを示す図である。
給するパルスを示す図である。
【図４】前記転送データ演算部に備えられる回路ブロッ
クＡの構成およびタイミングチャートを示す図である。
クＡの構成およびタイミングチャートを示す図である。
【図５】前記映像信号駆動回路の階調電圧選択回路部に
備えられる回路ブロックＢの構成およびタイミングチャ
ートを示す図である。
備えられる回路ブロックＢの構成およびタイミングチャ
ートを示す図である。
【図６】前記映像信号駆動回路の動作のタイミングチャ
ートを示す図である。
ートを示す図である。
【図７】映像信号駆動回路の他の実施例を示す詳細等価
回路を示す図である。
回路を示す図である。
【図８】映像信号駆動回路の他の実施例を示す詳細等価
回路を示す図である
回路を示す図である
ＳＵＢ１…透明基板、ＡＲ…液晶表示領域、ＧＬ…ゲー
ト信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トラン
ジスタ、ＰＸ…画素電極、Ｈｅ…映像信号駆動回路部、
Ｖ…垂直走査回路部、ＤＤＳ…デジタルデータストア
部、ＴＤＣ…転送データ演算部、ＭＶＳ…階調電圧選択
回路部、ＭＶＧ…階調電圧発生源、ＡＲＧ…アドレスレ
ジスタ部、ＳＧＣ…選択ゲート回路。
ト信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トラン
ジスタ、ＰＸ…画素電極、Ｈｅ…映像信号駆動回路部、
Ｖ…垂直走査回路部、ＤＤＳ…デジタルデータストア
部、ＴＤＣ…転送データ演算部、ＭＶＳ…階調電圧選択
回路部、ＭＶＧ…階調電圧発生源、ＡＲＧ…アドレスレ
ジスタ部、ＳＧＣ…選択ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/20 ６８０Ｇ
Claims (8)
- 【請求項１】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に階調情報からなる映像信号を供給する手段とを
備え、 階調を示すｎビット情報から該階調に対応する時間タイ
ミングでデータ信号を生成する転送データ演算部と、 全階調における各階調情報を前記時間タイミングで選択
し、この選択された階調情報を前記映像信号とする階調
電圧選択回路部とが備えられていることを特徴とする表
示装置。 - 【請求項２】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備え、 階調を示すｎビット情報から該階調に対応する時間タイ
ミングでデータ信号を生成する転送データ演算部と、 全階調における各電圧信号を前記時間タイミングで選択
し、この選択された電圧信号を前記映像信号とする階調
電圧選択回路部とが備えられていることを特徴とする表
示装置。 - 【請求項３】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備え、 階調を示すｎビット情報から該階調に対応する時間タイ
ミングでデータ信号を生成する転送データ演算部と、 全階調における数の各ゲート配線の順次選択によってな
される選択と、前記転送データ演算部からの前記データ
信号との時間タイミングの一致によって、選択された前
記階調に対応する電圧信号を前記映像信号とする階調電
圧選択回路部とが備えられ、 前記各ゲート配線の順次選択に応じて前記転送データ演
算部から順次データ信号が生成されることを特徴とする
表示装置。 - 【請求項４】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備える表示装置で
あって、 各画素につきｎビットの情報がストアされるデジタルデ
ータストア部と、転送データ演算部と、階調電圧選択回
路部を備え、該階調電圧選択回路部からの出力を前記映
像信号とし、 前記転送データ演算部は、それに入力されるパルスの一
に同期させて前記ｎビットの情報の階調に対応するタイ
ミングでデータ信号を生成するとともに、 前記階調電圧選択回路部は、前記パルスの倍の周波数か
らなるパルスによる各階調に対応する電圧の順次選択を
するとともに、前記データ信号の入力によるタイミング
で前記選択された電圧を出力させることを特徴とする表
示装置。 - 【請求項５】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備える表示装置で
あって、 各画素につきｎビットの情報がストアされるデジタルデ
ータストア部と、このデジタルデータストア部からの出
力が入力される転送データ演算部と、この転送データ演
算部からの出力が入力される階調電圧選択回路部と、こ
の階調電圧選択回路部に接続される階調電圧発生源と選
択ゲート回路とを備え、該階調電圧選択回路部からの出
力を前記映像信号とし、 前記転送データ演算部は、それに入力されるパルスの一
に同期させて前記ｎビットの情報の階調に対応するタイ
ミングでデータ信号を生成するとともに、 前記階調電圧選択回路部は、前記階調電圧発生源からの
各階調に対応する電圧を前記選択ゲート回路によって順
次選択するとともに、前記データ信号の入力の際のタイ
ミングで選択された電圧を出力させることを特徴とする
表示装置。 - 【請求項６】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備える表示装置で
あって、 各画素につきｎビットの情報がストアされるデジタルデ
ータストア部と、このデジタルデータストア部からの出
力が入力される転送データ演算部と、この転送データ演
算部からの出力が入力される階調電圧選択回路部と、こ
の階調電圧選択回路部に接続される階調電圧発生源と選
択ゲート回路とを備え、該階調電圧選択回路部からの出
力を前記映像信号とし、 前記転送データ演算部は、それに入力されるパルスの一
に同期させて前記ｎビットの情報の階調に対応するタイ
ミングで信号を選択データ転送路を介して前記階調電圧
選択回路部に送出し、 該階調電圧選択回路部は、前記階調電圧発生源からの各
階調に対応する電圧を前記選択ゲート回路によって順次
選択するとともに、前記選択データ転送路からの信号の
供給の際のタイミングで選択された電圧を出力させるこ
とを特徴とする表示装置。 - 【請求項７】 マトリクス状に配置された各画素を有
し、一方向に並設された各画素からなる画素群の１つを
選択する手段と、この選択に応じて該画素群のそれぞれ
の画素に映像信号を供給する手段とを備える表示装置で
あって、 各画素につきｎビットの情報がストアされるデジタルデ
ータストア部と、このデジタルデータストア部からの出
力が入力される転送データ演算部と、この転送データ演
算部からの出力が入力される階調電圧選択回路部と、こ
の階調電圧選択回路部に接続される階調電圧発生源と選
択ゲート回路とを備え、該階調電圧選択回路部からの出
力を前記映像信号とし、 前記転送データ演算部は、それに入力されるパルスの一
に同期させて前記ｎビットの情報の階調に対応するタイ
ミングで信号を分担された複数の選択データ転送路のう
ちの１つを介して前記階調電圧選択回路部に送出し、 該階調電圧選択回路部は、前記階調電圧発生源からの各
階調に対応する電圧を前記選択ゲート回路によって順次
選択するとともに、前記選択データ転送路からの信号の
供給の際のタイミングで選択された電圧を出力させるこ
とを特徴とする表示装置。 - 【請求項８】 前記選択データ転送路の数は全階調数よ
りも少ないことを特徴とする請求項７に記載の表示装
置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006145926A (ja) * | 2004-11-22 | 2006-06-08 | Hitachi Displays Ltd | 画像表示装置及びその駆動回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4346350B2 (ja) * | 2003-05-28 | 2009-10-21 | 三菱電機株式会社 | 表示装置 |
| JP4559091B2 (ja) * | 2004-01-29 | 2010-10-06 | ルネサスエレクトロニクス株式会社 | 表示装置用駆動回路 |
| TWI411836B (zh) * | 2010-04-28 | 2013-10-11 | Au Optronics Corp | 液晶顯示裝置 |
| EP3561091A1 (en) | 2011-12-22 | 2019-10-30 | Universal Achemetal Titanium, LLC | A method for extraction and refining of titanium |
| US10400305B2 (en) | 2016-09-14 | 2019-09-03 | Universal Achemetal Titanium, Llc | Method for producing titanium-aluminum-vanadium alloy |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09138670A (ja) * | 1995-11-14 | 1997-05-27 | Fujitsu Ltd | 液晶表示装置の駆動回路 |
| JPH10301541A (ja) * | 1997-04-30 | 1998-11-13 | Sony Corp | 液晶駆動回路 |
| JPH1152931A (ja) * | 1997-06-04 | 1999-02-26 | Sharp Corp | アクティブマトリクス型画像表示装置 |
| JP2000089727A (ja) * | 1998-09-07 | 2000-03-31 | Sony Corp | 液晶表示装置およびそのデータ線駆動回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69020036T2 (de) * | 1989-04-04 | 1996-02-15 | Sharp Kk | Ansteuerschaltung für ein Matrixanzeigegerät mit Flüssigkristallen. |
| JP2500417B2 (ja) * | 1992-12-02 | 1996-05-29 | 日本電気株式会社 | 液晶駆動回路 |
| US6281891B1 (en) * | 1995-06-02 | 2001-08-28 | Xerox Corporation | Display with array and multiplexer on substrate and with attached digital-to-analog converter integrated circuit having many outputs |
| US6067066A (en) * | 1995-10-09 | 2000-05-23 | Sharp Kabushiki Kaisha | Voltage output circuit and image display device |
| JP3302254B2 (ja) * | 1996-03-21 | 2002-07-15 | シャープ株式会社 | 表示装置の駆動回路 |
| JPH10153986A (ja) * | 1996-09-25 | 1998-06-09 | Toshiba Corp | 表示装置 |
| KR100248255B1 (ko) * | 1997-05-16 | 2000-03-15 | 구본준 | 액정표시장치의 구동회로 |
| KR100268904B1 (ko) * | 1998-06-03 | 2000-10-16 | 김영환 | Tft－lcd 구동 회로 |
| KR100311204B1 (ko) * | 1998-10-20 | 2001-11-02 | 가나이 쓰토무 | 액정표시장치 |
| JP3564347B2 (ja) * | 1999-02-19 | 2004-09-08 | 株式会社東芝 | 表示装置の駆動回路及び液晶表示装置 |
| KR100666317B1 (ko) * | 1999-12-15 | 2007-01-09 | 삼성전자주식회사 | 구동 신호 인가시점 결정모듈, 이를 포함한 액정표시패널어셈블리 및 액정표시패널 어셈블리의 구동 방법 |
| US7301520B2 (en) * | 2000-02-22 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driver circuit therefor |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09138670A (ja) * | 1995-11-14 | 1997-05-27 | Fujitsu Ltd | 液晶表示装置の駆動回路 |
| JPH10301541A (ja) * | 1997-04-30 | 1998-11-13 | Sony Corp | 液晶駆動回路 |
| JPH1152931A (ja) * | 1997-06-04 | 1999-02-26 | Sharp Corp | アクティブマトリクス型画像表示装置 |
| JP2000089727A (ja) * | 1998-09-07 | 2000-03-31 | Sony Corp | 液晶表示装置およびそのデータ線駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006145926A (ja) * | 2004-11-22 | 2006-06-08 | Hitachi Displays Ltd | 画像表示装置及びその駆動回路 |
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