JP2000089727A - 液晶表示装置およびそのデータ線駆動回路 - Google Patents
液晶表示装置およびそのデータ線駆動回路Info
- Publication number
- JP2000089727A JP2000089727A JP10252975A JP25297598A JP2000089727A JP 2000089727 A JP2000089727 A JP 2000089727A JP 10252975 A JP10252975 A JP 10252975A JP 25297598 A JP25297598 A JP 25297598A JP 2000089727 A JP2000089727 A JP 2000089727A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- sampling
- liquid crystal
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】装置の小面積化、狭額縁化を実現できる液晶表
示装置およびそのデータ線駆動回路を提供する。 【解決手段】デジタル画像データＩＭＤをデコードし、
デコードしたデジタル画像データＳ３０を出力する画像
データ処理回路３０と、画像データ処理回路によるデコ
ードされた画像データをサンプリングするサンプリング
回路２１Ａと、画像データのデコードビット数に応じた
数の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌと、サンプリング回路
２１Ａによるサンプリングデータの内容に応じた基準電
圧線を選択して、選択した基準電圧線の電圧Ｖ０〜Ｖ１
５をデータ線ＤＬ１〜ＤＬｍに供給する基準電圧選択回
路２３２−１〜２３２−ｍとを備えたアナログ−デジタ
ル変換回路２３Ａ−１〜２３Ａ−ｍを有するデータ線駆
動回路２１Ａとを設ける。
示装置およびそのデータ線駆動回路を提供する。 【解決手段】デジタル画像データＩＭＤをデコードし、
デコードしたデジタル画像データＳ３０を出力する画像
データ処理回路３０と、画像データ処理回路によるデコ
ードされた画像データをサンプリングするサンプリング
回路２１Ａと、画像データのデコードビット数に応じた
数の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌと、サンプリング回路
２１Ａによるサンプリングデータの内容に応じた基準電
圧線を選択して、選択した基準電圧線の電圧Ｖ０〜Ｖ１
５をデータ線ＤＬ１〜ＤＬｍに供給する基準電圧選択回
路２３２−１〜２３２−ｍとを備えたアナログ−デジタ
ル変換回路２３Ａ−１〜２３Ａ−ｍを有するデータ線駆
動回路２１Ａとを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びそのデータ線駆動回路に関するものである。
びそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】近年、表示装置として液晶を用いた表示
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカメラレコーダのビューファインダや液晶表示パネ
ル、自動車用のテレビや、ナビゲーションシステムの表
示パネル、ノート型パソコンのディスプレイ等に広く使
われている。
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカメラレコーダのビューファインダや液晶表示パネ
ル、自動車用のテレビや、ナビゲーションシステムの表
示パネル、ノート型パソコンのディスプレイ等に広く使
われている。
【０００３】また最近では、液晶パネルを用いたリアプ
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
【０００４】これらの背景には、液晶パネルの、高精細
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
【０００５】ところで、最先端の液晶表示装置における
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
【０００６】高精細度、高画質の液晶表示パネルの駆動
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
【０００７】液晶素子には多くの種類が存在するが、フ
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
【０００８】図４は、ＴＦＴ型液晶表示パネルの画素を
形成するセルの回路的な構造を示す図である。ＴＦＴ型
液晶表示パネルの画素セルは、図４に示すように、個々
の液晶セルＣＣの一端は対向電極ＥＬに接続されてい
る。この対向電極ＥＬには全画素セル全てが共通に接続
される。他端は個々の画素セル毎に設けられたＴＦＴに
接続される。ＴＦＴはスイッチとして用いられるため、
ソース、ドレインの区別は本来無いが、便宜上ここで
は、ソースが液晶セルＣＣに接続されるものとする。Ｔ
ＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動
信号により画素データを書き込むラインが選択される。
またドレインは選択されたラインの個々の液晶セルに書
き込まれる画素データが供給されるデータ線ＤＬに接続
される。選択されたラインへの書き込み時間が終了する
と、そのラインのＴＦＴはオフするが、画素データは液
晶セルＣＣや保持の容量ＣH のため、次の書き込みが行
われるまでその電位が保持される。
形成するセルの回路的な構造を示す図である。ＴＦＴ型
液晶表示パネルの画素セルは、図４に示すように、個々
の液晶セルＣＣの一端は対向電極ＥＬに接続されてい
る。この対向電極ＥＬには全画素セル全てが共通に接続
される。他端は個々の画素セル毎に設けられたＴＦＴに
接続される。ＴＦＴはスイッチとして用いられるため、
ソース、ドレインの区別は本来無いが、便宜上ここで
は、ソースが液晶セルＣＣに接続されるものとする。Ｔ
ＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動
信号により画素データを書き込むラインが選択される。
またドレインは選択されたラインの個々の液晶セルに書
き込まれる画素データが供給されるデータ線ＤＬに接続
される。選択されたラインへの書き込み時間が終了する
と、そのラインのＴＦＴはオフするが、画素データは液
晶セルＣＣや保持の容量ＣH のため、次の書き込みが行
われるまでその電位が保持される。
【０００９】図４に示したＴＦＴ型液晶表示パネルの画
素セルの構造は、全てのパネルにおいて共通である。一
方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画
素データの駆動方法にはいくつかの種類が存在する。
素セルの構造は、全てのパネルにおいて共通である。一
方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画
素データの駆動方法にはいくつかの種類が存在する。
【００１０】ＴＦＴの構造／製造方法には、アモルファ
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
【００１１】このように、ポリシリコンＴＦＴ型はオン
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカメラレコーダのビ
ューファインダ用程度の画素数の少ないパネルでは、ほ
とんどの回路を液晶表示パネル上に構築することが可能
である。
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカメラレコーダのビ
ューファインダ用程度の画素数の少ないパネルでは、ほ
とんどの回路を液晶表示パネル上に構築することが可能
である。
【００１２】ポリシリコンＴＦＴ型のデジタル入力のデ
ータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選
択型のデジタル−アナログ変換回路（ＤＡＣ）を、各デ
ータ線（カラム線）毎に設けて構成されている。この基
準電圧選択型ＤＡＣは、外部より入力された基準電圧信
号のうち一本だけを各データ線毎にサンプリングされた
データに基づいて選択するもので、トランジスタの素子
ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適
なものである。
ータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選
択型のデジタル−アナログ変換回路（ＤＡＣ）を、各デ
ータ線（カラム線）毎に設けて構成されている。この基
準電圧選択型ＤＡＣは、外部より入力された基準電圧信
号のうち一本だけを各データ線毎にサンプリングされた
データに基づいて選択するもので、トランジスタの素子
ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適
なものである。
【００１３】図５は、ポリシリコンＴＦＴにより液晶表
示パネルと一体形成されたゲート線駆動回路およびデー
タ線駆動回路を有する液晶表示装置の構成例を示す回路
図である。
示パネルと一体形成されたゲート線駆動回路およびデー
タ線駆動回路を有する液晶表示装置の構成例を示す回路
図である。
【００１４】図５の液晶表示装置においては、有効画面
領域である液晶表示パネル部１０の左側部にゲート線駆
動回路１１が配置され、上部にデータ線駆動回路２０が
配置されている。図５の装置では、液晶表示パネル部１
０、ゲート線駆動回路１１およびデータ線駆動回路２０
はポリシリコンＴＦＴ基板上に集積されている。
領域である液晶表示パネル部１０の左側部にゲート線駆
動回路１１が配置され、上部にデータ線駆動回路２０が
配置されている。図５の装置では、液晶表示パネル部１
０、ゲート線駆動回路１１およびデータ線駆動回路２０
はポリシリコンＴＦＴ基板上に集積されている。
【００１５】液晶表示パネル部１０においては、図４に
示すように、液晶セルとＴＦＴからなる画素セルが水
平、垂直方向にたとえばｍ、ｎ個配置されている。そし
て、画素セルのゲート駆動信号端子がゲート線駆動回路
１１に接続されている共通のゲート線（ＧＬ１〜ＧＬ
ｎ）に接続され、データ駆動信号端子Ｓがデータ線駆動
回路２０に接続されている共通のデータ線（ＤＬ１〜Ｄ
Ｌｍ）に接続されている。
示すように、液晶セルとＴＦＴからなる画素セルが水
平、垂直方向にたとえばｍ、ｎ個配置されている。そし
て、画素セルのゲート駆動信号端子がゲート線駆動回路
１１に接続されている共通のゲート線（ＧＬ１〜ＧＬ
ｎ）に接続され、データ駆動信号端子Ｓがデータ線駆動
回路２０に接続されている共通のデータ線（ＤＬ１〜Ｄ
Ｌｍ）に接続されている。
【００１６】データ線駆動回路２０は、外部から入力さ
れるデジタル画像データＩＭＤをサンプリングするサン
プリング回路２１、サンプリング回路２１でサンプリン
グされたデータを制御信号ＣＴＬに基づいて格納するラ
インメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬ
ｍに対応して設けられたＤＡＣ（デジタル−アナログ変
換回路）２３（−１〜−ｍ）から構成されている。
れるデジタル画像データＩＭＤをサンプリングするサン
プリング回路２１、サンプリング回路２１でサンプリン
グされたデータを制御信号ＣＴＬに基づいて格納するラ
インメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬ
ｍに対応して設けられたＤＡＣ（デジタル−アナログ変
換回路）２３（−１〜−ｍ）から構成されている。
【００１７】サンプリング回路２１は、図６に示すよう
に、クロック信号ＨＣＫに同期してスタートパルス信号
ＨＳＴをｍ段分シフトしてサンプリングパルス信号ｓｐ
１〜ｓｐｍを順次に出力するシフトレジスタ２１１、４
ビットのデータＤ０〜Ｄ３用データ線ＬＤＴ０〜ＬＤＴ
３、シフトレジスタ２１１による各サンプリングパルス
信号ｓｐ１〜ｓｐｍで、各データＤ０〜Ｄ３を並列にサ
ンプリングする４個で一組のスイッチＳＷ１−０，ＳＷ
１−１，ＳＷ１−２，ＳＷ１−３、〜、ＳＷｍ−０，Ｓ
Ｗｍ−１，ＳＷｍ−２，ＳＷｍ−３、およびサンプリン
グデータをラッチしてラインメモリ２２に出力するラッ
チ回路２１２−１〜２１２−ｍにより構成されている。
に、クロック信号ＨＣＫに同期してスタートパルス信号
ＨＳＴをｍ段分シフトしてサンプリングパルス信号ｓｐ
１〜ｓｐｍを順次に出力するシフトレジスタ２１１、４
ビットのデータＤ０〜Ｄ３用データ線ＬＤＴ０〜ＬＤＴ
３、シフトレジスタ２１１による各サンプリングパルス
信号ｓｐ１〜ｓｐｍで、各データＤ０〜Ｄ３を並列にサ
ンプリングする４個で一組のスイッチＳＷ１−０，ＳＷ
１−１，ＳＷ１−２，ＳＷ１−３、〜、ＳＷｍ−０，Ｓ
Ｗｍ−１，ＳＷｍ−２，ＳＷｍ−３、およびサンプリン
グデータをラッチしてラインメモリ２２に出力するラッ
チ回路２１２−１〜２１２−ｍにより構成されている。
【００１８】ＤＡＣ２３−１〜２３−ｍは、ラインメモ
リ２２に格納されたデータをそれぞれ１６ビットデータ
ｂ０〜ｂ１５にデコードするデコード回路２３１−１〜
２３１−ｍ、基準電圧選択回路２３２−１〜２３２−
ｍ、および１６本の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌにより
構成されている。
リ２２に格納されたデータをそれぞれ１６ビットデータ
ｂ０〜ｂ１５にデコードするデコード回路２３１−１〜
２３１−ｍ、基準電圧選択回路２３２−１〜２３２−
ｍ、および１６本の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌにより
構成されている。
【００１９】各基準電圧選択回路２３２−１〜２３２−
ｍは、画素データのデコードビットデータｂ０〜ｂ１５
を受けて対応するビットデータｂ０〜ｂ１５がハイレベ
ルの場合にオン（選択）して、選択した基準電圧線Ｖ０
Ｌ〜Ｖ１５Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいずれか
を対応するデータ線に供給する。
ｍは、画素データのデコードビットデータｂ０〜ｂ１５
を受けて対応するビットデータｂ０〜ｂ１５がハイレベ
ルの場合にオン（選択）して、選択した基準電圧線Ｖ０
Ｌ〜Ｖ１５Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいずれか
を対応するデータ線に供給する。
【００２０】このような構成において、クロック信号Ｈ
ＣＫおよびスタートパルス信号ＨＳＴ、並びにデータＤ
０〜Ｄ３がデータ線駆動回路２０のサンプリング回路２
１に入力される。サンプリング回路２１においては、シ
フトレジスタ２１１で、クロック信号ＨＣＫに同期して
スタートパルス信号ＨＳＴがｍ段分シフトされて、サン
プリングパルス信号ｓｐ１〜ｓｐｍが順次にスイッチＳ
Ｗ１−０，ＳＷ１−１，ＳＷ１−２，ＳＷ１−３、〜、
ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，ＳＷｍ−３（実
際はＮＭＯＳトランジスタのゲート）に出力される。ま
た、サンプリング回路２１においては、データ線ＬＤＴ
０〜ＬＤＴ３をデータＤ０〜Ｄ３が伝搬される。これら
のデータは、シフトレジスタ２１１から出力されるサン
プリングパルス信号ｓｐ１〜ｓｐｍによりオン・オフさ
れるスイッチＳＷ１−０，ＳＷ１−１，ＳＷ１−２，Ｓ
Ｗ１−３、〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，
ＳＷｍ−３を通して順次にサンプリングされ、ラッチ回
路２１２−１〜２１２−ｍにラッチされていく。
ＣＫおよびスタートパルス信号ＨＳＴ、並びにデータＤ
０〜Ｄ３がデータ線駆動回路２０のサンプリング回路２
１に入力される。サンプリング回路２１においては、シ
フトレジスタ２１１で、クロック信号ＨＣＫに同期して
スタートパルス信号ＨＳＴがｍ段分シフトされて、サン
プリングパルス信号ｓｐ１〜ｓｐｍが順次にスイッチＳ
Ｗ１−０，ＳＷ１−１，ＳＷ１−２，ＳＷ１−３、〜、
ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，ＳＷｍ−３（実
際はＮＭＯＳトランジスタのゲート）に出力される。ま
た、サンプリング回路２１においては、データ線ＬＤＴ
０〜ＬＤＴ３をデータＤ０〜Ｄ３が伝搬される。これら
のデータは、シフトレジスタ２１１から出力されるサン
プリングパルス信号ｓｐ１〜ｓｐｍによりオン・オフさ
れるスイッチＳＷ１−０，ＳＷ１−１，ＳＷ１−２，Ｓ
Ｗ１−３、〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，
ＳＷｍ−３を通して順次にサンプリングされ、ラッチ回
路２１２−１〜２１２−ｍにラッチされていく。
【００２１】ラッチ回路２１２−１〜２１２−ｍにラッ
チされた画像データは、対応するラインメモリ２２の所
定の領域に格納される。ラインメモリ２２に格納された
４ビットの画素データは、各データ線に対応して設けら
れたＤＡＣ２３−１〜２３−ｍのデコード回路２３２−
１〜２３２−ｍにそれぞれ供給され、１６ビットデータ
ｂ０〜ｂ１５に変換され基準電圧選択回路２３２−１〜
２３２−ｍに供給される。各基準電圧選択回路２３２−
１〜２３２−ｍでは、デコードビットデータｂ０〜ｂ１
５を受けて、対応する基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌが選
択され、選択された基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌの基準
電圧Ｖ０〜Ｖ１５のうちのいずれかが対応するデータ線
ＤＬ１〜ＤＬｍにアナログ信号として供給される。ま
た、ゲート線駆動回路１１においてライン選択信号が発
生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給され、
画像データがｍ個の画素セルに対して並列に書き込まれ
る。
チされた画像データは、対応するラインメモリ２２の所
定の領域に格納される。ラインメモリ２２に格納された
４ビットの画素データは、各データ線に対応して設けら
れたＤＡＣ２３−１〜２３−ｍのデコード回路２３２−
１〜２３２−ｍにそれぞれ供給され、１６ビットデータ
ｂ０〜ｂ１５に変換され基準電圧選択回路２３２−１〜
２３２−ｍに供給される。各基準電圧選択回路２３２−
１〜２３２−ｍでは、デコードビットデータｂ０〜ｂ１
５を受けて、対応する基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌが選
択され、選択された基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌの基準
電圧Ｖ０〜Ｖ１５のうちのいずれかが対応するデータ線
ＤＬ１〜ＤＬｍにアナログ信号として供給される。ま
た、ゲート線駆動回路１１においてライン選択信号が発
生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給され、
画像データがｍ個の画素セルに対して並列に書き込まれ
る。
【００２２】
【発明が解決しようとする課題】上述した基準電圧選択
型ＤＡＣを備えた液晶表示装置では、入力データに基づ
き外部から入力された複数の基準電圧を選択するため
に、入力データをラッチした後、デコードして出力して
いる。ところが、これら全ての回路を液晶パネルを含む
基板上に形成し、駆動回路一体型の液晶表示装置とした
場合、表示を行う有効画面の周辺にこれら回路ブロック
を配置する必要があり、表示には直線関係のない周辺部
（額縁ＦＲＭ）が大きくなり、小型の装置に組み込むと
きに問題となっていた。
型ＤＡＣを備えた液晶表示装置では、入力データに基づ
き外部から入力された複数の基準電圧を選択するため
に、入力データをラッチした後、デコードして出力して
いる。ところが、これら全ての回路を液晶パネルを含む
基板上に形成し、駆動回路一体型の液晶表示装置とした
場合、表示を行う有効画面の周辺にこれら回路ブロック
を配置する必要があり、表示には直線関係のない周辺部
（額縁ＦＲＭ）が大きくなり、小型の装置に組み込むと
きに問題となっていた。
【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、装置の小面積化、狭額縁化を実
現できる液晶表示装置およびそのデータ線駆動回路を提
供することにある。
のであり、その目的は、装置の小面積化、狭額縁化を実
現できる液晶表示装置およびそのデータ線駆動回路を提
供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、デジタル画像データを受けて、画素セル
に接続されたデータ線に、入力データに応じたレベルの
信号出力を行って所定の画素セルへの書き込み行う液晶
表示装置であって、デジタル画像データをデコードし、
デコードしたデジタル画像データを出力する画像データ
処理回路と、上記画像データ処理回路によるデコードさ
れたデジタル画像データをサンプリングするサンプリン
グ回路と、上記画像データのデコードビット数に応じた
数の基準電圧線と、上記サンプリング回路によるサンプ
リングデータの内容に応じた基準電圧線を選択して、選
択した基準電圧線の電圧を上記データ線に供給する基準
電圧選択回路とを備えたデジタル−アナログ変換回路と
を有するデータ線駆動回路とを有する。
め、本発明は、デジタル画像データを受けて、画素セル
に接続されたデータ線に、入力データに応じたレベルの
信号出力を行って所定の画素セルへの書き込み行う液晶
表示装置であって、デジタル画像データをデコードし、
デコードしたデジタル画像データを出力する画像データ
処理回路と、上記画像データ処理回路によるデコードさ
れたデジタル画像データをサンプリングするサンプリン
グ回路と、上記画像データのデコードビット数に応じた
数の基準電圧線と、上記サンプリング回路によるサンプ
リングデータの内容に応じた基準電圧線を選択して、選
択した基準電圧線の電圧を上記データ線に供給する基準
電圧選択回路とを備えたデジタル−アナログ変換回路と
を有するデータ線駆動回路とを有する。
【００２５】また、本発明は、シリアル信号として供給
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの並列
書き込み行う液晶表示装置であって、デジタル画像デー
タをデコードし、デコードしたデジタル画像データを出
力する画像データ処理回路と、上記画像データ処理回路
によるデコードされたデジタル画像データを順次にサン
プリングするサンプリング回路と、上記画像データのデ
コードビット数に応じた数の基準電圧線と、上記サンプ
リング回路によるサンプリングデータの内容に応じた基
準電圧線を選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えたデジタ
ル−アナログ変換回路を有するデータ線駆動回路とを有
する。
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの並列
書き込み行う液晶表示装置であって、デジタル画像デー
タをデコードし、デコードしたデジタル画像データを出
力する画像データ処理回路と、上記画像データ処理回路
によるデコードされたデジタル画像データを順次にサン
プリングするサンプリング回路と、上記画像データのデ
コードビット数に応じた数の基準電圧線と、上記サンプ
リング回路によるサンプリングデータの内容に応じた基
準電圧線を選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えたデジタ
ル−アナログ変換回路を有するデータ線駆動回路とを有
する。
【００２６】また、本発明は、デジタル画像データを受
けて、画素セルに接続されたデータ線に、入力データに
応じたレベルの信号出力を行って所定の画素セルへの書
き込みを行う液晶表示装置のデータ線駆動回路であっ
て、デコードされたデジタル画像データを受けてサンプ
リングするサンプリング回路と、上記画像データのデコ
ードビット数に応じた数の基準電圧線と、上記サンプリ
ング回路によるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧を上記デ
ータ線に供給する基準電圧選択回路とを備えたデジタル
−アナログ変換回路とを有する。
けて、画素セルに接続されたデータ線に、入力データに
応じたレベルの信号出力を行って所定の画素セルへの書
き込みを行う液晶表示装置のデータ線駆動回路であっ
て、デコードされたデジタル画像データを受けてサンプ
リングするサンプリング回路と、上記画像データのデコ
ードビット数に応じた数の基準電圧線と、上記サンプリ
ング回路によるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧を上記デ
ータ線に供給する基準電圧選択回路とを備えたデジタル
−アナログ変換回路とを有する。
【００２７】また、本発明は、シリアル信号として供給
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの並列
書き込み行う液晶表示装置のデータ線駆動回路であっ
て、デコードされたデジタル画像データを順次にサンプ
リングするサンプリング回路と、上記画像データのデコ
ードビット数に応じた数の基準電圧線と、上記サンプリ
ング回路によるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧を上記デ
ータ線に供給する基準電圧選択回路とを備えたデジタル
−アナログ変換回路とを有する。
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの並列
書き込み行う液晶表示装置のデータ線駆動回路であっ
て、デコードされたデジタル画像データを順次にサンプ
リングするサンプリング回路と、上記画像データのデコ
ードビット数に応じた数の基準電圧線と、上記サンプリ
ング回路によるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧を上記デ
ータ線に供給する基準電圧選択回路とを備えたデジタル
−アナログ変換回路とを有する。
【００２８】また、本発明では、上記各サンプリング回
路は、クロック信号に同期してスタートパルス信号をシ
フトしてサンプリングパルスを順次に発生するシフトレ
ジスタと、サンプリングパルスを受けて、デコードされ
た画像データを順次にサンプリングするスイッチ回路と
を有する。
路は、クロック信号に同期してスタートパルス信号をシ
フトしてサンプリングパルスを順次に発生するシフトレ
ジスタと、サンプリングパルスを受けて、デコードされ
た画像データを順次にサンプリングするスイッチ回路と
を有する。
【００２９】また、本発明では、データ線駆動回路はポ
リシリコンＴＦＴにより液晶表示部と一体的に形成され
ている。
リシリコンＴＦＴにより液晶表示部と一体的に形成され
ている。
【００３０】本発明によれば、デジタル画像データが画
像データ処理回路に入力されて、デコードされ、デコー
ドされたデジタル画像データがデータ線駆動回路のサン
プリング回路に供給される。サンプリング回路では、デ
コードされたデジタル画像データがサンプリングされて
デジタル−アナログ変換回路に出力される。デジタル−
アナログ変換回路では、サンプリング回路によるサンプ
リングデータの内容に応じた基準電圧線が選択されて、
選択された基準電圧線の電圧が所定のデータ線に供給さ
れ、たとえば画像データが複数個の画素セルに対して並
列に書き込まれる。
像データ処理回路に入力されて、デコードされ、デコー
ドされたデジタル画像データがデータ線駆動回路のサン
プリング回路に供給される。サンプリング回路では、デ
コードされたデジタル画像データがサンプリングされて
デジタル−アナログ変換回路に出力される。デジタル−
アナログ変換回路では、サンプリング回路によるサンプ
リングデータの内容に応じた基準電圧線が選択されて、
選択された基準電圧線の電圧が所定のデータ線に供給さ
れ、たとえば画像データが複数個の画素セルに対して並
列に書き込まれる。
【００３１】
【発明の実施の形態】図１は、本発明に係るポリシリコ
ンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、
図２は、本発明に係るデータ線駆動回路の具体的な構成
を示す回路図である。なお、図１および図２において
は、従来例を示す図５および図６と同一構成部部は同一
符号をもって表している。
ンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、
図２は、本発明に係るデータ線駆動回路の具体的な構成
を示す回路図である。なお、図１および図２において
は、従来例を示す図５および図６と同一構成部部は同一
符号をもって表している。
【００３２】この液晶表示装置は、図１に示すように、
液晶表示パネル１０、データ線駆動回路２０Ａ、画像デ
ータ処理回路３０および基準電圧発生回路４０により構
成され、液晶表示パネル部１０およびデータ線駆動回路
２０ＡはＴＦＴ基板上に集積され、同一額縁ＦＲＭ内に
形成され、画像データ処理回路３０および基準電圧発生
回路４０は、単結晶シリコン回路として構成されてい
る。
液晶表示パネル１０、データ線駆動回路２０Ａ、画像デ
ータ処理回路３０および基準電圧発生回路４０により構
成され、液晶表示パネル部１０およびデータ線駆動回路
２０ＡはＴＦＴ基板上に集積され、同一額縁ＦＲＭ内に
形成され、画像データ処理回路３０および基準電圧発生
回路４０は、単結晶シリコン回路として構成されてい
る。
【００３３】液晶表示パネル部１０においては、図４に
示すように、液晶セルとＴＦＴからなる画素セルＰＸＣ
が水平、垂直方向にｍ、ｎ個配置されている。画素セル
ＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端
子、ゲート駆動信号端子である。同一の水平方向ライン
に配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇ
が共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート
線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されて
いる。また、同一の垂直方向列に配置された画素セルＰ
ＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１
〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデー
タ線駆動回路２０Ａに接続されている。
示すように、液晶セルとＴＦＴからなる画素セルＰＸＣ
が水平、垂直方向にｍ、ｎ個配置されている。画素セル
ＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端
子、ゲート駆動信号端子である。同一の水平方向ライン
に配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇ
が共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート
線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されて
いる。また、同一の垂直方向列に配置された画素セルＰ
ＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１
〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデー
タ線駆動回路２０Ａに接続されている。
【００３４】ゲート線駆動回路１１は、基本的にはシフ
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
【００３５】データ線駆動回路２０Ａは、シリアル（直
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、データ線駆動回路２０Ａは、外部
から入力されるデジタル画像データＩＭＤをサンプリン
グするサンプリング回路２１Ａ、サンプリング回路２１
Ａでサンプリングされたデータを制御信号ＣＴＬに基づ
いて格納するラインメモリ２２、およびｍ本の各データ
線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタ
ル−アナログ変換回路）２３Ａ（−１〜−ｍ）から構成
されている。
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、データ線駆動回路２０Ａは、外部
から入力されるデジタル画像データＩＭＤをサンプリン
グするサンプリング回路２１Ａ、サンプリング回路２１
Ａでサンプリングされたデータを制御信号ＣＴＬに基づ
いて格納するラインメモリ２２、およびｍ本の各データ
線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタ
ル−アナログ変換回路）２３Ａ（−１〜−ｍ）から構成
されている。
【００３６】サンプリング回路２１Ａは、図２に示すよ
うに、クロック信号ＨＣＫに同期してスタートパルス信
号ＨＳＴをｍ段分シフトしてサンプリングパルス信号ｓ
ｐ１〜ｓｐｍを順次に出力するシフトレジスタ２１１、
画像データ処理回路３０から供給される１６ビットの画
像データＳ３０（Ｄ０〜Ｄ１５）用データ線ＬＤＴ０〜
ＬＤＴ１５、シフトレジスタ２１１による各サンプリン
グパルス信号ｓｐ１〜ｓｐｍで、各データＤ０〜Ｄ１５
を並列にサンプリングする１６個で一組のスイッチＳＷ
１−０，ＳＷ１−１，ＳＷ１−２，〜，ＳＷ１−１５、
〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，〜，ＳＷｍ
−１５、およびサンプリングデータをラッチしてライン
メモリ２２に出力するラッチ回路２１２−１〜２１２−
ｍにより構成されている。
うに、クロック信号ＨＣＫに同期してスタートパルス信
号ＨＳＴをｍ段分シフトしてサンプリングパルス信号ｓ
ｐ１〜ｓｐｍを順次に出力するシフトレジスタ２１１、
画像データ処理回路３０から供給される１６ビットの画
像データＳ３０（Ｄ０〜Ｄ１５）用データ線ＬＤＴ０〜
ＬＤＴ１５、シフトレジスタ２１１による各サンプリン
グパルス信号ｓｐ１〜ｓｐｍで、各データＤ０〜Ｄ１５
を並列にサンプリングする１６個で一組のスイッチＳＷ
１−０，ＳＷ１−１，ＳＷ１−２，〜，ＳＷ１−１５、
〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−２，〜，ＳＷｍ
−１５、およびサンプリングデータをラッチしてライン
メモリ２２に出力するラッチ回路２１２−１〜２１２−
ｍにより構成されている。
【００３７】ＤＡＣ２３−１〜２３−ｍは、ラインメモ
リ２２に格納された１６ビットデータｂ０〜ｂ１５に応
じて基準電圧を選択する基準電圧選択回路２３２Ａ−１
〜２３２Ａ−ｍ、および画像データの階調数に応じた
（デコード結果に応じた）数の１６本の基準電圧線Ｖ０
Ｌ〜Ｖ１５Ｌにより構成されている。
リ２２に格納された１６ビットデータｂ０〜ｂ１５に応
じて基準電圧を選択する基準電圧選択回路２３２Ａ−１
〜２３２Ａ−ｍ、および画像データの階調数に応じた
（デコード結果に応じた）数の１６本の基準電圧線Ｖ０
Ｌ〜Ｖ１５Ｌにより構成されている。
【００３８】各基準電圧選択回路２３２Ａ−１〜２３２
Ａ−ｍは、画素データのデコードビットデータｂ０〜ｂ
１５を受けて対応するビットデータｂ０〜ｂ１５がハイ
レベルの場合にオン（選択）して、選択した基準電圧線
Ｖ０Ｌ〜Ｖ１５Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいず
れかを対応するデータ線に供給するスイッチＳＷＴ０〜
ＳＷＴ１５を有する。
Ａ−ｍは、画素データのデコードビットデータｂ０〜ｂ
１５を受けて対応するビットデータｂ０〜ｂ１５がハイ
レベルの場合にオン（選択）して、選択した基準電圧線
Ｖ０Ｌ〜Ｖ１５Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいず
れかを対応するデータ線に供給するスイッチＳＷＴ０〜
ＳＷＴ１５を有する。
【００３９】画像データ処理回路３０は、たとえば４ビ
ットのデジタル画像データＩＭＤを受けて、４ビットデ
ータをたとえば図３に示すようにデコードし、デコード
した１６ビットのデジタル画像データＳ３０をデータ線
駆動回路２０Ａのサンプリング回路２１Ａに供給する。
ットのデジタル画像データＩＭＤを受けて、４ビットデ
ータをたとえば図３に示すようにデコードし、デコード
した１６ビットのデジタル画像データＳ３０をデータ線
駆動回路２０Ａのサンプリング回路２１Ａに供給する。
【００４０】基準電圧発生回路３０は、ＤＡＣ２３Ａ−
１〜２３Ａ−ｍで用いられる１６値の基準電圧Ｖ０〜Ｖ
１５を発生し、各基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌに供給す
る。
１〜２３Ａ−ｍで用いられる１６値の基準電圧Ｖ０〜Ｖ
１５を発生し、各基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌに供給す
る。
【００４１】次に、上記構成による動作を説明する。た
とえば４ビットのデジタル画像データＩＭＤが画像デー
タ処理回路３０に入力されて、４ビットデータがたとえ
ば図３に示すように１６ビットのデジタル画像データＳ
３０に変換されてデータ線駆動回路２０Ａのサンプリン
グ回路２１Ａに供給される。また、基準電圧発生回路３
０において、データ線駆動回路２０ＡのＤＡＣ２３Ａ−
１〜２３Ａ−ｍで用いられる基準電圧Ｖ０〜Ｖ１５が発
生され、ＤＡＣ２３Ａ−１〜２３Ａ−ｍで共通の対応す
る基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌに供給される。
とえば４ビットのデジタル画像データＩＭＤが画像デー
タ処理回路３０に入力されて、４ビットデータがたとえ
ば図３に示すように１６ビットのデジタル画像データＳ
３０に変換されてデータ線駆動回路２０Ａのサンプリン
グ回路２１Ａに供給される。また、基準電圧発生回路３
０において、データ線駆動回路２０ＡのＤＡＣ２３Ａ−
１〜２３Ａ−ｍで用いられる基準電圧Ｖ０〜Ｖ１５が発
生され、ＤＡＣ２３Ａ−１〜２３Ａ−ｍで共通の対応す
る基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌに供給される。
【００４２】そして、クロック信号ＨＣＫおよびスター
トパルス信号ＨＳＴ、並びにデータＤ０〜Ｄ３がデータ
線駆動回路２０Ａのサンプリング回路２１Ａに入力され
る。サンプリング回路２１Ａにおいては、シフトレジス
タ２１１で、クロック信号ＨＣＫに同期してスタートパ
ルス信号ＨＳＴがｍ段分シフトされて、サンプリングパ
ルス信号ｓｐ１〜ｓｐｍが順次にスイッチＳＷ１−０，
ＳＷ１−１，ＳＷ１−２，〜，ＳＷ１−１５、〜、ＳＷ
ｍ−０，ＳＷｍ−１，ＳＷｍ−２，〜，ＳＷｍ−１５
（実際はＮＭＯＳトランジスタのゲート）に出力され
る。また、サンプリング回路２１Ａにおいては、データ
線ＬＤＴ０〜ＬＤＴ１５を画像データ処理回路３０から
供給されたデータＤ０〜Ｄ１５が伝搬される。これらの
データは、シフトレジスタ２１１から出力されるサンプ
リングパルス信号ｓｐ１〜ｓｐｍによりオン・オフされ
るスイッチＳＷ１−０，ＳＷ１−１，ＳＷ１−２，〜，
ＳＷ１−１５、〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−
２，〜，ＳＷｍ−１５を通して順次にサンプリングさ
れ、ラッチ回路２１２−１〜２１２−ｍにラッチされて
いく。
トパルス信号ＨＳＴ、並びにデータＤ０〜Ｄ３がデータ
線駆動回路２０Ａのサンプリング回路２１Ａに入力され
る。サンプリング回路２１Ａにおいては、シフトレジス
タ２１１で、クロック信号ＨＣＫに同期してスタートパ
ルス信号ＨＳＴがｍ段分シフトされて、サンプリングパ
ルス信号ｓｐ１〜ｓｐｍが順次にスイッチＳＷ１−０，
ＳＷ１−１，ＳＷ１−２，〜，ＳＷ１−１５、〜、ＳＷ
ｍ−０，ＳＷｍ−１，ＳＷｍ−２，〜，ＳＷｍ−１５
（実際はＮＭＯＳトランジスタのゲート）に出力され
る。また、サンプリング回路２１Ａにおいては、データ
線ＬＤＴ０〜ＬＤＴ１５を画像データ処理回路３０から
供給されたデータＤ０〜Ｄ１５が伝搬される。これらの
データは、シフトレジスタ２１１から出力されるサンプ
リングパルス信号ｓｐ１〜ｓｐｍによりオン・オフされ
るスイッチＳＷ１−０，ＳＷ１−１，ＳＷ１−２，〜，
ＳＷ１−１５、〜、ＳＷｍ−０，ＳＷｍ−１，ＳＷｍ−
２，〜，ＳＷｍ−１５を通して順次にサンプリングさ
れ、ラッチ回路２１２−１〜２１２−ｍにラッチされて
いく。
【００４３】ラッチ回路２１２−１〜２１２−ｍにラッ
チされた画像データは、対応するラインメモリ２２の所
定の領域に格納される。ラインメモリ２２に格納された
１６ビットの画像データは、１６ビットデータｂ０〜ｂ
１５として、各データ線に対応して設けられたＤＡＣ２
３Ａ−１〜２３Ａ−ｍの基準電圧選択回路２３２Ａ−１
〜２３２Ａ−ｍに供給される。各基準電圧選択回路２３
２Ａ−１〜２３２Ａ−ｍでは、デコードビットデータｂ
０〜ｂ１５を受けて、対応する基準電圧線Ｖ０Ｌ〜Ｖ１
５Ｌが選択され、選択された基準電圧線Ｖ０Ｌ〜Ｖ１５
Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいずれかが対応する
データ線ＤＬ１〜ＤＬｍにアナログ信号として供給され
る。また、ゲート線駆動回路１１においてライン選択信
号が発生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給
され、画像データがｍ個の画素セルに対して並列に書き
込まれる。
チされた画像データは、対応するラインメモリ２２の所
定の領域に格納される。ラインメモリ２２に格納された
１６ビットの画像データは、１６ビットデータｂ０〜ｂ
１５として、各データ線に対応して設けられたＤＡＣ２
３Ａ−１〜２３Ａ−ｍの基準電圧選択回路２３２Ａ−１
〜２３２Ａ−ｍに供給される。各基準電圧選択回路２３
２Ａ−１〜２３２Ａ−ｍでは、デコードビットデータｂ
０〜ｂ１５を受けて、対応する基準電圧線Ｖ０Ｌ〜Ｖ１
５Ｌが選択され、選択された基準電圧線Ｖ０Ｌ〜Ｖ１５
Ｌの基準電圧Ｖ０〜Ｖ１５のうちのいずれかが対応する
データ線ＤＬ１〜ＤＬｍにアナログ信号として供給され
る。また、ゲート線駆動回路１１においてライン選択信
号が発生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給
され、画像データがｍ個の画素セルに対して並列に書き
込まれる。
【００４４】以上説明したように、本実施形態によれ
ば、 デジタル画像データＩＭＤをデコードし、デコー
ドしたデジタル画像データＳ３０を出力する画像データ
処理回路３０と、画像データ処理回路によるデコードさ
れたデジタル画像データをサンプリングするサンプリン
グ回路２１Ａと、画像データのデコードビット数に応じ
た数の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌと、サンプリング回
路２１Ａによるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧Ｖ０〜Ｖ
１５をデータ線ＤＬ１〜ＤＬｍに供給する基準電圧選択
回路２３２−１〜２３２−ｍとを備えたアナログ−デジ
タル変換回路２３Ａ−１〜２３Ａ−ｍを有するデータ線
駆動回路２１Ａとを設けたので、データ線駆動回路２０
Ａを構成するＤＡＣ２３−１〜２３−ｍに回路面積増大
の要因であったデコード回路を設ける必要がなくなり、
その結果、装置の小面積化、狭額縁化を実現できる利点
がある。特に、４ビット程度のデータの場合、Ｒ
（赤），Ｇ（緑），Ｂ（青）各４ビットで１２本の信号
線となっており、デコード済みのデータを転送する場
合、１６本の信号線となるが、この本数はもともとの信
号線数と大差がなく、デコード回路部分が削除できるこ
との方が、周辺部の面積を小さくことには有効である。
ば、 デジタル画像データＩＭＤをデコードし、デコー
ドしたデジタル画像データＳ３０を出力する画像データ
処理回路３０と、画像データ処理回路によるデコードさ
れたデジタル画像データをサンプリングするサンプリン
グ回路２１Ａと、画像データのデコードビット数に応じ
た数の基準電圧線Ｖ０Ｌ〜Ｖ１５Ｌと、サンプリング回
路２１Ａによるサンプリングデータの内容に応じた基準
電圧線を選択して、選択した基準電圧線の電圧Ｖ０〜Ｖ
１５をデータ線ＤＬ１〜ＤＬｍに供給する基準電圧選択
回路２３２−１〜２３２−ｍとを備えたアナログ−デジ
タル変換回路２３Ａ−１〜２３Ａ−ｍを有するデータ線
駆動回路２１Ａとを設けたので、データ線駆動回路２０
Ａを構成するＤＡＣ２３−１〜２３−ｍに回路面積増大
の要因であったデコード回路を設ける必要がなくなり、
その結果、装置の小面積化、狭額縁化を実現できる利点
がある。特に、４ビット程度のデータの場合、Ｒ
（赤），Ｇ（緑），Ｂ（青）各４ビットで１２本の信号
線となっており、デコード済みのデータを転送する場
合、１６本の信号線となるが、この本数はもともとの信
号線数と大差がなく、デコード回路部分が削除できるこ
との方が、周辺部の面積を小さくことには有効である。
【００４５】なお、本実施形態では、画素データが４ビ
ットの場合を例に説明したが、これに限定されるもので
はなく、他のビット数に対しても本発明が適用できるこ
とはいうまでもない。
ットの場合を例に説明したが、これに限定されるもので
はなく、他のビット数に対しても本発明が適用できるこ
とはいうまでもない。
【００４６】また、サンプリング回路２１Ａとしては、
図２に示すように、シフトレジスタとスイッチ群とを組
み合わせた構成とする例を示したが、これに限定される
ものではなく、複数のシフトレジスタを並列配置するよ
うな構成にしても、上述した実施形態と同様の効果を得
ることができる。
図２に示すように、シフトレジスタとスイッチ群とを組
み合わせた構成とする例を示したが、これに限定される
ものではなく、複数のシフトレジスタを並列配置するよ
うな構成にしても、上述した実施形態と同様の効果を得
ることができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
装置の小面積化、狭額縁化を実現することができる利点
がある。
装置の小面積化、狭額縁化を実現することができる利点
がある。
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装
置の一実施形態を示す回路図である。
置の一実施形態を示す回路図である。
【図２】本発明に係るデータ線駆動回路の具体的な構成
例を示す回路図である。
例を示す回路図である。
【図３】本発明に係る画像データ処理回路の画像データ
のデコード例を示す図である。
のデコード例を示す図である。
【図４】ＴＦＴ型液晶表示パネルの画素セルの等価回路
を示す図である。
を示す図である。
【図５】従来のポリシリコンＴＦＴ型液晶表示装置の構
成例を示す回路図である。
成例を示す回路図である。
【図６】図５のデータ駆動回路の構成例を示す回路図で
ある。
ある。
１０…液晶表示パネル部、１１…ゲート線駆動回路、２
０Ａ…データ線駆動回路２０、２１Ａ…サンプリング回
路、２１１…シフトレジスタ、２１２−１〜２１２−ｍ
…ラッチ回路、２２…ラインメモリ、２３Ａ−１〜２３
Ａ−ｍ…デジタル−アナログ変換回路（ＤＡＣ）、２３
２Ａ−１〜２３２Ａ−ｍ…基準電圧選択回路、３０…画
像データ処理回路、４０…基準電圧発生回路。
０Ａ…データ線駆動回路２０、２１Ａ…サンプリング回
路、２１１…シフトレジスタ、２１２−１〜２１２−ｍ
…ラッチ回路、２２…ラインメモリ、２３Ａ−１〜２３
Ａ−ｍ…デジタル−アナログ変換回路（ＤＡＣ）、２３
２Ａ−１〜２３２Ａ−ｍ…基準電圧選択回路、３０…画
像データ処理回路、４０…基準電圧発生回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA43 NA53 NA64 NC13 NC22 NC23 NC24 NC26 NC34 ND06 ND42 ND49 5C006 AA01 AA02 AA22 AF42 AF71 AF83 BB16 BC02 BC03 BC13 BC16 BC20 BF03 BF04 BF05 BF11 BF43 FA43
Claims (12)
- 【請求項１】 デジタル画像データを受けて、画素セル
に接続されたデータ線に、入力データに応じたレベルの
信号出力を行って所定の画素セルへの書き込みを行う液
晶表示装置であって、 デジタル画像データをデコードし、デコードしたデジタ
ル画像データを出力する画像データ処理回路と、 上記画像データ処理回路によるデコードされたデジタル
画像データをサンプリングするサンプリング回路と、 上記画像データのデコードビット数に応じた数の基準電
圧線と、上記サンプリング回路によるサンプリングデー
タの内容に応じた基準電圧線を選択して、選択した基準
電圧線の電圧を上記データ線に供給する基準電圧選択回
路とを備えたデジタル−アナログ変換回路とを有するデ
ータ線駆動回路とを有する液晶表示装置。 - 【請求項２】 上記各サンプリング回路は、クロック信
号に同期してスタートパルス信号をシフトしてサンプリ
ングパルスを順次に発生するシフトレジスタと、サンプ
リングパルスを受けて、デコードされた画像データを順
次にサンプリングするスイッチ回路とを有する請求項１
記載の液晶表示装置。 - 【請求項３】 前記データ線駆動回路はポリシリコンＴ
ＦＴにより液晶表示部と一体的に形成されている請求項
１記載の液晶表示装置。 - 【請求項４】 シリアル信号として供給されるデジタル
画像データをパラレル信号に変換し、画素セルが接続さ
れた複数のデータ線に、入力データに応じたレベルの信
号出力を行って所定の画素セルへの並列書き込み行う液
晶表示装置であって、 デジタル画像データをデコードし、デコードしたデジタ
ル画像データを出力する画像データ処理回路と、 上記画像データ処理回路によるデコードされたデジタル
画像データを順次にサンプリングするサンプリング回路
と、 上記画像データのデコードビット数に応じた数の基準電
圧線と、上記サンプリング回路によるサンプリングデー
タの内容に応じた基準電圧線を選択して、選択した基準
電圧線の電圧を上記データ線に供給する基準電圧選択回
路とを備えたデジタル−アナログ変換回路を有するデー
タ線駆動回路とを有する液晶表示装置。 - 【請求項５】 上記各サンプリング回路は、クロック信
号に同期してスタートパルス信号をシフトしてサンプリ
ングパルスを順次に発生するシフトレジスタと、サンプ
リングパルスを受けて、デコードされた画像データを順
次にサンプリングするスイッチ回路とを有する請求項４
記載の液晶表示装置。 - 【請求項６】 前記データ線駆動回路はポリシリコンＴ
ＦＴにより液晶表示部と一体的に形成されている請求項
４記載の液晶表示装置。 - 【請求項７】 デジタル画像データを受けて、画素セル
に接続されたデータ線に、入力データに応じたレベルの
信号出力を行って所定の画素セルへの書き込み行う液晶
表示装置のデータ線駆動回路であって、 デコードされたデジタル画像データを受けてサンプリン
グするサンプリング回路と、 上記画像データのデコードビット数に応じた数の基準電
圧線と、上記サンプリング回路によるサンプリングデー
タの内容に応じた基準電圧線を選択して、選択した基準
電圧線の電圧を上記データ線に供給する基準電圧選択回
路とを備えたアナログ−デジタル変換回路とを有する液
晶表示装置のデータ線駆動回路。 - 【請求項８】 上記各サンプリング回路は、クロック信
号に同期してスタートパルス信号をシフトしてサンプリ
ングパルスを順次に発生するシフトレジスタと、サンプ
リングパルスを受けて、デコードされた画像データを順
次にサンプリングするスイッチ回路とを有する請求項７
記載の液晶表示装置のデータ線駆動回路。 - 【請求項９】 ポリシリコンＴＦＴにより液晶表示部と
一体的に形成されている請求項７記載の液晶表示装置の
データ線駆動回路。 - 【請求項１０】 シリアル信号として供給されるデジタ
ル画像データをパラレル信号に変換し、画素セルに接続
された複数のデータ線に、入力データに応じたレベルの
信号出力を行って所定の画素セルへの並列書き込み行う
液晶表示装置のデータ線駆動回路であって、 デコードされたデジタル画像データを順次にサンプリン
グするサンプリング回路と、 上記画像データのデコードビット数に応じた数の基準電
圧線と、上記サンプリング回路によるサンプリングデー
タの内容に応じた基準電圧線を選択して、選択した基準
電圧線の電圧を上記データ線に供給する基準電圧選択回
路とを備えたアナログ−デジタル変換回路とを有する液
晶表示装置のデータ線駆動回路。 - 【請求項１１】 上記各サンプリング回路は、クロック
信号に同期してスタートパルス信号をシフトしてサンプ
リングパルスを順次に発生するシフトレジスタと、サン
プリングパルスを受けて、デコードされた画像データを
順次にサンプリングするスイッチ回路とを有する請求項
１０記載の液晶表示装置のデータ線駆動回路。 - 【請求項１２】 ポリシリコンＴＦＴにより液晶表示部
と一体的に形成されている請求項１０記載の液晶表示装
置のデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252975A JP2000089727A (ja) | 1998-09-07 | 1998-09-07 | 液晶表示装置およびそのデータ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252975A JP2000089727A (ja) | 1998-09-07 | 1998-09-07 | 液晶表示装置およびそのデータ線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000089727A true JP2000089727A (ja) | 2000-03-31 |
Family
ID=17244767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252975A Abandoned JP2000089727A (ja) | 1998-09-07 | 1998-09-07 | 液晶表示装置およびそのデータ線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000089727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002351419A (ja) * | 2001-05-25 | 2002-12-06 | Hitachi Ltd | 表示装置 |
-
1998
- 1998-09-07 JP JP10252975A patent/JP2000089727A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002351419A (ja) * | 2001-05-25 | 2002-12-06 | Hitachi Ltd | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6504522B2 (en) | Active-matrix-type image display device | |
| US7508479B2 (en) | Liquid crystal display | |
| JP3294114B2 (ja) | データ信号出力回路および画像表示装置 | |
| JP4734514B2 (ja) | 駆動電圧をディスプレイパネルに提供するシステム | |
| US20020167504A1 (en) | Driving circuit and display including the driving circuit | |
| US7352314B2 (en) | Digital-to-analog converter circuit | |
| JPH10301536A (ja) | データ信号線駆動回路および画像表示装置 | |
| JP4158658B2 (ja) | 表示ドライバ及び電気光学装置 | |
| JP2001034237A (ja) | 液晶表示装置 | |
| KR20020093576A (ko) | 화상 표시장치 및 그의 구동방법 | |
| JPH08137443A (ja) | 画像表示装置 | |
| JP2003058133A (ja) | 画像表示装置およびその駆動方法 | |
| TWM327032U (en) | On-glass single chip liquid crystal display device | |
| US7675499B2 (en) | Display device | |
| JP4016163B2 (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| JP2000347634A (ja) | 液晶表示装置 | |
| JP4147480B2 (ja) | データ転送回路及びフラットディスプレイ装置 | |
| US7948458B2 (en) | Amplifier circuit and display device | |
| JP2005114792A (ja) | 画像表示装置 | |
| JP2000089727A (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| JPH09106265A (ja) | 電圧出力回路および画像表示装置 | |
| JP2004078184A (ja) | 液晶ディスプレー駆動装置と方法 | |
| US7724246B2 (en) | Image display device | |
| JP2000098416A (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| JP2001211075A (ja) | Ｄ／ａ変換回路およびそれを用いた表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080227 |