JP3294114B2 - データ信号出力回路および画像表示装置 - Google Patents

データ信号出力回路および画像表示装置

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    • G09G3/2074—Display of intermediate tones using sub-pixels

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力されたデジタ
ル信号に基づいて所定のデータを選択出力するデータ信
号出力回路に係り、特に、画像表示用データの出力に好
適なデータ信号出力回路およびこのデータ信号出力回路
を用いた画像表示装置に関するものである。
【０００２】
【従来の技術】従来の液晶表示装置の一つとして、アク
ティブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図１９に示すように、画素ア
レイ１と、走査信号線駆動回路（以降、ゲートドライバ
と称する）２と、データ信号線駆動回路（以降、ソース
ドライバと称する）３とからなっている。画素アレイ１
には、互いに交差する多数の走査信号線ＧＬ…および多
数のデータ信号線ＳＬ…と、マトリクス状に配置された
画素（図中、ＰＩＸ）４…とが設けられている。
【０００３】上記の画素４は、図２０に示すように、ス
イッチング素子である画素トランジスタＳＷと、液晶容
量ＣLを含む画素容量ＣP（必要に応じて補助容量ＣSが
付加される）とによって構成される。このような画素４
において、液晶容量ＣLに電圧が印加されると、液晶の
透過率または反射率が変調され、画素アレイ１…に映像
信号ＤＡＴに応じた画像が表示される。
【０００４】ソースドライバ３は、入力された映像信号
ＤＡＴをサンプリングし、これに対応した階調表示用デ
ータを各データ信号線ＳＬに書き込むようになってい
る。ゲートドライバ２は、走査信号線ＧＬ…を順次選択
し、画素４内に設けられた画素トランジスタＳＷの開閉
を制御するようになっている。これにより、各データ信
号線ＳＬに出力された映像信号（データ）は、各画素４
に書き込まれるとともに保持される。
【０００５】ところで、上記のような従来のアクティブ
マトリクス型液晶表示装置においては、ガラス等の透明
基板上に形成された非晶質シリコン薄膜が、画素トラン
ジスタＳＷの材料として用いられていた。また、ゲート
ドライバ２やソースドライバ３は、それぞれ外付けの集
積回路（ＩＣ）で構成されていた。
【０００６】これに対して、近年、大画面化に伴う画素
トランジスタＳＷの駆動力向上や、駆動ＩＣの実装コス
トの低減、実装における信頼性等の要求から、画素アレ
イ１とドライバ２・３を多結晶シリコン薄膜を用いてモ
ノリシックに形成する技術が開発され、報告されてい
る。また、より大画面化および低コスト化を目指して、
ガラスの歪み点（約６００℃）以下のプロセス温度で、
素子をガラス基板上の多結晶シリコン薄膜で形成するこ
とも試みられている。
【０００７】例えば、図２１に示す液晶表示装置は、ガ
ラス基板５上に、画素アレイ１、ゲートドライバ２およ
びソースドライバ３が搭載され、さらに、これらにタイ
ミング信号生成回路６および電源電圧生成回路７が接続
される構成を採っている。
【０００８】次に、ソースドライバ３の構成について述
べる。ソースドライバ３としては、入力される映像信号
の違いからアナログ型とデジタル型に大別される。ドラ
イバと画素が一体化された多結晶シリコンＴＦＴパネル
においては、その回路構成の簡易性から、アナログ型、
特に、点順次駆動方式のドライバが用いられることが多
い。一方、近年普及が目覚ましい携帯情報端末などで
は、映像信号がデジタル信号であるので、システム構
成、消費電力等の観点から、ソースドライバ３もデジタ
ル型であることが望ましい。
【０００９】以下では、アナログドライバの一例として
点順次駆動方式のソースドライバ、およびデジタルドラ
イバの一例としてマルチプレクサ方式のソースドライバ
について述べる。
【００１０】点順次駆動方式のアナログ型ソースドライ
バでは、図２７に示すように、シフトレジスタの各段を
構成する走査回路１１から出力されたパルス信号に同期
して、サンプリングスイッチ１３…が開閉することによ
り、映像信号線に入力されたアナログ映像信号ＤＡＴ
（Ｒ，Ｇ，Ｂの３原色に対応する信号）がデータ信号線
ＳＬ（ＳＬ(R),ＳＬ(G),ＳＬ(B)）に出力される。ここ
で、バッファ回路１２は、走査回路１１から出力される
パルス信号を取り込んで、保持および増幅するととも
に、必要に応じてその反転信号を生成する回路である。
【００１１】このように、点順次駆動方式のソースドラ
イバにおいては、上記のパルス信号の幅の時間内（数十
〜数百ｎsec）で、アナログ映像信号ＤＡＴをデータ信
号線ＳＬに出力する必要があるので、非常に特性の優れ
た（駆動力の大きな）トランジスタがサンプリングスイ
ッチ１３として必要となる。また、アナログ信号を扱う
ため、各トランジスタの特性のバラツキを極めて小さく
抑えなければならない。
【００１２】一方、マルチプレクサ方式のデジタル型ソ
ースドライバは、次のように動作する。図２４に示すよ
うに、入力された９ビットのデジタル映像信号ＤＩＧ
（Ｒ，Ｇ，Ｂの３原色に対してそれぞれ３ビットの信
号）が、走査回路１１からのパルス信号に同期してラッ
チ１４…で１ビットずつサンプリングされる。
【００１３】すると、サンプリングされた１ビットの信
号は、転送回路１５…により水平帰線期間内に一括して
デコーダ１６…に転送されて、ここで復号化される。こ
の結果、８個のデコード信号がデコーダ１６…からＲＧ
Ｂ毎に出力され、８個のアナログスイッチ１７…にそれ
ぞれ供給される。そして、８つの階調電圧ＶＧＳのいず
れか１つが、上記のデコード信号に基づいてアナログス
イッチ１７…によりＲＧＢ毎に選択されてデータ信号線
ＳＬ(R)・ＳＬ(G)・ＳＬ(B)に出力される。
【００１４】
【発明が解決しようとする課題】ところで、前述のよう
な駆動方式においては、駆動回路内部にはアンプ等の消
費電力の大きなアナログ回路は用いられていない。この
ため、相対的に、クロック信号などの外部入力信号に関
連する消費電力の割合が大きくなっている。これは、シ
フトレジスタ以降では、同時に１段分の回路（数段づつ
並列に動作させる場合には数段分の回路）しか動作しな
いのに対し、外部入力信号が、同時に全段の回路に入力
されるため、外部入力信号用の入力線の容量性負荷が極
めて大きくなることによる。
【００１５】特に、前述のドライバ・画素一体型の画像
表示装置では、その能動素子として多結晶シリコン薄膜
トランジスタが用いられることが多い。多結晶シリコン
薄膜トランジスタは、単結晶シリコントランジスタに比
べ、素子サイズが大きく、かつ駆動電圧が高いので、上
記の外部入力信号に基づく消費電力をより大きくする傾
向にある。
【００１６】したがって、前述のような駆動方式を採る
画像表示装置においては、外部入力信号の負荷を小さく
することが低消費電力化に有効である。これを実現する
技術として、例えば、特公昭６３−５０７１７号公報に
は、点順次方式のアナログ型データ信号線駆動回路（デ
ータサンプル回路）において、シフトレジスタを複数の
群に分割し、一定時間毎に各群に選択的にクロック信号
を供給する手法が開示されている。これにより、シフト
レジスタの消費電力を大幅に低減することができる。
【００１７】一方、マルチプレクサ方式のデジタル型デ
ータ信号線駆動回路においても、上述の手法を用いるこ
とによって、クロック信号に関連する消費電力を低減さ
せることは可能である。しかしながら、マルチプレクサ
方式では多数の映像信号線を必要とするので、これら映
像信号線に関連する電力が無視できなくなる。
【００１８】例えば、５１２色の画像を表示する場合、
デジタル映像信号の数は９つ（ＲＧＢ各３ビット）にな
るので、これらを入力するための映像信号線は９本必要
である。このように映像信号線が多数設けられる構成に
おいて、映像信号線に関連する消費電力は、表示パター
ンによるが、クロック信号線に関連する消費電力を上回
る可能性が高い。そして、より多色で表示を行う画像表
示装置においては、この影響がさらに顕著になるのは言
うまでもない。
【００１９】本発明は、このような従来技術の課題を解
決すべくなされたものであり、デジタル映像信号線およ
びクロック信号線に関連する消費電力を低減させること
ができるデータ信号線駆動回路およびこれを用いた画像
表示装置を提供することを目的としている。
【００２０】
【課題を解決するための手段】本発明のデータ信号出力
回路は、上記の課題を解決するために、複数のブロック
に分割されるデータ信号出力回路において、以下の手段
（１）ないし（３）すなわち、 （１）上記ブロックにより分割され、クロック信号に同
期して走査信号を順次出力するシフトレジスタ、 （２）上記シフトレジスタと同様に分割され、入力され
たデジタル信号を走査信号に同期してサンプリングする
とともに、サンプリングされたデジタル信号に応じたデ
ータ信号を複数の出力線にそれぞれ出力する選択出力
部、および （３）上記ブロックのそれぞれに設けられ、少なくと
も、各ブロック内の分割された選択出力部が動作すべき
期間に、その分割された選択出力部にデジタル信号を供
給する第１供給回路を備えている。
【００２１】上記の構成では、それぞれのブロックに第
１供給回路が設けられているので、各ブロックは、第１
供給回路により、少なくともそのブロック内の選択出力
部が動作すべき期間に外部より入力されたデジタル信号
が供給される。したがって、デジタル信号は、一部のブ
ロックにのみ供給されるが、全てのブロックに常に供給
されることはない。それゆえ、デジタル信号を供給する
ための信号線（デジタル信号線）の負荷を実効的に軽減
することができる。
【００２２】そして、本発明のデータ信号出力回路は、
上記ブロックのそれぞれに設けられ、少なくとも、各ブ
ロック内の分割されたシフトレジスタが動作すべき期間
に、その分割されたシフトレジスタにクロック信号を供
給する第２供給回路をさらに備え、上記第１および第２
供給回路のそれぞれによるデジタル信号およびクロック
信号の供給が外部より入力される異なる第１および第２
ブロック選択信号によりそれぞれ独立して制御される。
【００２３】上記の構成では、それぞれのブロックに第
２供給回路が設けられているので、各ブロックは、第２
供給回路により、少なくともそのブロック内のシフトレ
ジスタが動作すべき期間に外部より入力されたクロック
信号が供給される。したがって、クロック信号は、一部
のブロックにのみ供給されるが、全てのブロックに常に
供給されることはない。それゆえ、クロック信号を供給
するための信号線（クロック信号線）の負荷を実効的に
軽減することができる。また、第１および第２選択回路
による信号の供給が異なる第１および第２ブロック選択
信号により独立して制御されるので、デジタル信号の供
給とクロック信号の供給とでそれぞれ最適に制御するこ
とが可能になる。
【００２４】あるいは、本発明のデータ信号出力回路
は、上記ブロックのそれぞれに設けられ、少なくとも、
各ブロック内の分割されたシフトレジスタが動作すべき
期間に、その分割されたシフトレジスタにクロック信号
を供給する第２供給回路をさらに備え、上記第１供給回
路が、上記シフトレジスタにおける所定の出力段から出
力されるパルス信号に基づいて、デジタル信号の供給を
制御するための第１ブロック選択信号を生成する第１選
択回路を有し、上記第２供給回路が、上記シフトレジス
タにおける所定の出力段から出力されるパルス信号に基
づいて、クロック信号の供給を制御するための第２ブロ
ック選択信号を上記第１選択回路と独立して生成する第
２選択回路を有している。
【００２５】上記の構成では、１つのブロックにおける
第１供給回路は、第１選択回路を有することにより、シ
フトレジスタからのパルス信号に基づいた第１ブロック
選択信号によりデジタル信号の供給が制御される。一
方、同じブロックにおける第２供給回路は、第２選択回
路を有することにより、シフトレジスタからのパルス信
号に基づいた第２ブロック選択信号によりクロック信号
の供給が制御される。これにより、各ブロックに対し最
適なパルス信号を用いて第１および第２ブロック選択信
号を設定すれば、デジタル信号およびクロック信号が同
時に供給されるブロックを必要最小限に抑えることが可
能になる。また、外部よりブロック選択信号を入力する
必要がなくなるので、ブロック選択信号を入力するため
の信号線が不要になる。さらに、第１および第２選択回
路が独立して異なる第１および第２ブロック選択信号を
生成するので、デジタル信号の供給とクロック信号の供
給とでそれぞれ最適に制御することが可能になる。
【００２６】本発明の画像表示装置は、マトリクス状に
配された複数の画素と、上記デジタル信号としてデジタ
ルの映像信号が入力され、各画素にその映像信号に応じ
たデータ信号を表示用データ信号として供給する上記い
ずれかのデータ信号出力回路と、表示用データ信号の各
画素への書き込みを制御する書込制御回路とを備えてい
ることを特徴としている。
【００２７】上記の構成では、データ信号出力回路によ
り表示用データ信号が各画素に供給されると、書込制御
回路による制御で、その表示用データ信号が各画素に書
き込まれる。その結果、画素が表示用データ信号に基づ
いて表示を行う。
【００２８】また、データ信号出力回路は、上記いずれ
かのデータ信号出力回路であるので、少なくとも、前述
のように、デジタルの映像信号が、一部のブロックにの
み供給されるが、全てのブロックに常に供給されること
はない。それゆえ、映像信号を供給するための信号線の
負荷を実効的に軽減することができる。また、データ信
号出力回路が上記いずれかのデータ信号出力回路である
ことにより、クロック信号を供給するための信号線の負
荷を実効的に軽減することができる。
【００２９】本発明の画像表示装置は、上記の画像表示
装置であって、少なくとも上記データ信号出力回路およ
び上記画素を構成するトランジスタが、同一基板上に形
成された薄膜トランジスタである。
【００３０】上記の構成では、データ信号出力回路にア
ンプ等の消費電力の大きな回路が内蔵されない場合、デ
ータ信号出力回路の消費電力において、映像信号、クロ
ック信号等の供給に伴う消費電力の占める割合が大きく
なる。また、薄膜トランジスタは、一般に、素子サイズ
が大きく、かつ駆動電圧が高いので、このような薄膜ト
ランジスタで構成されるシフトレジスタや選択出力部
は、上記信号線の負荷となり、消費電力が大きくなりが
ちである。しかしながら、データ信号出力回路および画
素アレイを構成するトランジスタが同一基板上に形成さ
れた薄膜トランジスタであっても、上記のように、信号
線の負荷が実効的に軽減されるので、データ信号出力回
路の消費電力を低減することができる。
【００３１】本発明の画像表示装置は、上記の画像表示
装置であって、上記トランジスタが、６００℃以下の温
度で形成される多結晶シリコン薄膜トランジスタであ
る。
【００３２】上記の構成において、トランジスタが６０
０℃以下の温度で形成された多結晶シリコン薄膜トラン
ジスタであるので、基板として安価なガラス基板を用い
ることができる。
【００３３】本発明の画像表示装置は、上記いずれかの
画像表示装置であって、上記データ信号出力回路におけ
る上記選択出力部は、外部より複数の階調電圧が入力さ
れ、複数ビットの映像信号に応じて複数の階調電圧から
いずれかを選択することにより、選択された階調電圧を
表示用データ信号として各画素に供給する。
【００３４】上記の構成では、表示用データ信号の供給
が入力された複数ビットのデジタル映像信号に応じて行
われるので、データ信号出力回路にはアンプ等の消費電
力の大きな回路が内蔵されない。このため、データ信号
出力回路の消費電力において、映像信号、クロック信号
等の供給に伴う消費電力の占める割合が大きくなる。し
かしながら、上記のように、信号線の負荷が実効的に軽
減されるので、データ信号出力回路の消費電力を低減す
ることができる。
【００３５】本発明の画像表示装置は、上記いずれかの
画像表示装置であって、上記画素は、入力される映像信
号のビット数に対応した複数の副画素に分割されてお
り、上記データ信号出力回路は、映像信号の各ビットに
応じて２値の表示用データ信号を各副画素に供給する。
【００３６】上記の構成では、各副画素に供給された表
示用データ信号の２値の状態の組み合わせにより階調を
表現する、いわゆる面積階調表示法により表示が行われ
る。表示を行う際、各副画素への２値の表示用データ信
号の供給が映像信号の各ビットに応じて行われるので、
データ信号出力回路にはアンプ等の消費電力の大きな回
路が内蔵されない。このため、データ信号出力回路の消
費電力において、映像信号、クロック信号等の供給に伴
う消費電力の占める割合が大きくなる。しかしながら、
上記のように、信号線の負荷が実効的に軽減されるの
で、データ信号出力回路の消費電力を低減することがで
きる。
【００３７】また、表示用データ信号が２値であること
から、データ信号出力回路を構成する素子（トランジス
タ）の特性のバラツキ等の影響が表示用データ信号に現
れにくくなる。
【００３８】
【発明の実施の形態】（実施の形態１） 本発明の実施の一形態について図１ないし図１８に基づ
いて説明すれば、以下の通りである。
【００３９】〔前提構成〕 第１のデータ信号出力回路は、図１に示すように、ｎ個
のブロックＢＬＫ1〜ＢＬＫnに分割されている。ブロッ
クＢＬＫ1〜ＢＬＫnは、それぞれ複数のシフトレジスタ
部（図中、ＳＲ）２１…と、駆動部（図中、ＤＶ）２２
…と、分配回路（図中、ＳＵＤ）２３…とを備えてい
る。
【００４０】シフトレジスタ部２１は、図２に示すよう
に、クロックドインバータ２１ａ・２１ｂとインバータ
２１ｃとＮＡＮＤゲート２１ｄとからなっている。クロ
ックドインバータ２１ａ・２１ｂおよびインバータ２１
ｃによりラッチが構成されている。このラッチが直列か
つ多段（図２では３段のみ示す）に接続されることによ
り、シフトレジスタが構成される。
【００４１】このシフトレジスタでは、スタートパルス
ＳＰＳがクロック信号ＣＬＫおよびその反転信号である
クロック信号／ＣＬＫに同期して順次シフトされる。隣
接する２個のラッチから出力される信号は、ＮＡＮＤゲ
ート２１ｄで論理積否定がとられる。この結果、シフト
レジスタ部２１…からは、パルス信号ＳＲＰ1，ＳＲ
Ｐ2，ＳＲＰ3，…が出力される。
【００４２】駆動部２２は、デジタル映像信号（以降、
単に映像信号と称する）ＤＩＧをシフトレジスタ部２１
からのパルス信号ＳＲＰに同期してサンプリングし、サ
ンプリングされた映像信号ＤＩＧに基づいて複数の階調
電圧から１つを選択してデータ信号としてデータ信号線
ＳＬに出力する回路である。駆動部２２…は、データ信
号線ＳＬ…に個々に接続されており、全体で選択出力部
を構成している。
【００４３】第１供給回路としての分配回路２３は、後
述するように、ｍビットの映像信号ＤＩＧを選択的にブ
ロックＢＬＫ1〜ＢＬＫnに供給する回路である。ｍは、
映像の表示色数に応じたビット数を表している。したが
って、各ビットを表す信号を供給するためにｍ本の映像
信号線が設けられている。これは、後述する第２ないし
第５のデータ信号出力回路についても同様である。
【００４４】図１に示す第１のデータ信号出力回路は、
より具体的には図３に示すように構成される。なお、こ
こでは、ブロックＢＬＫ1〜ＢＬＫnにおける任意のブロ
ックＢＬＫiについて説明する。
【００４５】ブロックＢＬＫiにおいて、分配回路２３
は、ｍビットの映像信号ＤＩＧを所定期間でブロックＢ
ＬＫi内の駆動部２２…に供給するために、外部から入
力されるブロック選択信号ＢＫＤiにより制御されてい
る。
【００４６】図４に示すように、分配回路２３は、映像
信号線と同数のＮＡＮＤゲート２３ａ…およびインバー
タ２３ｂ…を有している。この分配回路２３では、ＮＡ
ＮＤゲート２３ａ…により、映像信号ＤＩＧを構成する
ビット信号ＤＩＧ(1)〜ＤＩＧ(m)のそれぞれとブロック
選択信号ＢＫＤiとの論理積否定がとられる。そして、
ＮＡＮＤゲート２３ａ…からの出力信号は、さらにイン
バータ２３ｂ…で反転される。これにより、ブロック選
択信号ＢＫＤiがアクティブであるときに映像信号ＤＩ
Ｇi（ＤＩＧi(1)〜ＤＩＧi(m)）が出力され、ブロック
選択信号ＢＫＤiが非アクティブであるときに映像信号
ＤＩＧiが出力されない。
【００４７】なお、映像信号ＤＩＧiがブロックＢＬＫi
に供給されないときは、ブロックＢＬＫi内の映像信号
線は一定電圧にバイアスされる。
【００４８】上記のように構成される第１のデータ信号
出力回路の動作を、図５のタイムチャートを参照して説
明する。
【００４９】まず、ブロックＢＬＫ1，ＢＬＫ2，ＢＬＫ
3，…においては、それぞれの分配回路２３…から、ブ
ロック選択信号ＢＫＤ1，ＢＫＤ2，ＢＫＤ3，…がアク
ティブ（ハイレベル）である期間に映像信号ＤＩＧ1，
ＤＩＧ2，ＤＩＧ3，…が出力される。このとき、映像信
号ＤＩＧ1，ＤＩＧ2，ＤＩＧ3，…における先頭部およ
び末尾部が欠落しないように、ブロック選択信号ＢＫＤ
1，ＢＫＤ2，ＢＫＤ3，…は所定期間重複してアクティ
ブになる。
【００５０】一方、ブロックＢＬＫ1におけるシフトレ
ジスタ部２１…からは、クロック信号ＣＬＫに同期して
パルス信号ＳＲＰ1(1)，ＳＲＰ1(2)，ＳＲＰ1(3)，…が
クロック信号ＣＬＫの半クロックずつずれて順次出力さ
れる。ブロックＢＬＫ2〜ＢＬＫnについても、同様にシ
フトレジスタ部２１…からパルス信号ＳＲＰが出力され
る。
【００５１】分配回路２３からの映像信号ＤＩＧiは、
ブロック選択信号ＢＫＤiがアクティブである期間に、
シフトレジスタ部２１…からのパルス信号ＳＲＰに同期
して駆動部２２…にそれぞれ取り込まれる。駆動部２２
…では、複数の階調電圧（図示せず）が映像信号ＤＩＧ
iに基づいて選択される。選択された階調電圧は、表示
用データ信号（データ信号）としてデータ信号線ＳＬ…
に出力される。
【００５２】上記のように、第１のデータ信号出力回路
は、分配回路２３…により、必要最小限の期間のみ、分
割されたブロックＢＬＫ1〜ＢＬＫnに映像信号ＤＩＧ1
〜ＤＩＧnを供給するようになっている。具体的には、
第１のデータ信号出力回路は、ブロックＢＬＫiにおい
て、少なくともパルス信号ＳＲＰiがシフトレジスタ部
２１…から出力されている期間にアクティブとなるブロ
ック選択信号ＢＫＤiに基づいてブロックＢＬＫiに映像
信号ＤＩＧiを供給し、他の期間に非アクティブとなる
ブロック選択信号ＢＫＤiに基づいて映像信号ＤＩＧiを
供給しない。
【００５３】これにより、駆動部２２…に映像信号ＤＩ
Ｇiを取り込むべき期間がブロックＢＬＫi毎に定められ
るので、必要な映像信号ＤＩＧiのみをブロックＢＬＫi
に供給することができる。このように、ブロックＢＬＫ
iに選択的に映像信号ＤＩＧiを供給することで、映像信
号線の実効的な負荷を小さくすることができる。その結
果、映像信号ＤＩＧに起因する消費電力を大幅に低減す
ることができる。
【００５４】なお、第１のデータ信号出力回路では、分
割数ｎを大きくすれば、映像信号線の実効的な負荷をよ
り小さくすることができる。その反面、分配回路２３…
の数が増加するので、分配回路２３…内の負荷により消
費電力が増大するとともに、第１のデータ信号出力回路
の規模が大きくなる。したがって、第１のデータ信号出
力回路におけるトータルの消費電力や回路規模等を考慮
したうえで最適な分割数を選択することが望ましい。
【００５５】以上のように、第１のデータ信号出力回路
は、上記第１供給回路によるデジタル信号の供給が、外
部より入力されるブロック選択信号に基づいて制御され
る。
【００５６】上記の構成では、上記第１供給回路による
デジタル信号の供給が、ブロック選択信号に基づいて制
御されるので、各ブロックに対し最適なブロック選択信
号を適宜設定することにより、デジタル信号が同時に供
給されるブロックを必要最小限に抑えることが可能とな
る。
【００５７】第２のデータ信号出力回路は、図６に示す
ように、前述の第１のデータ信号出力回路と同様に、ブ
ロックＢＬＫ1〜ＢＬＫnに分割されているが、ブロック
ＢＬＫ1〜ＢＬＫnが分配回路２３の代わりに分配回路２
４を備え、さらにブロックＢＬＫxを備えている。ブロ
ックＢＬＫxは、ブロックＢＬＫnの次段に設けられ、１
個のシフトレジスタ部２１を有している。このシフトレ
ジスタ部２１は、ブロックＢＬＫnにおける最終段のシ
フトレジスタ部２１に直列に接続されるとともに、クロ
ック信号ＣＬＫが与えられている。
【００５８】また、ブロックＢＬＫ1〜ＢＬＫn-1におけ
る最終段のシフトレジスタ部２１からのパルス信号ＳＲ
Ｐが、それぞれ次段のブロックＢＬＫ2〜ＢＬＫnの分配
回路２４に供給されるようになっている。さらに、ブロ
ックＢＬＫ2〜ＢＬＫnにおける初段のシフトレジスタ部
２１からのパルス信号ＳＲＰが、それぞれ前段のブロッ
クＢＬＫ1〜ＢＬＫn-1の分配回路２４に供給されるよう
になっている。
【００５９】なお、ブロックＢＬＫ1における分配回路
２４にはＳＰＳが供給され、ブロックＢＬＫnにおける
分配回路２４にはブロックＢＬＫxのシフトレジスタ部
２１からのパルス信号ＳＲＰが供給されるようになって
いる。
【００６０】分配回路２４は、図７に示すように、ＮＯ
Ｒゲート２４ａ・２４ｂ、インバータ２４ｃ、ＮＡＮＤ
ゲート２４ｄ…およびインバータ２４ｅ…を有してい
る。ＮＯＲゲート２４ａ・２４ｂによりＲＳフリップフ
ロップが構成され、このＲＳフリップフロップとインバ
ータ２４ｃとにより選択回路が構成されている。
【００６１】ブロックＢＬＫiにおける分配回路２４で
は、前段のブロックＢＬＫi-1における最終段のシフト
レジスタ部２１からのパルス信号ＳＲＰがセット信号Ｓ
としてＮＯＲゲート２４ａに入力される。これにより、
ＮＯＲゲート２４ａの出力がローレベルとなるので、そ
の次段に設けられるインバータ２４ｃから、アクティブ
のブロック選択信号ＢＫＤiが出力される。そして、Ｎ
ＡＮＤゲート２４ｄ…により、映像信号ＤＩＧ（ＤＩＧ
(1)〜ＤＩＧ(m)）とブロック選択信号ＢＫＤiとの論理
積否定がとられると、ＮＡＮＤゲート２４ｄ…からイン
バータ２４ｅ…を介して映像信号ＤＩＧi（ＤＩＧi(1)
〜ＤＩＧi(m)）が出力される。
【００６２】一方、ブロックＢＬＫiにおける分配回路
２４では、後段のブロックＢＬＫi+1における初段のシ
フトレジスタ部２１からのパルス信号ＳＲＰがリセット
信号Ｒ1としてＮＯＲゲート２４ｂに入力されるので、
ブロック選択信号ＢＫＤiが非アクティブとなる。した
がって、インバータ２４ｅ…からは映像信号ＤＩＧiが
出力されなくなる。
【００６３】なお、映像信号ＤＩＧiがブロックＢＬＫi
に供給されないときは、ブロックＢＬＫi内の映像信号
線は一定電圧にバイアスされる。
【００６４】上記のように構成される第２のデータ信号
出力回路においては、前段のブロックＢＬＫi-1におけ
る最終段のシフトレジスタ部２１からのパルス信号ＳＲ
Ｐ（セット信号Ｓ）により、ブロックＢＬＫiへの映像
信号ＤＩＧiの供給が開始される。また、後段のブロッ
クＢＬＫi+1における初段のシフトレジスタ部２１から
のパルス信号ＳＲＰ（リセット信号Ｒ1）により、ブロ
ックＢＬＫiへの映像信号ＤＩＧiの供給が停止される。
したがって、映像信号ＤＩＧiは、少なくともブロック
ＢＬＫiにおける駆動部２２…に取り込まれるべき期間
にブロックＢＬＫiに供給され、他の期間では供給され
ない。
【００６５】このように、第２のデータ信号出力回路
は、シフトレジスタ部２１からのパルス信号ＳＲＰを利
用して、ブロックＢＬＫiの内部でブロック選択信号Ｂ
ＫＤiを生成するようになっている。これにより、ブロ
ック選択信号ＢＫＤiを外部から供給する必要がなくな
るので、第１のデータ信号出力回路に比べて、入力端子
数を削減するとともに、第２のデータ信号出力回路が組
み込まれる外部システムの構成を単純化することができ
る。
【００６６】なお、第２のデータ信号出力回路も、第１
のデータ信号出力回路と同様、映像信号線の実効的な負
荷を小さくすることができるのは勿論である。その結
果、映像信号ＤＩＧに起因する消費電力を大幅に低減す
ることができる。
【００６７】以上のように、第２のデータ信号出力回路
は、上記第１供給回路が、上記シフトレジスタにおける
所定の出力段から出力されるパルス信号に基づいて、デ
ジタル信号の供給を制御するためのブロック選択信号を
生成する選択回路を有している。
【００６８】上記の構成では、それぞれの第１供給回路
は、選択回路を有していることにより、シフトレジスタ
からのパルス信号に基づいたブロック選択信号によりデ
ジタル信号の供給が制御される。これにより、各ブロッ
クに対し最適なパルス信号を用いてブロック選択信号を
設定すれば、デジタル信号が同時に供給されるブロック
を必要最小限に抑えることが可能となる。これにより、
外部よりブロック選択 信号を入力する必要がなくなるの
で、ブロック選択信号を入力するための信号線が不要に
なる。
【００６９】第３のデータ信号出力回路は、図８に示す
ように、前述の第１のデータ信号出力回路と基本的な構
成は同じであるが、ブロックＢＬＫ1〜ＢＬＫnにそれぞ
れ分配回路（図中、ＳＵＣ）２５…が加えられている。
第２供給回路としての分配回路２５は、クロック信号Ｃ
ＬＫ・／ＣＬＫを選択的にブロックＢＬＫ1〜ＢＬＫnに
供給する回路である。
【００７０】図８に示す第３のデータ信号出力回路は、
より具体的には図９に示すように構成される。なお、こ
こでは、ブロックＢＬＫ1〜ＢＬＫnにおける任意のブロ
ックＢＬＫiについて説明する。
【００７１】ブロックＢＬＫiにおいて、分配回路２５
は、クロック信号ＣＬＫを所定期間でブロックＢＬＫi
内のシフトレジスタ部２１…に供給するために、外部か
ら入力されるブロック選択信号ＢＫＤiにより制御され
ている。
【００７２】図１０に示すように、分配回路２５は、Ｎ
ＡＮＤゲート２５ａおよびインバータ２５ｂ・２５ｃを
有しており、ブロック選択信号ＢＫＤiが分配回路２３
と共通に与えられている。この分配回路２５は、ＮＡＮ
Ｄゲート２５ａでクロック信号ＣＬＫとブロック選択信
号ＢＫＤiとの論理積否定をとるので、ブロック選択信
号ＢＫＤiがアクティブであるときにクロック信号ＣＬ
Ｋi・／ＣＬＫiを出力し、ブロック選択信号ＢＫＤiが
非アクティブであるときにクロック信号ＣＬＫi・／Ｃ
ＬＫiを出力しないようになっている。
【００７３】なお、クロック信号ＣＬＫi・／ＣＬＫiが
ブロックＢＬＫiに供給されないときは、ブロックＢＬ
Ｋi内のクロック信号線は一定電圧にバイアスされる。
【００７４】上記のように構成される第３のデータ信号
出力回路の動作を、図１１のタイムチャートを参照して
説明する。
【００７５】ブロックＢＬＫ1，ＢＬＫ2，ＢＬＫ3，…
においては、それぞれの分配回路２５…から、ブロック
選択信号ＢＫＤ1，ＢＫＤ2，ＢＫＤ3，…がアクティブ
（ハイレベル）である期間にクロック信号ＣＬＫ1，Ｃ
ＬＫ2，ＣＬＫ3，…（クロック信号／ＣＬＫiは図示省
略）が出力される。このとき、クロック信号ＣＬＫ1，
ＣＬＫ2，ＣＬＫ3，…における先頭および末尾のクロッ
クが欠落しないように、ブロック選択信号ＢＫＤ1，Ｂ
ＫＤ2，ＢＫＤ3，…は所定期間重複してアクティブにな
る。
【００７６】ブロックＢＬＫ1におけるシフトレジスタ
部２１…からは、クロック信号ＣＬＫ1に同期してパル
ス信号ＳＲＰ1(1)，ＳＲＰ1(2)，ＳＲＰ1(3)，…が順次
出力される。ブロックＢＬＫ2〜ブロックＢＬＫnについ
ても、同様にシフトレジスタ部２１…からパルス信号Ｓ
ＲＰが出力される。
【００７７】一方、第１のデータ信号出力回路と同様に
して、ブロック選択信号ＢＫＤiがアクティブである期
間に、映像信号ＤＩＧiが分配回路２３から出力され
る。そして、この映像信号ＤＩＧiがパルス信号ＳＲＰ
に同期して駆動部２２…にそれぞれ取り込まれると、駆
動部２２…により映像信号ＤＩＧiに基づいて選択され
た階調電圧がデータ信号線ＳＬ…に出力される。
【００７８】上記のように、図９に示す第３のデータ信
号出力回路は、分割されたブロックＢＬＫ1〜ＢＬＫ
nに、分配回路２３…により映像信号ＤＩＧ1〜ＤＩＧn
を供給するとともに、分配回路２５…によりクロック信
号ＣＬＫ1〜ＣＬＫnを供給するようになっている。具体
的には、この第３のデータ信号出力回路は、ブロックＢ
ＬＫiにおいて、少なくともパルス信号ＳＲＰiがシフト
レジスタ部２１…から出力されている期間およびその前
後の所定期間にアクティブとなるブロック選択信号ＢＫ
Ｄiに基づいてブロックＢＬＫiに映像信号ＤＩＧiおよ
びクロック信号ＣＬＫiを供給し、他の期間に非アクテ
ィブとなるブロック選択信号ＢＫＤiに基づいて映像信
号ＤＩＧiおよびクロック信号ＣＬＫiを供給しない。
【００７９】これにより、駆動部２２…に映像信号ＤＩ
Ｇiを取り込むべき期間およびシフトレジスタ部２１…
にクロック信号ＣＬＫiを供給するべき期間がブロック
ＢＬＫi毎に定められる。したがって、必要な映像信号
ＤＩＧiおよびクロック信号ＣＬＫiのみをブロックＢＬ
Ｋiに供給することができる。このように、ブロックＢ
ＬＫiに選択的に映像信号ＤＩＧiおよびクロック信号Ｃ
ＬＫiを供給することで、映像信号線およびクロック信
号線の実効的な負荷を小さくすることができる。その結
果、映像信号ＤＩＧおよびクロック信号ＣＬＫに起因す
る消費電力を大幅に低減することができる。
【００８０】また、分配回路２３…と分配回路２５…と
でブロック選択信号ＢＫＤを共通化することにより、信
号線の数が増加することがない。それゆえ、第３のデー
タ信号出力回路の入力端子数の増加を抑えるとともに、
第３のデータ信号出力回路が組み込まれる外部システム
の構成を単純化することができる。
【００８１】以上のように、第３のデータ信号出力回路
は、上記ブロックのそれぞれに設けられ、少なくとも、
各ブロック内の分割されたシフトレジスタが動作すべき
期間に、その分割されたシフトレジスタにクロック信号
を供給する第２供給回路を備え、上記第１および第２供
給回路のそれぞれによるデジタル信号およびクロック信
号の供給が外部より入力される共通のブロック選択信号
により制御される。
【００８２】上記の構成では、それぞれのブロックに第
２供給回路が設けられているので、各ブロックは、第２
供給回路により、少なくともそのブロック内のシフトレ
ジスタが動作すべき期間に外部より入力されたクロック
信号が供給される。したがって、クロック信号は、一部
のブロックにのみ供給されるが、全てのブロックに常に
供給されることはない。それゆえ、クロック信号を供給
するための信号線（クロック信号線）の負荷を実効的に
軽減することができる。
【００８３】また、上記第１および第２供給回路は、外
部からのブロック選択信号に基づいて共通にデジタル信
号およびクロック信号の供給が制御される。これによ
り、各ブロックに対しブロック選択信号を適宜設定する
ことにより、デジタル信号およびクロック信号が同時に
供給されるブロックを必要最小限に抑えることが可能と
なる。
【００８４】〔本発明の構成〕 図８に示す第３のデータ信号出力回路は、より具体的に
は図１２に示すようにも構成される。なお、ここでも、
ブロックＢＬＫ1〜ＢＬＫnにおける任意のブロックＢＬ
Ｋiについて説明する。
【００８５】ブロックＢＬＫiにおいて、分配回路２５
は、クロック信号ＣＬＫを所定期間でブロックＢＬＫi
内のシフトレジスタ部２１…に供給するために、外部か
ら入力される第２ブロック選択信号としてのブロック選
択信号ＢＫＣiにより制御されている。
【００８６】分配回路２５は、図１３に示すように、Ｎ
ＡＮＤゲート２５ａおよびインバータ２５ｂ・２５ｃを
有しているが、図１０に示す分配回路２５と異なり、Ｎ
ＡＮＤゲート２５ａにブロック選択信号ＢＫＤiの代わ
りにブロック選択信号ＢＫＣiが入力される。したがっ
て、この分配回路２５は、ブロック選択信号ＢＫＣiが
アクティブであるときにクロック信号ＣＬＫi・／ＣＬ
Ｋiを出力し、ブロック選択信号ＢＫＣiが非アクティブ
であるときにクロック信号ＣＬＫi・／ＣＬＫiを出力し
ないようになっている。
【００８７】上記のように構成される第３のデータ信号
出力回路の動作を、図１４のタイムチャートを参照して
説明する。
【００８８】ブロックＢＬＫ1，ＢＬＫ2，ＢＬＫ3，…
においては、それぞれの分配回路２５…から、ブロック
選択信号ＢＫＣ1，ＢＫＣ2，ＢＫＣ3，…がアクティブ
（ハイレベル）である期間にクロック信号ＣＬＫ1，Ｃ
ＬＫ2，ＣＬＫ3，…（クロック信号／ＣＬＫiは図示省
略）が出力される。このとき、クロック信号ＣＬＫ1，
ＣＬＫ2，ＣＬＫ3，…における先頭および末尾のクロッ
クが欠落しないように、ブロック選択信号ＢＫＣ1，Ｂ
ＫＣ2，ＢＫＣ3，…は、所定期間重複してアクティブに
なる。
【００８９】ブロックＢＬＫ1におけるシフトレジスタ
部２１…からは、クロック信号ＣＬＫ1に同期してパル
ス信号ＳＲＰ1(1)，ＳＲＰ1(2)，ＳＲＰ1(3)，…が順次
出力される。ブロックＢＬＫ2〜ブロックＢＬＫnについ
ても、同様にシフトレジスタ部２１…からパルス信号Ｓ
ＲＰが出力される。
【００９０】一方、映像信号ＤＩＧiは、第１ブロック
選択信号としてのブロック選択信号ＢＫＤiがアクティ
ブである期間に分配回路２３から出力され、さらにパル
ス信号ＳＲＰに同期して駆動部２２…にそれぞれ取り込
まれる。そして、駆動部２２…により映像信号ＤＩＧi
に基づいて選択された階調電圧が、表示用データ信号
（データ信号）としてデータ信号線ＳＬ…に出力され
る。
【００９１】上記のように、図１２に示す第３のデータ
信号出力回路は、分配回路２５…により、必要最小限の
期間のみ、ブロックＢＬＫ1〜ＢＬＫnにそれぞれクロッ
ク信号ＣＬＫ1〜ＣＬＫnを供給するようになっている。
具体的には、この第３のデータ信号出力回路は、ブロッ
クＢＬＫiにおいて、少なくともパルス信号ＳＲＰiがシ
フトレジスタ部２１…から出力されている期間およびそ
の前後の所定期間にアクティブとなるブロック選択信号
ＢＫＣiに基づいてブロックＢＬＫiにクロック信号ＣＬ
Ｋiを供給し、他の期間に非アクティブとなるブロック
選択信号ＢＫＣiに基づいてクロック信号ＣＬＫiを供給
しない。
【００９２】これにより、シフトレジスタ部２１…にク
ロック信号ＣＬＫiを供給するべき期間が、駆動部２２
…に映像信号ＤＩＧiを供給するべき期間と独立してブ
ロックＢＬＫi毎に定められる。それゆえ、必要なクロ
ック信号ＣＬＫiのみをブロックＢＬＫiに供給すること
ができる。その結果、以下のように、映像信号ＤＩＧと
クロック信号ＣＬＫとでそれぞれに最適な信号供給期間
を設定することが可能になる。
【００９３】映像信号ＤＩＧは、パルス信号ＳＲＰがシ
フトレジスタ部２１…から出力されている期間に外部か
ら入力されていれば、ブロック選択信号ＢＫＤのアクテ
ィブ期間同士の重複期間が短くても確実にブロックＢＬ
Ｋに供給される。しかしながら、ブロック選択信号ＢＫ
Ｃのアクティブ期間がブロック選択信号ＢＫＤのアクテ
ィブ期間と同じ長さであれば、クロック信号ＣＬＫは、
パルス信号ＳＲＰの立ち上がりおよび立ち下がりを確実
に伝送させることができなくなる。
【００９４】このような不都合を解消するため、図１２
に示す第３のデータ信号出力回路は、映像信号ＤＩＧと
クロック信号ＣＬＫとについてそれぞれ分配回路２３・
２５を有し、別々のブロック選択信号ＢＫＤ・ＢＫＣで
信号の供給を制御するように構成されている。それゆ
え、図１４に示すように、ブロック選択信号ＢＫＣiが
アクティブから非アクティブに変化する時期をブロック
選択信号ＢＫＤiの同時期より遅らせることで、より長
い期間クロック信号ＣＬＫiを供給することができる。
【００９５】なお、図１２に示す第３のデータ信号出力
回路も、図９に示す第３のデータ信号出力回路と同様、
ブロックＢＬＫiに選択的に映像信号ＤＩＧiおよびクロ
ック信号ＣＬＫiを供給することで、映像信号線および
クロック信号線の実効的な負荷を小さくすることができ
るのは勿論である。その結果、映像信号ＤＩＧおよびク
ロック信号ＣＬＫに起因する消費電力を大幅に低減する
ことができる。
【００９６】第４のデータ信号出力回路は、図１５に示
すように、前述の第３のデータ信号出力回路と同様に、
ブロックＢＬＫ1〜ＢＬＫnに分割されているが、ブロッ
クＢＬＫ1〜ＢＬＫnが分配回路２３・２５と異なる分配
回路２４・２６を備え、さらにブロックＢＬＫyを備え
ている。ブロックＢＬＫyは、ブロックＢＬＫnの次段に
設けられ、２個のシフトレジスタ部２１を有している。
これらのシフトレジスタ部２１・２１は、ブロックＢＬ
Ｋnにおける最終段のシフトレジスタ部２１に直列に接
続されるとともに、クロック信号ＣＬＫが与えられてい
る。
【００９７】ブロックＢＬＫ1〜ＢＬＫn-1における最終
段のシフトレジスタ部２１からのパルス信号ＳＲＰが、
それぞれ次段のブロックＢＬＫ2〜ＢＬＫnの分配回路２
４・２６に供給されるようになっている。また、ブロッ
クＢＬＫ2〜ＢＬＫnにおける初段のシフトレジスタ部２
１からのパルス信号ＳＲＰが、それぞれ前段のブロック
ＢＬＫ1〜ＢＬＫn-1の分配回路２４に供給されるように
なっている。さらに、ブロックＢＬＫ2〜ＢＬＫnにおけ
る第２段のシフトレジスタ部２１からのパルス信号ＳＲ
Ｐが、それぞれ前段のブロックＢＬＫ1〜ＢＬＫn-1の分
配回路２６に供給されるようになっている。
【００９８】なお、ブロックＢＬＫ1における分配回路
２４・２６には、ＳＰＳが供給されるようになってい
る。また、ブロックＢＬＫnにおける分配回路２４・２
６には、ブロックＢＬＫyにおける第１段と第２段のシ
フトレジスタ部２１・２１からのパルス信号ＳＲＰがそ
れぞれ供給されるようになっている。
【００９９】第２供給回路としての分配回路２６は、図
１６に示すように、ＮＯＲゲート２６ａ・２６ｂ、ＮＡ
ＮＤゲート２６ｃ・２６ｄおよびインバータ２６ｅ・２
６ｆを有している。ＮＯＲゲート２６ａ・２６ｂにより
ＲＳフリップフロップが構成され、このＲＳフリップフ
ロップとＮＡＮＤゲート２６ｃとにより第２選択回路が
構成されている。
【０１００】ＮＡＮＤゲート２６ｃには、初期化信号／
ＩＮＴが外部から入力される。この初期化信号／ＩＮＴ
は、通常、非アクティブ（ハイレベル）であり、電源投
入時にアクティブになる信号である。したがって、ＮＡ
ＮＤゲート２６ｃは、ＮＯＲゲート２６ａからの出力信
号と初期化信号／ＩＮＴとの論理積否定をとることによ
り、第２ブロック選択信号としてのブロック選択信号Ｂ
ＫＣiを出力するようになっている。また、電源投入時
には、すべてのブロック選択信号ＢＫＣiを出力するこ
とにより内部ノードを初期化するので、誤動作を防止す
ることができる。
【０１０１】ブロックＢＬＫiにおける分配回路２６で
は、前段のブロックＢＬＫi-1における最終段のシフト
レジスタ部２１からのパルス信号ＳＲＰがセット信号Ｓ
としてＮＯＲゲート２６ａに入力される。これにより、
ＮＯＲゲート２６ａの出力が非アクティブとなるので、
ＮＡＮＤゲート２６ｃからはアクティブのブロック選択
信号ＢＫＣiが出力される。
【０１０２】そして、ＮＡＮＤゲート２６ｄによりクロ
ック信号ＣＬＫiとブロック選択信号ＢＫＣiとの論理積
否定がとられることにより、ＮＡＮＤゲート２６ｄから
インバータ２６ｅを介してクロック信号ＣＬＫiが出力
される。また、インバータ２６ｅからインバータ２６ｆ
を介してクロック信号／ＣＬＫiが出力される。
【０１０３】一方、ブロックＢＬＫiにおける分配回路
２６では、後段のブロックＢＬＫi+1における初段のシ
フトレジスタ部２１からのパルス信号ＳＲＰがリセット
信号Ｒ2としてＮＯＲゲート２６ｂに入力されるので、
ブロック選択信号ＢＫＣiが非アクティブとなる。した
がって、インバータ２６ｅ・２６ｆからはクロック信号
ＣＬＫi・／ＣＬＫiが出力されなくなる。
【０１０４】なお、クロック信号ＣＬＫi・／ＣＬＫiが
ブロックＢＬＫiに供給されないときは、ブロックＢＬ
Ｋi内のクロック信号線は一定電圧にバイアスされる。
【０１０５】ブロックＢＬＫiにおける分配回路２４
は、第２のデータ信号出力回路における分配回路２４と
同様に図７に示すように構成されている。第４のデータ
信号出力回路においては、分配回路２４におけるＲＳフ
リップフロップ（ＮＯＲゲート２４ａ・２４ｂ）および
インバータ２４ｃにより第１選択回路が構成されてい
る。
【０１０６】これにより、前段のブロックＢＬＫi-1に
おける最終段のシフトレジスタ部２１からのパルス信号
ＳＲＰがセット信号ＳとしてＮＯＲゲート２４ａに入力
されるときには、アクティブのブロック選択信号ＢＫＤ
iが出力される。したがって、分配回路２４からは、映
像信号ＤＩＧiが出力される。一方、後段のブロックＢ
ＬＫi+1における初段のシフトレジスタ部２１からのパ
ルス信号ＳＲＰがリセット信号Ｒ1としてＮＯＲゲート
２４ｂに入力されるときには、インバータ２４ｅからは
映像信号ＤＩＧiが出力されなくなる。
【０１０７】なお、映像信号ＤＩＧiがブロックＢＬＫi
に供給されないときは、ブロックＢＬＫi内の映像信号
線は一定電圧にバイアスされる。
【０１０８】上記のように構成される第４のデータ信号
出力回路においては、図１４に示すように、前段のブロ
ックＢＬＫi-1の最終段のシフトレジスタ部２１からの
パルス信号ＳＲＰi-1(n)（セット信号Ｓ）により、ブロ
ックＢＬＫiへの映像信号ＤＩＧiの供給が開始される。
また、後段のブロックＢＬＫi+1における初段のシフト
レジスタ部２１からのパルス信号ＳＲＰi+1(1)（リセッ
ト信号Ｒ1）により、ブロックＢＬＫiへの映像信号ＤＩ
Ｇiの供給が停止される。したがって、映像信号ＤＩＧi
は、少なくともブロックＢＬＫiにおける駆動部２２…
に取り込まれるべき期間にブロックに供給され、他の期
間では供給されない。
【０１０９】一方、前段のブロックＢＬＫi-1の最終段
のシフトレジスタ部２１からのパルス信号ＳＲＰi-1(n)
（セット信号Ｓ）により、ブロックＢＬＫiへのクロッ
ク信号ＣＬＫi・／ＣＬＫiの供給が開始される。また、
後段のブロックＢＬＫi+1における第２段のシフトレジ
スタ部２１からのパルス信号ＳＲＰi+1(2)（リセット信
号Ｒ2）により、ブロックＢＬＫiへのクロック信号ＣＬ
Ｋi・／ＣＬＫiの供給が停止される。
【０１１０】したがって、映像信号ＤＩＧiは、少なく
ともブロックＢＬＫiにおける駆動部２２…に取り込ま
れるべき期間にブロックに供給され、他の期間では供給
されない。また、クロック信号ＣＬＫi・／ＣＬＫiも、
同様にして、必要な期間だけブロックＢＬＫiにおける
シフトレジスタ部２１…に供給され、他の期間では供給
されない。
【０１１１】これにより、駆動部２２…に映像信号ＤＩ
Ｇiを取り込むべき期間およびシフトレジスタ部２１…
にクロック信号ＣＬＫiを供給するべき期間がブロック
ＢＬＫi毎に定められる。それゆえ、必要な映像信号Ｄ
ＩＧiおよびクロック信号ＣＬＫiのみをブロックＢＬＫ
iに供給することができる。このように、ブロックＢＬ
Ｋiに選択的に映像信号ＤＩＧiおよびクロック信号ＣＬ
Ｋiを供給することで、映像信号線およびクロック信号
線の実効的な負荷を小さくすることができる。その結
果、映像信号ＤＩＧおよびクロック信号ＣＬＫに起因す
る消費電力を大幅に低減することができる。
【０１１２】また、第４のデータ信号出力回路は、シフ
トレジスタ部２１からのパルス信号ＳＲＰを利用して、
ブロックＢＬＫiの内部でブロック選択信号ＢＫＤi・Ｂ
ＫＣiを生成するようになっている。これにより、ブロ
ック選択信号ＢＫＤi・ＢＫＣiを外部から供給する必要
がなくなるので、第３のデータ信号出力回路に比べて、
入力端子数を削減するとともに、第４のデータ信号出力
回路が組み込まれる外部システムの構成を単純化するこ
とができる。
【０１１３】さらに、クロック信号ＣＬＫiを供給する
べき期間が、映像信号ＤＩＧiを供給するべき期間と独
立して定められるので、図１２に示す第３のデータ信号
出力回路と同様、映像信号ＤＩＧとクロック信号ＣＬＫ
とでそれぞれに最適な信号供給期間を設定することが可
能になる。
【０１１４】〔比較例〕 第５のデータ信号出力回路は、図１７に示すように、前
述の第４のデータ信号出力回路と同様に、ブロックＢＬ
Ｋ1〜ＢＬＫnに分割されるとともに、ブロックＢＬＫy
を備えているが、ブロックＢＬＫ1〜ＢＬＫnが分配回路
２４・２６と異なる分配回路２８を備えている。この分
配回路２８は、第１および第２供給回路を構成してい
る。
【０１１５】ブロックＢＬＫ1〜ＢＬＫn-1における最終
段のシフトレジスタ部２１からのパルス信号ＳＲＰが、
それぞれ次段のブロックＢＬＫ2〜ＢＬＫnの分配回路２
８に供給されるようになっている。また、ブロックＢＬ
Ｋ2〜ＢＬＫnにおける第２段のシフトレジスタ部２１か
らのパルス信号ＳＲＰが、それぞれ前段のブロックＢＬ
Ｋ1〜ＢＬＫn-1の分配回路２８に供給されるようになっ
ている。
【０１１６】なお、ブロックＢＬＫ1における分配回路
２８には、ＳＰＳが供給されるようになっている。ま
た、ブロックＢＬＫnにおける分配回路２８には、ブロ
ックＢＬＫyにおける第２段のシフトレジスタ部２１か
らのパルス信号ＳＲＰが供給されるようになっている。
【０１１７】分配回路２８は、図１８に示すように、Ｎ
ＯＲゲート２８ａ・２８ｂ、ＮＡＮＤゲート２８ｃ・２
８ｄ、インバータ２８ｅ・２８ｆ、ＮＡＮＤゲート２８
ｇ…およびインバータ２８ｈ…を有している。ＮＯＲゲ
ート２８ａ・２８ｂによりＲＳフリップフロップが構成
され、このＲＳフリップフロップおよびＮＡＮＤゲート
２８ｃにより選択回路が構成されている。
【０１１８】ＮＡＮＤゲート２８ｃには、前述の初期化
信号／ＩＮＴが外部から入力される。したがって、ＮＡ
ＮＤゲート２８ｃは、ＮＯＲゲート２８ａからの出力信
号と初期化信号／ＩＮＴとの論理積否定をとることによ
り、ブロック選択信号ＢＫＤiを出力するようになって
いる。また、電源投入時には、前述のように、すべての
ブロック選択信号ＢＫＤiを出力することにより、誤動
作を防止することができる。
【０１１９】ブロックＢＬＫiにおける分配回路２８で
は、前段のブロックＢＬＫi-1における最終段のシフト
レジスタ部２１からのパルス信号ＳＲＰがセット信号Ｓ
としてＮＯＲゲート２８ａに入力される。これにより、
ＮＯＲゲート２８ａの出力が非アクティブとなるので、
ＮＡＮＤゲート２８ｃからはアクティブのブロック選択
信号ＢＫＤiが出力される。
【０１２０】そして、ＮＡＮＤゲート２８ｄによりクロ
ック信号ＣＬＫとブロック選択信号ＢＫＤiとの論理積
否定がとられることにより、ＮＡＮＤゲート２８ｄから
インバータ２８ｅを介してクロック信号ＣＬＫiが出力
される。また、インバータ２８ｅからインバータ２８ｆ
を介してクロック信号／ＣＬＫiが出力される。さら
に、ＮＡＮＤゲート２８ｇ…で映像信号ＤＩＧを構成す
るビット信号ＤＩＧ(1)〜ＤＩＧ(m)とブロック選択信号
ＢＫＤiとの論理積否定がとられることにより、ＮＡＮ
Ｄゲート２８ｇ…からインバータ２８ｈ…を介して映像
信号ＤＩＧi（ＤＩＧi(1)〜ＤＩＧi(m)）が出力され
る。
【０１２１】一方、ブロックＢＬＫiにおける分配回路
２８では、後段のブロックＢＬＫi+1における第２段の
シフトレジスタ部２１からのパルス信号ＳＲＰがリセッ
ト信号Ｒ2としてＮＯＲゲート２８ｂに入力されるの
で、ブロック選択信号ＢＫＤiが非アクティブとなる。
したがって、インバータ２８ｅ・２８ｆからはクロック
信号ＣＬＫi・／ＣＬＫiが出力されなくなり、インバー
タ２８ｈ…からは映像信号ＤＩＧiが出力されなくな
る。
【０１２２】なお、映像信号ＤＩＧiがブロックＢＬＫi
に供給されないときは、ブロックＢＬＫi内の映像信号
線は一定電圧にバイアスされる。また、クロック信号Ｃ
ＬＫiがブロックＢＬＫiに供給されないときは、ブロッ
クＢＬＫi内のクロック信号線は一定電圧にバイアスさ
れる。
【０１２３】上記のように構成される第５のデータ信号
出力回路においては、図１１に示すように、前段のブロ
ックＢＬＫi-1の最終段のシフトレジスタ部２１からの
パルス信号ＳＲＰi-1(n)（セット信号Ｓ）により、ブロ
ックＢＬＫiへの映像信号ＤＩＧiおよびクロック信号Ｃ
ＬＫi・／ＣＬＫiの供給が開始される。また、後段のブ
ロックＢＬＫi+1における第２段のシフトレジスタ部２
１からのパルス信号ＳＲＰi+1(2)（リセット信号Ｒ2）
により、ブロックＢＬＫiへの映像信号ＤＩＧiおよびク
ロック信号ＣＬＫi・／ＣＬＫiの供給が停止される。
【０１２４】したがって、映像信号ＤＩＧiは、少なく
ともブロックＢＬＫiにおける駆動部２２…に取り込ま
れるべき期間にブロックに供給され、他の期間では供給
されない。また、クロック信号ＣＬＫi・／ＣＬＫiも、
同様にして、必要な期間だけブロックＢＬＫiにおける
シフトレジスタ部２１…に供給され、他の期間では供給
されない。
【０１２５】これにより、駆動部２２…に映像信号ＤＩ
Ｇiを取り込むべき期間およびシフトレジスタ部２１…
にクロック信号ＣＬＫiを供給するべき期間がブロック
ＢＬＫi毎に定められるので、必要な映像信号ＤＩＧiお
よびクロック信号ＣＬＫiのみをブロックＢＬＫiに供給
することができる。このように、ブロックＢＬＫiに選
択的に映像信号ＤＩＧiおよびクロック信号ＣＬＫiを供
給することで、映像信号線およびクロック信号線の実効
的な負荷を小さくすることができる。その結果、映像信
号ＤＩＧおよびクロック信号ＣＬＫに起因する消費電力
を大幅に低減することができる。
【０１２６】また、第５のデータ信号出力回路は、シフ
トレジスタ部２１からのパルス信号ＳＲＰを利用して、
ブロックＢＬＫiの内部でブロック選択信号ＢＫＤiを生
成するようになっている。これにより、ブロック選択信
号ＢＫＤiを外部から供給する必要がなくなるので、第
４のデータ信号出力回路と同様、入力端子数を削減する
とともに、外部システムの構成を単純化することができ
る。
【０１２７】さらに、分配回路２８は、ブロック選択信
号ＢＫＤiにより、映像信号ＤＩＧおよびクロック信号
ＣＬＫの供給を制御するようになっている。それゆえ、
分配回路２８において映像信号ＤＩＧの供給部とクロッ
ク信号ＣＬＫの供給部とでＮＯＲゲート２８ａ・２８ｂ
およびＮＡＮＤゲート２８ｃからなる選択回路を共通化
することができる。したがって、第５のデータ信号出力
回路は、第４のデータ信号出力回路のように映像信号Ｄ
ＩＧおよびクロック信号ＣＬＫの供給を独立して制御す
ることはできないが、分配回路２８の構成が簡素になる
ので、第４のデータ信号出力回路に比べて消費電力を低
減させることができる。
【０１２８】以上のように、第５のデータ信号出力回路
は、上記ブロックのそれぞれに設けられ、少なくとも、
各ブロック内の分割されたシフトレジスタが動作すべき
期間に、その分割されたシフトレジスタにクロック信号
を供給する第２供給回路を備え、上記第１および第２供
給回路が、上記シフトレジスタにおける所定の出力段か
ら出力されるパルス信号に基づいて、デジタル信号およ
びクロック信号の供給を制御するためのブロック選択信
号を生成する選択回路を共有している。
【０１２９】上記の構成では、１つのブロックにおける
第１および第２供給回路は、選択回路を共有しているこ
とにより、シフトレジスタからのパルス信号に基づいた
ブロック選択信号によりデジタル信号およびクロック信
号の供給が制御される。これにより、各ブロックに対し
最適なパルス信号を用いてブロック選択信号を設定すれ
ば、デジタル信号およびクロック信号が同時に供給され
るブロックを必要最小限に抑えることが可能になる。ま
た、外部よりブロック選択信号を入力する必要がなくな
るので、ブロック選択信号を入力するための信号線が不
要になる。さらに、選択回路を第１および第２供給回路
で共有化することにより、データ信号出力回路の回路規
模を小さくすることができる。
【０１３０】（実施の形態２） 本発明の実施の他の形態について図１９ないし図２６に
基づいて説明すれば、以下の通りである。以下の説明で
は、本実施の形態に係る画像表示装置の具体例として第
１ないし第３の画像表示装置について述べる。
【０１３１】〔第１の画像表示装置〕 第１の画像表示装置は、図１９に示すように、画素アレ
イ１と、走査信号線駆動回路（以降、ゲートドライバと
称する）２と、データ信号線駆動回路（以降、ソースド
ライバと称する）３３とからなっている。画素アレイ１
は、互いに交差する多数の走査信号線ＧＬ…と多数のデ
ータ信号線ＳＬ…とを備えており、隣接する２本の走査
信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・
ＳＬとで包囲された部分に、画素（図中、ＰＩＸ）４…
がマトリクス状に配置されている。
【０１３２】データ信号出力回路としてのソースドライ
バ３３は、クロック信号ＣＫＳ等のタイミング信号に同
期して入力された映像信号ＤＩＧをサンプリングし、こ
れに対応した階調表示用データを各データ信号線ＳＬに
出力するようになっている。書込制御回路としてのゲー
トドライバ２は、クロック信号ＣＫＧ等のタイミング信
号に同期して走査信号線ＧＬ…を順次選択し、画素４内
に設けられた後述する画素トランジスタＳＷの開閉を制
御するようになっている。これにより、各データ信号線
ＳＬに出力された、映像信号に応じた階調表示用データ
（階調電圧）は、各画素４に書き込まれるとともに保持
される。
【０１３３】上記の画素４は、図２０に示すように、ス
イッチング素子である画素トランジスタＳＷと画素容量
ＣPとによって構成される。画素容量ＣPは、液晶容量Ｃ
Lおよび必要に応じて付加される補助容量ＣSからなる。
図２０において、トランジスタＳＷのソースおよびドレ
インを介してデータ信号線（ソース線）ＳＬと画素容量
ＣPの一方の電極とが接続され、電界効果トランジスタ
からなる画素トランジスタＳＷのゲートは走査信号線
（ゲート線）ＧＬに接続され、画素容量ＣPの他方の電
極は全画素４…に共通の共通電極（図示せず）に接続さ
れている。そして、各液晶容量ＣLに電圧（階調電圧）
が印加されると、液晶の透過率または反射率が変調さ
れ、画素アレイ１…に映像信号ＤＩＧに応じた画像が表
示される。
【０１３４】なお、上記の共通電極は、画素４…がそれ
ぞれ有する図示しない画素電極に液晶層を介して対向す
るように設けられている。
【０１３５】液晶表示装置のような画像表示装置では、
低消費電力化を図るために、駆動回路の消費電力を低減
させることが有効である。これに対し、上記のソースド
ライバ３３は、前記本発明に係るデータ信号出力回路の
いずれかにより構成されている。これにより、前述のよ
うに各データ信号出力回路で映像信号およびクロック信
号に係る消費電力を削減することが可能になるので、低
消費電力の画像表示装置を実現することができる。
【０１３６】〔第２の画像表示装置〕 第２の画像表示装置は、図２１に示すように、第１の画
像表示装置と同様、画素アレイ１と、ゲートドライバ２
と、ソースドライバ３３とを備えており、さらに、タイ
ミング信号生成回路（以降、タイミング回路と称する）
６と電源電圧生成回路（以降、電源回路と称する）７と
を備えている。
【０１３７】この第２の画像表示装置では、ゲートドラ
イバ２およびソースドライバ３３が画素アレイ１ととも
に、絶縁性基板、例えばガラス基板５上に形成されてい
る。絶縁性基板（基板）としては、サファイヤ基板、石
英基板、無アルカリガラス等が用いられることが多い。
また、画素トランジスタＳＷとして薄膜トランジスタが
用いられ、ゲートドライバ２およびソースドライバ３３
は薄膜トランジスタにより構成されている。
【０１３８】タイミング回路６は、ゲートドライバ２に
与えるためのタイミング信号、すなわちクロック信号Ｃ
ＫＧ、スタートパルスＳＰＧ、同期信号ＧＰＳ等を出力
するようになっている。また、タイミング回路６は、ソ
ースドライバ３３に与えるための、映像信号ＤＩＧ、お
よびクロック信号ＣＫＳ（クロック信号ＣＬＫ）、スタ
ートパルスＳＰＳ等のタイミング信号を出力するように
なっている。
【０１３９】電源回路７は、ゲートドライバ２に与える
高電位側の電源電圧ＶGHと低電位側の電源電圧ＶGLとを
出力するとともに、ソースドライバ３３に与える高電位
側の電源電圧ＶSHと低電位側の電源電圧ＶSLとを出力す
るようになっている。また、電源回路７は、前記の共通
電極に与える共通電位ＣＯＭを出力するようになってい
る。さらに、電源回路７は、後述する複数の階調電圧を
出力するようになっている。
【０１４０】このように構成される第２の画像表示装置
においても、ソースドライバ３３が、前記本発明に係る
データ信号出力回路のいずれかにより構成されているの
で、第１の画像表示装置と同様、低消費電力化を実現す
ることができる。
【０１４１】ところで、前記の薄膜トランジスタは、図
２２に示すような構造を有する多結晶シリコン薄膜トラ
ンジスタである。この構造においては、ガラス基板５上
に汚染防止用のシリコン酸化膜４１が堆積されており、
その上に電界効果トランジスタが形成されている。
【０１４２】上記の薄膜トランジスタは、シリコン酸化
膜４１上に形成されたチャネル領域４２ａ、ソース領域
４２ｂおよびドレイン領域４２ｃからなる多結晶シリコ
ン薄膜４２と、さらにその上に形成されたゲート絶縁膜
４３、ゲート電極４４、層間絶縁膜４５および金属配線
４６・４６により構成されている。
【０１４３】このような構成により、ガラス基板５の外
部からは、タイミング回路６からのタイミング信号およ
び映像信号と、電源回路７からの各種電圧とが入力され
るのみである。それゆえ、第２の画像表示装置において
は、外付のＩＣをドライバとして用いた画像表示装置に
比べ、ガラス基板５への入力端子数が少なくなる。その
結果、ガラス基板５に部品を実装するためのコストや、
その実装に伴う不良の発生を低減することができる。
【０１４４】また、薄膜トランジスタは、素子サイズが
大きく、かつ駆動電圧が高くなる傾向がある。したがっ
て、このような薄膜トランジスタで構成される回路は、
一般に、ソースドライバにおいて映像信号線およびクロ
ック信号線の負荷となり、消費電力も大きくなりがちで
ある。しかしながら、本画像表示装置では、ソースドラ
イバ３３が前述の本発明に係るデータ信号出力回路のい
ずれかにより構成されているので、薄膜トランジスタを
用いていても消費電力を低減することができる。したが
って、低消費電力化の難しい薄膜トランジスタを用いた
ソースドライバにおいても、容易に消費電力の低減を実
現することができる。
【０１４５】なお、本画像表示装置では、図２２に示す
構造に限らず、単結晶シリコン薄膜トランジスタ、非晶
質シリコン薄膜トランジスタ、または他の材料からなる
薄膜トランジスタも適用することが可能である。
【０１４６】前記の薄膜トランジスタは、例えば、以下
のプロセスによって製造される。
【０１４７】まず、図２３（ａ）に示すガラス基板５上
に、非晶質シリコン薄膜a-Siを堆積させる（図２３
（ｂ））。次いで、その非晶質シリコン薄膜a-Siにエキ
シマレーザを照射することにより、多結晶シリコン薄膜
４２を形成する（図２３（ｃ））。この多結晶シリコン
薄膜４２を所望の形状にパターニングし（図２３
（ｄ））、その上に二酸化シリコンからなるゲート絶縁
膜４３を形成する（図２３（ｅ））。
【０１４８】さらに、ゲート電極４４をアルミニウム等
で形成する（図２３（ｆ））。その後、多結晶シリコン
薄膜４２においてソース領域４２ｂおよびドレイン領域
４２ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型
領域には砒素）を注入する（図２３（ｇ）（ｈ））。ｎ
型領域に不純物を注入する際には、ｐ型領域をレジスト
４８でマスクし（図２３（ｇ））、ｐ型領域に不純物を
注入する際には、ｎ型領域をレジスト４８でマスクする
（図２３（ｈ））。
【０１４９】そして、二酸化シリコン、窒化シリコン等
からなる層間絶縁膜４５を堆積させ（図２３（ｉ））、
層間絶縁膜４５にコンタクトホール４５ａ…を形成する
（図２３（ｊ））。最後に、コンタクトホール４５ａ…
にアルミニウム等の金属配線４６…を形成する（図２３
（ｋ））。
【０１５０】上記のプロセスにおける最高温度は、ゲー
ト絶縁膜４３を形成するときの６００℃以下である。し
たがって、絶縁性基板として、耐熱性が極めて高い高価
な石英基板を用いる必要がなくなり、米国コーニング社
の１７３７ガラスのような安価な高耐熱性ガラスを使用
することができる。それゆえ、液晶表示装置を安価に提
供することが可能になる。
【０１５１】なお、液晶表示装置の製造においては、上
記のようにして作製された薄膜トランジスタの上に、さ
らに別の層間絶縁膜を介して、透明電極（透過型液晶表
示装置の場合）または反射電極（反射型液晶表示装置の
場合）を形成する。
【０１５２】前記のプロセスを採用することにより、安
価で大面積化が可能なガラス基板上に多結晶シリコン薄
膜トランジスタを形成することができる。それゆえ、液
晶表示装置の低コスト化および大型化を容易に実現する
ことができる。
【０１５３】また、このような比較的低温で形成された
多結晶シリコン薄膜トランジスタは、単結晶シリコント
ランジスタに比べ、その素子サイズが大きく、かつ駆動
電圧が高い。したがって、ソースドライバ３３を構成す
る薄膜トランジスタに多結晶シリコン薄膜トランジスタ
を用いた場合には、前述の映像信号およびクロック信号
に係る消費電力が大きくなる。しかしながら、ソースド
ライバ３３が本発明に係るデータ信号出力回路により構
成されるので、消費電力の低減を図る一方、高移動度と
いった多結晶シリコン薄膜トランジスタの特性を活用す
ることができる。
【０１５４】〔ソースドライバ〕 前記の第１または第２の画像表示装置に用いられるソー
スドライバ３３の具体例を図２４に基づいて説明する。
【０１５５】このソースドライバ３３には、Ｒ，Ｇ，Ｂ
の３原色についてそれぞれ３ビットの信号からなる９ビ
ットの映像信号ＤＩＧ（５１２色相当）が入力されてい
る。また、ソースドライバ３３は、マルチプレクサ方式
のデジタル型ソースドライバであり、走査回路１１、ラ
ッチ１４、転送回路１５、デコーダ１６およびアナログ
スイッチ１７を備えている。
【０１５６】ラッチ１４、転送回路１５およびデコーダ
１６は、ＲＧＢについてそれぞれ１個ずつ設けられてい
る。また、アナログスイッチ１７は、ＲＧＢについてそ
れぞれ８個ずつ設けられている。
【０１５７】走査回路１１は、前述のシフトレジスタ部
２１に相当する回路であり、クロック信号ＣＫＳにより
スタートパルスＳＰＳを順次次段の走査回路１１へシフ
トさせるようになっている。走査回路１１からは、ＲＧ
Ｂについて３つずつのパルス信号が出力される。
【０１５８】ラッチ１４は、走査回路１１から同時に出
力される３つのパルス信号に同期して、映像信号ＤＩＧ
から、ＲＧＢについてそれぞれ３ビットの信号をサンプ
リングするようになっている。転送回路１５は、１水平
走査期間分の映像信号ＤＩＧを水平帰線期間内に一括転
送する回路である。デコーダ１６は、ラッチ１４でサン
プリングされたＲＧＢそれぞれ３ビットの信号にデコー
ド処理を施すことにより、８つのデコード信号を出力す
る回路である。デコード信号は、それぞれ異なる期間で
アクティブになる。
【０１５９】ＲＧＢ毎の８個のアナログスイッチ１７…
は、８本の階調電源線に個別に接続されている。これら
のアナログスイッチ１７…は、それぞれ、デコーダ１６
からのデコード信号に基づいてＲＧＢ毎に１個ずつ導通
することにより、その階調電源線に与えられた階調電圧
ＶＧＳを出力するようになっている。
【０１６０】なお、上記の階調電源線には、それぞれ異
なる階調電圧ＶＧＳが前述の電源回路７により与えられ
ている。
【０１６１】ＲＧＢ毎に割り当てられる上記のラッチ１
４、転送回路１５、デコーダ１６およびアナログスイッ
チ１７…により、前述の駆動部２２が構成される。
【０１６２】上記のように構成されるソースドライバで
は、映像信号ＤＩＧが走査回路１１からのパルス信号に
同期してラッチ１４…でサンプリングされる。サンプリ
ングされた信号は、転送回路１５…により転送信号ＴＲ
Ｐに同期して水平帰線期間内に一括してデコーダ１６に
転送される。デコーダ１６では、ラッチ１４…を経た３
ビットの信号が復号化されることにより８つのデコード
信号が得られる。
【０１６３】そして、８つの階調電圧ＶＧＳのいずれか
が、上記のデコード信号に基づいてアナログスイッチ１
７…により選択される。ここで、転送回路１５…により
信号が転送されることにより、階調電圧ＶＧＳをデータ
信号線ＳＬに出力するための期間が、ほぼ１水平走査期
間分だけ確保される。選択されたＲＧＢ毎の階調電圧Ｖ
ＧＳは、アナログスイッチ１７…を介してそれぞれデー
タ信号線ＳＬ(R)・ＳＬ(G)・ＳＬ(B)に出力される。
【０１６４】上記のようなソースドライバにおいて、映
像信号ＤＩＧおよびクロック信号ＣＫＳを、前記の本発
明に係るデータ信号出力回路のいずれかの分配回路を用
いて選択的に供給することにより、映像信号ＤＩＧおよ
びクロック信号ＣＫＳに係る消費電力を大幅に低減する
ことができる。その結果、マルチプレクサ方式のデジタ
ル型ソースドライバを備えた画像表示装置においても、
容易に低消費電力化を図ることができる。
【０１６５】〔第３の画像表示装置〕 第３の画像表示装置は、第１または第２の画像表示装置
と同様に構成されているが、図２５に示すように、画素
４の構成が異なる。すなわち、各画素４は、面積の異な
る３個の副画素４ａ〜４ｃからなっている。副画素４ａ
〜４ｃには、それぞれ別々のデータ信号線ＳＬ…が画素
トランジスタＳＷ…を介して接続されている。また、副
画素４ａ〜４ｃは、２値の信号（階調表示用データ）に
よって駆動されており、それぞれの面積比に基づいて階
調表示を行うようになっている。
【０１６６】面積階調表示法と呼ばれるこの表示法で
は、２値の信号を駆動に用いているので、画素トランジ
スタＳＷ…の特性のバラツキの影響のみならず、雑音の
影響が階調表示用データに及びにくくなる。それゆえ、
表示を良好に行うことができ、特に、前述の薄膜トラン
ジスタにより構成されたソースドライバ３３でも、良好
な表示が期待できる。
【０１６７】第３の画像表示装置におけるソースドライ
バ３３は、上記の面積階調表示法を実現するために、図
２６に示すように、走査回路１１、ラッチ１４、転送回
路１５、排他的論理和回路（図中、ＸＯＲ回路）１８お
よびバッファ１９を備えている。ラッチ１４、転送回路
１５、排他的論理和回路１８およびバッファ１９は、Ｒ
ＧＢについてそれぞれ３個ずつ、すなわち映像信号ＤＩ
Ｇのビット数（９）と同数設けられている。排他的論理
和回路１８は、交流駆動の周期に対応して反転する反転
信号ＦＲＭとラッチ１４でサンプリングされた信号との
排他的論理和をとる回路である。
【０１６８】上記のように構成されるソースドライバ３
３では、前述のマルチプレクサ方式のソースドライバと
同様に、９ビットの映像信号ＤＩＧが１ビットずつ、走
査回路１１からのパルス信号に同期してラッチ１４…で
サンプリングされる。ラッチ１４…からの信号は、転送
回路１５…により１水平走査期間分の映像信号を水平帰
線期間中に転送される。
【０１６９】そして、転送された信号と上記の反転信号
ＦＲＭとの排他的論理和が排他的論理和回路１８…でと
られる。排他的論理和回路１８…からの出力信号は、表
示に要する電圧への変換のために、バッファ１９で緩衝
増幅された後、Ｒ（赤）のデータ信号線ＳＬ(R1)〜ＳＬ
(R3)、Ｇ（緑）のデータ信号線ＳＬ(G1)〜ＳＬ(G3)、Ｂ
（青）のデータ信号線ＳＬ(B1)〜ＳＬ(B3)にそれぞれ出
力される。
【０１７０】上記のソースドライバ３３においては、映
像信号ＤＩＧおよびクロック信号ＣＫＳを、前記本発明
に係るデータ信号出力回路のいずれかにおける各分配回
路を用いて選択的に供給することにより、映像信号およ
びクロック信号に係る消費電力を大幅に低減することが
できる。その結果、面積階調表示法に適応した第３の画
像表示装置の低消費電力化を容易に図ることができる。
【０１７１】なお、本実施の形態においては、本発明の
データ信号出力回路を液晶表示装置に適用した例につい
て説明した。しかし、本発明のデータ信号出力回路は、
これに限らず、同様な目的を達成するための他の画像表
示装置あるいは他の分野の回路、装置等においても適用
することができる。
【０１７２】
【発明の効果】以上のように、本発明のデータ信号出力
回路は、複数のブロックに分割されるデータ信号出力回
路において、上記ブロックにより分割され、クロック信
号に同期して走査信号を順次出力するシフトレジスタ
と、上記シフトレジスタと同様に分割され、入力された
デジタル信号を上記走査信号に同期してサンプリングす
るとともに、サンプリングされたデジタル信号に応じた
データ信号を複数の出力線にそれぞれ出力する選択出力
部と、上記ブロックのそれぞれに設けられ、少なくと
も、各ブロック内の分割された選択出力部が動作すべき
期間に、その分割された選択出力部にデジタル信号を供
給する第１供給回路とを備えている。
【０１７３】これにより、それぞれのブロックに第１供
給回路が設けられているので、デジタル信号は、一部の
ブロックにのみ供給されるが、全てのブロックに常に供
給されることはない。それゆえ、デジタル信号を供給す
るための信号線（デジタル信号線）の負荷を実効的に軽
減することができる。したがって、データ信号出力回路
の消費電力を大幅に低減することができるという効果を
奏する。
【０１７４】そして、本発明のデータ信号出力回路は、
上記ブロックのそれぞれに設けられ、少なくとも、各ブ
ロック内の分割されたシフトレジスタが動作すべき期間
に、その分割されたシフトレジスタにクロック信号を供
給する第２供給回路をさらに備え、上記第１および第２
供給回路のそれぞれによるデジタル信号およびクロック
信号の供給が、外部より入力される異なるブロック選択
信号により独立して制御される構成である。
【０１７５】これにより、デジタル信号およびクロック
信号を供給するための信号線の負荷を実効的に軽減する
ことができる。また、上記第１および第２供給回路は、
異なるブロック選択信号に基づいて独立して信号の供給
が制御されるので、デジタル信号の供給とクロック信号
の供給とでそれぞれ最適に制御することが可能になる。
【０１７６】したがって、データ信号出力回路の消費電
力を低減することができ、加えて、信号供給の最適化に
伴って低消費電力化を図ることができるという効果を奏
する。
【０１７７】あるいは、本発明のデータ信号出力回路
は、上記ブロックのそれぞれに設けられ、少なくとも、
各ブロック内の分割されたシフトレジスタが動作すべき
期間に、その分割されたシフトレジスタにクロック信号
を供給する第２供給回路をさらに備え、上記第１供給回
路が、上記シフトレジスタにおける所定の出力段から出
力されるパルス信号に基づいて、デジタル信号の供給を
制御するための第１ブロック選択信号を生成する第１選
択回路を有し、上記第２供給回路が、上記シフトレジス
タにおける所定の出力段から出力されるパルス信号に基
づいて、クロック信号の供給を制御するための第２ブロ
ック選択信号を上記第１選択回路と独立して生成する第
２選択回路を有している構成である。
【０１７８】これにより、各ブロックに対し最適なパル
ス信号を用いて第１および第２ブロック選択信号を設定
すれば、デジタル信号およびクロック信号が同時に供給
されるブロックを必要最小限に抑えることが可能にな
る。また、外部よりブロック選択信号を入力する必要が
なくなるので、ブロック選択信号を入力するための信号
線が不要になる。さらに、第１および第２選択回路が独
立して異なる第１および第２ブロック選択信号を生成す
るので、デジタル信号の供給とクロック信号の供給とで
それぞれ最適に制御することが可能になる。
【０１７９】したがって、低消費電力化を図ることがで
き、加えて、データ信号出力回路が組み込まれるシステ
ムの構成の簡素化を図るとともに、信号供給の最適化に
伴って低消費電力化を図ることができるという効果を奏
する。
【０１８０】本発明の画像表示装置は、マトリクス状に
配された複数の画素と、上記デジタル信号としてデジタ
ルの映像信号が入力され、各画素にその映像信号に応じ
たデータ信号を表示用データ信号として供給する上記い
ずれかのデータ信号出力回路と、表示用データ信号の各
画素への書き込みを制御する書込制御回路とを備えてい
る構成である。
【０１８１】これにより、少なくとも、前述のように、
デジタルの映像信号が、一部のブロックにのみ供給され
るが、全てのブロックに常に供給されることはない。そ
れゆえ、映像信号を供給するための信号線の負荷を実効
的に軽減することができる。また、データ信号出力回路
が上記いずれかのデータ信号出力回路であることによ
り、クロック信号を供給するための信号線の負荷を実効
的に軽減することができる。したがって、データ信号出
力回路の消費電力を大幅に低減し、画像表示装置の低消
費電力化を図ることができるという効果を奏する。特
に、映像信号が多階調であるほど、映像信号を供給する
ための信号線の数が増加するので、その効果が顕著にな
る。
【０１８２】本発明の画像表示装置は、上記の画像表示
装置であって、少なくとも上記データ信号出力回路およ
び上記画素を構成するトランジスタが、同一基板上に形
成された薄膜トランジスタであるので、薄膜トランジス
タにより消費電力が大きくなりがちであるが、上記のよ
うに、信号線の負荷が実効的に軽減されることにより、
データ信号出力回路の消費電力を低減することができ
る。したがって、画像表示装置において、消費電力の増
大を招くことなく薄膜トランジスタの諸特性を活用する
ことができるという効果を奏する。
【０１８３】本発明の画像表示装置は、上記の画像表示
装置であって、上記トランジスタが、６００℃以下の温
度で形成される多結晶シリコン薄膜トランジスタである
ので、基板として安価なガラス基板を用いることができ
る。したがって、画像表示装置において、消費電力の増
大を招くことなく薄膜トランジスタの諸特性を活用する
ことができ、加えて、画像表示装置を安価に提供するこ
とができるという効果を奏する。
【０１８４】本発明の画像表示装置は、上記いずれかの
画像表示装置であって、上記データ信号出力回路におけ
る上記選択出力部は、外部より複数の階調電圧が入力さ
れ、複数ビットの映像信号に応じて複数の階調電圧から
いずれかを選択することにより、選択された階調電圧を
表示用データ信号として各画素に供給する構成である。
【０１８５】これにより、データ信号出力回路の消費電
力において、映像信号、クロック信号等の供給に伴う消
費電力の占める割合が大きくなるが、上記のように、信
号線の負荷が実効的に軽減されるので、データ信号出力
回路の消費電力を低減することができる。したがって、
上記の画像表示装置がそれぞれ奏する効果に加え、本発
明のデータ信号出力回路にいわゆるマルチプレクサ方式
の駆動回路を適用した低消費電力の画像表示装置を提供
することができるという効果を奏する。
【０１８６】本発明の画像表示装置は、上記いずれかの
画像表示装置であって、上記画素が、入力される映像信
号のビット数に対応した複数の副画素に分割されてお
り、上記データ信号出力回路が、映像信号の各ビットに
応じて２値の表示用データ信号を各副画素に供給する構
成である。
【０１８７】これにより、いわゆる面積階調表示法によ
り表示が行われ、データ信号出力回路の消費電力におい
て、映像信号、クロック信号等の供給に伴う消費電力の
占める割合が大きくなるが、上記のように、信号線の負
荷が実効的に軽減されるので、データ信号出力回路の消
費電力を低減することができる。また、表示用データ信
号が２値であることから、データ信号出力回路を構成す
る素子（トランジスタ）の特性のバラツキ等の影響が表
示用データ信号に現れにくくなる。したがって、上記の
画像表示装置がそれぞれ奏する効果に加え、より良好な
表示を行う画像表示装置を提供することができるという
効果を奏する。
【図面の簡単な説明】
【図１】本発明の前提となる第１のデータ信号出力回路
の構成を示すブロック図である。
【図２】第１のデータ信号出力回路におけるシフトレジ
スタ部の構成を示す回路図である。
【図３】第１のデータ信号出力回路のより具体的な構成
を示すブロック図である。
【図４】図３の第１のデータ信号出力回路における分配
回路の構成を示す回路図である。
【図５】図３の第１のデータ信号出力回路の動作を示す
タイムチャートである。
【図６】本発明の前提となる第２のデータ信号出力回路
の構成を示すブロック図である。
【図７】第２のデータ信号出力回路における分配回路の
構成を示す回路図である。
【図８】本発明の実施の一形態に係る第３のデータ信号
出力回路の構成を示すブロック図である。
【図９】第３のデータ信号出力回路のより具体的な構成
を示すブロック図である。
【図１０】図９の第３のデータ信号出力回路における分
配回路の構成を示す回路図である。
【図１１】図９の第３のデータ信号出力回路の動作を示
すタイムチャートである。
【図１２】第３のデータ信号出力回路のより具体的な他
の構成を示すブロック図である。
【図１３】図１２の第３のデータ信号出力回路における
分配回路の構成を示す回路図である。
【図１４】図１２の第３のデータ信号出力回路の動作を
示すタイムチャートである。
【図１５】本発明の実施の一形態に係る第４のデータ信
号出力回路の構成を示すブロック図である。
【図１６】第４のデータ信号出力回路における分配回路
の構成を示す回路図である。
【図１７】本発明の比較例としての第５のデータ信号出
力回路の構成を示すブロック図である。
【図１８】第５のデータ信号出力回路における分配回路
の構成を示す回路図である。
【図１９】本発明の実施の他の形態に係る第１の画像表
示装置および従来の画像表示装置に共通する構成を示す
ブロック図である。
【図２０】第１の画像表示装置における画素の構成を示
す回路図である。
【図２１】本発明の実施の他の形態に係る第２の画像表
示装置および従来の画像表示装置に共通する構成を示す
ブロック図である。
【図２２】第２の画像表示装置に用いられる薄膜トラン
ジスタの構造を示す断面図である。
【図２３】図２２の薄膜トランジスタの製造工程を示す
断面図である。
【図２４】第１および第２の画像表示装置および従来の
画像表示装置に共通に用いられるソースドライバ（デー
タ信号出力回路）の構成を示すブロック図である。
【図２５】本発明の実施の他の形態に係る第３の画像表
示装置の構成を示すブロック図である。
【図２６】第３の画像表示装置に用いられるソースドラ
イバ（データ信号出力回路）の構成を示すブロック図で
ある。
【図２７】従来の点順次駆動方式のアナログ型ソースド
ライバの構成を示すブロック図である。
【符号の説明】
２ 走査信号線駆動回路（書込制御回
路） ４ 画素 ４ａ〜４ｃ 副画素 ５ ガラス基板（基板） ２１ シフトレジスタ部（シフトレジ
スタ） ２２ 駆動部（選択出力部） ２３・２４ 分配回路（第１供給回路） ２４ａ・２４ｂ ＮＯＲゲート（選択回路、第１
選択回路） ２４ｃ インバータ（選択回路） ２５・２６ 分配回路（第２供給回路） ２６ａ・２６ｂ ＮＯＲゲート（第２選択回路） ２６ｃ ＮＡＮＤゲート（第２選択回
路） ２８ 分配回路（第１および第２供給
回路） ３３ データ信号線駆動回路（データ
信号出力回路） ＢＬＫ1〜ＢＬＫn ブロック ＢＫＤ1〜ＢＫＤn ブロック選択信号（第１ブロック
選択信号） ＢＫＣ1〜ＢＫＣn ブロック選択信号（第２ブロック
選択信号） ＣＬＫ クロック信号 ＤＩＧ デジタル映像信号 Ｒ リセット信号 Ｓ セット信号 ＳＲＰ パルス信号 ＶＧＳ 階調電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−30239（ＪＰ，Ａ) 特開 平５−325584（ＪＰ，Ａ) 特開 平８−160387（ＪＰ，Ａ) 特開 平７−261155（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のブロックに分割されるデータ信号出
    力回路において、 上記ブロックにより分割され、クロック信号に同期して
    走査信号を順次出力するシフトレジスタと、 上記シフトレジスタと同様に分割され、入力されたデジ
    タル信号を上記走査信号に同期してサンプリングすると
    ともに、サンプリングされたデジタル信号に応じたデー
    タ信号を複数の出力線にそれぞれ出力する選択出力部
    と、 上記ブロックのそれぞれに設けられ、少なくとも、各ブ
    ロック内の分割された選択出力部が動作すべき期間に、
    その分割された選択出力部にデジタル信号を供給する第
    １供給回路と、 上記ブロックのそれぞれに設けられ、少なくとも、各ブ
    ロック内の分割されたシフトレジスタが動作すべき期間
    に、その分割されたシフトレジスタにクロック信号を供
    給する第２供給回路とを備え、 上記第１および第２供給回路は、外部より入力される異
    なる第１および第２ブロック選択信号により、それぞれ
    デジタル信号およびクロック信号の供給が独立して制御
    される ことを特徴とするデータ信号出力回路。
  2. 【請求項２】複数のブロックに分割されるデータ信号出
    力回路において、 上記ブロックにより分割され、クロック信号に同期して
    走査信号を順次出力するシフトレジスタと、 上記シフトレジスタと同様に分割され、入力されたデジ
    タル信号を上記走査信号に同期してサンプリングすると
    ともに、サンプリングされたデジタル信号に応じたデー
    タ信号を複数の出力線にそれぞれ出力する選択出力部
    と、 上記ブロックのそれぞれに設けられ、少なくとも、各ブ
    ロック内の分割された選択出力部が動作すべき期間に、
    その分割された選択出力部にデジタル信号を供給する第
    １供給回路と、 上記ブロックのそれぞれに設けられ、少なくとも、各ブ
    ロック内の分割されたシフトレジスタが動作すべき期間
    に、その分割されたシフトレジスタにクロック信号を供
    給する第２供給回路とを備え、 上記第１供給回路は、上記シフトレジスタにおける所定
    の出力段から出力されるパルス信号に基づいて、デジタ
    ル信号の供給を制御するための第１ブロック選択信号を
    生成する第１選択回路を有し、 上記第２供給回路は、上記シフトレジスタにおける所定
    の出力段から出力されるパルス信号に基づいて、クロッ
    ク信号の供給を制御するための第２ブロック選択信号を
    上記第１選択回路と独立して生成する第２選択回路を有
    していることを特徴とする データ信号出力回路。
  3. 【請求項３】マトリクス状に配された複数の画素と、 上記デジタル信号としてデジタルの映像信号が入力さ
    れ、各画素にその映像信号に応じたデータ信号を表示用
    データ信号として供給する請求項１または２に記載のデ
    ータ信号出力回路と、 表示用データ信号の各画素への書き込みを制御する書込
    制御回路とを備えていることを特徴とする画像表示装
    置。
  4. 【請求項４】少なくとも上記データ信号出力回路および
    上記画素を構成するトランジスタが、同一基板上に形成
    された薄膜トランジスタであることを特徴とする請求項
    ３に記載の画像表示装置。
  5. 【請求項５】上記トランジスタが、６００℃以下の温度
    で形成される多結晶シリコン薄膜トランジスタであるこ
    とを特徴とする請求項４に記載の画像表示装置。
  6. 【請求項６】上記データ信号出力回路における上記選択
    出力部は、外部より複数の階調電圧が入力され、複数ビ
    ットの映像信号に応じて複数の階調電圧からいずれかを
    選択することにより、選択された階調電圧を表示用デー
    タ信号として各画素に供給することを特徴とする請求項
    ３ないし５のいずれかに記載の画像表示装置。
  7. 【請求項７】上記画素は、入力される映像信号のビット
    数に対応した複数の副画素に分割されており、 上記データ信号出力回路は、映像信号の各ビットに応じ
    て２値の表示用データ信号を各副画素に供給することを
    特徴とする請求項３ないし５のいずれかに記載の画像表
    示装置。
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