JPH0850465A - シフトレジスタ及び表示装置の駆動回路 - Google Patents

シフトレジスタ及び表示装置の駆動回路

Info

Publication number
JPH0850465A
JPH0850465A JP7090493A JP9049395A JPH0850465A JP H0850465 A JPH0850465 A JP H0850465A JP 7090493 A JP7090493 A JP 7090493A JP 9049395 A JP9049395 A JP 9049395A JP H0850465 A JPH0850465 A JP H0850465A
Authority
JP
Japan
Prior art keywords
shift register
signal
shift
train
normal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7090493A
Other languages
English (en)
Inventor
Katsuya Kihara
勝也 木原
Masayuki Furukawa
雅行 古河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP7090493A priority Critical patent/JPH0850465A/ja
Priority to KR1019950013639A priority patent/KR950034040A/ko
Priority to US08/452,694 priority patent/US5781171A/en
Publication of JPH0850465A publication Critical patent/JPH0850465A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/86—Masking faults in memories by using spares or by reconfiguring in serial access memories, e.g. shift registers, CCDs, bubble memories
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1608—Error detection by comparing the output signals of redundant hardware
    • G06F11/1616—Error detection by comparing the output signals of redundant hardware where the redundant component is an I/O device or an adapter therefor
    • G06F11/162—Displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 シフトレジスタ内の欠陥の発生によって信号
伝達が阻害されることのないシフトレジスタを有するマ
トリクス型表示装置の駆動回路を提供する。 【構成】 シフトレジスタは、双方向スキャン及び正規
／冗長ライン用の４系統のシフトレジスタ２１１〜２１
４を有する。各系統のシフトレジスタは、各々ブロック
毎に分割され、その間に伝達回路２８０が設けられてい
る。伝達回路２８０は、トランスファーゲートを用いて
スイッチ回路を構成している。伝達回路２８０は正規／
冗長ラインの双方のシフトレジスタからの出力信号を受
け取り、制御信号に従って正常な出力信号のみを次段の
シフトレジスタ２１１ｂ、２１２ｂ側へ出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、シフトレジスタ及び表
示装置の駆動回路の構成に関する。
【０００２】
【従来の技術】従来のマトリクス型液晶表示装置の一例
が図１２に示されている。図１２に示すマトリクス型液
晶表示装置は、液晶パネル１００と、データドライバ２
００及び走査ドライバ３００とを備えている。液晶パネ
ル１００は、互いに平行に配列された複数の走査電極１
０１と、この走査電極１０１に直交して互いに平行に配
列された複数の信号電極１０２とを有している。走査電
極１０１と信号電極１０２との交差部分近傍には、絵素
電極１０３を駆動するためのＴＦＴ（ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）１０４が設けられている。液
晶パネル１００の信号電極１０２はデータドライバ２０
０に接続され、また走査電極１０１は走査ドライバ３０
０に接続されている。
【０００３】データドライバ２００は、この液晶表示装
置に入力されるビデオ信号をサンプリングして、信号電
極１０２に供給する。また、走査ドライバ３００は、走
査電極１０１に対して順に走査パルスを出力する。
【０００４】データドライバ２００及び走査ドライバ３
００は、外部に設けられたコントロール回路４００から
の制御信号に基づいて液晶パネル１００の各絵素電極に
所定のタイミングでビデオ信号を供給するように動作す
る。
【０００５】データドライバ２００の構成、特にシフト
レジスタ２１０の概略構成が図１３に示され、またその
要部の回路構成が図１４に示されている。データドライ
バ２００は、正規ライン及び冗長ラインの２系統のシフ
トレジスタ２１０と、外部からビデオ信号を入力するた
めのビデオライン２５０と、ビデオライン２５０から入
力されるビデオ信号を信号電極１０２に出力するための
開閉動作を行うサンプリングトランジスタ２６０とを有
している。
【０００６】シフトレジスタ２１０は、正規ライン及び
冗長ラインの各系統毎に所定個数のシフトレジスタをブ
ロック化したシフトレジスタブロック２１１ａ、２１１
ｂ、・・・、２１２ａ、２１２ｂ・・・が互いに並列に
接続されている。各シフトレジスタブロックの間はＮＯ
Ｒゲート２３０によって接続されている。また、正規ラ
イン及び冗長ラインのシフトレジスタブロック内の同一
位置からの出力信号は、ＡＮＤゲート２４０を介してサ
ンプリングトランジスタ２６０に出力されるように接続
されている。
【０００７】データドライバ２００は、以下のように動
作する。コントロール回路４００から出力されるシフト
パルス（ＳＰ）は、正規／冗長ラインのシフトレジスタ
２１１ａ、２１２ａの入力端子から入力される。各シフ
トレジスタ２１１ａ、２１２ａは、シフトパルスを所定
のタイミングで伝達しながら、順次、ＮＡＮＤ及びイン
バータを組み合わせたＡＮＤゲート２４０に対してサン
プリングパルスを出力し、サンプリングトランジスタ２
６０を導通させる。各シフトレジスタブロック２１１
ａ、２１２ａの出力端に達したシフトパルスは、ＮＯＲ
ゲート２３０に入力され、ＮＯＲ論理に従ってその出力
が次段のシフトレジスタ２１１ｂ、２１２ｂのシフトパ
ルスとして出力される。
【０００８】このように、シフトレジスタは、正規／冗
長シフトレジスタの入力端から入力されたシフトパルス
を出力側へシフトしながら伝達するとともに、シフトレ
ジスタの所定の位置からＮＡＮＤとインバータを組み合
わせたＡＮＤゲート２４０を介してサンプリングトラン
ジスタ２６０へサンプリングパルスを出力し、ビデオラ
イン２５０からビデオ信号を信号電極１０２側へ出力さ
せる。
【０００９】ビデオ信号は、コントロール回路４００か
らの出力信号に応じたタイミングで各信号電極１０２に
出力され、走査ドライバ３００によって駆動された走査
電極１０１との組合せに従って所定の液晶セルに付加さ
れる。
【００１０】なお、最近では、双方向スキャンが可能な
シフトレジスタを備えたマトリクス型液晶表示装置も提
案されている。双方向スキャンを可能とする１つの方法
は、作製プロセスでのマスク交換による方法を用いて右
スキャン用と左スキャン用のシフトレジスタを作製する
ものである。しかし、この方法は、スキャン方向に応じ
た２種類のマスクを用いる必要があり、このマスクの設
計及び製作コストが高くなるという欠点があった。この
ため、他の方法として、１系統のシフトレジスタを用い
て双方向のスキャンを可能とする構造を用いたものが提
案されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来例による液晶表示装置では、駆動回路の製造工程にお
いて、データドライバ２００あるいは走査ドライバ３０
０のシフトレジスタ中に欠陥を生じる場合がある。そし
て、このような欠陥によって、例えばシフトレジスタ内
のシフトパルスの伝達が不能になったり、あるいはサン
プリングトランジスタ２６０への出力が不能となるよう
な事態が生じる。
【００１２】例えば、前者の例では図１４を参照して、
仮に正規シフトレジスタの第１ブロック２１１ａ内でシ
フトパルスの出力がＨｉに固定されるような欠陥が生じ
た場合、ＮＯＲゲート２３０には正規シフトレジスタ側
からＨｉ入力が与えられ、冗長シフトレジスタ側からの
入力にかかわらず、ＮＯＲゲート２３０の出力がＬｏｗ
となる。そのため、第２段目以降のシフトレジスタブロ
ックに対してシフトパルスの伝達が行われなくなる。
【００１３】また、例えば正規シフトレジスタの第１シ
フトレジスタブロック２１１ａ内でその出力がＬｏｗに
固定されるような欠陥が生じた場合には、ＡＮＤゲート
２４０には、正規シフトレジスタからＬｏｗ入力が与え
られる。この結果、冗長シフトレジスタの入力にかかわ
らずサンプリングトランジスタ２６０のゲートには、Ｌ
ｏｗの出力が付加されることになり、サンプリングトラ
ンジスタ２６０は導通しない。そのため、ビデオライン
２５０からのデータのサンプリングを行うことができな
くなる。
【００１４】このように、従来のシフトレジスタは、そ
のライン中に欠陥が発生した場合にはシフトパルスの伝
達が行われなくなるという問題があった。また、１系統
のシフトレジスタで双方向スキャンを可能とする後者の
例においては、シフトレジスタの構造が非常に複雑とな
り、その製造プロセスにおいて、シフトレジスタの素子
構造中に欠陥が生じる割合が増加するという問題点があ
る。そして、このシフトレジスタ構造に欠陥が生じる
と、双方向のスキャンが不能となり、駆動回路全体が動
作しなくなるという重大な障害が発生する。
【００１５】本発明は、シフトレジスタライン中に欠陥
が生じた場合でも正常な信号を伝達することができるシ
フトレジスタ及び表示装置の駆動回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段及びその作用並びに効果】
本発明のシフトレジスタは、複数系統のシフトレジスタ
列と、複数系統のシフトレジスタ列のいずれかを伝達さ
れるシフト信号に異常が生じた場合に、正常なシフト信
号を選択して出力する信号選択手段とを備えることを特
徴とする。
【００１７】本発明の表示装置の駆動回路は、信号電極
または走査電極を順次選択して駆動するためのシフト信
号を伝達する複数系統のシフトレジスタ列と、複数系統
のシフトレジスタ列の各々を伝達されるシフト信号受け
取り、何れか１つのシフト信号を選択して出力する信号
選択手段とを備えている。
【００１８】本発明の駆動回路において、複数系統のシ
フトレジスタ列の何れかを伝達されるシフト信号に異常
が生じた場合、信号選択手段は、正常のシフト信号を選
択して出力する。これにより、シフトレジスタ列の上流
側で生じた異常信号に阻害されることなく、正常なシフ
ト信号を下流側に伝達することができる。
【００１９】本発明の限定された構成においては、複数
系統のシフトレジスタ列は、正規シフトレジスタ列と冗
長シフトレジスタ列とを有している。そして、信号選択
手段は、１つのシフトレジスタ列内を伝達されるシフト
信号を入力とする第１トランスファーゲートと、他のシ
フトレジスタ列内を伝達されるシフト信号を入力とする
第２トランスファーゲートとを有し、制御信号に従って
何れか一方のゲートを導通してシフト信号を出力するス
イッチ回路を有している。
【００２０】本発明のより限定された構成では、このシ
フト信号の選択動作は、スイッチ回路を構成する２つの
トランスファーゲートの何れか一方を制御信号によって
導通することにより正常なシフト信号を選択して出力す
ることにより行われる。
【００２１】本発明の他の限定した構成において、信号
選択手段は、正規シフトレジスタ列内を伝達されるシフ
ト信号を入力とする第１クロックドインバータと、冗長
シフトレジスタ列内を伝達されるシフト信号を入力とす
る第２クロックドインバータとをワイヤードＯＲ接続
し、これらのクロックドインバータの何れか一方の入力
を選択して出力する選択回路を有している。
【００２２】この２つのクロックドインバータがワイヤ
ードＯＲ接続された選択回路は、制御信号に従って２つ
のシフトレジスタ列の内、正常なシフト信号のみを選択
して出力する。
【００２３】さらに、本発明のより限定された構成にお
いては、スイッチ回路または選択回路は、所定のブロッ
ク単位に分割された正規シフトレジスタ列及び冗長シフ
トレジスタ列の各ブロックの間に接続されている。
【００２４】さらに、本発明の他の限定された構成にお
いて、スイッチ回路または選択回路は、正規シフトレジ
スタ列及び冗長シフトレジスタ列と走査電極またはサン
プリングトランジスタとの間に接続されている。
【００２５】さらに、本発明の他の限定した構成におい
ては、上記のスイッチ回路または選択回路の構成を、ゲ
ート側におけるシフトレジスタ列の構成に対して、同様
に適用される。
【００２６】本発明の広い局面によれば、第１の方向に
信号を伝達するための第１正規シフトレジスタ列及び第
１冗長シフトレジスタ列と、上記第１の方向と逆の第２
の方向に信号を伝達するための第２正規シフトレジスタ
列及び第２シフト冗長シフトレジスタ列とを有し、各シ
フトレジスタ列が、互いに独立に配置されて形成されて
いるシフトレジスタが提供される。
【００２７】上記シフトレジスタにおいては、好ましく
は、上記シフトレジスタ列が、基板上において互いに並
列に配置されて形成される。本発明のシフトレジスタで
は、正規／冗長及び第１／第２方向スキャンラインの４
系統のシフトレジスタがそれぞれ独立に配置されて形成
されているので、製造プロセスにおける欠陥の発生箇所
が、４系統のシフトレジスタ列の広範囲にわたる確率が
極めて低くなり、それによってシフトレジスタの不良の
発生を低減することができ、歩留りを高めることができ
る。
【００２８】本発明による表示装置の駆動回路は、複数
の画素に接続される複数の信号電極または走査電極に所
定の信号を順次出力するためのシフトレジスタを有して
いる。シフトレジスタは、双方向スキャンを可能とする
ために、第１の方向に信号を伝達するための第１正規シ
フトレジスタ列と、逆の第２の方向に信号を伝達するた
めの第２正規シフトレジスタ列とを有している。さら
に、双方向の正規シフトレジスタ列には、冗長性を高め
るために各々第１冗長シフトレジスタ列と第２冗長シフ
トレジスタ列とが形成されている。そして、この４系統
のシフトレジスタ列は、基板上に互いに独立して形成さ
れている。
【００２９】本発明の限定された構成においては、上記
４系統のシフトレジスタ列は、各々基板上に互いに並列
に配置して形成されている。本発明の駆動装置におい
て、正規／冗長及び第１／第２方向スキャンラインの４
系統のシフトレジスタ列を各々独立に配置して形成する
ことにより、製造プロセスにおける欠陥の発生箇所が、
４系統のシフトレジスタ列の広範囲に渡る確率が極めて
低くなる。これにより、不良品の発生が低減され、製造
歩留りが向上する。
【００３０】また、本発明のより限定された構成におい
ては、第１正規シフトレジスタ列及び第１冗長シフトレ
ジスタ列のいずれか一方が、第２正規シフトレジスタ列
と第２冗長シフトレジスタ列との間に配置して形成され
ている。
【００３１】この構成によると、製造プロセスにおける
欠陥が、仮に隣接する２つのシフトレジスタ列にまたが
って発生するような場合においても、残りの２系統のシ
フトレジスタ列は、各々第１方向のシフトレジスタ列と
第２方向のシフトレジスタ列の組み合わせが救済され
る。これにより双方向のスキャン機能が確保される。
【００３２】本発明の他の局面において、マトリクス型
表示装置の駆動装置は、さらに、互いに位相の異なる所
定種のビデオ信号を入力するためのビデオ信号入力ライ
ンを備えている。また、このビデオ信号入力ラインに
は、各々信号電極が接続されており、このビデオ信号入
力ラインの各々に接続された所定本数の信号電極を１組
として、シフトレジスタから出力される共通の出力信号
によってビデオ信号入力ラインから各々の信号電極にビ
デオ信号が出力されるように構成されている。また、シ
フトレジスタ列の各々は、１組の信号電極に対して出力
信号を出力する単位シフトレジスタを信号電極の組数に
応じた個数有している。そして、基板上には、各々のシ
フトレジスタ列の各単位シフトレジスタが直列状に交互
に配置して形成されている。
【００３３】この構成によれば、４系統のシフトレジス
タ列の各単位シフトレジスタの並びにおいて、互いに隣
接する単位シフトレジスタ間に製造プロセスにおける欠
陥が発生した場合であっても、残りの２系統のシフトレ
ジスタ列の単位シフトレジスタが救済される。これによ
り、すべてのシフトレジスタ列が欠陥により動作不能と
なる確率が低下する。
【００３４】本発明のより限定された構成において、上
記の基板には、信号電極、走査電極及び画素が形成され
る矩形の画素領域と、画素領域の信号電極に直交する１
辺に沿って延びるシフトレジスタ形成領域とが構成され
ている。シフトレジスタ形成領域は、さらに、１組の信
号電極に接続される画素領域毎に対応した単位シフトレ
ジスタ形成部を有し、各シフトレジスタ列の各単位シフ
トレジスタは、単位シフトレジスタ形成部内で信号電極
に直交する方向に交互に配置して形成されている。
【００３５】上記の構成によると、１組、例えば本実施
例においては４本の信号電極に接続される画素領域ごと
にシフトレジスタ形成領域が割り当てられ、単位シフト
レジスタ形成部が構成される。このようにして、単位シ
フトレジスタ形成部内に４系統のシフトレジスタ列の各
々の単位シフトレジスタを交互に直列状に配置すること
により、シフトレジスタの形成領域を縮小することがで
きる。
【００３６】さらに、本発明のより限定された構成にお
いては、単位シフトレジスタ形成部内において、第１正
規シフトレジスタ列及び第１冗長シフトレジスタ列のい
ずれか一方の単位シフトレジスタ列は、前記第２正規シ
フトレジスタ列の単位シフトレジスタと第２冗長シフト
レジスタ列の単位シフトレジスタとの間に配置して形成
されている。
【００３７】上記の構成によると、互いに隣接する単位
シフトレジスタ間に製造プロセス上の欠陥が発生した場
合であっても、残りの２系統の単位シフトレジスタは、
第１及び第２方向のシフトレジスタ列の単位シフトレジ
スタが救済され、双方向スキャンの機能を保持すること
ができる。
【００３８】
【実施例】以下、本発明の実施例について図面を参照し
て説明することにより、本発明を明らかにする。
【００３９】図１は、本発明の実施例によるマトリクス
型液晶表示装置の概略構成図である。このマトリクス型
液晶表示装置は、同一基板１上に液晶パネル１０とデー
タドライバ２００及び走査ドライバ３００とが形成され
たいわゆるドライバ一体型の構造を有している。
【００４０】液晶パネル１０は、水平方向に互いに平行
に延びる複数の走査電極１０１と、走査電極１０１に直
交する垂直方向に互いに平行に延びる複数の信号電極１
０２と、走査電極１０１及び信号電極１０２の交差部近
傍に配置されるＴＦＴ（ThinFilm Transistor）１０４
と、ＴＦＴ１０４に接続される絵素電極１０３とを備え
ている。走査電極１０１の一端は、各ＴＦＴ１０４のゲ
ート電極に接続され、他端は走査ドライバ３００に接続
されている。また、信号電極１０２は、ＴＦＴ１０４の
ソース電極に接続され、他端はデータドライバ２００に
接続されている。
【００４１】データドライバ２００は、外部から入力さ
れるビデオ信号を所定のサンプリング周波数でサンプリ
ングし、走査ドライバ３００によるゲートオン信号の出
力に同期して各信号電極１０２にビデオ信号を出力す
る。これにより、オン状態のＴＦＴ１０４を通じて絵素
電極１０３にビデオ信号が出力される。
【００４２】上記のような構造を有するマトリクス型表
示装置において、本発明は、特に駆動回路（ドライバ）
のシフトレジスタに関連する構成に特徴を有する。以
下、その実施例について説明する。
【００４３】（第１実施例）本発明の第１実施例による
マトリクス型表示装置の駆動回路、例えばデータドライ
バ２００のシフトレジスタ２１０は、双方向スキャンを
可能とするために２系統のシフトレジスタ列を有してい
る。さらに、この２系統のシフトレジスタ列の各々に冗
長ラインを設けている。従って、シフトレジスタは左ス
キャン正規シフトレジスタ、左スキャン冗長シフトレジ
スタ、右スキャン正規シフトレジスタ、右スキャン冗長
シフトレジスタの４系統のシフトレジスタ列を備えてい
る。また、各シフトレジスタ列は、信号の伝達方向に沿
っていくつかのブロック毎に分割して構成されている。
各ブロック間は伝達回路によって接続されている。
【００４４】図２は、このようなシフトレジスタを含む
駆動回路の構成をブロック図で示したものである。な
お、本図では、一方向スキャンに関連するシフトレジス
タ列のみを例示している。
【００４５】図２を参照して、シフトレジスタの正規ラ
インは、ブロック毎に分割された正規シフトレジスタブ
ロック２１１ａ、２１１ｂ、・・・が伝達回路２８０を
介して直列に接続された構成を有している。また、冗長
ラインは、冗長シフトレジスタブロック２１２ａ、２１
２ｂ、・・・が伝達回路２８０を介して直列に接続され
ている。
【００４６】そして、シフトパルスＳＰは、各々第１正
規シフトレジスタブロック２１１ａ及び第１冗長シフト
レジスタブロック２１２ａの入力端から入力され、所定
のタイミングで各々のシフトレジスタブロック内を伝達
された後、伝達回路２８０を介して次段の第２正規シフ
トレジスタブロック２１１ｂ、第２冗長シフトレジスタ
ブロック２１２ｂに伝達される。
【００４７】正規シフトレジスタブロック２１１ａの出
力側には、検出回路２９５とスイッチコントロール２９
０が接続されている。検出回路２９５は、正規シフトレ
ジスタブロック内を伝達されるシフトパルスを受け取
り、正常なシフトパルスが正規シフトレジスタブロック
内を伝達されているか否かを検出する。
【００４８】スイッチコントロール２９０は、検出回路
２９５からの検出信号を受け取り、伝達回路に２８０に
対して正規及び冗長シフトレジスタのいずれの出力信号
を次段に伝達するかの選択信号を出力し、また、出力セ
レクタ２７０に対しては、正規及び冗長シフトレジスタ
のいずれの出力信号をサンプリングトランジスタ２６０
に出力するかの選択信号を出力する。
【００４９】また、正規及び冗長シフトレジスタブロッ
ク２１１ａ、２１２ａ内の同一位置のシフトレジスタか
ら取り出された出力信号は、出力セレクタ２７０を介し
てサンプリングトランジスタ２６０に与えられる。サン
プリングトランジスタ２６０は、出力セレクタ２７０か
らの出力信号に応じて開閉動作を行い、ビデオラインか
ら入力されるビデオ信号を信号電極１０２側へ出力す
る。
【００５０】図３は、第１実施例によるシフトレジスタ
２１０の平面配置構造を模式的に示した平面構造図であ
る。図３を参照して、シフトレジスタ２１０は、左スキ
ャン用の正規シフトレジスタ列２１１及び冗長シフトレ
ジスタ列２１２と、右スキャン用の正規シフトレジスタ
列２１３及び冗長シフトレジスタ列２１４の４系統のシ
フトレジスタ列から構成されている。４系統のシフトレ
ジスタ列は、水平方向に互いに並列に配置されている。
各シフトレジスタ列は、単位シフトレジスタを所定個数
（ｍ）毎にブロック分割し、各ブロック間をスキャン方
向に沿って伝達回路２８０を介在して直列に接続した構
造を有している。
【００５１】シフトレジスタ列の各ブロックの間には、
伝達回路２８０及び検出回路２９５（図示省略）、スイ
ッチコントロール２９０（図示省略）が配置されてい
る。また、例えば各シフトレジスタ列の単位シフトレジ
スタＳＲ１〜ＳＲ４に対応する位置には、出力セレクタ
２７０が配置されている。出力セレクタ２７０の出力端
はサンプリングトランジスタ２６０のゲートに接続され
ている。
【００５２】サンプリングトランジスタ２６０は、外部
からビデオ信号を入力するためのビデオライン２５０と
複数の信号電極１０２との間に接続され、自身の開閉動
作によってビデオライン２５０から信号電極１０２へビ
デオ信号が出力されるタイミングを制御する。
【００５３】ここで、データドライバ２００の各部の構
成についてさらに説明する。図４は、検出回路２９５及
びスイッチコントロール２９０の回路構成を示す回路図
である。例えば右スキャンの場合、検出回路２９５は、
右スキャン用の正規シフトレジスタ列の各ブロックの最
終段のシフトレジスタからの出力信号と、左スキャン用
の正規シフトレジスタ列の各部ブロックの最終段のシフ
トレジスタからの出力信号とを入力とする。そして、正
規シフトレジスタ内を伝わるシフトパルスの正誤を検出
し、正常なパルスが検出されない場合、検出回路２９５
が、スイッチコントロール２９０に冗長側のトランスフ
ァーゲートをＯＮするように信号を出し、また、正常な
シフトパルスが検出された場合、正規側のトランスファ
ーゲートをＯＮにするように信号を出す。
【００５４】スイッチコントロール２９０は、検出回路
２９５からの検出信号を受取り、伝達回路２８０の何れ
か一方のトランスファーゲート２８１、２８２（図５参
照）をＯＮさせるための制御信号を生成し、伝達回路２
８０に出力する。また、同様に、スイッチコントロール
２９０は、出力セレクタ２７０に対しても正規／冗長シ
フトレジスタからの出力のいずれか一方を選択するため
の制御信号を出力する。
【００５５】図５は、伝達回路２８０近傍の回路構成を
示す回路図である。図５では、一例として左スキャン用
のシフトレジスタブロック間に設けられた伝達回路２８
０の回路構成が示されている。伝達回路２８０は、２つ
のトランスファーゲート２８１、２８２と１つのインバ
ータ２８３を有している。第１トランスファーゲート２
８１は、その入力端が左スキャン正規シフトレジスタブ
ロック２１１ａの出力端に接続されており、また第２ト
ランスファーゲート２８２は、その入力端が左スキャン
冗長シフトレジスタブロック２１２ａの出力端に接続さ
れている。２つのトランスファーゲート２８１、２８２
の出力端は互いに共通接続された後、各々次段の左スキ
ャン正規シフトレジスタブロック２１１ｂ及び左スキャ
ン冗長シフトレジスタブロック２１２ｂに接続されてい
る。２つのトランスファーゲート２８１、２８２の各ゲ
ート電極には、インバータ２８３を介して互いに異なる
電圧が印加されるように接続されている。そして、スイ
ッチコントロール２９０から与えられる制御信号に応じ
て第１及び第２トランスファーゲート２８１、２８２が
ＯＮ／ＯＦＦ動作を行い、左スキャン正規シフトレジス
タブロック２１１ａ及び左スキャン冗長シフトレジスタ
ブロック２１２ａの何れかの出力信号を選択して出力す
る。
【００５６】ここで、伝達回路２８０の具体的動作につ
いて説明する。例えば、左スキャン正規シフトレジスタ
ブロック２１１ａ内に何らかの欠陥が生じ、ブロック端
の出力信号がＨｉ固定される状態を想定する。この場
合、検出回路２９５は、左スキャン正規シフトレジスタ
２１１ａ内で異常が生じたことを検出し、スイッチコン
トロール２９０は、第１トランスファーゲート２８１が
ＯＦＦする制御信号を出力する。このような制御信号が
与えられると、伝達回路２８０の第１トランスファーゲ
ート２８１はＯＦＦし、第２トランスファーゲート２８
２はＯＮする。その結果、伝達回路２８０の出力側には
正常な左スキャン冗長シフトレジスタブロック２１２ａ
からの出力信号が出力される。この出力信号は、次段の
シフトレジスタブロック２１１ｂ、２１２ｂを駆動する
ためのシフトパルスとして伝達される。このように、仮
に左スキャン正規シフトレジスタブロック２１１ａにお
いて欠陥が生じた場合でも、正常な左スキャン冗長シフ
トレジスタブロック２１２ａからの出力信号を次段に伝
達することにより、シフトパルスの伝達が遮断されるこ
とが防止される。なお、欠陥が生じていない場合には、
本実施例の場合、常に左スキャン正規シフトレジスタブ
ロック２１１ａからの出力を次段のシフトレジスタブロ
ックに入力するようにスイッチコントロール２９０から
制御信号が与えられる。
【００５７】このトランスファゲートを用いた伝達回路
２８０は、従来のＮＯＲゲートに比べて、信号伝達遅延
を引き起こすことがない。このため、従来のものに比
べ、ブロック間でのビデオ信号のサンプリングタイミン
グのズレに起因する映像ムラの発生を抑制することがで
きる。
【００５８】なお、上記の実施例において、検出回路２
９５は正規シフトレジスタ列の状態のみを監視するよう
に構成されているが、正規ライン及び冗長ラインの双方
の状態を監視するように構成してもよい。そして、この
場合には、いずれかのラインで欠陥が生じた場合に、残
りのラインの信号を選択するようにスイッチコントロー
ル２９０から伝達回路２８０へ制御信号を出力する。
【００５９】次に、出力セレクタ２７０の構成及び動作
について説明する。図６は、出力セレクタ２７０近傍の
回路構成を示している。この出力セレクタ２７０は、４
系統のシフトレジスタブロック２１１ａ、２１２ａ、２
１３ａ、２１４ａ中の同一位置から出力される出力信号
（シフト信号）を選択してサンプリングトランジスタ２
６０に出力するものである。出力セレクタ２７０は３つ
の選択回路２７１、２７２、２７３を接続して構成され
ている。各選択回路は２つのクロックドインバータ２７
１ａ、２７１ｂ、・・をワイヤードＯＲ接続して構成さ
れている。第１選択回路２７１は、左スキャン正規シフ
トレジスタ２１１ａと左スキャン冗長シフトレジスタ２
１２ａからの出力信号を選択し、第２選択回路２７２は
右スキャン正規シフトレジスタ２１３ａ及び右スキャン
冗長シフトレジスタ２１４ａからの出力信号を選択し、
さらに第３選択回路２７３は右スキャン及び左スキャン
用のシフトレジスタからの出力信号を選択する。
【００６０】以下、出力セレクタ２７０の具体的な動作
について説明する。例えば、左スキャン時において左ス
キャン正規及び冗長ラインの何れのシフトレジスタも正
常状態である場合、スイッチコントロール２９０はＮＲ
信号を出力して左スキャン正規シフトレジスタブロック
２１１ａ側のクロックドインバータ２７１ａをＯＮする
とともに、左スキャン冗長シフトレジスタ２１０ｂ側の
クロックドインバータ２７１ｂをＯＦＦする。そして、
第１選択回路２７１側の左スキャン正規シフトレジスタ
ブロック２１１ａからの出力信号を第３選択回路２７３
に出力する。第３選択回路２７３では、外部のコントロ
ール回路からのＣＳ信号により、左スキャン用のクロッ
クドインバータ２７３ａがＯＮし、右スキャン用のクロ
ックドインバータ２７３ｂがＯＦＦする。これにより、
左スキャン用の第１選択回路２７１から入力された出力
信号のみが反転されて、サンプリングトランジスタ２６
０に出力される。
【００６１】次に、左スキャン時に左スキャン正規シフ
トレジスタブロック２１１ａ内に欠陥が生じた場合に
は、検出回路２９５がこれを検出し、スイッチコントロ
ール２９０に検出結果を出力する。スイッチコントロー
ル２９０は左スキャン冗長シフトレジスタブロック２１
２ａ側に接続されたクロックドインバータ２７１ｂのみ
をＯＮさせるＮＲ信号を出力する。この結果、第１選択
回路２７１からは左スキャン冗長シフトレジスタ２１２
ａから出力された正常な出力信号が選択され、さらに左
スキャン選択用のクロックドインバータ２７３ａを介し
てサンプリングトランジスタ２６０に正常な出力信号が
与えられる。
【００６２】このように、上記実施例のシフトレジスタ
は、シフト信号の伝達系統内に欠陥が発生した場合で
も、各ブロック間の信号の伝達を正常に継続させること
ができ、かつサンプリングトランジスタ２６０への正常
な信号の出力動作を行うことができる。
【００６３】また、上記実施例のシフトレジスタは、４
系統のシフトレジスタ列２１１〜２１４の各々が、走査
電極１０１に沿って水平方向に互いに並列に配置されて
いる。このような配置構成によって、本装置の製造プロ
セスにおいて製造欠陥が生じた場合に対する冗長性を向
上することができる。例えば、４系統のシフトレジスタ
列の中のいずれか１系統内に欠陥が発生した場合には、
残りの３系統のシフトレジスタ列によって左方向あるい
は右方向のスキャンを継続することができる。
【００６４】また、例えば同一スキャン方向の正規／冗
長シフトレジスタにまたがる欠陥が発生した場合には、
残りのスキャン方向のシフトレジスタ列の駆動状態を維
持することができる。これにより、少なくとも１方向の
スキャン機能を保持することができる。
【００６５】さらに、左スキャン冗長シフトレジスタ２
１２と右スキャン正規シフトレジスタ列２１３とにまた
がって欠陥が発生した場合には、残りの左スキャン正規
シフトレジスタ列２１１及び右スキャン冗長シフトレジ
スタ列２１４によって双方向スキャンの機能を維持する
ことができる。
【００６６】（第１実施例の変形例）図７は、上記第１
実施例のシフトレジスタ列の配置の変形例を示してい
る。図示の例は、スキャン方向が異なるシフトレジスタ
列を互いに交互に配置した構成を示している。シフトレ
ジスタ列を図示のように配置すると、２つのシフトレジ
スタ列にまたがる欠陥が発生した場合、残りの２系統の
シフトレジスタ列は、いずれもスキャン方向の異なるシ
フトレジスタ列の組み合わせとなり、双方向スキャン機
能が損なわれる状況が発生しない。なお、図７及び図３
に示す配置は、各々スキャン方向毎に入れ換えても同様
の効果を生じるものである。
【００６７】（第２実施例）次に、本発明の第２実施例
によるマトリクス型液晶表示装置の駆動回路の構成につ
いて図８を用いて説明する。第２実施例によるデータド
ライバ２００は、ビデオ信号の位相を９０度ずつずらし
た４種類のビデオ信号を各々入力するための４系統のビ
デオライン２５０ａ，２５０ｂ，２５０ｃ，２５０ｄを
有している。そして、４系統のビデオライン２５０は、
各々サンプリングトランジスタ２６０ａ，２６０ｂ，２
６０ｃ，２６０ｄを介して４本の信号電極１０２ａ，１
０２ｂ，１０２ｃ，１０２ｄに接続されている。
【００６８】また、４つのサンプリングトランジスタ２
６０ａ〜２６０ｄのゲート電極は、出力セレクタ２７０
からの共通の出力信号が付加されるように出力セレクタ
２７０に接続されている。さらに、出力セレクタ２７０
には、４系統のシフトレジスタ列２１１〜２１４の各々
の単位シフトレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４
の各出力信号が入力されるように接続されている。この
ような回路構成によって、出力セレクタ２７０により選
択される１つの単位シフトレジスタＳＲ１，・・・から
の出力信号によって４つのサンプリングトランジスタ２
６０ａ〜２６０ｄが同時にＯＮされる。そして、４系統
のビデオライン２５０ａ〜２５０ｄから４本の信号電極
１０２ａ〜１０２ｄに各々９０度位相がシフトしたビデ
オ信号が出力される。すなわち、この実施例によるデー
タドライバは、１段のシフトレジスタからの出力信号に
よって４画素を同時に制御することができる。
【００６９】しかも、シフトレジスタは、右スキャン用
正規／冗長及び左スキャン用正規／冗長シフトレジスタ
の各系統毎に各々４系列のシフトレジスタ列を設けてい
る。この４系列のシフトレジスタは各系列の各段のシフ
トレジスタが各々４画素のビデオ信号を制御する。従っ
て、例えば正規シフトレジスタによって右スキャン走査
が行われる場合には、右スキャン用正規シフトレジスタ
の４系列のシフトレジスタの各入力端から入力され、シ
フトレジスタ内を伝達されるシフト信号によってビデオ
信号の出力が制御される。
【００７０】図９は、図８に示す駆動回路の平面配置構
造図であり、図１０は、そのシフトレジスタの平面配列
構造を示す平面配置構造図である。シフトレジスタ２１
０は、水平方向に沿っていくつかのブロック２１０Ａ，
２１０Ｂ，２１０Ｃ・・・に分割されている。そして、
各ブロック内には、４系統４系列のシフトレジスタが各
段毎に交互に配置されている。例えば、ブロック２１０
Ｂでは、図面左側より、第１系列２１０Ｂ−１の左スキ
ャン用正規シフトレジスタ２１３Ｂ，右スキャン用冗長
シフトレジスタ２１２Ｂ，左スキャン用冗長シフトレジ
スタ２１４Ｂ，右スキャン用正規シフトレジスタ２１１
Ｂの順に配置され、さらに同様に第２系列２１０Ｂ−
２，第３系列２１０Ｂ−３，第４系列２１０Ｂ−４のシ
フトレジスタが配置されている。
【００７１】各ブロック間には、伝達回路２８０−１〜
２８０−４が配置されている。例えば、ブロック２１０
Ａと２１０Ｂとの間には、第１系列と第３系列のシフト
レジスタ間を接続する伝達回路２８０−１，２８０−３
が配置され、ブロック２１０Ｂと２１０Ｃとの間には第
２系列と第４系列のシフトレジスタ間を接続する伝達回
路２８０−２，２８０−４が配置されている。そして、
４系統の単位シフトレジスタ２１１Ｂ〜２１４Ｂは、４
本の信号電極１０２ａ〜１０２ｄが接続される画素領域
の水平方向４画素分に相当する水平領域（単位シフトレ
ジスタ形成領域）内に形成されている。このように配列
することにより、例えば、２つの単位シフトレジスタ２
１３Ｂ，２１２Ｂにまたがる位置に製造プロセス中にお
ける欠陥が発生した場合でも、残りの２つの単位シフト
レジスタが救済される。これにより、双方向のスキャン
機能は維持される。
【００７２】また、４系統の単位シフトレジスタに対応
する垂直下方領域には出力セレクタ２７０が配置されて
いる。さらに、分割されたシフトレジスタブロック２１
０Ａ，２１０Ｂ，２１０Ｃ等の間には、検出回路２９５
及びスイッチコントロール２９０が配置されている。図
９に示すように、第１及び第３系列のシフトレジスタに
接続される検出回路及びスイッチコントロールと第２及
び第４系列のシフトレジスタに接続される検出回路及び
スイッチコントロールとは異なるシフトレジスタブロッ
ク間に交互に配置されている。なお、この出力セレク
タ、検出回路及びスイッチコントロールは、第１実施例
の場合と同様の回路構成を有しているため、ここでの再
度の説明は省略する。
【００７３】（第２実施例の変形例）図１１は、第２実
施例によるシフトレジスタの配列方法の変形例を示す平
面配置図である。４系統の単位シフトレジスタを図示さ
れるような順に交互に配置することも可能である。この
ように、水平方向に４系統の単位シフトレジスタを交互
に配置した構成では、図３に示す第１実施例の構成に比
べて、シフトレジスタの形成領域を減少させることがで
きる。そして、これにより、駆動回路全体の構造をコン
パクトに構成することができる。
【００７４】また、上記第１及び第２実施例において、
シフトレジスタ、伝達回路、出力セレクタ、検出回路及
びスイッチコントロール等は、スイッチング素子とし
て、例えばＴＦＴを用いて構成される。ＴＦＴはソース
・ドレイン及びチャネル領域が形成されたポリシリコン
層と、タングステンシリサイドなどを有するポリサイド
構造のゲート電極とを有する。そして、各画素のスイッ
チング素子に用いられるＴＦＴと同様の構造とすること
により、画素領域と同一の基板上に同じプロセスによっ
て同時に、一体的に形成することができる。
【００７５】なお、上記第１及び第２実施例において
は、いわゆるドライバ一体型のマトリクス型液晶表示装
置について説明したが、駆動回路の構成は、液晶パネル
と分離した構成を有する駆動回路に適用することもでき
る。
【００７６】また、表示装置としては、液晶表示装置に
限定されるものではなく、他の画素を有する表示装置に
対して適用することも可能である。なお、上記第１及び
第２実施例に対しては、さらに以下のような変形例の適
用が可能である。
【００７７】（１）シフトレジスタブロック間の伝達回
路２８０を出力セレクタ２７０の選択回路２７１〜２７
３と同じ構成に置き換えることができる。また、出力セ
レクタ２７０の選択回路２７１〜２７３の各々を伝達回
路２８０の構成に置き換えることも可能である。
【００７８】（２）上記実施例では、データドライバの
シフトレジスタ２１０の構成について説明したが、走査
ドライバ３００のシフトレジスタに上記の構成を適用す
ることも可能である。
【図面の簡単な説明】
【図１】本発明によるマトリクス型液晶表示装置の構成
を示す全体構成図。
【図２】本発明の実施例によるマトリクス型表示装置の
駆動回路のシフトレジスタ近傍の回路構成を示すブロッ
ク図。
【図３】本発明の第１実施例による駆動回路のシフトレ
ジスタの平面配置構造を示す配置構造図。
【図４】本発明による検出回路及びスイッチコントロー
ルの回路図。
【図５】図２に示すシフトレジスタの伝達回路近傍の回
路構成を示す回路図。
【図６】図２に示すシフトレジスタの出力セレクタ近傍
の回路構成を示す回路図。
【図７】図３に示す第１実施例の変形例を示すシフトレ
ジスタの配置図。
【図８】本発明の第２実施例による駆動回路の回路構成
を示す回路図。
【図９】図８に示す駆動回路の平面配置構造図。
【図１０】図９に示すシフトレジスタの要部を示す平面
配置構造図。
【図１１】図９に示すシフトレジスタの配置の変形例を
示す平面配置図。
【図１２】従来例によるマトリクス型液晶表示装置の全
体構成図。
【図１３】図１２に示す従来のシフトレジスタの回路構
成を示す回路図。
【図１４】図１３に示すシフトレジスタ及び出力セレク
タの回路図。
【符号の説明】
２００…データドライバ ２１０，２１１〜２１３…シフトレジスタ ２１０ａ，２１０ｂ，２１０ｃ・・・シフトレジスタブ
ロック ２５０，２５０ａ〜２５０ｄ…ビデオライン ２６０，２６０ａ〜２６０ｄ…サンプリングトランジス
タ ２７０…出力セレクタ ２７０ａ〜２７３ａ、２７１ｂ〜２７３ｂ…クロックド
インバータ ２８０，２８０−１〜２８０−４…伝達回路 ２８１、２８２…第１、第２トランスファーゲート ２８３…インバータ ２９０…スイッチコントロール ２９５…検出回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】上記の構成によると、互いに隣接する単位
シフトレジスタ間に製造プロセス上の欠陥が発生した場
合であっても、残りの２系統の単位シフトレジスタとし
ては、第１及び第２方向のシフトレジスタ列の単位シフ
トレジスタが救済され、双方向スキャンの機能を保持す
ることができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】図３は、第１実施例によるシフトレジスタ
２１０の平面配置構造を模式的に示した平面構造図であ
る。図３を参照して、シフトレジスタ２１０は、右スキ
ャン用の正規シフトレジスタ列２１１及び冗長シフトレ
ジスタ列２１２と、左スキャン用の正規シフトレジスタ
列２１３及び冗長シフトレジスタ列２１４の４系統のシ
フトレジスタ列から構成されている。４系統のシフトレ
ジスタ列は、水平方向に互いに並列に配置されている。
各シフトレジスタ列は、単位シフトレジスタを所定個数
（ｍ）毎にブロック分割し、各ブロック間をスキャン方
向に沿って伝達回路２８０を介在して直列に接続した構
造を有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】ここで、データドライバ２００の各部の構
成についてさらに説明する。図４は、検出回路２９５及
びスイッチコントロール２９０の回路構成を示す回路図
である。検出回路２９５は、右スキャン用の正規シフト
レジスタ列の各ブロックの最終段のシフトレジスタから
の出力信号と、左スキャン用の正規シフトレジスタ列の
各部ブロックの最終段のシフトレジスタからの出力信号
とを入力とする。そして、正規シフトレジスタ内を伝わ
るシフトパルスの正誤を検出し、正常なパルスが検出さ
れない場合、検出回路２９５が、スイッチコントロール
２９０に冗長側のトランスファーゲートをＯＮするよう
に信号を出し、また、正常なシフトパルスが検出された
場合、正規側のトランスファーゲートをＯＮにするよう
に信号を出す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】図５は、伝達回路２８０近傍の回路構成を
示す回路図である。図５では、一例として右スキャン用
のシフトレジスタブロック間に設けられた伝達回路２８
０の回路構成が示されている。伝達回路２８０は、２つ
のトランスファーゲート２８１、２８２と１つのインバ
ータ２８３を有している。第１トランスファーゲート２
８１は、その入力端が右スキャン正規シフトレジスタブ
ロック２１１ａの出力端に接続されており、また第２ト
ランスファーゲート２８２は、その入力端が右スキャン
冗長シフトレジスタブロック２１２ａの出力端に接続さ
れている。２つのトランスファーゲート２８１、２８２
の出力端は互いに共通接続された後、各々次段の右スキ
ャン正規シフトレジスタブロック２１１ｂ及び右スキャ
ン冗長シフトレジスタブロック２１２ｂに接続されてい
る。２つのトランスファーゲート２８１、２８２の各ゲ
ート電極には、インバータ２８３を介して互いに異なる
電圧が印加されるように接続されている。そして、スイ
ッチコントロール２９０から与えられる制御信号に応じ
て第１及び第２トランスファーゲート２８１、２８２が
ＯＮ／ＯＦＦ動作を行い、右スキャン正規シフトレジス
タブロック２１１ａ及び右スキャン冗長シフトレジスタ
ブロック２１２ａの何れかの出力信号を選択して出力す
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】ここで、伝達回路２８０の具体的動作につ
いて説明する。例えば、右スキャン正規シフトレジスタ
ブロック２１１ａ内に何らかの欠陥が生じ、ブロック端
の出力信号がＨｉ固定される状態を想定する。この場
合、検出回路２９５は、右スキャン正規シフトレジスタ
２１１ａ内で異常が生じたことを検出し、スイッチコン
トロール２９０は、第１トランスファーゲート２８１が
ＯＦＦする制御信号を出力する。このような制御信号が
与えられると、伝達回路２８０の第１トランスファーゲ
ート２８１はＯＦＦし、第２トランスファーゲート２８
２はＯＮする。その結果、伝達回路２８０の出力側には
正常な右スキャン冗長シフトレジスタブロック２１２ａ
からの出力信号が出力される。この出力信号は、次段の
シフトレジスタブロック２１１ｂ、２１２ｂを駆動する
ためのシフトパルスとして伝達される。このように、仮
に右スキャン正規シフトレジスタブロック２１１ａにお
いて欠陥が生じた場合でも、正常な右スキャン冗長シフ
トレジスタブロック２１２ａからの出力信号を次段に伝
達することにより、シフトパルスの伝達が遮断されるこ
とが防止される。なお、欠陥が生じていない場合には、
本実施例の場合、常に右スキャン正規シフトレジスタブ
ロック２１１ａからの出力を次段のシフトレジスタブロ
ックに入力するようにスイッチコントロール２９０から
制御信号が与えられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】次に、出力セレクタ２７０の構成及び動作
について説明する。図６は、出力セレクタ２７０近傍の
回路構成を示している。この出力セレクタ２７０は、４
系統のシフトレジスタブロック２１１ａ、２１２ａ、２
１３ａ、２１４ａ中の同一位置から出力される出力信号
（シフト信号）を選択してサンプリングトランジスタ２
６０に出力するものである。出力セレクタ２７０は３つ
の選択回路２７１、２７２、２７３を接続して構成され
ている。各選択回路は２つのクロックドインバータ２７
１ａ、２７１ｂ、・・をワイヤードＯＲ接続して構成さ
れている。第１選択回路２７１は、右スキャン正規シフ
トレジスタ２１１ａと右スキャン冗長シフトレジスタ２
１２ａからの出力信号を選択し、第２選択回路２７２は
左スキャン正規シフトレジスタ２１３ａ及び左スキャン
冗長シフトレジスタ２１４ａからの出力信号を選択し、
さらに第３選択回路２７３は右スキャン及び左スキャン
用のシフトレジスタからの出力信号を選択する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】以下、出力セレクタ２７０の具体的な動作
について説明する。例えば、右スキャン時において右ス
キャン正規及び冗長ラインの何れのシフトレジスタも正
常状態である場合、スイッチコントロール２９０はＮＲ
信号を出力して右スキャン正規シフトレジスタブロック
２１１ａ側のクロックドインバータ２７１ａをＯＮする
とともに、右スキャン冗長シフトレジスタ２１２ａ側の
クロックドインバータ２７１ｂをＯＦＦする。そして、
第１選択回路２７１側の右スキャン正規シフトレジスタ
ブロック２１１ａからの出力信号を第３選択回路２７３
に出力する。第３選択回路２７３では、外部のコントロ
ール回路からのＣＳ信号により、右スキャン用のクロッ
クドインバータ２７３ａがＯＮし、左スキャン用のクロ
ックドインバータ２７３ｂがＯＦＦする。これにより、
右スキャン用の第１選択回路２７１から入力された出力
信号のみが反転されて、サンプリングトランジスタ２６
０に出力される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】次に、右スキャン時に右スキャン正規シフ
トレジスタブロック２１１ａ内に欠陥が生じた場合に
は、検出回路２９５がこれを検出し、スイッチコントロ
ール２９０に検出結果を出力する。スイッチコントロー
ル２９０は右スキャン冗長シフトレジスタブロック２１
２ａ側に接続されたクロックドインバータ２７１ｂのみ
をＯＮさせるＮＲ信号を出力する。この結果、第１選択
回路２７１からは右スキャン冗長シフトレジスタ２１２
ａから出力された正常な出力信号が選択され、さらに右
スキャン選択用のクロックドインバータ２７３ａを介し
てサンプリングトランジスタ２６０に正常な出力信号が
与えられる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】さらに、右スキャン冗長シフトレジスタ２
１２と左スキャン正規シフトレジスタ列２１３とにまた
がって欠陥が発生した場合には、残りの右スキャン正規
シフトレジスタ列２１１及び左スキャン冗長シフトレジ
スタ列２１４によって双方向スキャンの機能を維持する
ことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】各ブロック間には、伝達回路２８０−１〜
２８０−４のいずれか２つが配置されている。例えば、
ブロック２１０Ａと２１０Ｂとの間には、第１系列と第
３系列のシフトレジスタ間を接続する伝達回路２８０−
１，２８０−３が配置され、ブロック２１０Ｂと２１０
Ｃとの間には第２系列と第４系列のシフトレジスタ間を
接続する伝達回路２８０−２，２８０−４が配置されて
いる。そして、４系統の単位シフトレジスタ２１１Ｂ〜
２１４Ｂは、４本の信号電極１０２ａ〜１０２ｄが接続
される画素領域の水平方向４画素分に相当する水平領域
（単位シフトレジスタ形成領域）内に形成されている。
このように配列することにより、例えば、２つの単位シ
フトレジスタ２１３Ｂ，２１２Ｂにまたがる位置に製造
プロセス中における欠陥が発生した場合でも、残りの２
つの単位シフトレジスタが救済される。これにより、双
方向のスキャン機能は維持される。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 複数系統のシフトレジスタ列と、該複数
    系統のシフトレジスタ列のそれぞれのシフトレジスタ列
    を伝達されるシフト信号を受け取り、該複数系統のシフ
    トレジスタ列のいずれかを伝達されるシフト信号に異常
    が生じた場合に、正常のシフト信号を選択して出力する
    ための信号選択手段とを備えることを特徴とするシフト
    レジスタ。
  2. 【請求項２】 複数の画素に接続される複数の信号電極
    または走査電極を駆動するためのシフトレジスタを有す
    るマトリクス型表示装置の駆動回路であって、 前記信号電極または前記走査電極を順次選択して駆動す
    るためのシフト信号を伝達する複数系統のシフトレジス
    タ列と、 前記複数系統のシフトレジスタ列の各々のシフトレジス
    タ列を伝達される前記シフト信号を受取り、何れか１つ
    の前記シフト信号を選択して出力する信号選択手段とを
    備えた、表示装置の駆動回路。
  3. 【請求項３】 前記シフトレジスタ列は、正規シフトレ
    ジスタ列と冗長シフトレジスタ列とを有し、 前記信号選択手段は、前記正規シフトレジスタ列内を伝
    達される前記シフト信号を入力とする第１トランスファ
    ーゲートと、前記冗長シフトレジスタ列内を伝達される
    前記シフト信号を入力とする第２トランスファーゲート
    とを有し、制御信号に従って前記第１及び第２トランス
    ファーゲートの何れか一方を導通するスイッチ回路を有
    することを特徴とする、請求項２に記載の表示装置の駆
    動回路。
  4. 【請求項４】 前記正規シフトレジスタ列及び前記冗長
    シフトレジスタ列の各々は、前記シフト信号の伝達方向
    に沿って所定のブロック単位に分割されており、 前記スイッチ回路は、分割された前記ブロック間に接続
    されていることを特徴とする、請求項３に記載の表示装
    置の駆動回路。
  5. 【請求項５】 該駆動回路は、さらに、 前記走査電極及び前記信号電極にビデオ信号を伝達する
    サンプリングトランジスタを備えており、 前記スイッチ回路は、前記正規シフトレジスタ列及び前
    記冗長シフトレジスタ列と前記走査電極またはサンプリ
    ングトランジスタとの間に接続されていることを特徴と
    する、請求項３に記載の表示装置の駆動回路。
  6. 【請求項６】 前記シフトレジスタ列は、正規シフトレ
    ジスタ列と冗長シフトレジスタ列とを有し、 前記信号選択手段は、前記正規シフトレジスタ列内を伝
    達される前記シフト信号を入力とする第１クロックドイ
    ンバータと、前記冗長シフトレジスタ列内を伝達される
    前記シフト信号を入力とする第２クロックドインバータ
    とをワイヤードＯＲ接続し、前記第１及び第２クロック
    ドインバータの何れか一方の入力を選択して出力する選
    択回路を有することを特徴とする、請求項２に記載の表
    示装置の駆動回路。
  7. 【請求項７】 前記正規シフトレジスタ列及び前記冗長
    シフトレジスタ列の各々は、前記シフト信号の伝達方向
    に沿って所定のブロック単位に分割されており、 前記選択回路は、分割された前記ブロック間に接続され
    ていることを特徴とする、請求項６に記載の表示装置の
    駆動回路。
  8. 【請求項８】 該駆動回路は、さらに、 前記走査電極及び前記信号電極にビデオ信号を伝えるサ
    ンプリングトランジスタを備えており、 前記選択回路は、前記正規シフトレジスタ列及び前記冗
    長シフトレジスタ列と前記走査電極またはサンプリング
    トランジスタとの間に接続されていることを特徴とす
    る、請求項６に記載の表示装置の駆動回路。
  9. 【請求項９】 前記シフトレジスタ列は、第１の方向に
    前記シフト信号を伝達する第１シフトレジスタ列と、前
    記第１の方向と逆の第２の方向に前記シフト信号を伝達
    する第２シフトレジスタ列とを有しており、 前記信号選択手段は、前記第１シフトレジスタ列内を伝
    達される前記シフト信号を入力とする第１トランスファ
    ーゲートと、前記第２シフトレジスタ列内を伝達される
    前記シフト信号を入力とする第２のトランスファーゲー
    トとを有し、制御信号に従って前記第１及び第２トラン
    スファーゲートの何れかを導通するスイッチ回路を有す
    ることを特徴とする、請求項２に記載の表示装置の駆動
    回路。
  10. 【請求項１０】 前記第１シフトレジスタ列及び前記第
    ２シフトレジスタ列の各々は、前記シフト信号の伝達方
    向に沿って所定のブロック単位に分割されており、 前記スイッチ回路は、分割された前記ブロック間に接続
    されていることを特徴とする、請求項９に記載の表示装
    置の駆動回路。
  11. 【請求項１１】 該駆動回路は、さらに、 前記走査電極及び前記信号電極にビデオ信号を伝えるサ
    ンプリングトランジスタを備え、 前記スイッチ回路は、前記第１シフトレジスタ列及び第
    ２シフトレジスタ列と前記走査電極またはサンプリング
    トランジスタとの間に接続されていることを特徴とす
    る、請求項９に記載の表示装置の駆動回路。
  12. 【請求項１２】 前記シフトレジスタ列は、第１の方向
    に前記シフト信号を伝達する第１シフトレジスタ列と、
    前記第１の方向とは逆の第２の方向に前記シフト信号を
    伝達する第２シフトレジスタ列とを有しており、 前記信号選択手段は、前記第１シフトレジスタ列内を伝
    達される前記シフト信号を入力とする第１クロックドイ
    ンバータと、前記第２シフトレジスタ列内を伝達される
    前記シフト信号を入力とする第２クロックドインバータ
    とをワイヤードＯＲ接続し、前記第１及び第２クロック
    ドインバータの何れか一方の入力を選択して出力する選
    択回路を有することを特徴とする、請求項２に記載の表
    示装置の駆動回路。
  13. 【請求項１３】 前記第１シフトレジスタ列及び前記第
    ２シフトレジスタ列の各々は、前記シフト信号の伝達方
    向に沿って所定のブロック単位に分割されており、 前記選択回路は、分割された前記ブロック間に接続され
    ていることを特徴とする、請求項１２に記載のマトリク
    ス型表示装置の駆動回路。
  14. 【請求項１４】 該駆動回路は、さらに、 前記走査電極及び前記信号電極にビデオ信号を伝えるサ
    ンプリングトランジスタを備え、 前記選択回路は、前記第１及び第２シフトレジスタ列と
    前記走査電極またはサンプリングトランジスタとの間に
    接続されていることを特徴とする、請求項１２に記載の
    マトリクス型液晶表示装置の駆動回路。
  15. 【請求項１５】 第１の方向に信号を伝達するための第
    １正規シフトレジスタ列及び第１冗長シフトレジスタ列
    と、前記第１の方向と逆の第２の方向に信号を伝達する
    ための第２正規シフトレジスタ列及び第２冗長シフトレ
    ジスタ列とを有し、各シフトレジスタ列が互いに独立に
    配置されていることを特徴とする、シフトレジスタ。
  16. 【請求項１６】 前記シフトレジスタ列が、それぞれ、
    基板上に互いに並列に配置されて形成されていることを
    特徴とする、請求項１５に記載のシフトレジスタ。
  17. 【請求項１７】 複数の画素に接続される複数の信号電
    極または走査電極に所定の信号を順次出力するためのシ
    フトレジスタを有する表示装置の駆動装置であって、 前記シフトレジスタは、第１の方向に信号を伝達するた
    めの第１正規シフトレジスタ列及び第１冗長シフトレジ
    スタ列と、前記第１の方向と逆の第２の方向に信号を伝
    達するための第２正規シフトレジスタ列及び第２冗長シ
    フトレジスタ列とを有し、前記各シフトレジスタ列は、
    互いに独立に配置して形成されていることを特徴とす
    る、表示装置の駆動装置。
  18. 【請求項１８】 前記シフトレジスタ列は、各々基板上
    に互いに並列に配置して形成されていることを特徴とす
    る、請求項１７に記載の表示装置の駆動装置。
  19. 【請求項１９】 前記第１正規シフトレジスタ列及び前
    記第１冗長シフトレジスタ列のいずれか一方が、前記第
    ２正規シフトレジスタ列と前記第２冗長シフトレジスタ
    列との間に配置して形成されていることを特徴とする、
    請求項１８に記載の表示装置の駆動装置。
  20. 【請求項２０】 該駆動装置は、さらに、 互いに位相の異なる所定種のビデオ信号を入力するため
    の所定本数のビデオ信号入力ラインを備え、前記ビデオ
    信号入力ラインの各々に接続され、かつ前記ビデオ信号
    入力ラインの所定本数に対応する本数の前記信号電極を
    １組とし、共通の出力信号によって前記ビデオ信号が前
    記ビデオ信号入力ラインから前記信号電極に出力される
    ように構成されており、 前記シフトレジスタ列の各々が、１組の前記信号電極に
    対して前記出力信号を出力する単位シフトレジスタを前
    記信号電極の組数に応じた個数有しており、 前記基板上に、各々のシフトレジスタ列の各単位シフト
    レジスタを直列状に交互に配置して形成されていること
    を特徴とする、請求項１７に記載の表示装置の駆動装
    置。
  21. 【請求項２１】 前記基板は、前記信号電極、前記走査
    電極及び前記画素が形成された矩形の画素領域と、前記
    画素領域の前記信号電極に直交する一辺に沿って延びる
    シフトレジスタ形成領域とを有しており、 前記シフトレジスタ形成領域は、さらに１組の前記信号
    電極に接続される画素領域毎に対応した単位シフトレジ
    スタ形成部を有し、 前記各々のシフトレジスタ列の各単位シフトレジスタ
    は、前記単位シフトレジスタ形成部内で、前記信号電極
    に直交する方向に交互に配置して形成されていることを
    特徴とする、請求項２０に記載の表示装置の駆動装置。
  22. 【請求項２２】 前記第１正規シフトレジスタ列及び前
    記第１冗長シフトレジスタ列のいずれか一方の単位シフ
    トレジスタは、前記第２正規シフトレジスタ列の単位シ
    フトレジスタと前記第２冗長シフトレジスタ列の単位シ
    フトレジスタとの間に配置して形成されていることを特
    徴とする、請求項２０または２１のいずれかに記載の表
    示装置の駆動装置。
JP7090493A 1994-05-30 1995-04-17 シフトレジスタ及び表示装置の駆動回路 Pending JPH0850465A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7090493A JPH0850465A (ja) 1994-05-30 1995-04-17 シフトレジスタ及び表示装置の駆動回路
KR1019950013639A KR950034040A (ko) 1994-05-30 1995-05-29 시프트 레지스터 및 표시 장치의 구동 회로
US08/452,694 US5781171A (en) 1994-05-30 1995-05-30 Shift register, driving circuit and drive unit for display device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP11715394 1994-05-30
JP11715494 1994-05-30
JP6-117154 1994-05-30
JP6-117153 1994-05-30
JP7090493A JPH0850465A (ja) 1994-05-30 1995-04-17 シフトレジスタ及び表示装置の駆動回路

Publications (1)

Publication Number Publication Date
JPH0850465A true JPH0850465A (ja) 1996-02-20

Family

ID=27306461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7090493A Pending JPH0850465A (ja) 1994-05-30 1995-04-17 シフトレジスタ及び表示装置の駆動回路

Country Status (3)

Country Link
US (1) US5781171A (ja)
JP (1) JPH0850465A (ja)
KR (1) KR950034040A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004287301A (ja) * 2003-03-25 2004-10-14 Fujitsu Display Technologies Corp マトリックス表示装置
KR100440084B1 (ko) * 1996-05-31 2004-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브매트릭스형표시장치
KR100492986B1 (ko) * 1997-08-28 2005-08-05 삼성전자주식회사 박막트랜지스터액정표시소자게이트구동회로
JP2007114761A (ja) * 2005-10-18 2007-05-10 Au Optronics Corp ディスプレイパネルに用いるゲートドライバ及びその修正方法、並びにディスプレイパネル
JP2009008890A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2009008891A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3294114B2 (ja) * 1996-08-29 2002-06-24 シャープ株式会社 データ信号出力回路および画像表示装置
JP3385301B2 (ja) * 1997-04-23 2003-03-10 シャープ株式会社 データ信号線駆動回路および画像表示装置
TW491954B (en) * 1997-11-10 2002-06-21 Hitachi Device Eng Liquid crystal display device
FR2776107A1 (fr) * 1998-03-10 1999-09-17 Thomson Lcd Procede d'affichage de donnees sur un afficheur matriciel
KR100581213B1 (ko) * 1999-04-27 2006-05-17 엘지.필립스 엘시디 주식회사 액정표시소자의 쉬프트레지스터
JP3588007B2 (ja) * 1999-05-14 2004-11-10 シャープ株式会社 双方向シフトレジスタ、および、それを用いた画像表示装置
JP3473745B2 (ja) * 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
US7187805B1 (en) * 1999-11-23 2007-03-06 Xerox Corporation Maximum likelihood estimation of JPEG quantization values
US6816143B1 (en) 1999-11-23 2004-11-09 Koninklijke Philips Electronics N.V. Self diagnostic and repair in matrix display panel
TW495729B (en) * 1999-12-01 2002-07-21 Chi Mei Electronics Corp Liquid crystal display module and scanning circuit board thereof
TW548476B (en) * 1999-12-01 2003-08-21 Chi Mei Optoelectronics Corp Liquid crystal display module, scanning method of liquid crystal panel and its scan circuit board
JP3789066B2 (ja) * 1999-12-08 2006-06-21 三菱電機株式会社 液晶表示装置
KR100788391B1 (ko) 2001-02-27 2007-12-31 엘지.필립스 엘시디 주식회사 액정표시패널의 양 방향 구동 회로
US6919875B2 (en) * 2001-10-02 2005-07-19 Rohm Co., Ltd. Flip-flop circuit, shift register and scan driving circuit for display device
KR100442998B1 (ko) * 2002-05-31 2004-08-04 주식회사 엘리아테크 구동 스캔 라인 수 변경이 가능한 스캔 드라이버
KR100432652B1 (ko) * 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
JP4175058B2 (ja) * 2002-08-27 2008-11-05 セイコーエプソン株式会社 表示駆動回路及び表示装置
JP4170068B2 (ja) * 2002-11-12 2008-10-22 シャープ株式会社 データ信号線駆動方法、データ信号線駆動回路およびそれを用いた表示装置
JP2004205725A (ja) * 2002-12-25 2004-07-22 Semiconductor Energy Lab Co Ltd 表示装置および電子機器
TW589612B (en) * 2003-04-16 2004-06-01 Au Optronics Corp Display driving circuit
JP3879716B2 (ja) * 2003-07-18 2007-02-14 セイコーエプソン株式会社 表示ドライバ、表示装置及び駆動方法
JP3671973B2 (ja) * 2003-07-18 2005-07-13 セイコーエプソン株式会社 表示ドライバ、表示装置及び駆動方法
GB0319409D0 (en) * 2003-08-19 2003-09-17 Koninkl Philips Electronics Nv Flexible display device and electronic device
JP4732709B2 (ja) * 2004-05-20 2011-07-27 株式会社半導体エネルギー研究所 シフトレジスタ及びそれを用いた電子機器
US7427884B2 (en) * 2004-05-21 2008-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7830352B2 (en) * 2005-01-14 2010-11-09 Au Optronics Corp. Driving circuit for flat panel display which provides a horizontal start signal to first and second shift register cells
TWI307874B (en) * 2005-04-06 2009-03-21 Himax Tech Inc Shift register circuit
US8395426B2 (en) * 2005-05-19 2013-03-12 Broadcom Corporation Digital power-on reset controller
TW200719310A (en) * 2005-08-05 2007-05-16 Sony Corp Display device
KR101157940B1 (ko) * 2005-12-08 2012-06-25 엘지디스플레이 주식회사 게이트 구동회로 및 이의 리페어방법
EP2008264B1 (en) * 2006-04-19 2016-11-16 Ignis Innovation Inc. Stable driving scheme for active matrix displays
TWI345188B (en) * 2006-08-16 2011-07-11 Au Optronics Corp Display device, shift register array and method for driving a pixel array
KR100739336B1 (ko) * 2006-08-18 2007-07-12 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR101748763B1 (ko) * 2010-01-15 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR101146983B1 (ko) * 2010-02-12 2012-05-23 삼성모바일디스플레이주식회사 표시 장치, 표시 구동 장치, 및 표시 장치 구동 방법
JP6830765B2 (ja) * 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
CN108140350B (zh) * 2015-09-25 2021-11-30 苹果公司 行驱动器的冗余配置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063378A (en) * 1989-12-22 1991-11-05 David Sarnoff Research Center, Inc. Scanned liquid crystal display with select scanner redundancy
WO1991011796A1 (en) * 1990-01-29 1991-08-08 David Sarnoff Research Center, Inc. Interleaved display selection scanner
GB9219836D0 (en) * 1992-09-18 1992-10-28 Philips Electronics Uk Ltd Electronic drive circuits for active matrix devices,and a method of self-tasting and programming such circuits
US5555001A (en) * 1994-03-08 1996-09-10 Prime View Hk Limited Redundant scheme for LCD display with integrated data driving circuit

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440084B1 (ko) * 1996-05-31 2004-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브매트릭스형표시장치
KR100492986B1 (ko) * 1997-08-28 2005-08-05 삼성전자주식회사 박막트랜지스터액정표시소자게이트구동회로
JP2004287301A (ja) * 2003-03-25 2004-10-14 Fujitsu Display Technologies Corp マトリックス表示装置
JP4599037B2 (ja) * 2003-03-25 2010-12-15 シャープ株式会社 マトリックス表示装置
JP2007114761A (ja) * 2005-10-18 2007-05-10 Au Optronics Corp ディスプレイパネルに用いるゲートドライバ及びその修正方法、並びにディスプレイパネル
CN100389450C (zh) * 2005-10-18 2008-05-21 友达光电股份有限公司 栅极驱动器、栅极驱动器修复方法及显示面板
JP2009008890A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2009008891A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器

Also Published As

Publication number Publication date
KR950034040A (ko) 1995-12-26
US5781171A (en) 1998-07-14

Similar Documents

Publication Publication Date Title
JPH0850465A (ja) シフトレジスタ及び表示装置の駆動回路
JP3068646B2 (ja) 重複選択スキヤナを備えた被走査型液晶表示装置
US7636077B2 (en) Backup shift register module for a gateline driving circuit
US6518945B1 (en) Replacing defective circuit elements by column and row shifting in a flat-panel display
US5012228A (en) Method of operation for an active matrix type display device
US6970274B2 (en) Display device and driving method of the same
EP0465111B1 (en) Liquid crystal display device
US5111060A (en) Electronic circuit equipped with redundant or spare circuit elements for every circuit element
KR100211606B1 (ko) 매트릭스형 화상표시장치
JPH10301536A (ja) データ信号線駆動回路および画像表示装置
EP1421433B1 (en) Liquid crystal display with redundant column drive circuitry
JP3821862B2 (ja) アクティブマトリクス型表示装置の駆動回路の動作方法
JP2624750B2 (ja) 液晶表示装置
US5298891A (en) Data line defect avoidance structure
JPH0667200A (ja) 液晶表示装置
JP3739874B2 (ja) アレイ
JP3344680B2 (ja) 画像表示装置
JPH06118909A (ja) アクティブマトリックス型表示装置及び故障している駆動トランジスタの検出方法
JP2002072979A (ja) 液晶駆動回路及びそれを用いた液晶表示装置
JPH07199876A (ja) シフトレジスタ及びアクティブマトリクス方式ｔｆｔ−ｌｃｄ並びに駆動回路の駆動方法
JPH06281944A (ja) 修復可能の冗長駆動マトリックス表示装置
JP4598252B2 (ja) 液晶駆動回路及びそれを用いた液晶表示装置
KR100313117B1 (ko) 액정표시장치의 구동회로 패턴 구조
KR100212867B1 (ko) 선택 스캐너 용장성을 가지는 주사 액정 디스플레이
JP2628592B2 (ja) 走査回路