JP3821862B2 - アクティブマトリクス型表示装置の駆動回路の動作方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、アクティブマトリクス型表示装置の駆動回路に関し、特に冗長化したシフトレジスタ回路の構成と切り換え方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタを使用したシフトレジスタ回路は、イメージセンサ・液晶表示装置の駆動回路に用いられ、特に最近アクティブマトリクス型の表示装置の駆動回路に用いることが盛んである。
アクティブマトリクス型表示装置とは、マトリクスの各交差部に画素が配置され、全ての画素にはスイッチング用の素子が設けられており、画像情報はスイッチング素子のオン／オフによって制御されるものをいう。このような表示装置の表示媒体としては液晶、プラズマ、その他、電気的に光学特性（反射率、屈折率、透過率、発光強度等）を変化させることが可能な物体、状態を用いる。本発明ではスイッチング素子として、特に三端子素子、すなわち、ゲイト、ソース、ドレインを有する薄膜トランジスタを用いる。
【０００３】
また、本明細書においては、マトリクスにおける行とは、当該行に平行に配置された信号線（ゲイト線）が当該行のトランジスタのゲイト電極に接続されているものを言い、列とは、当該列に平行に配置された信号線（ソース線）が当該列のトランジスタのソース（もしくはドレイン）電極に接続されているものを言う。さらに、ゲイト線を駆動する回路をゲイト駆動回路、ソース線を駆動する回路をソース駆動回路と称する。また薄膜トランジスタをＴＦＴと称する。
【０００４】
ゲイト駆動回路では、アクティブマトリクス型表示装置の垂直方向走査タイミングの信号を発生するため、垂直方向のゲイト線数のシフトレジスタが１列に直列に接続している。
このようにして、該ゲイト駆動回路でアクティブマトリクス型表示装置内のＴＦＴのスイッチングを行なっている。
ソース駆動回路では、アクティブマトリクス型表示装置の表示する画像データの水平方向画像データを表示させるため、水平方向のソース線数のシフトレジスタが１列に直列に接続している。また水平走査信号に同期したラッチパルスで前記アナログスイッチをオン／オフする。
このようにして、該ソース駆動回路でアクティブマトリクス型表示装置内のＴＦＴに電流を流し、画素セルの表示状態をコントロールしている。
【０００５】
一般のアクティブマトリクス型表示装置について図６で説明する。
シフトレジスタ回路Ｘは、アクティブマトリクス型表示装置の垂直方向にタイミング信号を発生させ、ビデオ信号をアナログメモリに保持させる。
アナログメモリに保持されたビデオ信号は、ラッチパルスによるタイミングでアナログバッファに入力される。
アナログバッファは、ラッチパルスによるタイミングでビデオ信号をアクティブマトリクス型表示装置内のＴＦＴのソース線に供給する。
一方、シフトレジスタ回路Ｙは、アクティブマトリクス型表示装置の水平方向にタイミング信号を発生させ、同一走査線上のＴＦＴのゲイト線にＯＮ信号を入力して、ＴＦＴのソース線に供給されたビデオ信号によって、ＴＦＴのドレイン電極に接続された画素セルの配向を決定する。
【０００６】
一般にシフトレジスタ回路は、図７、８に示すような回路がありＤ型フリップフロップ回路を使用したものが多く用いられる。
図７はアナログスイッチを使用したものであり、図８はクロックトインバータを使用したものである。以下その動作を説明する。
【０００７】
図７において、動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＨの場合、相補型トランスファゲイト（７０１）のＰ型ＴＦＴが導通し、入力信号ＤＡＴＡは、各々の相補型インバータ回路（７０２）、（７０３）を介する。この時、各々の相補型トランスファゲイト（７０４）、（７０５）は非導通状態である。
【０００８】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＨの場合、相補型トランスファゲイト（７０１）は非導通状態になり、以前の出力レベルＨが保持され、相補型トランスファゲイト（７０４）のＰ型ＴＦＴが導通し、相補型インバータ回路（７０２）を介して、入力信号ＤＡＴＡのレベルはＬになる。
相補型トランスファゲイト（７０５）について、相補型トランスファゲイト（７０５）の出力端子のレベルがＬであれば、入力端子のレベルと同じになり電流は流れない。
しかし、出力信号Ｑは相補型インバータ回路（７０６）を介してレベルＨになる。また相補型トランスファゲイト（７０５）の出力端子のレベルがＨであれば、Ｎ型ＴＦＴが導通して相補型インバータ回路（７０２）にチャージが回収されて、レベルがＬになる。
この時も同様に出力信号Ｑは相補型インバータ回路（７０６）を介してレベルＨになる。いずれの場合も出力信号ＱはレベルＨになる。この時相補型トランスファゲイト（７０８）は非導通状態である。
【０００９】
動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＬの場合、相補型トランスファゲイト（７０１）のＮ型ＴＦＴが導通して、入力信号ＤＡＴＡは相補型インバータ回路（７０２）、（７０３）を介して、レベルＬになる。
この時相補型トランスファゲイト（７０４）、（７０５）は非導通状態になるが、以前の出力レベルＬを保持しており、相補型トランスファゲイト（７０８）のＮ型ＴＦＴが導通してレベルＬが相補型インバータ回路（７０６）に入力され、出力信号ＱはレベルＨに保持される。
【００１０】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＬの場合、相補型トランスファゲイト（７０４）は前述のようにＮ型ＴＦＴが導通して、相補型インバータ回路（７０２）を介して入力信号ＤＡＴＡのレベルはＨになる。
同時に相補型トランスファゲイト（７０５）は、Ｐ型ＴＦＴが導通し、相補型インバータ回路（７０６）を介して、出力信号ＱはレベルＬになる。この時相補型トランスファゲイト（７０８）は非導通状態である。
以上のようにして、アナログスイッチからＤ型フリップフロップ回路が構成される。
【００１１】
図８において、動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＨの場合、相補型クロックトインバータ回路（８０１）の出力のレベルはＬになり、相補型インバータ回路（８０２）を介して、レベルはＨになる。
この時各々の相補型クロックトインバータ回路（８０３）、（８０４）は非導通状態である。
【００１２】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＨの場合、相補型クロックトインバータ回路（８０３）が導通し、出力のレベルはＬになり、再び相補型インバータ回路（８０２）を介して、相補型クロックトインバータ回路（８０４）にレベルＨの信号を入力する。
相補型クロックトインバータ回路（８０４）は導通し、出力のレベルはＬになり、相補型インバータ回路（８０５）に入力されレベルＨの信号として、出力信号ＱのレベルはＨで出力される。この時相補型クロックトインバータ回路（８０６）は非導通状態である。
【００１３】
動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＬの場合、相補型クロックトインバータ回路（８０１）が導通し、出力のレベルはＨになり、相補型インバータ回路（８０２）を介してレベルＬになる。
この時、相補型クロックトインバータ回路（８０３）、（８０４）は非導通状態である。しかし、相補型インバータ回路（８０５）の保持していた出力信号レベルＨが、導通している相補型クロックトインバータ回路（８０６）に入力し、出力のレベルはＬになる。
従って、相補型インバータ回路（８０５）を介して出力信号ＱのレベルはＨで保持される。
【００１４】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＬの場合、相補型クロックトインバータ回路（８０３）が導通し、出力のレベルはＨになり、再び相補型インバータ回路（８０２）を介して、相補型クロックトインバータ回路（８０４）にレベルＬの信号を入力する。
相補型クロックトインバータ回路（８０４）は導通し、出力はレベルＨになり、相補型インバータ回路（８０５）に入力されレベルＬの信号として、出力信号ＱはレベルＬで出力される。この時相補型クロックトインバータ回路（８０６）は非導通状態である。
以上のようにして、クロックトインバータからＤ型フリップフロップ回路が構成される。
【００１５】
【発明が解決しようとする課題】
従来のアクティブマトリクス型表示装置のゲイト／ソース駆動回路を構成している各々のシフトレジスタ回路は、図４、図５で示すように前記表示装置のゲイト線またはソース線と同数のシフトレジスタ回路が直列に接続している。
ゲイト駆動回路の場合、シフトレジスタ回路の出力は図４に示すようにインバータ型のバッファ回路を介してゲート線に接続されている。
ソース駆動回路の場合、シフトレジスタ回路の出力は図５に示すようにインバータ型のバッファ回路を介して、サンプリング用トランスミッションゲイトの制御端子に接続されている。
このため、前記直列に接続したシフトレジスタ回路の内、最低１個不具合な、すなわち正常に動作しないフリップフロップ回路が存在すると、該当する不具合なフリップフロップ回路、及び前記不具合なフリップフロップ回路より後段に接続されるフリップフロップ回路から出力する、前記表示装置の画像データと走査タイミングが正常でなくなり、正確な画像が得られなくなる。
【００１６】
これを防ぐために、複数のシフトレジスタ回路を有する冗長化回路を設けることが知られている。
しかしながら、この場合、製造時にシフトレジスタ回路の引き出しパターンから波形を観測して、不具合を発見すればシフトレジスタ回路のパターンをレーザ等で切断して予備のシフトレジスタ回路に切り換えるため、専用の治具と設備が必要である。そして、この方法では、装置として組み込まれた後にシフトレジスタ回路が故障した時には、再び装置を分解してシフトレジスタ回路が搭載された基板を取り替える必要がある。
【００１７】
本発明は、アクティブマトリクス型表示装置の駆動回路において、冗長構成を有するシフトレジスタ回路における、回路に不具合が生じた場合の予備回路への切替えを、レーザカット等の工程を行うことなく、自動的に行うことを目的とする。
【００１８】
【課題を解決するための手段】
上述の課題を解決するため、本明細書で開示する構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出すること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００１９】
他の構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、異常である場合に、前記予備系のシフトレジスタ回路の出力を用いること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００２０】
他の構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成する各ブロックの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、前記出力比較回路の出力信号により、前記主系のシフトレジスタ回路の、特定のブロックの出力信号を、前記予備系のシフトレジスタ回路の、前記特定のブロックに対応するブロックの出力信号に第１のマルチプレクサ回路を用いて切り換え、
前記出力比較回路の出力信号により、前記切り換えられたブロック内の、前記主系のシフトレジスタ回路のフリップフロップ回路の出力信号を、前記切り換えられたブロックに対応するブロック内の、前記予備系のシフトレジスタ回路のフリップフロップ回路の出力信号に第２のマルチプレクサ回路を用いて切り換えること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００２４】
なお、本明細書においては、主系とは、冗長構成を有する回路において、製造当初正常動作していることが望まれる側の系列をいい、予備系とは、主系の回路の動作が正常でない場合に切り換えて用いられる側、すなわち冗長側の系列をいう。
【００２５】
すなわち、本発明は、
（１） 主系のシフトレジスタ回路を構成するフリップフロップ回路の最終段
と、動作異常判断用に設けた（最終段＋１）段とにおける出力信号を比較して動作異常を判断し、異常な場合には、予備系のシフトレジスタの出力信号を用いる。
（２） 主系のシフトレジスタ回路を構成する複数のブッロクに分割された複数のフリップフロップ回路の、各ブロックの最終段と、動作異常判断用に設けた、（最終段＋１）段とにおける出力信号を比較して動作異常を判断し、異常な場合には、異常な主系のブロックに対応する、予備系のブロックの出力信号を用いる。
（３） シフトレジスタ回路を、各段毎に主系と予備系のフリップフロップ回路を並列接続した構成とし、各段において、主系のフリップフロップ回路の入力信号と出力信号とを比較して動作異常を判断し、異常な場合には、並列に設けられた予備系のフリップフロップ回路の出力信号を用いる。
という構成により、主系の回路を予備系の回路へ、電気的に接続を切り換えて、アクティブマトリクス型表示装置の駆動回路の歩留りを向上させるものである。
【００２６】
【実施例１】
本実施例では、主系のシフトレジスタ回路と予備系のシフトレジスタ回路の２系統で構成される。各系のシフトレジスタ回路は同じ動作クロックと同じ入力信号を与えられ、各系が同じ動作をする。
図１に、本実施例における冗長化されたシフトレジスタ回路のブロック図を示す。
主系のシフトレジスタ回路が正常に動作しているか判断するのは、出力比較回路（１０３）で行う。
出力比較回路（１０３）は、シフトレジスタ回路を構成するフリップフロップ回路の最終段のフリップフロップ回路（１０１）の出力信号と、最終段のフリップフロップ回路（１０１）の出力を接続したフリップフロップ回路（１０２）の出力信号のＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）をとることにより、シフトレジスタ回路として動作しているか判断する。
尚、シフトレジスタ回路の途中で断線等の不具合があると回路が発振する可能性があるため、それを防ぐために最終段と最終段より１段後のフリップフロップ回路の出力端子にプルアップ抵抗を接続して論理を確定させる。
【００２７】
そして、主系のシフトレジスタ回路が正常動作していれば、主系および予備系の各フリップフロップ回路の出力信号線と接続しているマルチプレクサ回路（１０４）に対して、主系のフリップフロップ回路の出力信号を選択する信号を出力比較回路は出力する。
また、主系のシフトレジスタ回路が正常に動作していなければ、前記マルチプレクサ回路に対して、予備系のフリップフロップ回路の出力信号を選択する信号を出力比較回路は出力する。
【００２８】
以下に本実施例の動作説明を行う。
図１１にシフトレジスタ回路のタイミングチャートを示す。
図１１に示すように、シフトレジスタ回路に入力信号、動作クロックが入力されると、各フリップフロップ回路は動作クロックの１周期分の長さのパルスを出力する。
また、シフトレジスタ回路の構成上、回路の途中に不具合があれば、回路の最後の出力が設計上予定したタイミングで出力されるパルスにならない。
よってシフトレジスタ回路の最終段と最終段より１段後の出力信号の比較で、不具合を判断することが可能である。
【００２９】
図１２は出力比較回路の等価回路である。
本実施例では、各シフトレジスタ回路のフリップフロップ回路の内、１〜ｎ段目の回路をシフトレジスタ回路として使用し、（ｎ＋１）段目の回路をシフトレジスタ回路の動作確認用として使用する。
出力比較回路は、図１１に示すように、ｎ番目と（ｎ＋１）番目のフリップフロップ回路の出力が正常な値の場合には、サイクルｓn+1 に出力比較回路はレベル‘Ｈ’を保持して主系のシフトレジスタ回路を選択する。
また、フリップフロップ回路の出力が正常な値でない場合には、サイクルｓn+1 を経過しても出力比較回路はレベル‘Ｌ’を保持して予備系のシフトレジスタ回路を選択する。
図９は、出力比較回路を構成するＥＸＯＲの等価回路を示す。図９（ａ）に論理回路の１例、図９（ｂ）にトランジスタで構成した回路の１例を示す。
【００３０】
図１０は、マルチプレクサ回路の等価回路である。図１０（ａ）に論理回路の１例、図１０にトランジスタで構成した回路の１例を示す。
マルチプレクサ回路は出力比較回路の保持された出力信号により、シフトレジスタ回路を構成する各フリップフロップ回路の出力信号を主系と予備系に切り換える役割を果たす。
以上のようにして、レーザカットをすることなく、不具合なシフトレジスタ回路の切り換えを可能とする。
【００３１】
【実施例２】
本実施例においては、シフトレジスタ回路をブロック分割し、各ブロック毎に冗長化した例を示す。
図２に、本実施例における冗長化されたシフトレジスタ回路のブロック図を示す。
図２（ａ）は各ブロック内の構成を、図２（ｂ）はシフトレジスタ全体の構成を示す。
本実施例では、主系のシフトレジスタ回路と予備系のシフトレジスタ回路を各々ｐ個（０＜ｐ＜ｎ）のブロックに分割し、各ブロック毎に出力比較回路を設ける。シフトレジスタ回路の動作は実施例１と同様である。
また、出力比較回路の出力信号は、マルチプレクサ回路１（２０１）とマルチプレクサ回路２（２０２）に接続する。１ブロック内のフリップフロップ回路の数は（ｑ＋１）個とする。（０＜ｑ≦（ｎ／ｐ））
出力比較回路は実施例１と同じ回路を使用する。本実施例では、１ブロックのフリップフロップ回路の内、１〜ｑ段目の回路をシフトレジスタ回路として使用し、（ｑ＋１）段目の回路は、ブロック内のシフトレジスタ回路の動作確認用として使用する。
【００３２】
マルチプレクサ回路１（２０１）は出力比較回路の出力信号に応じて、主系または予備系のブロック内のシフトレジスタ回路の出力を切り換えて、ブロックから次のブロックへシフトレジスタ回路の出力信号を渡す。
マルチプレクサ回路２（２０２）は出力比較回路の出力信号に応じて、ブロック内の主系または予備系のシフトレジスタ回路の出力を切り換えて、ＴＦＴのゲイト電極またはソース電極と接続させる。
マルチプレクサ回路１、２（２０１）、（２０２）と出力比較回路（２０３）の等価回路と動作については、実施例１と同様である。
【００３３】
【参考例】
図３に、本参考例における冗長化回路を示す。
本参考例は、主系および予備系のフリップフロップ回路を各段毎に並列に接続して設け、シフトレジスタ回路を構成し、各系列の各段について、出力比較回路とマルチプレクサ回路を備えた場合について示す。
ここでは出力比較回路は、主系のフリップフロップ回路の入力信号と出力信号を比較して判断を行う。
シフトレジスタ回路の動作は実施例１と同様である。また、出力比較回路の出力信号はマルチプレクサ回路に接続する。
【００３４】
マルチプレクサ回路（３０１）は出力比較回路の出力信号に応じて、主系または予備系のフリップフロップ回路の出力を切り換えて、次の段へ出力信号を渡し、かつフリップフロップ回路の出力をＴＦＴのゲイト電極またはソース電極に接続させる。
マルチプレクサ回路（３０１）と出力比較回路（３０２）の等価回路と動作については、実施例１と同様である。
【００３５】
【発明の効果】
本発明により、シフトレジスタ回路に不具合すなわち動作異常が発生した場合に対して、正常動作する予備系の回路への、自動的な切り換えを実現することで、レーザカット等の工程を追加することなく、駆動回路一体型のアクティブマトリクス型表示装置の製造の歩留り向上と製造工程の簡易化に寄与することができた。
【図面の簡単な説明】
【図１】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図２】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図３】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図４】 従来例によるゲイト駆動回路例を示す。
【図５】 従来例によるソース駆動回路例を示す。
【図６】 従来例によるアクティブマトリクス型表示装置の概略を示す。
【図７】 アナログスイッチによるＤ型フリップフロップ回路を示す。
【図８】 クロックトインバータによるＤ型フリップフロップ回路を示す。
【図９】 ＥＸＯＲ（排他的論理和）の等価回路を示す。
【図１０】 マルチプレクサ回路の等価回路を示す。
【図１１】 シフトレジスタ回路のタイミングチャートを示す。
【図１２】 出力比較回路の等価回路を示す。
【符号の説明】
１０１，１０２ Ｆ／Ｆ（フリップフロップ回路）
１０３，２０３，３０２ 出力比較回路
１０４，２０１，２０２，３０１ ＭＵＸ（マルチプレクサ回路）
【産業上の利用分野】
本発明は、アクティブマトリクス型表示装置の駆動回路に関し、特に冗長化したシフトレジスタ回路の構成と切り換え方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタを使用したシフトレジスタ回路は、イメージセンサ・液晶表示装置の駆動回路に用いられ、特に最近アクティブマトリクス型の表示装置の駆動回路に用いることが盛んである。
アクティブマトリクス型表示装置とは、マトリクスの各交差部に画素が配置され、全ての画素にはスイッチング用の素子が設けられており、画像情報はスイッチング素子のオン／オフによって制御されるものをいう。このような表示装置の表示媒体としては液晶、プラズマ、その他、電気的に光学特性（反射率、屈折率、透過率、発光強度等）を変化させることが可能な物体、状態を用いる。本発明ではスイッチング素子として、特に三端子素子、すなわち、ゲイト、ソース、ドレインを有する薄膜トランジスタを用いる。
【０００３】
また、本明細書においては、マトリクスにおける行とは、当該行に平行に配置された信号線（ゲイト線）が当該行のトランジスタのゲイト電極に接続されているものを言い、列とは、当該列に平行に配置された信号線（ソース線）が当該列のトランジスタのソース（もしくはドレイン）電極に接続されているものを言う。さらに、ゲイト線を駆動する回路をゲイト駆動回路、ソース線を駆動する回路をソース駆動回路と称する。また薄膜トランジスタをＴＦＴと称する。
【０００４】
ゲイト駆動回路では、アクティブマトリクス型表示装置の垂直方向走査タイミングの信号を発生するため、垂直方向のゲイト線数のシフトレジスタが１列に直列に接続している。
このようにして、該ゲイト駆動回路でアクティブマトリクス型表示装置内のＴＦＴのスイッチングを行なっている。
ソース駆動回路では、アクティブマトリクス型表示装置の表示する画像データの水平方向画像データを表示させるため、水平方向のソース線数のシフトレジスタが１列に直列に接続している。また水平走査信号に同期したラッチパルスで前記アナログスイッチをオン／オフする。
このようにして、該ソース駆動回路でアクティブマトリクス型表示装置内のＴＦＴに電流を流し、画素セルの表示状態をコントロールしている。
【０００５】
一般のアクティブマトリクス型表示装置について図６で説明する。
シフトレジスタ回路Ｘは、アクティブマトリクス型表示装置の垂直方向にタイミング信号を発生させ、ビデオ信号をアナログメモリに保持させる。
アナログメモリに保持されたビデオ信号は、ラッチパルスによるタイミングでアナログバッファに入力される。
アナログバッファは、ラッチパルスによるタイミングでビデオ信号をアクティブマトリクス型表示装置内のＴＦＴのソース線に供給する。
一方、シフトレジスタ回路Ｙは、アクティブマトリクス型表示装置の水平方向にタイミング信号を発生させ、同一走査線上のＴＦＴのゲイト線にＯＮ信号を入力して、ＴＦＴのソース線に供給されたビデオ信号によって、ＴＦＴのドレイン電極に接続された画素セルの配向を決定する。
【０００６】
一般にシフトレジスタ回路は、図７、８に示すような回路がありＤ型フリップフロップ回路を使用したものが多く用いられる。
図７はアナログスイッチを使用したものであり、図８はクロックトインバータを使用したものである。以下その動作を説明する。
【０００７】
図７において、動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＨの場合、相補型トランスファゲイト（７０１）のＰ型ＴＦＴが導通し、入力信号ＤＡＴＡは、各々の相補型インバータ回路（７０２）、（７０３）を介する。この時、各々の相補型トランスファゲイト（７０４）、（７０５）は非導通状態である。
【０００８】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＨの場合、相補型トランスファゲイト（７０１）は非導通状態になり、以前の出力レベルＨが保持され、相補型トランスファゲイト（７０４）のＰ型ＴＦＴが導通し、相補型インバータ回路（７０２）を介して、入力信号ＤＡＴＡのレベルはＬになる。
相補型トランスファゲイト（７０５）について、相補型トランスファゲイト（７０５）の出力端子のレベルがＬであれば、入力端子のレベルと同じになり電流は流れない。
しかし、出力信号Ｑは相補型インバータ回路（７０６）を介してレベルＨになる。また相補型トランスファゲイト（７０５）の出力端子のレベルがＨであれば、Ｎ型ＴＦＴが導通して相補型インバータ回路（７０２）にチャージが回収されて、レベルがＬになる。
この時も同様に出力信号Ｑは相補型インバータ回路（７０６）を介してレベルＨになる。いずれの場合も出力信号ＱはレベルＨになる。この時相補型トランスファゲイト（７０８）は非導通状態である。
【０００９】
動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＬの場合、相補型トランスファゲイト（７０１）のＮ型ＴＦＴが導通して、入力信号ＤＡＴＡは相補型インバータ回路（７０２）、（７０３）を介して、レベルＬになる。
この時相補型トランスファゲイト（７０４）、（７０５）は非導通状態になるが、以前の出力レベルＬを保持しており、相補型トランスファゲイト（７０８）のＮ型ＴＦＴが導通してレベルＬが相補型インバータ回路（７０６）に入力され、出力信号ＱはレベルＨに保持される。
【００１０】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＬの場合、相補型トランスファゲイト（７０４）は前述のようにＮ型ＴＦＴが導通して、相補型インバータ回路（７０２）を介して入力信号ＤＡＴＡのレベルはＨになる。
同時に相補型トランスファゲイト（７０５）は、Ｐ型ＴＦＴが導通し、相補型インバータ回路（７０６）を介して、出力信号ＱはレベルＬになる。この時相補型トランスファゲイト（７０８）は非導通状態である。
以上のようにして、アナログスイッチからＤ型フリップフロップ回路が構成される。
【００１１】
図８において、動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＨの場合、相補型クロックトインバータ回路（８０１）の出力のレベルはＬになり、相補型インバータ回路（８０２）を介して、レベルはＨになる。
この時各々の相補型クロックトインバータ回路（８０３）、（８０４）は非導通状態である。
【００１２】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＨの場合、相補型クロックトインバータ回路（８０３）が導通し、出力のレベルはＬになり、再び相補型インバータ回路（８０２）を介して、相補型クロックトインバータ回路（８０４）にレベルＨの信号を入力する。
相補型クロックトインバータ回路（８０４）は導通し、出力のレベルはＬになり、相補型インバータ回路（８０５）に入力されレベルＨの信号として、出力信号ＱのレベルはＨで出力される。この時相補型クロックトインバータ回路（８０６）は非導通状態である。
【００１３】
動作クロックＣＫのレベルＨ、入力信号ＤＡＴＡのレベルＬの場合、相補型クロックトインバータ回路（８０１）が導通し、出力のレベルはＨになり、相補型インバータ回路（８０２）を介してレベルＬになる。
この時、相補型クロックトインバータ回路（８０３）、（８０４）は非導通状態である。しかし、相補型インバータ回路（８０５）の保持していた出力信号レベルＨが、導通している相補型クロックトインバータ回路（８０６）に入力し、出力のレベルはＬになる。
従って、相補型インバータ回路（８０５）を介して出力信号ＱのレベルはＨで保持される。
【００１４】
動作クロックＣＫのレベルＬ、入力信号ＤＡＴＡのレベルＬの場合、相補型クロックトインバータ回路（８０３）が導通し、出力のレベルはＨになり、再び相補型インバータ回路（８０２）を介して、相補型クロックトインバータ回路（８０４）にレベルＬの信号を入力する。
相補型クロックトインバータ回路（８０４）は導通し、出力はレベルＨになり、相補型インバータ回路（８０５）に入力されレベルＬの信号として、出力信号ＱはレベルＬで出力される。この時相補型クロックトインバータ回路（８０６）は非導通状態である。
以上のようにして、クロックトインバータからＤ型フリップフロップ回路が構成される。
【００１５】
【発明が解決しようとする課題】
従来のアクティブマトリクス型表示装置のゲイト／ソース駆動回路を構成している各々のシフトレジスタ回路は、図４、図５で示すように前記表示装置のゲイト線またはソース線と同数のシフトレジスタ回路が直列に接続している。
ゲイト駆動回路の場合、シフトレジスタ回路の出力は図４に示すようにインバータ型のバッファ回路を介してゲート線に接続されている。
ソース駆動回路の場合、シフトレジスタ回路の出力は図５に示すようにインバータ型のバッファ回路を介して、サンプリング用トランスミッションゲイトの制御端子に接続されている。
このため、前記直列に接続したシフトレジスタ回路の内、最低１個不具合な、すなわち正常に動作しないフリップフロップ回路が存在すると、該当する不具合なフリップフロップ回路、及び前記不具合なフリップフロップ回路より後段に接続されるフリップフロップ回路から出力する、前記表示装置の画像データと走査タイミングが正常でなくなり、正確な画像が得られなくなる。
【００１６】
これを防ぐために、複数のシフトレジスタ回路を有する冗長化回路を設けることが知られている。
しかしながら、この場合、製造時にシフトレジスタ回路の引き出しパターンから波形を観測して、不具合を発見すればシフトレジスタ回路のパターンをレーザ等で切断して予備のシフトレジスタ回路に切り換えるため、専用の治具と設備が必要である。そして、この方法では、装置として組み込まれた後にシフトレジスタ回路が故障した時には、再び装置を分解してシフトレジスタ回路が搭載された基板を取り替える必要がある。
【００１７】
本発明は、アクティブマトリクス型表示装置の駆動回路において、冗長構成を有するシフトレジスタ回路における、回路に不具合が生じた場合の予備回路への切替えを、レーザカット等の工程を行うことなく、自動的に行うことを目的とする。
【００１８】
【課題を解決するための手段】
上述の課題を解決するため、本明細書で開示する構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出すること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００１９】
他の構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、異常である場合に、前記予備系のシフトレジスタ回路の出力を用いること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００２０】
他の構成の一つは、
主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成する各ブロックの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、前記出力比較回路の出力信号により、前記主系のシフトレジスタ回路の、特定のブロックの出力信号を、前記予備系のシフトレジスタ回路の、前記特定のブロックに対応するブロックの出力信号に第１のマルチプレクサ回路を用いて切り換え、
前記出力比較回路の出力信号により、前記切り換えられたブロック内の、前記主系のシフトレジスタ回路のフリップフロップ回路の出力信号を、前記切り換えられたブロックに対応するブロック内の、前記予備系のシフトレジスタ回路のフリップフロップ回路の出力信号に第２のマルチプレクサ回路を用いて切り換えること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法である。
【００２４】
なお、本明細書においては、主系とは、冗長構成を有する回路において、製造当初正常動作していることが望まれる側の系列をいい、予備系とは、主系の回路の動作が正常でない場合に切り換えて用いられる側、すなわち冗長側の系列をいう。
【００２５】
すなわち、本発明は、
（１） 主系のシフトレジスタ回路を構成するフリップフロップ回路の最終段
と、動作異常判断用に設けた（最終段＋１）段とにおける出力信号を比較して動作異常を判断し、異常な場合には、予備系のシフトレジスタの出力信号を用いる。
（２） 主系のシフトレジスタ回路を構成する複数のブッロクに分割された複数のフリップフロップ回路の、各ブロックの最終段と、動作異常判断用に設けた、（最終段＋１）段とにおける出力信号を比較して動作異常を判断し、異常な場合には、異常な主系のブロックに対応する、予備系のブロックの出力信号を用いる。
（３） シフトレジスタ回路を、各段毎に主系と予備系のフリップフロップ回路を並列接続した構成とし、各段において、主系のフリップフロップ回路の入力信号と出力信号とを比較して動作異常を判断し、異常な場合には、並列に設けられた予備系のフリップフロップ回路の出力信号を用いる。
という構成により、主系の回路を予備系の回路へ、電気的に接続を切り換えて、アクティブマトリクス型表示装置の駆動回路の歩留りを向上させるものである。
【００２６】
【実施例１】
本実施例では、主系のシフトレジスタ回路と予備系のシフトレジスタ回路の２系統で構成される。各系のシフトレジスタ回路は同じ動作クロックと同じ入力信号を与えられ、各系が同じ動作をする。
図１に、本実施例における冗長化されたシフトレジスタ回路のブロック図を示す。
主系のシフトレジスタ回路が正常に動作しているか判断するのは、出力比較回路（１０３）で行う。
出力比較回路（１０３）は、シフトレジスタ回路を構成するフリップフロップ回路の最終段のフリップフロップ回路（１０１）の出力信号と、最終段のフリップフロップ回路（１０１）の出力を接続したフリップフロップ回路（１０２）の出力信号のＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）をとることにより、シフトレジスタ回路として動作しているか判断する。
尚、シフトレジスタ回路の途中で断線等の不具合があると回路が発振する可能性があるため、それを防ぐために最終段と最終段より１段後のフリップフロップ回路の出力端子にプルアップ抵抗を接続して論理を確定させる。
【００２７】
そして、主系のシフトレジスタ回路が正常動作していれば、主系および予備系の各フリップフロップ回路の出力信号線と接続しているマルチプレクサ回路（１０４）に対して、主系のフリップフロップ回路の出力信号を選択する信号を出力比較回路は出力する。
また、主系のシフトレジスタ回路が正常に動作していなければ、前記マルチプレクサ回路に対して、予備系のフリップフロップ回路の出力信号を選択する信号を出力比較回路は出力する。
【００２８】
以下に本実施例の動作説明を行う。
図１１にシフトレジスタ回路のタイミングチャートを示す。
図１１に示すように、シフトレジスタ回路に入力信号、動作クロックが入力されると、各フリップフロップ回路は動作クロックの１周期分の長さのパルスを出力する。
また、シフトレジスタ回路の構成上、回路の途中に不具合があれば、回路の最後の出力が設計上予定したタイミングで出力されるパルスにならない。
よってシフトレジスタ回路の最終段と最終段より１段後の出力信号の比較で、不具合を判断することが可能である。
【００２９】
図１２は出力比較回路の等価回路である。
本実施例では、各シフトレジスタ回路のフリップフロップ回路の内、１〜ｎ段目の回路をシフトレジスタ回路として使用し、（ｎ＋１）段目の回路をシフトレジスタ回路の動作確認用として使用する。
出力比較回路は、図１１に示すように、ｎ番目と（ｎ＋１）番目のフリップフロップ回路の出力が正常な値の場合には、サイクルｓn+1 に出力比較回路はレベル‘Ｈ’を保持して主系のシフトレジスタ回路を選択する。
また、フリップフロップ回路の出力が正常な値でない場合には、サイクルｓn+1 を経過しても出力比較回路はレベル‘Ｌ’を保持して予備系のシフトレジスタ回路を選択する。
図９は、出力比較回路を構成するＥＸＯＲの等価回路を示す。図９（ａ）に論理回路の１例、図９（ｂ）にトランジスタで構成した回路の１例を示す。
【００３０】
図１０は、マルチプレクサ回路の等価回路である。図１０（ａ）に論理回路の１例、図１０にトランジスタで構成した回路の１例を示す。
マルチプレクサ回路は出力比較回路の保持された出力信号により、シフトレジスタ回路を構成する各フリップフロップ回路の出力信号を主系と予備系に切り換える役割を果たす。
以上のようにして、レーザカットをすることなく、不具合なシフトレジスタ回路の切り換えを可能とする。
【００３１】
【実施例２】
本実施例においては、シフトレジスタ回路をブロック分割し、各ブロック毎に冗長化した例を示す。
図２に、本実施例における冗長化されたシフトレジスタ回路のブロック図を示す。
図２（ａ）は各ブロック内の構成を、図２（ｂ）はシフトレジスタ全体の構成を示す。
本実施例では、主系のシフトレジスタ回路と予備系のシフトレジスタ回路を各々ｐ個（０＜ｐ＜ｎ）のブロックに分割し、各ブロック毎に出力比較回路を設ける。シフトレジスタ回路の動作は実施例１と同様である。
また、出力比較回路の出力信号は、マルチプレクサ回路１（２０１）とマルチプレクサ回路２（２０２）に接続する。１ブロック内のフリップフロップ回路の数は（ｑ＋１）個とする。（０＜ｑ≦（ｎ／ｐ））
出力比較回路は実施例１と同じ回路を使用する。本実施例では、１ブロックのフリップフロップ回路の内、１〜ｑ段目の回路をシフトレジスタ回路として使用し、（ｑ＋１）段目の回路は、ブロック内のシフトレジスタ回路の動作確認用として使用する。
【００３２】
マルチプレクサ回路１（２０１）は出力比較回路の出力信号に応じて、主系または予備系のブロック内のシフトレジスタ回路の出力を切り換えて、ブロックから次のブロックへシフトレジスタ回路の出力信号を渡す。
マルチプレクサ回路２（２０２）は出力比較回路の出力信号に応じて、ブロック内の主系または予備系のシフトレジスタ回路の出力を切り換えて、ＴＦＴのゲイト電極またはソース電極と接続させる。
マルチプレクサ回路１、２（２０１）、（２０２）と出力比較回路（２０３）の等価回路と動作については、実施例１と同様である。
【００３３】
【参考例】
図３に、本参考例における冗長化回路を示す。
本参考例は、主系および予備系のフリップフロップ回路を各段毎に並列に接続して設け、シフトレジスタ回路を構成し、各系列の各段について、出力比較回路とマルチプレクサ回路を備えた場合について示す。
ここでは出力比較回路は、主系のフリップフロップ回路の入力信号と出力信号を比較して判断を行う。
シフトレジスタ回路の動作は実施例１と同様である。また、出力比較回路の出力信号はマルチプレクサ回路に接続する。
【００３４】
マルチプレクサ回路（３０１）は出力比較回路の出力信号に応じて、主系または予備系のフリップフロップ回路の出力を切り換えて、次の段へ出力信号を渡し、かつフリップフロップ回路の出力をＴＦＴのゲイト電極またはソース電極に接続させる。
マルチプレクサ回路（３０１）と出力比較回路（３０２）の等価回路と動作については、実施例１と同様である。
【００３５】
【発明の効果】
本発明により、シフトレジスタ回路に不具合すなわち動作異常が発生した場合に対して、正常動作する予備系の回路への、自動的な切り換えを実現することで、レーザカット等の工程を追加することなく、駆動回路一体型のアクティブマトリクス型表示装置の製造の歩留り向上と製造工程の簡易化に寄与することができた。
【図面の簡単な説明】
【図１】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図２】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図３】 実施例における冗長化したシフトレジスタ回路のブロック図を示す。
【図４】 従来例によるゲイト駆動回路例を示す。
【図５】 従来例によるソース駆動回路例を示す。
【図６】 従来例によるアクティブマトリクス型表示装置の概略を示す。
【図７】 アナログスイッチによるＤ型フリップフロップ回路を示す。
【図８】 クロックトインバータによるＤ型フリップフロップ回路を示す。
【図９】 ＥＸＯＲ（排他的論理和）の等価回路を示す。
【図１０】 マルチプレクサ回路の等価回路を示す。
【図１１】 シフトレジスタ回路のタイミングチャートを示す。
【図１２】 出力比較回路の等価回路を示す。
【符号の説明】
１０１，１０２ Ｆ／Ｆ（フリップフロップ回路）
１０３，２０３，３０２ 出力比較回路
１０４，２０１，２０２，３０１ ＭＵＸ（マルチプレクサ回路）
Claims (3)
- 主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出すること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法。 - 主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、異常である場合に、前記予備系のシフトレジスタ回路の出力を用いること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法。 - 主系と予備系よりなる複数のシフトレジスタ回路が並列に接続された、アクティブマトリクス型表示装置の駆動回路の動作方法において、
前記主系のシフトレジスタ回路を構成する各ブロックの、最終段のフリップフロップ回路の出力と、前記最終段のフリップフロップ回路に接続したフリップフロップ回路の出力とを出力比較回路にて比較して、主系のシフトレジスタの動作異常を検出し、前記出力比較回路の出力信号により、前記主系のシフトレジスタ回路の、特定のブロックの出力信号を、前記予備系のシフトレジスタ回路の、前記特定のブロックに対応するブロックの出力信号に第１のマルチプレクサ回路を用いて切り換え、
前記出力比較回路の出力信号により、前記切り換えられたブロック内の、前記主系のシフトレジスタ回路のフリップフロップ回路の出力信号を、前記切り換えられたブロックに対応するブロック内の、前記予備系のシフトレジスタ回路のフリップフロップ回路の出力信号に第２のマルチプレクサ回路を用いて切り換えること、
前記主系のシフトレジスタ回路に動作クロックが入力されると、前記各フリップフロップ回路は、前記動作クロックの１周期分の長さのパルスを出力すること、
および前記主系のシフトレジスタ回路を構成するフリップフロップ回路のうちの、最終段のフリップフロップ回路から出力されるパルスと、前記最終段のフリップフロップ回路に接続したフリップフロップ回路から出力されるパルスとが、所定のタイミングで出力されるパルスであるかを動作異常の判断とすることを特徴とするアクティブマトリクス型表示装置の駆動回路の動作方法。
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