JP2002023712A - 表示装置及びその駆動方法 - Google Patents
表示装置及びその駆動方法Info
- Publication number
- JP2002023712A JP2002023712A JP2000211661A JP2000211661A JP2002023712A JP 2002023712 A JP2002023712 A JP 2002023712A JP 2000211661 A JP2000211661 A JP 2000211661A JP 2000211661 A JP2000211661 A JP 2000211661A JP 2002023712 A JP2002023712 A JP 2002023712A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- output
- scanning
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0281—Arrangement of scan or data electrode driver circuits at the periphery of a panel not inherent to a split matrix structure
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2352/00—Parallel handling of streams of display data
Abstract
(57)【要約】
【課題】 第１又は第２の走査ドライバの出力線の電位
が固定される欠陥を検出し、その欠陥を修復することが
できる表示装置を提供することを課題とする。 【解決手段】 本発明の表示装置は、複数の走査線を有
する表示部（２）と、表示部の走査線の両端に走査信号
を供給するための出力線を有する第１及び第２の走査ド
ライバ（４ａ，４ｂ）とを有する。第１又は第２の走査
ドライバ等の異常により、第１又は第２の走査ドライバ
の出力線のうちの一又は複数の出力線の電位が固定又は
開放されているときには、該固定又は開放されている電
位の出力線と表示部の走査線との間の接続を切断する。
が固定される欠陥を検出し、その欠陥を修復することが
できる表示装置を提供することを課題とする。 【解決手段】 本発明の表示装置は、複数の走査線を有
する表示部（２）と、表示部の走査線の両端に走査信号
を供給するための出力線を有する第１及び第２の走査ド
ライバ（４ａ，４ｂ）とを有する。第１又は第２の走査
ドライバ等の異常により、第１又は第２の走査ドライバ
の出力線のうちの一又は複数の出力線の電位が固定又は
開放されているときには、該固定又は開放されている電
位の出力線と表示部の走査線との間の接続を切断する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置及びその
駆動方法に関し、特に走査ドライバから供給される走査
信号に応じて表示を行う表示装置及びその駆動方法に関
する。
駆動方法に関し、特に走査ドライバから供給される走査
信号に応じて表示を行う表示装置及びその駆動方法に関
する。
【０００２】
【従来の技術】最近の液晶表示装置の研究開発において
は、低コスト化のための技術開発競争が熾烈を極めてい
る。中でも、低温プロセスでポリシリコン薄膜トランジ
スタを形成する技術は、安価なガラス基板上に、表示領
域だけでなく、周辺回路（例えばドライバ）をも形成す
ることを可能とする。このため、従来のようなドライバ
用ＩＣの実装費用が削減され、大幅なコスト削減を期待
できることから注目を浴びている。これまでにポリシリ
コン薄膜トランジスタをガラス基板上に形成して大型で
かつ高精細の液晶表示装置を作成する試みがなされてき
ている。
は、低コスト化のための技術開発競争が熾烈を極めてい
る。中でも、低温プロセスでポリシリコン薄膜トランジ
スタを形成する技術は、安価なガラス基板上に、表示領
域だけでなく、周辺回路（例えばドライバ）をも形成す
ることを可能とする。このため、従来のようなドライバ
用ＩＣの実装費用が削減され、大幅なコスト削減を期待
できることから注目を浴びている。これまでにポリシリ
コン薄膜トランジスタをガラス基板上に形成して大型で
かつ高精細の液晶表示装置を作成する試みがなされてき
ている。
【０００３】図２２は、第１の従来例による液晶表示装
置の構成を示す。表示領域１００は、二次元に配列され
た薄膜トランジスタを有し、各薄膜トランジスタが各画
素の表示を制御する。第１の走査ドライバ１０１ａは表
示領域１００の左に設けられ、第２の走査ドライバ１０
１ｂは表示領域１００の右に設けられる。第１の走査ド
ライバ１０１ａはｎ本の出力線ＧＬ１〜ＧＬｎを介し
て、第２の走査ドライバ１０１ｂはｎ本の出力線ＧＲ１
〜ＧＲｎを介して、それぞれ表示領域１００の走査線の
両端に同一の走査信号を供給する。第１のデータドライ
バ１０２ａ及び第２のデータドライバ１０２ｂは、表示
領域１００の上下に設けられ、データ信号を表示領域１
００に供給する。
置の構成を示す。表示領域１００は、二次元に配列され
た薄膜トランジスタを有し、各薄膜トランジスタが各画
素の表示を制御する。第１の走査ドライバ１０１ａは表
示領域１００の左に設けられ、第２の走査ドライバ１０
１ｂは表示領域１００の右に設けられる。第１の走査ド
ライバ１０１ａはｎ本の出力線ＧＬ１〜ＧＬｎを介し
て、第２の走査ドライバ１０１ｂはｎ本の出力線ＧＲ１
〜ＧＲｎを介して、それぞれ表示領域１００の走査線の
両端に同一の走査信号を供給する。第１のデータドライ
バ１０２ａ及び第２のデータドライバ１０２ｂは、表示
領域１００の上下に設けられ、データ信号を表示領域１
００に供給する。
【０００４】断線ポイント１０３は、第１の走査ドライ
バ１０１ａの出力線ＧＬ３と第２の走査ドライバ１０１
ｂの出力線ＧＲ３とを接続する表示領域１００内の走査
線上で断線されたポイントである。この場合、表示領域
１０３ａには、第１の走査ドライバ１０１ａから走査信
号が供給されるので、表示領域１０３ａでの表示が可能
になる。一方、表示領域１０３ｂには、第２の走査ドラ
イバ１０１ｂから走査信号が供給されるので、表示領域
１０３ｂでの表示が可能になる。すなわち、断線ポイン
ト１０３で断線が生じたとしても、表示領域１０３ａ及
び１０３ｂの両方で表示が可能になる。この点に、第１
及び第２の２つの走査ドライバ１０１ａ，１０１ｂを設
ける意味がある。
バ１０１ａの出力線ＧＬ３と第２の走査ドライバ１０１
ｂの出力線ＧＲ３とを接続する表示領域１００内の走査
線上で断線されたポイントである。この場合、表示領域
１０３ａには、第１の走査ドライバ１０１ａから走査信
号が供給されるので、表示領域１０３ａでの表示が可能
になる。一方、表示領域１０３ｂには、第２の走査ドラ
イバ１０１ｂから走査信号が供給されるので、表示領域
１０３ｂでの表示が可能になる。すなわち、断線ポイン
ト１０３で断線が生じたとしても、表示領域１０３ａ及
び１０３ｂの両方で表示が可能になる。この点に、第１
及び第２の２つの走査ドライバ１０１ａ，１０１ｂを設
ける意味がある。
【０００５】近年、液晶表示装置の高解像度化が進み、
走査ドライバ１０１ａ及び１０１ｂの出力線ＧＬ１〜Ｇ
Ｌｎ及びＧＲ１〜ＧＲｎの数が増加している。その結
果、走査ドライバ１０１ａ及び１０１ｂ内に製造プロセ
ス上の欠陥が発生する確率が高くなっている。
走査ドライバ１０１ａ及び１０１ｂの出力線ＧＬ１〜Ｇ
Ｌｎ及びＧＲ１〜ＧＲｎの数が増加している。その結
果、走査ドライバ１０１ａ及び１０１ｂ内に製造プロセ
ス上の欠陥が発生する確率が高くなっている。
【０００６】図２３に示すように、例えば、製造プロセ
ス上の欠陥等により、走査ドライバ１０１ｂ内の短絡ポ
イント１０４で出力線ＧＲ３が電源線又はグランド線等
に短絡されてしまうことがある。この場合、走査ドライ
バ１０１ｂ内の出力線ＧＲ３は電源電位やグランド電位
等に固定されてしまい、正常な走査信号が走査ドライバ
１０１ｂから表示領域１００に供給されなくなってしま
う。その結果、上記の出力線ＧＲ３に対応する表示領域
１００内の水平ラインの右側の領域は、常に白又は黒の
表示になってしまい、正常な表示が行われなくなってし
まう。
ス上の欠陥等により、走査ドライバ１０１ｂ内の短絡ポ
イント１０４で出力線ＧＲ３が電源線又はグランド線等
に短絡されてしまうことがある。この場合、走査ドライ
バ１０１ｂ内の出力線ＧＲ３は電源電位やグランド電位
等に固定されてしまい、正常な走査信号が走査ドライバ
１０１ｂから表示領域１００に供給されなくなってしま
う。その結果、上記の出力線ＧＲ３に対応する表示領域
１００内の水平ラインの右側の領域は、常に白又は黒の
表示になってしまい、正常な表示が行われなくなってし
まう。
【０００７】このように、表示領域１００が無欠陥であ
ったとしても、走査ドライバ１０１ａ又は１０１ｂに欠
陥が生じてしまえば、これらが同一ガラス基板上に形成
されるために、液晶表示装置全体が不良品になってしま
う。そこで、走査ドライバ１０１ａ，１０１ｂの欠陥を
修復するための技術が提案されている。次に、その技術
を説明する。
ったとしても、走査ドライバ１０１ａ又は１０１ｂに欠
陥が生じてしまえば、これらが同一ガラス基板上に形成
されるために、液晶表示装置全体が不良品になってしま
う。そこで、走査ドライバ１０１ａ，１０１ｂの欠陥を
修復するための技術が提案されている。次に、その技術
を説明する。
【０００８】図２４は、特開平６−６７２００号公報に
示される第２の従来例による液晶表示装置の構成を示
す。第２の従来例による液晶表示装置は、第１の従来例
による液晶表示装置（図２２及び図２３）に対して、ｎ
チャネルＭＯＳトランジスタ１１１ａ及び１１１ｂを付
加したものである。トランジスタ１１１ａのゲートに
は、制御信号用端子ＣＬを介して制御信号が供給され
る。トランジスタ１１１ａのソース及びドレインには、
第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎ及
び表示領域１００の走査線が接続される。同様に、トラ
ンジスタ１１１ｂのゲートには、制御信号用端子ＣＲを
介して制御信号が供給される。トランジスタ１１１ｂの
ソース及びドレインには、第２の走査ドライバ１０１ｂ
の出力線ＧＲ１〜ＧＲｎ及び表示領域１００の走査線が
接続される。
示される第２の従来例による液晶表示装置の構成を示
す。第２の従来例による液晶表示装置は、第１の従来例
による液晶表示装置（図２２及び図２３）に対して、ｎ
チャネルＭＯＳトランジスタ１１１ａ及び１１１ｂを付
加したものである。トランジスタ１１１ａのゲートに
は、制御信号用端子ＣＬを介して制御信号が供給され
る。トランジスタ１１１ａのソース及びドレインには、
第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎ及
び表示領域１００の走査線が接続される。同様に、トラ
ンジスタ１１１ｂのゲートには、制御信号用端子ＣＲを
介して制御信号が供給される。トランジスタ１１１ｂの
ソース及びドレインには、第２の走査ドライバ１０１ｂ
の出力線ＧＲ１〜ＧＲｎ及び表示領域１００の走査線が
接続される。
【０００９】液晶表示装置を製造した後、第２の走査ド
ライバ１０１ｂ内の短絡ポイント１１２で出力線ＧＲ２
が電源線又はグランド線等に短絡していることが検出で
きたとする。その場合、制御信号用端子ＣＬにハイレベ
ルの電圧を印加し、制御信号用端子ＣＲにローレベルの
電圧を印加する。
ライバ１０１ｂ内の短絡ポイント１１２で出力線ＧＲ２
が電源線又はグランド線等に短絡していることが検出で
きたとする。その場合、制御信号用端子ＣＬにハイレベ
ルの電圧を印加し、制御信号用端子ＣＲにローレベルの
電圧を印加する。
【００１０】その結果、ｎ個のすべてのトランジスタ１
１１ａのゲートにはハイレベルが供給され、ｎ個のトラ
ンジスタ１１１ａはオンし、走査ドライバ１０１ａの出
力線ＧＬ１〜ＧＬｎと表示領域１００の走査線とを接続
する。表示領域１００には、走査ドライバ１０１ａから
走査信号が供給される。
１１ａのゲートにはハイレベルが供給され、ｎ個のトラ
ンジスタ１１１ａはオンし、走査ドライバ１０１ａの出
力線ＧＬ１〜ＧＬｎと表示領域１００の走査線とを接続
する。表示領域１００には、走査ドライバ１０１ａから
走査信号が供給される。
【００１１】一方、ｎ個のすべてのトランジスタ１１１
ｂのゲートにはローレベルが供給され、ｎ個のトランジ
スタ１１１ｂはオフし、走査ドライバ１０１ｂの出力線
ＧＲ１〜ＧＲｎと表示領域１００の走査線との間の接続
を切断する。走査ドライバ１０１ｂから表示領域１００
には、走査信号が供給されない。
ｂのゲートにはローレベルが供給され、ｎ個のトランジ
スタ１１１ｂはオフし、走査ドライバ１０１ｂの出力線
ＧＲ１〜ＧＲｎと表示領域１００の走査線との間の接続
を切断する。走査ドライバ１０１ｂから表示領域１００
には、走査信号が供給されない。
【００１２】すなわち、表示領域１００には、走査ドラ
イバ１０１ａからのみ正常な走査信号が供給され、正常
な表示を行うことができる。しかし、上記の公報には、
短絡ポイント１１２の検出方法が記載されていない。ま
た、仮に、第２ラインに欠陥があることを表示画面上の
目視により発見できたとしても、その第２ラインでの欠
陥が第１の走査ドライバ１０１ａ内での短絡によるもの
か、或いは第２の走査ドライバ１０１ｂ内での短絡によ
るものかを判断することができない。その判断方法が示
されなければ、第１及び第２の走査ドライバ１０１ａ，
１０１ｂのいずれに欠陥があるのかがわからず、制御信
号用端子ＣＬ及びＣＲの電圧レベルを決定することがで
きない。
イバ１０１ａからのみ正常な走査信号が供給され、正常
な表示を行うことができる。しかし、上記の公報には、
短絡ポイント１１２の検出方法が記載されていない。ま
た、仮に、第２ラインに欠陥があることを表示画面上の
目視により発見できたとしても、その第２ラインでの欠
陥が第１の走査ドライバ１０１ａ内での短絡によるもの
か、或いは第２の走査ドライバ１０１ｂ内での短絡によ
るものかを判断することができない。その判断方法が示
されなければ、第１及び第２の走査ドライバ１０１ａ，
１０１ｂのいずれに欠陥があるのかがわからず、制御信
号用端子ＣＬ及びＣＲの電圧レベルを決定することがで
きない。
【００１３】また、図２５に示すように、第２の走査ド
ライバ１０１ｂ内の短絡ポイント１１３で出力線ＧＲ２
の短絡が発生し、さらに表示領域１００内の断線ポイン
ト１１４で走査線の断線が発生することがある。この場
合、短絡ポイント１１３を修復するために、上記と同様
に、制御信号用端子ＣＬにハイレベルを供給し、制御信
号用端子ＣＲにローレベルを供給するとする。
ライバ１０１ｂ内の短絡ポイント１１３で出力線ＧＲ２
の短絡が発生し、さらに表示領域１００内の断線ポイン
ト１１４で走査線の断線が発生することがある。この場
合、短絡ポイント１１３を修復するために、上記と同様
に、制御信号用端子ＣＬにハイレベルを供給し、制御信
号用端子ＣＲにローレベルを供給するとする。
【００１４】すると、表示領域１１４ａには、第１の走
査ドライバ１０１ａから走査信号が供給されるが、表示
領域１１４ｂには、走査ドライバ１０１ａ及び１０１ｂ
のいずれからも走査信号が供給されなくなり、表示領域
１１４ｂでは、正常な表示を行うことができなくなって
しまう。
査ドライバ１０１ａから走査信号が供給されるが、表示
領域１１４ｂには、走査ドライバ１０１ａ及び１０１ｂ
のいずれからも走査信号が供給されなくなり、表示領域
１１４ｂでは、正常な表示を行うことができなくなって
しまう。
【００１５】また、図２６に示すように、第１の走査ド
ライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４
の短絡が発生し、第２の走査ドライバ１０１ｂ内の短絡
ポイント１１６で出力線ＧＲ１の短絡が発生し、表示領
域１００内の断線ポイント１１７で走査線の断線が発生
した場合を考える。
ライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４
の短絡が発生し、第２の走査ドライバ１０１ｂ内の短絡
ポイント１１６で出力線ＧＲ１の短絡が発生し、表示領
域１００内の断線ポイント１１７で走査線の断線が発生
した場合を考える。
【００１６】短絡ポイント１１６を修復するためには、
制御信号用端子ＣＲにローレベルの電圧を印加し、制御
信号用端子ＣＬにハイレベルの電圧を印加することが考
えられる。しかし、その場合、トランジスタ１１１ｂが
オフになり、表示領域１１７ｂに走査信号が供給され
ず、表示領域１１７ｂでは正常な表示が行われない。ま
た、第１の走査ドライバ１０１ａ内の短絡ポイント１１
５で出力線ＧＬ４が短絡しているために、表示領域１０
０の第４ラインの走査線には、第２の走査ドライバ１０
１ｂから走査信号が供給されないのみならず、第１の走
査ドライバ１０１ａからも正常な走査信号が供給されな
い。そのため、第４ラインでは正常な表示を行うことが
できない。
制御信号用端子ＣＲにローレベルの電圧を印加し、制御
信号用端子ＣＬにハイレベルの電圧を印加することが考
えられる。しかし、その場合、トランジスタ１１１ｂが
オフになり、表示領域１１７ｂに走査信号が供給され
ず、表示領域１１７ｂでは正常な表示が行われない。ま
た、第１の走査ドライバ１０１ａ内の短絡ポイント１１
５で出力線ＧＬ４が短絡しているために、表示領域１０
０の第４ラインの走査線には、第２の走査ドライバ１０
１ｂから走査信号が供給されないのみならず、第１の走
査ドライバ１０１ａからも正常な走査信号が供給されな
い。そのため、第４ラインでは正常な表示を行うことが
できない。
【００１７】一方、短絡ポイント１１５を修復するため
には、制御信号用端子ＣＬにローレベルを印加し、制御
信号用端子ＣＲにハイレベルを印加することが考えられ
る。しかし、その場合、トランジスタ１１１ａがオフに
なり、表示領域１１７ａに走査信号が供給されず、表示
領域１１７ａでは正常な表示が行われない。また、第２
の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力
線ＧＲ１が短絡しているために、表示領域１００の第１
ラインには、第１の走査ドライバ１０１ａ及び第２の走
査ドライバ１０１ｂの双方から正常な走査信号が供給さ
れない。そのため、第１ラインでは正常な表示を行うこ
とができない。
には、制御信号用端子ＣＬにローレベルを印加し、制御
信号用端子ＣＲにハイレベルを印加することが考えられ
る。しかし、その場合、トランジスタ１１１ａがオフに
なり、表示領域１１７ａに走査信号が供給されず、表示
領域１１７ａでは正常な表示が行われない。また、第２
の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力
線ＧＲ１が短絡しているために、表示領域１００の第１
ラインには、第１の走査ドライバ１０１ａ及び第２の走
査ドライバ１０１ｂの双方から正常な走査信号が供給さ
れない。そのため、第１ラインでは正常な表示を行うこ
とができない。
【００１８】上記のような欠陥が発生した場合には、完
全に修復することができない。また、上記の公報では、
上述のように、欠陥の検出方法が示されていない。次
に、欠陥の検出方法を示した公報について説明する。
全に修復することができない。また、上記の公報では、
上述のように、欠陥の検出方法が示されていない。次
に、欠陥の検出方法を示した公報について説明する。
【００１９】図２７は、特許第２９７３９６９号公報に
示される第３の従来例による液晶表示装置の構成を示
す。この第３の従来例による液晶表示装置は、第１の従
来例による液晶表示装置（図２２及び図２３）に対し
て、ｎチャネルＭＯＳトランジスタ１２１ａ，１２１ｂ
を付加したものである。
示される第３の従来例による液晶表示装置の構成を示
す。この第３の従来例による液晶表示装置は、第１の従
来例による液晶表示装置（図２２及び図２３）に対し
て、ｎチャネルＭＯＳトランジスタ１２１ａ，１２１ｂ
を付加したものである。
【００２０】ｎ個のトランジスタ１２１ａのゲートに
は、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬ
ｎが接続される。ｎ個のトランジスタ１２１ａのソース
及びドレインには、入力端子Ｌｉｎ及び出力端子Ｌｏｕ
ｔが接続される。
は、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬ
ｎが接続される。ｎ個のトランジスタ１２１ａのソース
及びドレインには、入力端子Ｌｉｎ及び出力端子Ｌｏｕ
ｔが接続される。
【００２１】一方、ｎ個のトランジスタ１２１ｂのゲー
トには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜
ＧＲｎが接続される。ｎ個のトランジスタ１２１ｂのソ
ース及びドレインには、入力端子Ｒｉｎ及び出力端子Ｒ
ｏｕｔが接続される。
トには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜
ＧＲｎが接続される。ｎ個のトランジスタ１２１ｂのソ
ース及びドレインには、入力端子Ｒｉｎ及び出力端子Ｒ
ｏｕｔが接続される。
【００２２】入力端子Ｌｉｎに検査信号を入力し、出力
端子Ｌｏｕｔの信号を調べることにより、トランジスタ
１２１ａのゲートに印加される走査信号の状態を知るこ
とができる。また、入力端子Ｒｉｎに検査信号を入力
し、出力端子Ｒｏｕｔの信号を調べることにより、トラ
ンジスタ１２１ｂのゲートに印加される走査信号の状態
を知ることができる。しかし、第３の従来例の公報に
は、検査方法のみが示されており、修復方法が示されて
いない。
端子Ｌｏｕｔの信号を調べることにより、トランジスタ
１２１ａのゲートに印加される走査信号の状態を知るこ
とができる。また、入力端子Ｒｉｎに検査信号を入力
し、出力端子Ｒｏｕｔの信号を調べることにより、トラ
ンジスタ１２１ｂのゲートに印加される走査信号の状態
を知ることができる。しかし、第３の従来例の公報に
は、検査方法のみが示されており、修復方法が示されて
いない。
【００２３】
【発明が解決しようとする課題】上述のように、第２の
従来例の公報には、修復方法が示されているが、検査方
法が示されていない。また、その修復方法には、限界が
あり、図２５に示す欠陥及び図２６に示す欠陥に対して
は修復することができない。
従来例の公報には、修復方法が示されているが、検査方
法が示されていない。また、その修復方法には、限界が
あり、図２５に示す欠陥及び図２６に示す欠陥に対して
は修復することができない。
【００２４】一方、第３の従来例の公報には、検査方法
が示されているが、修復方法が示されていない。さら
に、その検査方法は具体的なものが示されておらず、す
べての欠陥を検出できるものではない。また、仮に、欠
陥を検出できたとしても、その欠陥をどのように修復で
きるかが示されていない。
が示されているが、修復方法が示されていない。さら
に、その検査方法は具体的なものが示されておらず、す
べての欠陥を検出できるものではない。また、仮に、欠
陥を検出できたとしても、その欠陥をどのように修復で
きるかが示されていない。
【００２５】本発明の目的は、走査ドライバの出力線の
電位が固定又は開放される欠陥を検出し、その欠陥を自
動的に修復することができる表示装置及びその駆動方法
を提供することである。本発明の他の目的は、走査ドラ
イバの出力線の電位が固定又は開放される欠陥を確実に
検出することができる表示装置及びその駆動方法を提供
することである。本発明のさらに他の目的は、走査ドラ
イバの出力線の電位が固定又は開放される欠陥を確実に
修復することができる表示装置及びその駆動方法を提供
することである。
電位が固定又は開放される欠陥を検出し、その欠陥を自
動的に修復することができる表示装置及びその駆動方法
を提供することである。本発明の他の目的は、走査ドラ
イバの出力線の電位が固定又は開放される欠陥を確実に
検出することができる表示装置及びその駆動方法を提供
することである。本発明のさらに他の目的は、走査ドラ
イバの出力線の電位が固定又は開放される欠陥を確実に
修復することができる表示装置及びその駆動方法を提供
することである。
【００２６】
【課題を解決するための手段】本発明の表示装置は、複
数の走査線を有する表示部と、表示部の走査線に走査信
号を供給するための出力線を有する走査ドライバとを有
する。走査ドライバ等の異常により、走査ドライバの出
力線のうちの一又は複数の出力線の電位が固定又は開放
されているときには、該固定又は開放されている電位の
出力線と表示部の走査線との間の接続を切断する。
数の走査線を有する表示部と、表示部の走査線に走査信
号を供給するための出力線を有する走査ドライバとを有
する。走査ドライバ等の異常により、走査ドライバの出
力線のうちの一又は複数の出力線の電位が固定又は開放
されているときには、該固定又は開放されている電位の
出力線と表示部の走査線との間の接続を切断する。
【００２７】走査ドライバの出力線の電位が固定又は開
放されているときには、該固定又は開放されている電位
の出力線と表示部の走査線との間の接続のみを切断する
ことが可能になる。例えば、第１の走査ドライバの出力
線と表示部の走査線との間の接続が切断されたときに
は、表示部の走査線には第２の走査ドライバの出力線か
ら正常な走査信号が供給される。第１又は第２の走査ド
ライバのすべての走査線と表示部のすべての走査線との
間の接続を切断するのではなく、電位が固定又は開放さ
れている出力線と表示部の走査線との間の接続のみを切
断することができるので、第１又は第２の走査ドライバ
の正常な出力線と表示部の走査線との間は接続され、正
常な表示を行うことができる。また、第１の走査ドライ
バと第２の走査ドライバとで、個別に出力線の電位が固
定又は開放されているか否かを判定し、必要に応じて個
別に出力線と走査線との間の接続を切断するので、図２
５及び図２６に示した様な欠陥でも修復することができ
る。すなわち、第１又は第２の走査ドライバと表示部の
両方に欠陥がある場合や、第１及び第２の走査ドライバ
と表示部とに欠陥がある場合でも、修復が可能になり、
正常な表示を行うことができる。
放されているときには、該固定又は開放されている電位
の出力線と表示部の走査線との間の接続のみを切断する
ことが可能になる。例えば、第１の走査ドライバの出力
線と表示部の走査線との間の接続が切断されたときに
は、表示部の走査線には第２の走査ドライバの出力線か
ら正常な走査信号が供給される。第１又は第２の走査ド
ライバのすべての走査線と表示部のすべての走査線との
間の接続を切断するのではなく、電位が固定又は開放さ
れている出力線と表示部の走査線との間の接続のみを切
断することができるので、第１又は第２の走査ドライバ
の正常な出力線と表示部の走査線との間は接続され、正
常な表示を行うことができる。また、第１の走査ドライ
バと第２の走査ドライバとで、個別に出力線の電位が固
定又は開放されているか否かを判定し、必要に応じて個
別に出力線と走査線との間の接続を切断するので、図２
５及び図２６に示した様な欠陥でも修復することができ
る。すなわち、第１又は第２の走査ドライバと表示部の
両方に欠陥がある場合や、第１及び第２の走査ドライバ
と表示部とに欠陥がある場合でも、修復が可能になり、
正常な表示を行うことができる。
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
よる液晶表示装置の構成例を示すブロック図である。第
１の実施形態による液晶表示装置は、第１又は第２の走
査ドライバ４ａ，４ｂ内の出力線がグランド線に短絡又
は断線等が生じて、その出力線がローレベルに固定され
るか又は開放になる欠陥が生じた場合に、その欠陥を検
出し、自動的に修復することができる。
基づいて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
よる液晶表示装置の構成例を示すブロック図である。第
１の実施形態による液晶表示装置は、第１又は第２の走
査ドライバ４ａ，４ｂ内の出力線がグランド線に短絡又
は断線等が生じて、その出力線がローレベルに固定され
るか又は開放になる欠陥が生じた場合に、その欠陥を検
出し、自動的に修復することができる。
【００２９】ガラス基板１上には、表示領域２、第１の
走査ドライバ４ａ、第２の走査ドライバ４ｂ、第１のデ
ータドライバ３ａ、第２のデータドライバ３ｂの他に、
判定手段５ａ，５ｂ、ｎチャネルＭＯＳトランジスタ７
ａ，７ｂ，８ａ，８ｂが一体化して形成される。ガラス
基板１と対向基板６との間には液晶が充填されており、
対向基板６の全面には対向電極が形成されている。後に
説明する第２〜５の実施形態においても、同様の対向基
板６が用いられる。なお、本明細書で述べるトランジス
タは、すべてポリシリコン薄膜トランジスタである。
走査ドライバ４ａ、第２の走査ドライバ４ｂ、第１のデ
ータドライバ３ａ、第２のデータドライバ３ｂの他に、
判定手段５ａ，５ｂ、ｎチャネルＭＯＳトランジスタ７
ａ，７ｂ，８ａ，８ｂが一体化して形成される。ガラス
基板１と対向基板６との間には液晶が充填されており、
対向基板６の全面には対向電極が形成されている。後に
説明する第２〜５の実施形態においても、同様の対向基
板６が用いられる。なお、本明細書で述べるトランジス
タは、すべてポリシリコン薄膜トランジスタである。
【００３０】表示領域（表示部）２内の領域９の具体的
構成を図２に示す。表示領域２は、二次元マトリックス
状に配列されたｎチャネルＭＯＳトランジスタ２１を有
する。走査線の左端部Ｌ１と走査線の右端部Ｒ１とが相
互に接続され、第１の走査線を構成する。走査線の左端
部Ｌ２と走査線の右端部Ｒ２とが相互に接続され、第２
の走査線を構成する。同様に、走査線の左端部Ｌｎと走
査線の右端部Ｒｎとが相互に接続され、第ｎの走査線を
構成する。各トランジスタ２１は、ゲートが水平方向に
延びる走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）に接続さ
れ、ソース及びドレインが垂直方向に延びるデータ線Ｄ
１〜Ｄｎ及び画素電極２２に接続される。画素電極２２
に所定の電位を印加することにより、各画素の表示を制
御することができる。
構成を図２に示す。表示領域２は、二次元マトリックス
状に配列されたｎチャネルＭＯＳトランジスタ２１を有
する。走査線の左端部Ｌ１と走査線の右端部Ｒ１とが相
互に接続され、第１の走査線を構成する。走査線の左端
部Ｌ２と走査線の右端部Ｒ２とが相互に接続され、第２
の走査線を構成する。同様に、走査線の左端部Ｌｎと走
査線の右端部Ｒｎとが相互に接続され、第ｎの走査線を
構成する。各トランジスタ２１は、ゲートが水平方向に
延びる走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）に接続さ
れ、ソース及びドレインが垂直方向に延びるデータ線Ｄ
１〜Ｄｎ及び画素電極２２に接続される。画素電極２２
に所定の電位を印加することにより、各画素の表示を制
御することができる。
【００３１】図１において、第１及び第２の走査ドライ
バ４ａ，４ｂは、表示領域２を挟むように表示領域２の
両側に設けられ、表示領域２の走査線Ｌ１〜Ｌｎ，Ｒ１
〜Ｒｎの両端に同一の走査信号を供給するための出力線
ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎを有する。
バ４ａ，４ｂは、表示領域２を挟むように表示領域２の
両側に設けられ、表示領域２の走査線Ｌ１〜Ｌｎ，Ｒ１
〜Ｒｎの両端に同一の走査信号を供給するための出力線
ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎを有する。
【００３２】第１の走査ドライバ４ａは、表示領域２の
左に設けられ、ｎ本の出力線ＧＬ１〜ＧＬｎを有する。
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎは、ｎ
個のｎチャネルＭＯＳトランジスタ（スイッチング手
段）８ａを介して、表示領域２の走査線Ｌ１〜Ｌｎに接
続される。すなわち、ｎ個のトランジスタ８ａのソース
及びドレインは、出力線ＧＬ１〜ＧＬｎ及び走査線Ｌ１
〜Ｌｎに接続される。
左に設けられ、ｎ本の出力線ＧＬ１〜ＧＬｎを有する。
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎは、ｎ
個のｎチャネルＭＯＳトランジスタ（スイッチング手
段）８ａを介して、表示領域２の走査線Ｌ１〜Ｌｎに接
続される。すなわち、ｎ個のトランジスタ８ａのソース
及びドレインは、出力線ＧＬ１〜ＧＬｎ及び走査線Ｌ１
〜Ｌｎに接続される。
【００３３】第２の走査ドライバ４ｂは、表示領域２の
右に設けられ、ｎ本の出力線ＧＲ１〜ＧＲｎを有する。
第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎは、ｎ
個のｎチャネルＭＯＳトランジスタ（スイッチング手
段）８ｂを介して、表示領域２の走査線Ｒ１〜Ｒｎに接
続される。すなわち、ｎ個のトランジスタ８ｂのソース
及びドレインは、出力線ＧＲ１〜ＧＲｎ及び走査線Ｒ１
〜Ｒｎに接続される。
右に設けられ、ｎ本の出力線ＧＲ１〜ＧＲｎを有する。
第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎは、ｎ
個のｎチャネルＭＯＳトランジスタ（スイッチング手
段）８ｂを介して、表示領域２の走査線Ｒ１〜Ｒｎに接
続される。すなわち、ｎ個のトランジスタ８ｂのソース
及びドレインは、出力線ＧＲ１〜ＧＲｎ及び走査線Ｒ１
〜Ｒｎに接続される。
【００３４】第１及び第２のデータドライバ３ａ，３ｂ
は、表示領域２を挟むように表示領域２の両側に設けら
れる。第１のデータドライバ３ａは、表示領域２の上に
設けられ、表示領域２の奇数番目のデータ線Ｄ１，Ｄ
３，Ｄ５，・・・，Ｄｎ−１にデータ信号を供給する。
第２のデータドライバ３ｂは、表示領域２の下に設けら
れ、表示領域２の偶数番目のデータ線Ｄ２，Ｄ４，Ｄ
６，・・・，Ｄｎにデータ信号を供給する。なお、第１
及び第２のデータドライバ３ａ，３ｂは、２つに分離せ
ずに、２つを統合して１つのデータドライバで構成して
もよい。ただし、２つに分離することにより、第１及び
第２のデータドライバ３ａ，３ｂのそれぞれの配線間ピ
ッチを大きくすることができるので、製造プロセス条件
を緩和でき、製造し易くなる。
は、表示領域２を挟むように表示領域２の両側に設けら
れる。第１のデータドライバ３ａは、表示領域２の上に
設けられ、表示領域２の奇数番目のデータ線Ｄ１，Ｄ
３，Ｄ５，・・・，Ｄｎ−１にデータ信号を供給する。
第２のデータドライバ３ｂは、表示領域２の下に設けら
れ、表示領域２の偶数番目のデータ線Ｄ２，Ｄ４，Ｄ
６，・・・，Ｄｎにデータ信号を供給する。なお、第１
及び第２のデータドライバ３ａ，３ｂは、２つに分離せ
ずに、２つを統合して１つのデータドライバで構成して
もよい。ただし、２つに分離することにより、第１及び
第２のデータドライバ３ａ，３ｂのそれぞれの配線間ピ
ッチを大きくすることができるので、製造プロセス条件
を緩和でき、製造し易くなる。
【００３５】次に、走査ドライバ４ａ，４ｂとデータド
ライバ３ａ，３ｂとの関係を説明する。第１の走査ドラ
イバ４ａは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌ
ｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＬ
１〜ＧＬｎ上に出力する。同様に、第２の走査ドライバ
４ｂは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，
Ｒｎ）を順次選択するための走査信号を出力線ＧＲ１〜
ＧＲｎ上に出力する。
ライバ３ａ，３ｂとの関係を説明する。第１の走査ドラ
イバ４ａは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌ
ｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＬ
１〜ＧＬｎ上に出力する。同様に、第２の走査ドライバ
４ｂは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，
Ｒｎ）を順次選択するための走査信号を出力線ＧＲ１〜
ＧＲｎ上に出力する。
【００３６】データドライバ３ａ，３ｂは、第１の走査
線Ｌ１，Ｒ１が選択されているときには、第１の走査線
Ｌ１，Ｒ１のラインに対応するデータＤ１〜Ｄｎを出力
し、同様に、第２の走査線Ｌ２，Ｒ２が選択されている
ときには、第２の走査線Ｌ２，Ｒ２のラインに対応する
データＤ１〜Ｄｎを出力し、以後、順次、第ｎの走査線
Ｌｎ，Ｒｎのラインまで同様にして出力を行う。
線Ｌ１，Ｒ１が選択されているときには、第１の走査線
Ｌ１，Ｒ１のラインに対応するデータＤ１〜Ｄｎを出力
し、同様に、第２の走査線Ｌ２，Ｒ２が選択されている
ときには、第２の走査線Ｌ２，Ｒ２のラインに対応する
データＤ１〜Ｄｎを出力し、以後、順次、第ｎの走査線
Ｌｎ，Ｒｎのラインまで同様にして出力を行う。
【００３７】ｎ個の第１の検査用トランジスタ（ｎチャ
ネルＭＯＳトランジスタ）７ａのゲートには、それぞれ
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎが接続
される。ｎ個の第１の検査用トランジスタ７ａのソース
及びドレインの一方には、検査入力端子Ｌｉｎが接続さ
れ、他方には判定手段５ａの入力端子が接続される。
ネルＭＯＳトランジスタ）７ａのゲートには、それぞれ
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎが接続
される。ｎ個の第１の検査用トランジスタ７ａのソース
及びドレインの一方には、検査入力端子Ｌｉｎが接続さ
れ、他方には判定手段５ａの入力端子が接続される。
【００３８】検査入力端子Ｌｉｎには、検査信号を入力
する。出力線ＧＬ１〜ＧＬｎのうちのいずれかが選択さ
れると、その選択された出力線が接続されるトランジス
タ７ａがオンする。すると、トランジスタ７ａは、検査
入力端子Ｌｉｎから入力された検査信号を判定手段５ａ
へ出力（伝達）する。第１の走査ドライバ４ａが正常で
あれば、ｎ個のトランジスタ７ａは、第１の出力線ＧＬ
１に対応するものから第ｎの出力線ＧＬｎに対応するも
のまでが順番にオンする。
する。出力線ＧＬ１〜ＧＬｎのうちのいずれかが選択さ
れると、その選択された出力線が接続されるトランジス
タ７ａがオンする。すると、トランジスタ７ａは、検査
入力端子Ｌｉｎから入力された検査信号を判定手段５ａ
へ出力（伝達）する。第１の走査ドライバ４ａが正常で
あれば、ｎ個のトランジスタ７ａは、第１の出力線ＧＬ
１に対応するものから第ｎの出力線ＧＬｎに対応するも
のまでが順番にオンする。
【００３９】まず、第１の走査ドライバ４ａが正常な場
合を説明する。トランジスタ７ａは、各出力線ＧＬ１〜
ＧＬｎ上の走査信号がハイレベルになる度に（出力線が
選択される度に）、オンする。すると、判定手段５ａ
は、上記の検査信号を正常に入力し、第１の走査ドライ
バ４ａの出力線ＧＬ１〜ＧＬｎ上の走査信号が正常であ
ると判定し、ハイレベルを出力する。これらの判定は、
各出力線ＧＬ１〜ＧＬｎのタイミング毎に順次行われ
る。
合を説明する。トランジスタ７ａは、各出力線ＧＬ１〜
ＧＬｎ上の走査信号がハイレベルになる度に（出力線が
選択される度に）、オンする。すると、判定手段５ａ
は、上記の検査信号を正常に入力し、第１の走査ドライ
バ４ａの出力線ＧＬ１〜ＧＬｎ上の走査信号が正常であ
ると判定し、ハイレベルを出力する。これらの判定は、
各出力線ＧＬ１〜ＧＬｎのタイミング毎に順次行われ
る。
【００４０】ｎ個のスイッチングトランジスタ（ｎチャ
ネルＭＯＳトランジスタ）８ａのゲートは、判定手段５
ａの出力端子に接続される。ｎ個のスイッチングトラン
ジスタ８ａのソース及びドレインは、一方が走査ドライ
バ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示
領域２の走査線Ｌ１〜Ｌｎに接続される。
ネルＭＯＳトランジスタ）８ａのゲートは、判定手段５
ａの出力端子に接続される。ｎ個のスイッチングトラン
ジスタ８ａのソース及びドレインは、一方が走査ドライ
バ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示
領域２の走査線Ｌ１〜Ｌｎに接続される。
【００４１】判定手段５ａがハイレベルを出力すると、
ｎチャネルトランジスタ８ａは、オンし、走査ドライバ
４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１
〜Ｌｎとを相互に接続する。これにより、表示領域２
は、第１の走査ドライバ４ａから走査信号を入力し、正
常な表示を行うことができる。
ｎチャネルトランジスタ８ａは、オンし、走査ドライバ
４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１
〜Ｌｎとを相互に接続する。これにより、表示領域２
は、第１の走査ドライバ４ａから走査信号を入力し、正
常な表示を行うことができる。
【００４２】次に、第１の走査ドライバ４ａ内の出力線
のうちの一又は複数の出力線がグランド線に短絡し、そ
の出力線上の走査信号がローレベルに固定されてしまっ
た欠陥、又は一又は複数の出力線が断線して開放状態に
なる欠陥を考える。走査信号がローレベルに固定又は開
放されると、その走査信号に対応するトランジスタ７ａ
は、オフ状態を維持する。すると、判定手段５ａは、端
子Ｌｉｎから入力された検査信号を得ることができず、
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎのうち
の所定の出力線がグランド線に短絡しているか又は開放
していると判定し、ローレベルを出力する。上記の判定
は、出力線ＧＬ１〜ＧＬｎの各出力線毎に判定を行い、
出力する。すなわち、正常な出力線のタイミングではハ
イレベルを出力し、異常な出力線のタイミングではロー
レベルを出力する。
のうちの一又は複数の出力線がグランド線に短絡し、そ
の出力線上の走査信号がローレベルに固定されてしまっ
た欠陥、又は一又は複数の出力線が断線して開放状態に
なる欠陥を考える。走査信号がローレベルに固定又は開
放されると、その走査信号に対応するトランジスタ７ａ
は、オフ状態を維持する。すると、判定手段５ａは、端
子Ｌｉｎから入力された検査信号を得ることができず、
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎのうち
の所定の出力線がグランド線に短絡しているか又は開放
していると判定し、ローレベルを出力する。上記の判定
は、出力線ＧＬ１〜ＧＬｎの各出力線毎に判定を行い、
出力する。すなわち、正常な出力線のタイミングではハ
イレベルを出力し、異常な出力線のタイミングではロー
レベルを出力する。
【００４３】判定手段５ａがローレベルを出力すると、
ｎチャネルＭＯＳトランジスタ８ａは、オフし、走査ド
ライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査
線Ｌ１〜Ｌｎとの間の接続を切断する。また、正常な出
力線については、判定手段５ａがハイレベルを出力し、
トランジスタ８ａはオンし、出力線ＧＬ１〜ＧＬｎと走
査線Ｌ１〜Ｌｎとの間を接続する。これにより、表示領
域２は、第１の走査ドライバ４ａの正常な出力線のみか
ら走査信号を入力する。異常な出力線については、第２
の走査ドライバ４ｂから走査信号を入力し、正常な表示
を行うことができる。
ｎチャネルＭＯＳトランジスタ８ａは、オフし、走査ド
ライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査
線Ｌ１〜Ｌｎとの間の接続を切断する。また、正常な出
力線については、判定手段５ａがハイレベルを出力し、
トランジスタ８ａはオンし、出力線ＧＬ１〜ＧＬｎと走
査線Ｌ１〜Ｌｎとの間を接続する。これにより、表示領
域２は、第１の走査ドライバ４ａの正常な出力線のみか
ら走査信号を入力する。異常な出力線については、第２
の走査ドライバ４ｂから走査信号を入力し、正常な表示
を行うことができる。
【００４４】以上、第１の走査ドライバ４ａ、トランジ
スタ７ａ，８ａ及び第１の判定手段５ａについて説明し
たが、第２の走査ドライバ４ｂ、トランジスタ７ｂ，８
ｂ及び第２の判定手段５ｂについても同様である。
スタ７ａ，８ａ及び第１の判定手段５ａについて説明し
たが、第２の走査ドライバ４ｂ、トランジスタ７ｂ，８
ｂ及び第２の判定手段５ｂについても同様である。
【００４５】すなわち、トランジスタ７ｂのゲートに
は、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎが
接続される。トランジスタ７ｂのソース及びドレイン
は、一方が検査入力端子Ｒｉｎに接続され、他方が判定
手段５ｂの入力端子に接続される。
は、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎが
接続される。トランジスタ７ｂのソース及びドレイン
は、一方が検査入力端子Ｒｉｎに接続され、他方が判定
手段５ｂの入力端子に接続される。
【００４６】トランジスタ８ｂのゲートには、判定手段
５ｂの出力が接続される。トランジスタ８ｂのソース及
びドレインは、一方が第２の走査ドライバ４ｂの出力線
ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線
Ｒ１〜Ｒｎに接続される。
５ｂの出力が接続される。トランジスタ８ｂのソース及
びドレインは、一方が第２の走査ドライバ４ｂの出力線
ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線
Ｒ１〜Ｒｎに接続される。
【００４７】トランジスタ７ｂは、第２の走査ドライバ
４ｂの出力線ＧＲ１〜ＧＲｎ上の走査信号に応じてスイ
ッチングを行う。判定手段５ｂは、トランジスタ７ｂの
スイッチングの状態に応じて、第２の走査ドライバ４ｂ
内の出力線ＧＲ１〜ＧＲｎがグランド線に短絡又は開放
しているか否かを判定し、判定結果を出力する。トラン
ジスタ８ｂは、判定手段５ｂの出力に応じて、第１の走
査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎと表示領域２の
走査線Ｒ１〜Ｒｎとの間の接続のスイッチングを行う。
４ｂの出力線ＧＲ１〜ＧＲｎ上の走査信号に応じてスイ
ッチングを行う。判定手段５ｂは、トランジスタ７ｂの
スイッチングの状態に応じて、第２の走査ドライバ４ｂ
内の出力線ＧＲ１〜ＧＲｎがグランド線に短絡又は開放
しているか否かを判定し、判定結果を出力する。トラン
ジスタ８ｂは、判定手段５ｂの出力に応じて、第１の走
査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎと表示領域２の
走査線Ｒ１〜Ｒｎとの間の接続のスイッチングを行う。
【００４８】次に、液晶表示装置内に３つの欠陥がある
場合を説明する。第１の欠陥は、第１の走査ドライバ４
ａ内の出力線ＧＬｎが短絡ポイント１０でグランド線に
短絡している欠陥である。第２の欠陥は、第２の走査ド
ライバ４ｂ内の出力線ＧＲ２が短絡ポイント１１でグラ
ンド線に短絡している欠陥である。第３の欠陥は、表示
領域２の走査線Ｌ５，Ｒ５が断線ポイント１２で断線し
ている欠陥である。
場合を説明する。第１の欠陥は、第１の走査ドライバ４
ａ内の出力線ＧＬｎが短絡ポイント１０でグランド線に
短絡している欠陥である。第２の欠陥は、第２の走査ド
ライバ４ｂ内の出力線ＧＲ２が短絡ポイント１１でグラ
ンド線に短絡している欠陥である。第３の欠陥は、表示
領域２の走査線Ｌ５，Ｒ５が断線ポイント１２で断線し
ている欠陥である。
【００４９】この場合、判定手段５ａは、第１の走査ド
ライバ４ａの第ｎの出力線ＧＬｎのみがグランド線に短
絡し、その他の出力線ＧＬ１〜ＧＬｎ−１は正常である
と判定する。トランジスタ８ａは、第ｎの出力線ＧＬｎ
に対応するもののみがオフし、その他の出力線ＧＬ１〜
ＧＬｎ−１に対応するものはオンする。
ライバ４ａの第ｎの出力線ＧＬｎのみがグランド線に短
絡し、その他の出力線ＧＬ１〜ＧＬｎ−１は正常である
と判定する。トランジスタ８ａは、第ｎの出力線ＧＬｎ
に対応するもののみがオフし、その他の出力線ＧＬ１〜
ＧＬｎ−１に対応するものはオンする。
【００５０】また、判定手段５ｂは、第２の走査ドライ
バ４ｂの第２の出力線ＧＲ２のみがグランド線に短絡
し、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎは正常であ
ると判定する。トランジスタ８ｂは、第２の出力線ＧＲ
２に対応するもののみがオフし、その他の出力線ＧＲ
１，ＧＲ３〜ＧＲｎに対応するものはオンする。
バ４ｂの第２の出力線ＧＲ２のみがグランド線に短絡
し、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎは正常であ
ると判定する。トランジスタ８ｂは、第２の出力線ＧＲ
２に対応するもののみがオフし、その他の出力線ＧＲ
１，ＧＲ３〜ＧＲｎに対応するものはオンする。
【００５１】その結果、表示領域２の第２の走査線Ｌ
２，Ｒ２には、第１の走査ドライバ４ａのみから走査信
号が供給され、第ｎの走査線Ｌｎ，Ｒｎには、第２の走
査ドライバ４ｂのみから走査信号が供給される。また、
残りの走査線（Ｌ１，Ｒ１）、（Ｌ３，Ｒ３）〜（Ｌｎ
−１，Ｒｎ−１）には、第１及び第２の走査ドライバ４
ａ，４ｂの両方から走査信号が供給される。
２，Ｒ２には、第１の走査ドライバ４ａのみから走査信
号が供給され、第ｎの走査線Ｌｎ，Ｒｎには、第２の走
査ドライバ４ｂのみから走査信号が供給される。また、
残りの走査線（Ｌ１，Ｒ１）、（Ｌ３，Ｒ３）〜（Ｌｎ
−１，Ｒｎ−１）には、第１及び第２の走査ドライバ４
ａ，４ｂの両方から走査信号が供給される。
【００５２】断線ポイント１２付近では、表示領域１２
ａは、第１の走査ドライバ４ａから走査信号を受けて、
正常な表示を行うことができる。一方、表示領域１２ｂ
は、第２の走査ドライバ４ｂから走査信号を受けて、正
常な表示を行うことができる。このように、上記の３ポ
イント１０〜１２の欠陥があったとしても、すべてのラ
インについて正常な表示を行うことができる。
ａは、第１の走査ドライバ４ａから走査信号を受けて、
正常な表示を行うことができる。一方、表示領域１２ｂ
は、第２の走査ドライバ４ｂから走査信号を受けて、正
常な表示を行うことができる。このように、上記の３ポ
イント１０〜１２の欠陥があったとしても、すべてのラ
インについて正常な表示を行うことができる。
【００５３】図３は、上記の図１のデータドライバ３ａ
の構成を示す回路図である。データドライバ３ａの構成
を説明するが、データドライバ３ｂの構成もそれと同様
である。データドライバ３ａは、シフトレジスタ３１、
ビデオアナログ線３２、及びアナログスイッチ３３を有
する。
の構成を示す回路図である。データドライバ３ａの構成
を説明するが、データドライバ３ｂの構成もそれと同様
である。データドライバ３ａは、シフトレジスタ３１、
ビデオアナログ線３２、及びアナログスイッチ３３を有
する。
【００５４】シフトレジスタ３１は、スタート信号端子
ＳＩ、クロック端子ＣＬＫ、及びクロックバー（反転）
端子／ＣＬＫの３つの入力端子に各信号を入力し、出力
線３７，３８，・・・から順次パルスを出力する。すな
わち、まず、出力線３７が選択され、次に出力線３８が
選択され、順次後段の出力線が選択されていく。出力線
３７，３８，・・・は、２本だけでなく、実際には多数
存在する。なお、上記の記号「／」は、バー（反転）信
号を意味する。
ＳＩ、クロック端子ＣＬＫ、及びクロックバー（反転）
端子／ＣＬＫの３つの入力端子に各信号を入力し、出力
線３７，３８，・・・から順次パルスを出力する。すな
わち、まず、出力線３７が選択され、次に出力線３８が
選択され、順次後段の出力線が選択されていく。出力線
３７，３８，・・・は、２本だけでなく、実際には多数
存在する。なお、上記の記号「／」は、バー（反転）信
号を意味する。
【００５５】ビデオアナログ線３２は、例えば８本のビ
デオアナログ線３２ａ〜３２ｈからなり、例えば２５６
階調のデータ信号のアナログ電圧を供給する。アナログ
スイッチ３３は、ｎチャネルＭＯＳトランジスタ３４と
ｐチャネルＭＯＳトランジスタ３５とが一組のスイッチ
を構成し、水平方向に並ぶ８組のスイッチが１ユニット
になる。すなわち、左端の８組のユニットでは、ｎチャ
ネルＭＯＳトランジスタ３４のゲートに出力線３７が接
続され、ｐチャネルＭＯＳトランジスタ３５のゲートに
は、論理反転回路（インバータ）３６を介して出力線３
７が接続される。その右隣の８組のユニットは、ｎチャ
ネルＭＯＳトランジスタ３４のゲートに出力線３８が接
続され、ｐチャネルＭＯＳトランジスタ３５のゲート
に、論理反転回路（インバータ）３６を介して出力線３
８が接続される。
デオアナログ線３２ａ〜３２ｈからなり、例えば２５６
階調のデータ信号のアナログ電圧を供給する。アナログ
スイッチ３３は、ｎチャネルＭＯＳトランジスタ３４と
ｐチャネルＭＯＳトランジスタ３５とが一組のスイッチ
を構成し、水平方向に並ぶ８組のスイッチが１ユニット
になる。すなわち、左端の８組のユニットでは、ｎチャ
ネルＭＯＳトランジスタ３４のゲートに出力線３７が接
続され、ｐチャネルＭＯＳトランジスタ３５のゲートに
は、論理反転回路（インバータ）３６を介して出力線３
７が接続される。その右隣の８組のユニットは、ｎチャ
ネルＭＯＳトランジスタ３４のゲートに出力線３８が接
続され、ｐチャネルＭＯＳトランジスタ３５のゲート
に、論理反転回路（インバータ）３６を介して出力線３
８が接続される。
【００５６】ｎチャネルＭＯＳトランジスタ３４とｐチ
ャネルＭＯＳトランジスタ３５のソース及びドレイン
は、ビデオアナログ線３２ａ〜３２ｈ及び表示領域２の
データ線Ｄ１，Ｄ３，・・・，Ｄｎ−１に接続される。
ャネルＭＯＳトランジスタ３５のソース及びドレイン
は、ビデオアナログ線３２ａ〜３２ｈ及び表示領域２の
データ線Ｄ１，Ｄ３，・・・，Ｄｎ−１に接続される。
【００５７】出力線３７が選択されてハイレベルになる
と、アナログスイッチ３３内の左端の８組のスイッチユ
ニットがオンし、８本のビデオアナログ線３２ａ〜３２
ｈと８本のデータ線Ｄ１，Ｄ３，・・・，Ｄ１５とが接
続され、８本のデータ信号が表示領域２に供給される。
と、アナログスイッチ３３内の左端の８組のスイッチユ
ニットがオンし、８本のビデオアナログ線３２ａ〜３２
ｈと８本のデータ線Ｄ１，Ｄ３，・・・，Ｄ１５とが接
続され、８本のデータ信号が表示領域２に供給される。
【００５８】次に、出力線３７がローレベルになった
後、ビデオアナログ線３２に新たなデータ信号が供給さ
れ、出力線３８が選択されてハイレベルになる。する
と、アナログスイッチ３３内の左端から２番目の８組の
スイッチユニットがオンし、８本のビデオアナログ線３
２ａ〜３２ｈと８本のデータ線Ｄ１７，Ｄ１９，・・
・，Ｄ３１とが接続され、新たな８本のデータ信号が表
示領域２に供給される。以上のようにして、データ線Ｄ
ｎ−１まで順次データが供給され、１ライン分のデータ
供給が完了する。この動作を表示領域２の各ラインにつ
いて行う。
後、ビデオアナログ線３２に新たなデータ信号が供給さ
れ、出力線３８が選択されてハイレベルになる。する
と、アナログスイッチ３３内の左端から２番目の８組の
スイッチユニットがオンし、８本のビデオアナログ線３
２ａ〜３２ｈと８本のデータ線Ｄ１７，Ｄ１９，・・
・，Ｄ３１とが接続され、新たな８本のデータ信号が表
示領域２に供給される。以上のようにして、データ線Ｄ
ｎ−１まで順次データが供給され、１ライン分のデータ
供給が完了する。この動作を表示領域２の各ラインにつ
いて行う。
【００５９】図４（Ａ）は、上記の図１の走査ドライバ
４ａ，４ｂ内で使用するクロックドインバータを示す図
である。クロックドインバータは、クロック信号ＣＬＫ
及びクロックバー信号／ＣＬＫを制御信号として、入力
端子ＩＮから入力される信号を反転して、出力端子ＯＵ
Ｔから出力する。
４ａ，４ｂ内で使用するクロックドインバータを示す図
である。クロックドインバータは、クロック信号ＣＬＫ
及びクロックバー信号／ＣＬＫを制御信号として、入力
端子ＩＮから入力される信号を反転して、出力端子ＯＵ
Ｔから出力する。
【００６０】図４（Ｂ）は、上記の図４（Ａ）のクロッ
クドインバータの構成を示す回路図である。ｐチャネル
ＭＯＳトランジスタ４１は、ゲートがクロックバー信号
端子／ＣＬＫに接続され、ソースが正電位Ｖｄｄに接続
され、ドレインがｐチャネルＭＯＳトランジスタ４２の
ソースに接続される。ｐチャネルＭＯＳトランジスタ４
２は、ゲートが入力端子ＩＮに接続され、ドレインが出
力端子ＯＵＴに接続される。ｎチャネルＭＯＳトランジ
スタ４３は、ゲートが入力端子ＩＮに接続され、ドレイ
ンが出力端子ＯＵＴに接続され、ソースがｎチャネルＭ
ＯＳトランジスタ４４のドレインに接続される。ｎチャ
ネルＭＯＳトランジスタ４４は、ゲートがクロック信号
端子ＣＬＫに接続され、ソースがグランド電位ＧＮＤに
接続される。
クドインバータの構成を示す回路図である。ｐチャネル
ＭＯＳトランジスタ４１は、ゲートがクロックバー信号
端子／ＣＬＫに接続され、ソースが正電位Ｖｄｄに接続
され、ドレインがｐチャネルＭＯＳトランジスタ４２の
ソースに接続される。ｐチャネルＭＯＳトランジスタ４
２は、ゲートが入力端子ＩＮに接続され、ドレインが出
力端子ＯＵＴに接続される。ｎチャネルＭＯＳトランジ
スタ４３は、ゲートが入力端子ＩＮに接続され、ドレイ
ンが出力端子ＯＵＴに接続され、ソースがｎチャネルＭ
ＯＳトランジスタ４４のドレインに接続される。ｎチャ
ネルＭＯＳトランジスタ４４は、ゲートがクロック信号
端子ＣＬＫに接続され、ソースがグランド電位ＧＮＤに
接続される。
【００６１】図５（Ａ）は、図１の第１の走査ドライバ
４ａの構成を示す回路図である。第１の走査ドライバ４
ａの構成を説明するが、第２の走査ドライバ４ｂの構成
もそれと同様である。第１のクロックドインバータ５
１，５６は、クロック信号端子ＣＬＫ及びクロックバー
信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと同じ
である。一方、第２のクロックドインバータ５３，５４
は、クロック信号端子ＣＬＫ及びクロックバー信号端子
／ＣＬＫの位置が図４（Ｂ）に示すものと逆であり、ト
ランジスタ４１のゲートにクロック信号端子ＣＬＫが接
続され、トランジスタ４４のゲートにクロックバー信号
端子／ＣＬＫが接続される。
４ａの構成を示す回路図である。第１の走査ドライバ４
ａの構成を説明するが、第２の走査ドライバ４ｂの構成
もそれと同様である。第１のクロックドインバータ５
１，５６は、クロック信号端子ＣＬＫ及びクロックバー
信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと同じ
である。一方、第２のクロックドインバータ５３，５４
は、クロック信号端子ＣＬＫ及びクロックバー信号端子
／ＣＬＫの位置が図４（Ｂ）に示すものと逆であり、ト
ランジスタ４１のゲートにクロック信号端子ＣＬＫが接
続され、トランジスタ４４のゲートにクロックバー信号
端子／ＣＬＫが接続される。
【００６２】クロックドインバータ５１は、入力がスタ
ート信号端子ＳＩに接続され、出力がインバータ５２の
入力に接続される。クロックドインバータ５３は、入力
がインバータ５２の出力に接続され、出力がインバータ
５２の入力に接続される。クロックドインバータ５４
は、入力がインバータ５２の出力に接続され、出力がイ
ンバータ５５の入力に接続される。クロックドインバー
タ５６は、入力がインバータ５５の出力に接続され、出
力がインバータ５５の入力に接続される。上記のクロッ
クドインバータ５１，５３及びインバータ５２が奇数番
目ユニットを構成し、クロックドインバータ５４，５６
及びインバータ５５が偶数番目ユニットを構成する。図
の右側には、上記の奇数番目ユニットと偶数番目ユニッ
トとが交互に水平方向に繰り返し接続される。
ート信号端子ＳＩに接続され、出力がインバータ５２の
入力に接続される。クロックドインバータ５３は、入力
がインバータ５２の出力に接続され、出力がインバータ
５２の入力に接続される。クロックドインバータ５４
は、入力がインバータ５２の出力に接続され、出力がイ
ンバータ５５の入力に接続される。クロックドインバー
タ５６は、入力がインバータ５５の出力に接続され、出
力がインバータ５５の入力に接続される。上記のクロッ
クドインバータ５１，５３及びインバータ５２が奇数番
目ユニットを構成し、クロックドインバータ５４，５６
及びインバータ５５が偶数番目ユニットを構成する。図
の右側には、上記の奇数番目ユニットと偶数番目ユニッ
トとが交互に水平方向に繰り返し接続される。
【００６３】論理積（ＡＮＤ）回路５７は、インバータ
５２の出力とインバータ５５の出力との論理積をとっ
て、第１の出力線ＧＬ１に出力する。論理積回路５８
は、インバータ５５の出力と後段のインバータの出力と
の論理積をとって、第２の出力線ＧＬ２に出力する。
５２の出力とインバータ５５の出力との論理積をとっ
て、第１の出力線ＧＬ１に出力する。論理積回路５８
は、インバータ５５の出力と後段のインバータの出力と
の論理積をとって、第２の出力線ＧＬ２に出力する。
【００６４】図５（Ｂ）は、図５（Ａ）の走査ドライバ
４ａの動作を説明するためのタイミングチャートであ
る。走査ドライバ４ａは、シフトレジスタと同様の機能
を果たす。すなわち、スタート信号端子ＳＩにスタート
信号のパルスを入力すると、順次、第１の出力線ＧＬ
１、第２の出力線ＧＬ２〜第ｎの出力線ＧＬｎにパルス
を出力する。
４ａの動作を説明するためのタイミングチャートであ
る。走査ドライバ４ａは、シフトレジスタと同様の機能
を果たす。すなわち、スタート信号端子ＳＩにスタート
信号のパルスを入力すると、順次、第１の出力線ＧＬ
１、第２の出力線ＧＬ２〜第ｎの出力線ＧＬｎにパルス
を出力する。
【００６５】図６は、上記の図１の判定手段５ａ及びそ
の周辺部分の回路図である。走査ドライバ４ａは、上記
の図５（Ａ）に示した走査ドライバ４ａの回路と同一で
ある。ｎチャネルＭＯＳトランジスタ７ａは、図１のト
ランジスタ７ａに対応する。ｎチャネルＭＯＳトランジ
スタ８ａは、図１のトランジスタ８ａに対応する。判定
手段５ａは、図１の判定手段５ａに対応し、２つのイン
バータ６１，６２を直列に接続することにより構成さ
れ、線Ｌｏｕｔより受け取った信号をＨ／Ｌに整形する
機能を果たす。判定手段５ｂ及びその周辺部分も、上記
の判定手段５ａ及びその周辺部分の回路と同様である。
の周辺部分の回路図である。走査ドライバ４ａは、上記
の図５（Ａ）に示した走査ドライバ４ａの回路と同一で
ある。ｎチャネルＭＯＳトランジスタ７ａは、図１のト
ランジスタ７ａに対応する。ｎチャネルＭＯＳトランジ
スタ８ａは、図１のトランジスタ８ａに対応する。判定
手段５ａは、図１の判定手段５ａに対応し、２つのイン
バータ６１，６２を直列に接続することにより構成さ
れ、線Ｌｏｕｔより受け取った信号をＨ／Ｌに整形する
機能を果たす。判定手段５ｂ及びその周辺部分も、上記
の判定手段５ａ及びその周辺部分の回路と同様である。
【００６６】図７は、上記の第１の実施形態による液晶
表示装置（図１）の動作を示すタイミングチャートであ
る。ここでは、図１に示したように、短絡ポイント１
０，１１及び断線ポイント１２の欠陥がある場合を例に
説明する。
表示装置（図１）の動作を示すタイミングチャートであ
る。ここでは、図１に示したように、短絡ポイント１
０，１１及び断線ポイント１２の欠陥がある場合を例に
説明する。
【００６７】検査入力端子Ｌｉｎ及びＲｉｎには、それ
ぞれパルス状の検査信号が供給される。出力線ＧＬ１〜
ＧＬｎ−１には、正常なパルスが順次出力される。すな
わち、第１の出力線ＧＬ１にはタイミングＴ１でパルス
が発生し、第２の出力線ＧＬ２にはタイミングＴ２でパ
ルスが発生し、第３の出力線ＧＬ３にはタイミングＴ３
でパルスが発生する。
ぞれパルス状の検査信号が供給される。出力線ＧＬ１〜
ＧＬｎ−１には、正常なパルスが順次出力される。すな
わち、第１の出力線ＧＬ１にはタイミングＴ１でパルス
が発生し、第２の出力線ＧＬ２にはタイミングＴ２でパ
ルスが発生し、第３の出力線ＧＬ３にはタイミングＴ３
でパルスが発生する。
【００６８】第ｎの出力線ＧＬｎは、短絡ポイント１０
でグランド線に短絡しているため、本来、パルスが発生
すべきタイミングＴｎでパルスが発生せず、ローレベル
に固定されている。
でグランド線に短絡しているため、本来、パルスが発生
すべきタイミングＴｎでパルスが発生せず、ローレベル
に固定されている。
【００６９】同様に、出力線ＧＲ１，ＧＲ３〜ＧＲｎに
は、正常なパルスが順次供給される。すなわち、第１の
出力線ＧＲ１にはタイミングＴ１でパルスが発生し、第
３の出力線ＧＲ３にはタイミングＴ３でパルスが発生
し、第ｎの出力線ＧＲｎにはタイミングＴｎでパルスが
発生する。
は、正常なパルスが順次供給される。すなわち、第１の
出力線ＧＲ１にはタイミングＴ１でパルスが発生し、第
３の出力線ＧＲ３にはタイミングＴ３でパルスが発生
し、第ｎの出力線ＧＲｎにはタイミングＴｎでパルスが
発生する。
【００７０】第２の出力線ＧＲ２は、短絡ポイント１１
でグランド線に短絡しているため、本来、パルスが発生
すべきタイミングＴ２でパルスが発生せず、ローレベル
に固定されている。
でグランド線に短絡しているため、本来、パルスが発生
すべきタイミングＴ２でパルスが発生せず、ローレベル
に固定されている。
【００７１】判定手段５ａへの出力線Ｌｏｕｔ（図６）
には、トランジスタ７ａを介して検査入力端子Ｌｉｎの
信号が伝達される。出力線ＧＬ１〜ＧＬｎ−１が正常で
あるので、タイミングＴ１〜Ｔｎ−１では、検査入力端
子Ｌｉｎの信号がそのまま出力線Ｌｏｕｔ上に現れる。
しかし、出力線ＧＬｎがローレベルに固定されているた
めに、タイミングＴｎでは、トランジスタ７ａがオフ
し、出力線Ｌｏｕｔがローベルになってしまう。
には、トランジスタ７ａを介して検査入力端子Ｌｉｎの
信号が伝達される。出力線ＧＬ１〜ＧＬｎ−１が正常で
あるので、タイミングＴ１〜Ｔｎ−１では、検査入力端
子Ｌｉｎの信号がそのまま出力線Ｌｏｕｔ上に現れる。
しかし、出力線ＧＬｎがローレベルに固定されているた
めに、タイミングＴｎでは、トランジスタ７ａがオフ
し、出力線Ｌｏｕｔがローベルになってしまう。
【００７２】同様に、判定手段５ｂへの出力線Ｒｏｕｔ
には、トランジスタ７ｂを介して検査入力端子Ｒｉｎの
信号が伝達される。出力線ＧＲ１，ＧＲ３〜ＧＲｎが正
常であるので、タイミングＴ１，Ｔ３〜Ｔｎでは、検査
入力端子Ｒｉｎの信号がそのまま出力線Ｒｏｕｔ上に現
れる。しかし、出力線ＧＲ２がローレベルに固定されて
いるために、タイミングＴ２では、トランジスタ７ｂが
オフし、出力線Ｒｏｕｔがローベルになってしまう。
には、トランジスタ７ｂを介して検査入力端子Ｒｉｎの
信号が伝達される。出力線ＧＲ１，ＧＲ３〜ＧＲｎが正
常であるので、タイミングＴ１，Ｔ３〜Ｔｎでは、検査
入力端子Ｒｉｎの信号がそのまま出力線Ｒｏｕｔ上に現
れる。しかし、出力線ＧＲ２がローレベルに固定されて
いるために、タイミングＴ２では、トランジスタ７ｂが
オフし、出力線Ｒｏｕｔがローベルになってしまう。
【００７３】その結果、第２の走査線Ｌ２，Ｒ２には、
タイミングＴ２で、出力線ＧＲ２が切断され、第１の走
査ドライバ４ａの出力線ＧＬ２から走査信号が供給され
てパルスが現れる。また、第ｎの走査線Ｌｎ，Ｒｎに
は、タイミングＴｎで、出力線ＧＬｎが切断され、第２
の走査ドライバ４ｂの出力線ＧＲｎから走査信号が供給
されてパルスが現れる。以上のようにして、欠陥ポイン
ト１０〜１２が自動修復され、全ラインが正常に表示さ
れる。
タイミングＴ２で、出力線ＧＲ２が切断され、第１の走
査ドライバ４ａの出力線ＧＬ２から走査信号が供給され
てパルスが現れる。また、第ｎの走査線Ｌｎ，Ｒｎに
は、タイミングＴｎで、出力線ＧＬｎが切断され、第２
の走査ドライバ４ｂの出力線ＧＲｎから走査信号が供給
されてパルスが現れる。以上のようにして、欠陥ポイン
ト１０〜１２が自動修復され、全ラインが正常に表示さ
れる。
【００７４】次に、検査入力端子Ｌｉｎの信号をハイレ
ベルに固定せずに、各タイミング毎に短いローレベル期
間を設けたパルスにしている理由を説明する。例えば、
タイミングＴ１において、トランジスタ７ａのゲートに
接続される出力線ＧＬ１の選択期間が終了する直前のハ
イレベルの時に、検査入力端子Ｌｉｎの信号をローレベ
ルにしている。この時、トランジスタ７ａはオンし、入
力端子Ｌｉｎの信号が判定手段５ａへの出力線Ｌｏｕｔ
に伝達され、ローレベルにリセットされる。これによ
り、判定手段５ａの出力線Ｌｏｕｔから不必要な電荷を
放電させ、前の状態を消すことができる。仮に、入力端
子Ｌｉｎの信号をハイレベルに固定すると、出力線Ｌｏ
ｕｔがリセットされずに、不安定な状態となる。すなわ
ち、トランジスタ８ａを一度オフさせないと、出力線Ｇ
Ｌ１〜ＧＬｎの判定の際に出力線ＧＲ１〜ＧＲｎの影響
が出てしまい、走査ドライバ４ａ，４ｂのどちらのドラ
イバを判定しているのかわからなくなってしまう。以上
の理由により、入力端子Ｌｉｎ及びＲｉｎの信号をパル
ス状にする必要がある。
ベルに固定せずに、各タイミング毎に短いローレベル期
間を設けたパルスにしている理由を説明する。例えば、
タイミングＴ１において、トランジスタ７ａのゲートに
接続される出力線ＧＬ１の選択期間が終了する直前のハ
イレベルの時に、検査入力端子Ｌｉｎの信号をローレベ
ルにしている。この時、トランジスタ７ａはオンし、入
力端子Ｌｉｎの信号が判定手段５ａへの出力線Ｌｏｕｔ
に伝達され、ローレベルにリセットされる。これによ
り、判定手段５ａの出力線Ｌｏｕｔから不必要な電荷を
放電させ、前の状態を消すことができる。仮に、入力端
子Ｌｉｎの信号をハイレベルに固定すると、出力線Ｌｏ
ｕｔがリセットされずに、不安定な状態となる。すなわ
ち、トランジスタ８ａを一度オフさせないと、出力線Ｇ
Ｌ１〜ＧＬｎの判定の際に出力線ＧＲ１〜ＧＲｎの影響
が出てしまい、走査ドライバ４ａ，４ｂのどちらのドラ
イバを判定しているのかわからなくなってしまう。以上
の理由により、入力端子Ｌｉｎ及びＲｉｎの信号をパル
ス状にする必要がある。
【００７５】（第２の実施形態）図８は、本発明の第２
の実施形態による液晶表示装置の構成例を示すブロック
図である。第２の実施形態は、第１の実施形態における
スイッチングトランジスタ８ａ，８ｂの代わりに、ｎチ
ャネルＭＯＳトランジスタ１４ａ，１４ｂ、ｐチャネル
ＭＯＳトランジスタ１５ａ，１５ｂ、及びインバータ１
３ａ，１３ｂを設けた点のみが第１の実施形態と異な
る。
の実施形態による液晶表示装置の構成例を示すブロック
図である。第２の実施形態は、第１の実施形態における
スイッチングトランジスタ８ａ，８ｂの代わりに、ｎチ
ャネルＭＯＳトランジスタ１４ａ，１４ｂ、ｐチャネル
ＭＯＳトランジスタ１５ａ，１５ｂ、及びインバータ１
３ａ，１３ｂを設けた点のみが第１の実施形態と異な
る。
【００７６】まず、第１の走査ドライバ４ａ側の部分に
ついて説明する。ｎチャネルＭＯＳトランジスタ１４ａ
とｐチャネルＭＯＳトランジスタ１５ａとで構成される
ＣＭＯＳトランジスタがスイッチを構成する。トランジ
スタ１４ａ及び１５ａのソース及びドレインは、一方が
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続
され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続され
る。ｎチャネルＭＯＳトランジスタ１４ａのゲートに
は、判定手段５ａの出力が接続される。ｐチャネルＭＯ
Ｓトランジスタ１５ａのゲートには、判定手段５ａの出
力をインバータ１３ａで論理反転した信号が入力され
る。ＣＭＯＳトランジスタ１４ａ，１５ａが出力線ＧＬ
１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続又は切断す
るスイッチング手段として機能する。
ついて説明する。ｎチャネルＭＯＳトランジスタ１４ａ
とｐチャネルＭＯＳトランジスタ１５ａとで構成される
ＣＭＯＳトランジスタがスイッチを構成する。トランジ
スタ１４ａ及び１５ａのソース及びドレインは、一方が
第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続
され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続され
る。ｎチャネルＭＯＳトランジスタ１４ａのゲートに
は、判定手段５ａの出力が接続される。ｐチャネルＭＯ
Ｓトランジスタ１５ａのゲートには、判定手段５ａの出
力をインバータ１３ａで論理反転した信号が入力され
る。ＣＭＯＳトランジスタ１４ａ，１５ａが出力線ＧＬ
１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続又は切断す
るスイッチング手段として機能する。
【００７７】同様に、第２の走査ドライバ４ｂ側の部分
においても、ｎチャネルＭＯＳトランジスタ１４ｂ及び
ｐチャネルＭＯＳトランジスタ１５ｂのソース及びドレ
インは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１
〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜
Ｒｎに接続される。ｎチャネルＭＯＳトランジスタ１４
ｂのゲートには、判定手段５ｂの出力が接続され、ｐチ
ャネルＭＯＳトランジスタ１５ｂのゲートには、判定手
段５ｂの出力をインバータ１３ｂで論理反転した信号が
入力される。ＣＭＯＳトランジスタ１４ｂ，１５ｂが出
力線ＧＲ１〜ＧＲｎと走査線Ｒ１〜Ｒｎとの間を接続又
は切断するスイッチング手段として機能する。
においても、ｎチャネルＭＯＳトランジスタ１４ｂ及び
ｐチャネルＭＯＳトランジスタ１５ｂのソース及びドレ
インは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１
〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜
Ｒｎに接続される。ｎチャネルＭＯＳトランジスタ１４
ｂのゲートには、判定手段５ｂの出力が接続され、ｐチ
ャネルＭＯＳトランジスタ１５ｂのゲートには、判定手
段５ｂの出力をインバータ１３ｂで論理反転した信号が
入力される。ＣＭＯＳトランジスタ１４ｂ，１５ｂが出
力線ＧＲ１〜ＧＲｎと走査線Ｒ１〜Ｒｎとの間を接続又
は切断するスイッチング手段として機能する。
【００７８】第２の実施形態では、ＣＭＯＳトランジス
タ１４ａ，１５ａ及び１４ｂ，１５ｂでスイッチング手
段を構成することにより、ｎチャネルＭＯＳトランジス
タ８ａ，８ｂを用いる第１の実施形態に比べて、スイッ
チング速度を高速化することができる。スイッチング速
度を高速化することにより、表示領域２に走査信号を所
定のタイミングで確実に供給し、動作を安定化させるこ
とができる。
タ１４ａ，１５ａ及び１４ｂ，１５ｂでスイッチング手
段を構成することにより、ｎチャネルＭＯＳトランジス
タ８ａ，８ｂを用いる第１の実施形態に比べて、スイッ
チング速度を高速化することができる。スイッチング速
度を高速化することにより、表示領域２に走査信号を所
定のタイミングで確実に供給し、動作を安定化させるこ
とができる。
【００７９】（第３の実施形態）図９は、本発明の第３
の実施形態による液晶表示装置の構成例を示すブロック
図である。第３の実施形態では、第１又は第２の走査ド
ライバ７１ａ，７１ｂ内の出力線が電源線に短絡等し
て、その出力線がハイレベルに固定される欠陥が生じた
場合に、その欠陥を検出し、自動的に修復することがで
きる。
の実施形態による液晶表示装置の構成例を示すブロック
図である。第３の実施形態では、第１又は第２の走査ド
ライバ７１ａ，７１ｂ内の出力線が電源線に短絡等し
て、その出力線がハイレベルに固定される欠陥が生じた
場合に、その欠陥を検出し、自動的に修復することがで
きる。
【００８０】ガラス基板１上には、表示領域２、第１の
データドライバ３ａ、第２のデータドライバ３ｂ、第１
の走査ドライバ７１ａ、第２の走査ドライバ７１ｂの他
に、判定手段７２ａ，７２ｂ、ＮＡＮＤ（否定論理積）
回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６
ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７５ａ，７
５ｂ，７７ａ，７７ｂ、ｐチャネルＭＯＳトランジスタ
７８ａ，７８ｂが一体化して形成される。
データドライバ３ａ、第２のデータドライバ３ｂ、第１
の走査ドライバ７１ａ、第２の走査ドライバ７１ｂの他
に、判定手段７２ａ，７２ｂ、ＮＡＮＤ（否定論理積）
回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６
ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７５ａ，７
５ｂ，７７ａ，７７ｂ、ｐチャネルＭＯＳトランジスタ
７８ａ，７８ｂが一体化して形成される。
【００８１】表示領域２、第１及び第２のデータドライ
バ３ａ，３ｂは、第１の実施形態（図１）と同じであ
る。第１の走査ドライバ７１ａは、第１の実施形態（図
１）の第１の走査ドライバ４ａに対して、第０の出力線
ＧＬ０及び第ｎ＋１の出力線ＧＬｎ＋１がダミーとして
付加されたものである。出力線ＧＬ０及びＧＬｎ＋１
は、表示領域２には接続されないが、第１の走査ドライ
バ７１ａの出力線ＧＬ０〜ＧＬｎ＋１が電源線に短絡し
ているか否かを検出するために用いられる。同様に、第
２の走査ドライバ７１ｂは、第１の実施形態（図１）の
第２の走査ドライバ４ｂに対して、第０の出力線ＧＲ０
及び第ｎ＋１の出力線ＧＲｎ＋１がダミーとして付加さ
れたものである。
バ３ａ，３ｂは、第１の実施形態（図１）と同じであ
る。第１の走査ドライバ７１ａは、第１の実施形態（図
１）の第１の走査ドライバ４ａに対して、第０の出力線
ＧＬ０及び第ｎ＋１の出力線ＧＬｎ＋１がダミーとして
付加されたものである。出力線ＧＬ０及びＧＬｎ＋１
は、表示領域２には接続されないが、第１の走査ドライ
バ７１ａの出力線ＧＬ０〜ＧＬｎ＋１が電源線に短絡し
ているか否かを検出するために用いられる。同様に、第
２の走査ドライバ７１ｂは、第１の実施形態（図１）の
第２の走査ドライバ４ｂに対して、第０の出力線ＧＲ０
及び第ｎ＋１の出力線ＧＲｎ＋１がダミーとして付加さ
れたものである。
【００８２】インバータ７６ａ，７６ｂ、ｎチャネルＭ
ＯＳトランジスタ７７ａ，７７ｂ及びｐチャネルＭＯＳ
トランジスタ７８ａ，７８ｂは、第２の実施形態（図
８）のインバータ１３ａ，１３ｂ、ｎチャネルＭＯＳト
ランジスタ１４ａ，１４ｂ，ｐチャネルＭＯＳトランジ
スタ１５ａ，１５ｂに対応する。
ＯＳトランジスタ７７ａ，７７ｂ及びｐチャネルＭＯＳ
トランジスタ７８ａ，７８ｂは、第２の実施形態（図
８）のインバータ１３ａ，１３ｂ、ｎチャネルＭＯＳト
ランジスタ１４ａ，１４ｂ，ｐチャネルＭＯＳトランジ
スタ１５ａ，１５ｂに対応する。
【００８３】すなわち、ＭＯＳトランジスタ７７ａ，７
８ａのソース及びドレインは、第１の走査ドライバ７１
ａの出力線ＧＬ１〜ＧＬｎ及び表示領域２の走査線Ｌ１
〜Ｌｎに接続される。また、ｎチャネルＭＯＳトランジ
スタ７７ａのゲートには、判定手段７２ａの出力が接続
され、ｐチャネルＭＯＳトランジスタ７８ａのゲートに
は、インバータ７６ａを介して判定手段７２ａの出力が
接続される。
８ａのソース及びドレインは、第１の走査ドライバ７１
ａの出力線ＧＬ１〜ＧＬｎ及び表示領域２の走査線Ｌ１
〜Ｌｎに接続される。また、ｎチャネルＭＯＳトランジ
スタ７７ａのゲートには、判定手段７２ａの出力が接続
され、ｐチャネルＭＯＳトランジスタ７８ａのゲートに
は、インバータ７６ａを介して判定手段７２ａの出力が
接続される。
【００８４】また、ＭＯＳトランジスタ７７ｂ，７８ｂ
のソース及びドレインは、第２の走査ドライバ７１ｂの
出力線ＧＲ１〜ＧＲｎ及び表示領域２の走査線Ｒ１〜Ｒ
ｎに接続される。また、ｎチャネルＭＯＳトランジスタ
７７ｂのゲートには、判定手段７２ｂの出力が接続さ
れ、ｐチャネルＭＯＳトランジスタ７８ｂのゲートに
は、インバータ７６ｂを介して判定手段７２ｂの出力が
接続される。
のソース及びドレインは、第２の走査ドライバ７１ｂの
出力線ＧＲ１〜ＧＲｎ及び表示領域２の走査線Ｒ１〜Ｒ
ｎに接続される。また、ｎチャネルＭＯＳトランジスタ
７７ｂのゲートには、判定手段７２ｂの出力が接続さ
れ、ｐチャネルＭＯＳトランジスタ７８ｂのゲートに
は、インバータ７６ｂを介して判定手段７２ｂの出力が
接続される。
【００８５】ＮＡＮＤ回路７３ａの入力には、第１の走
査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちの
それぞれ隣接する２本の出力線が接続され、その２本の
出力線上の走査信号の否定論理積を出力する。インバー
タ７４ａは、ＮＡＮＤ回路７３ａの出力を入力し、その
論理反転信号を出力する。
査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちの
それぞれ隣接する２本の出力線が接続され、その２本の
出力線上の走査信号の否定論理積を出力する。インバー
タ７４ａは、ＮＡＮＤ回路７３ａの出力を入力し、その
論理反転信号を出力する。
【００８６】検査用ｎチャネルＭＯＳトランジスタ７５
ａは、第１の実施形態（図１）の検査用トランジスタ７
ａに対応する。検査用トランジスタ７５ａのゲートに
は、インバータ７４ａの出力が接続される。検査用トラ
ンジスタ７５ａのソース及びドレインの一方には、検査
入力端子Ｌｉｎが接続され、他方には判断手段７２ａの
入力端子が接続される。
ａは、第１の実施形態（図１）の検査用トランジスタ７
ａに対応する。検査用トランジスタ７５ａのゲートに
は、インバータ７４ａの出力が接続される。検査用トラ
ンジスタ７５ａのソース及びドレインの一方には、検査
入力端子Ｌｉｎが接続され、他方には判断手段７２ａの
入力端子が接続される。
【００８７】検査入力端子Ｌｉｎには、検査信号を入力
する。出力線ＧＬ０〜ＧＬｎ＋１のうちのいずれかが選
択されると、その選択状態に応じてトランジスタ７５ａ
がオン又はオフする。トランジスタ７５ａがオンする
と、検査入力端子Ｌｉｎから入力された検査信号は判定
手段７２ａへ出力される。
する。出力線ＧＬ０〜ＧＬｎ＋１のうちのいずれかが選
択されると、その選択状態に応じてトランジスタ７５ａ
がオン又はオフする。トランジスタ７５ａがオンする
と、検査入力端子Ｌｉｎから入力された検査信号は判定
手段７２ａへ出力される。
【００８８】判定手段７２ａは、上記の検査信号の入力
に応じて、第１の走査ドライバ７１ａの出力線ＧＬ０〜
ＧＬｎ＋１のうちの一又は複数の出力線が電源線に短絡
してハイレベルに固定されているか否かを判定し、ハイ
レベルに固定されている場合にはローレベルを出力し、
ハイレベルに固定されていない場合にはハイレベルを出
力する。
に応じて、第１の走査ドライバ７１ａの出力線ＧＬ０〜
ＧＬｎ＋１のうちの一又は複数の出力線が電源線に短絡
してハイレベルに固定されているか否かを判定し、ハイ
レベルに固定されている場合にはローレベルを出力し、
ハイレベルに固定されていない場合にはハイレベルを出
力する。
【００８９】判定手段７２ａがハイレベルを出力する
と、トランジスタ７７ａ，７８ａは、オンし、第１の走
査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎと表示領域２
の走査線Ｌ１〜Ｌｎとを接続する。これにより、表示領
域２は、第１の走査ドライバ７１ａから走査信号を入力
し、正常な表示を行うことができる。
と、トランジスタ７７ａ，７８ａは、オンし、第１の走
査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎと表示領域２
の走査線Ｌ１〜Ｌｎとを接続する。これにより、表示領
域２は、第１の走査ドライバ７１ａから走査信号を入力
し、正常な表示を行うことができる。
【００９０】一方、判定手段７２ａがローレベルを出力
すると、異常な出力線に対応するトランジスタ７７ａ，
７８ａがオフし、第１の走査ドライバ７１ａの出力線Ｇ
Ｌ１〜ＧＬｎのうち異常な出力線と表示領域２の走査線
Ｌ１〜Ｌｎとの間を切断する。これにより、異常な走査
信号を表示領域２に供給することを防止できる。
すると、異常な出力線に対応するトランジスタ７７ａ，
７８ａがオフし、第１の走査ドライバ７１ａの出力線Ｇ
Ｌ１〜ＧＬｎのうち異常な出力線と表示領域２の走査線
Ｌ１〜Ｌｎとの間を切断する。これにより、異常な走査
信号を表示領域２に供給することを防止できる。
【００９１】以上、第１の走査ドライバ７１ａ、ＮＡＮ
Ｄ回路７３ａ、インバータ７４ａ，７６ａ、トランジス
タ７５ａ，７７ａ，７８ａ及び第１の判定手段７２ａに
ついて説明したが、第２の走査ドライバ７１ｂ、ＮＡＮ
Ｄ回路７３ｂ、インバータ７４ｂ，７６ｂ、トランジス
タ７５ｂ，７７ｂ，７８ｂ及び第２の判定手段７２ｂに
ついても同様である。
Ｄ回路７３ａ、インバータ７４ａ，７６ａ、トランジス
タ７５ａ，７７ａ，７８ａ及び第１の判定手段７２ａに
ついて説明したが、第２の走査ドライバ７１ｂ、ＮＡＮ
Ｄ回路７３ｂ、インバータ７４ｂ，７６ｂ、トランジス
タ７５ｂ，７７ｂ，７８ｂ及び第２の判定手段７２ｂに
ついても同様である。
【００９２】図１０は、上記の図９の判定手段７２ａ及
びその周辺部分の回路図である。判定手段７２ａ及びそ
の周辺部分の回路を説明するが、判定手段７２ｂ及びそ
の周辺部分の回路もそれと同様である。走査ドライバ７
１ａは、上記の図５（Ａ）に示した走査ドライバ４ａに
対して、ダミー出力線ＧＬ０を出力するためのユニット
回路ＡＡが付加されており、ダミー出力線ＧＬｎ＋１を
出力するためのユニット回路も付加されている。ユニッ
ト回路ＡＡは、クロックドインバータ８１，８３、イン
バータ８２及び論理積回路８４を有し、これらは奇数番
目ユニットとしてクロックドインバータ５４，５６、イ
ンバータ５５、論理積回路５８に対応するものである。
クロックドインバータ８１，５３，５４は、図４（Ｂ）
において、クロックバー信号端子／ＣＬＫがトランジス
タ４１のゲートに接続され、クロック信号端子ＣＬＫが
トランジスタ４４のゲートに接続される。クロックドイ
ンバータ８３，５１，５６は、図４（Ｂ）において、ク
ロックバー信号端子／ＣＬＫがトランジスタ４４のゲー
トに接続され、クロック信号端子ＣＬＫがトランジスタ
４１のゲートに接続される。
びその周辺部分の回路図である。判定手段７２ａ及びそ
の周辺部分の回路を説明するが、判定手段７２ｂ及びそ
の周辺部分の回路もそれと同様である。走査ドライバ７
１ａは、上記の図５（Ａ）に示した走査ドライバ４ａに
対して、ダミー出力線ＧＬ０を出力するためのユニット
回路ＡＡが付加されており、ダミー出力線ＧＬｎ＋１を
出力するためのユニット回路も付加されている。ユニッ
ト回路ＡＡは、クロックドインバータ８１，８３、イン
バータ８２及び論理積回路８４を有し、これらは奇数番
目ユニットとしてクロックドインバータ５４，５６、イ
ンバータ５５、論理積回路５８に対応するものである。
クロックドインバータ８１，５３，５４は、図４（Ｂ）
において、クロックバー信号端子／ＣＬＫがトランジス
タ４１のゲートに接続され、クロック信号端子ＣＬＫが
トランジスタ４４のゲートに接続される。クロックドイ
ンバータ８３，５１，５６は、図４（Ｂ）において、ク
ロックバー信号端子／ＣＬＫがトランジスタ４４のゲー
トに接続され、クロック信号端子ＣＬＫがトランジスタ
４１のゲートに接続される。
【００９３】論理積回路８５ａは、図９のＮＡＮＤ回路
７３ａ及びインバータ７４ａの組み合わせに対応する。
ｎチャネルＭＯＳトランジスタ７５ａ，７７ａ、ｐチャ
ネルＭＯＳトランジスタ７８ａ及びインバータ７６ａ
は、図９の同一の符号の素子に対応する。
７３ａ及びインバータ７４ａの組み合わせに対応する。
ｎチャネルＭＯＳトランジスタ７５ａ，７７ａ、ｐチャ
ネルＭＯＳトランジスタ７８ａ及びインバータ７６ａ
は、図９の同一の符号の素子に対応する。
【００９４】判定手段７２ａは、Ｄ型フリップフロップ
８７、インバータ８８、ＮＡＮＤ回路８９、ｐチャネル
ＭＯＳトランジスタ９０及びｎチャネルＭＯＳトランジ
スタ８６，９２を有する。Ｄ型フリップフロップ８７
は、クロック端子ＣＫに、信号線ＯＨを介してｎチャネ
ルＭＯＳトランジスタ７５ａのソースが接続され、入力
端子ＤＦに、自己の反転出力端子／Ｑが接続される。ｎ
チャネルＭＯＳトランジスタ８６は、ゲートにリセット
端子ＲＳが接続され、ドレインに上記の入力端子ＤＦが
接続され、ソースにグランド端子が接続される。
８７、インバータ８８、ＮＡＮＤ回路８９、ｐチャネル
ＭＯＳトランジスタ９０及びｎチャネルＭＯＳトランジ
スタ８６，９２を有する。Ｄ型フリップフロップ８７
は、クロック端子ＣＫに、信号線ＯＨを介してｎチャネ
ルＭＯＳトランジスタ７５ａのソースが接続され、入力
端子ＤＦに、自己の反転出力端子／Ｑが接続される。ｎ
チャネルＭＯＳトランジスタ８６は、ゲートにリセット
端子ＲＳが接続され、ドレインに上記の入力端子ＤＦが
接続され、ソースにグランド端子が接続される。
【００９５】インバータ８８は、入力が信号線ＯＨに接
続され、その入力信号の論理反転信号を出力する。ＮＡ
ＮＤ回路８９は、一方の入力信号線Ａにインバータ８８
の出力が接続され、他方の入力信号線ＢにＤ型フリップ
フロップ８７の出力端子Ｑが接続される。ｐチャネルＭ
ＯＳトランジスタ９０は、ゲートに端子ＳＳが接続さ
れ、ソースにＮＡＮＤ回路８９の出力が接続され、ドレ
インにインバータ７６ａの入力が接続される。ｎチャネ
ルＭＯＳトランジスタ９２は、ゲートに端子ＳＳが接続
され、ドレインにインバータ７６ａの入力が接続され、
ソースにグランド端子が接続される。
続され、その入力信号の論理反転信号を出力する。ＮＡ
ＮＤ回路８９は、一方の入力信号線Ａにインバータ８８
の出力が接続され、他方の入力信号線ＢにＤ型フリップ
フロップ８７の出力端子Ｑが接続される。ｐチャネルＭ
ＯＳトランジスタ９０は、ゲートに端子ＳＳが接続さ
れ、ソースにＮＡＮＤ回路８９の出力が接続され、ドレ
インにインバータ７６ａの入力が接続される。ｎチャネ
ルＭＯＳトランジスタ９２は、ゲートに端子ＳＳが接続
され、ドレインにインバータ７６ａの入力が接続され、
ソースにグランド端子が接続される。
【００９６】図１１は、第３の実施形態による液晶表示
装置の動作を示すタイミングチャートであり、液晶表示
装置に欠陥がない場合を例に説明する。図１１及び図１
２では、第１の走査ドライバ７１ａ側のタイミングを示
すが、第２の走査ドライバ７１ｂ側のタイミングも同様
である。
装置の動作を示すタイミングチャートであり、液晶表示
装置に欠陥がない場合を例に説明する。図１１及び図１
２では、第１の走査ドライバ７１ａ側のタイミングを示
すが、第２の走査ドライバ７１ｂ側のタイミングも同様
である。
【００９７】検査入力端子Ｌｉｎ及びＲｉｎには、第１
の実施形態（図７）と同様に、パルス状の検査信号が供
給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ
＋１には、正常なパルス状の走査信号が順次出力され
る。
の実施形態（図７）と同様に、パルス状の検査信号が供
給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ
＋１には、正常なパルス状の走査信号が順次出力され
る。
【００９８】信号線Ｈ１（図１０）の信号は、出力線Ｇ
Ｌ１の信号と出力線ＧＬ２の信号との論理積の信号にな
るので、ローレベルを保持する。信号線Ｈ２（図１０）
の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号と
の論理積の信号になるので、ローレベルを保持する。信
号線Ｈ１，Ｈ２等がローレベルを保持すると、すべての
ｎチャネルＭＯＳトランジスタ７５ａがオフし、信号線
ＯＨはローレベルを保持する。
Ｌ１の信号と出力線ＧＬ２の信号との論理積の信号にな
るので、ローレベルを保持する。信号線Ｈ２（図１０）
の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号と
の論理積の信号になるので、ローレベルを保持する。信
号線Ｈ１，Ｈ２等がローレベルを保持すると、すべての
ｎチャネルＭＯＳトランジスタ７５ａがオフし、信号線
ＯＨはローレベルを保持する。
【００９９】リセット端子ＲＳには、走査信号のスター
トタイミングよりも前にパルス状のリセット信号が供給
される。Ｄ型フリップフロップ８７のクロック端子ＣＫ
は、信号線ＯＨに接続されているので、信号線ＯＨと同
じくローレベルを保持する。Ｄ型フリップフロップ８７
の入力端子ＤＦは、リセット端子ＲＳにリセット信号が
入力されることにより、ローレベルを保持する。
トタイミングよりも前にパルス状のリセット信号が供給
される。Ｄ型フリップフロップ８７のクロック端子ＣＫ
は、信号線ＯＨに接続されているので、信号線ＯＨと同
じくローレベルを保持する。Ｄ型フリップフロップ８７
の入力端子ＤＦは、リセット端子ＲＳにリセット信号が
入力されることにより、ローレベルを保持する。
【０１００】入力信号線Ａは、信号線ＯＨの反転信号と
なるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ
型フリップフロップ８７の出力端子Ｑに接続されている
ので、ローレベルを保持する。信号線Ｃは、信号線Ａの
信号と信号線Ｂの信号との否定論理積の信号レベルにな
るので、ハイレベルを保持する。
なるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ
型フリップフロップ８７の出力端子Ｑに接続されている
ので、ローレベルを保持する。信号線Ｃは、信号線Ａの
信号と信号線Ｂの信号との否定論理積の信号レベルにな
るので、ハイレベルを保持する。
【０１０１】端子ＳＳには、パルス信号が供給される。
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイ
レベルのときにはローレベルになり、端子ＳＳの信号が
ローレベルのときには信号線Ｃの信号と同じ信号レベル
になる。インバータ７６ａの出力線Ｆは、入力線Ｅの信
号の反転信号レベルになる。
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイ
レベルのときにはローレベルになり、端子ＳＳの信号が
ローレベルのときには信号線Ｃの信号と同じ信号レベル
になる。インバータ７６ａの出力線Ｆは、入力線Ｅの信
号の反転信号レベルになる。
【０１０２】走査線Ｌ１は、信号線Ｅがハイレベルのと
き（すなわち信号線Ｆがローレベルのとき）に出力線Ｇ
Ｌ１と同じ信号レベルになり、信号線Ｅがローレベルの
ときにローレベルになる。同様に、走査線Ｌ２は、信号
線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベ
ルになり、信号線Ｅがローレベルのときにローレベルに
なる。
き（すなわち信号線Ｆがローレベルのとき）に出力線Ｇ
Ｌ１と同じ信号レベルになり、信号線Ｅがローレベルの
ときにローレベルになる。同様に、走査線Ｌ２は、信号
線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベ
ルになり、信号線Ｅがローレベルのときにローレベルに
なる。
【０１０３】その結果、走査線Ｌ１〜Ｌｎには、出力線
ＧＬ１〜ＧＬｎ上の走査信号が順次パルスとして正常に
供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線Ｇ
Ｒ１〜ＧＲｎ上の走査信号が順次パルスとして正常に供
給される。
ＧＬ１〜ＧＬｎ上の走査信号が順次パルスとして正常に
供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線Ｇ
Ｒ１〜ＧＲｎ上の走査信号が順次パルスとして正常に供
給される。
【０１０４】図１２は、第３の実施形態による液晶表示
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
【０１０５】検査入力端子Ｌｉｎ及びＲｉｎには、パル
ス状の検査信号が供給される。出力線ＧＬ２のみがハイ
レベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，
ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順
次出力する。
ス状の検査信号が供給される。出力線ＧＬ２のみがハイ
レベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，
ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順
次出力する。
【０１０６】信号線Ｈ１の信号は、出力線ＧＬ１の信号
と出力線ＧＬ２の信号との論理積の信号になるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２の信号は、
出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の
信号になるので、タイミングＴ３でパルスが現れる。
と出力線ＧＬ２の信号との論理積の信号になるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２の信号は、
出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の
信号になるので、タイミングＴ３でパルスが現れる。
【０１０７】信号線ＯＨは、信号線Ｈ１又はＨ２の信号
がハイレベルになったときに検査入力端子Ｌｉｎの信号
と同じ信号レベルになり、それ以外ではローレベルにな
る。その結果、信号線ＯＨは、タイミングＴ１及びＴ３
でのみパルスが現れ、それ以外ではローレベルを保持す
る。端子ＲＳ及びＳＳの信号は、図１１に示したものと
同じである。
がハイレベルになったときに検査入力端子Ｌｉｎの信号
と同じ信号レベルになり、それ以外ではローレベルにな
る。その結果、信号線ＯＨは、タイミングＴ１及びＴ３
でのみパルスが現れ、それ以外ではローレベルを保持す
る。端子ＲＳ及びＳＳの信号は、図１１に示したものと
同じである。
【０１０８】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号レベルと同じになる。Ｄ型フ
リップフロップ８７の入力端子ＤＦは、タイミングＴ３
で、クロック端子ＣＫの信号の２回目の立上がりに応じ
て、ローレベルからハイレベルに変わる。
ＣＫは、信号線ＯＨの信号レベルと同じになる。Ｄ型フ
リップフロップ８７の入力端子ＤＦは、タイミングＴ３
で、クロック端子ＣＫの信号の２回目の立上がりに応じ
て、ローレベルからハイレベルに変わる。
【０１０９】入力信号線Ａには、信号線ＯＨの信号の反
転信号が供給される。入力信号線Ｂは、Ｄ型フリップフ
ロップ８７のクロック端子ＣＫの立上がりに応じて、信
号レベルが反転する。すなわち、タイミングＴ１でロー
レベルからハイレベルに変化し、タイミングＴ３でハイ
レベルからローレベルに変化する。信号線Ｃは、信号線
Ａの信号と信号線Ｂの信号との否定論理積の信号レベル
になる。
転信号が供給される。入力信号線Ｂは、Ｄ型フリップフ
ロップ８７のクロック端子ＣＫの立上がりに応じて、信
号レベルが反転する。すなわち、タイミングＴ１でロー
レベルからハイレベルに変化し、タイミングＴ３でハイ
レベルからローレベルに変化する。信号線Ｃは、信号線
Ａの信号と信号線Ｂの信号との否定論理積の信号レベル
になる。
【０１１０】インバータ７６ａの入力線Ｅは、端子ＳＳ
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｃの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｃの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
【０１１１】走査線Ｌ１は、信号線Ｅがハイレベルのと
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになる。同様に、走査線
Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と
同じ信号レベルになり、信号線Ｅがローレベルのときに
ローレベルになる。
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになる。同様に、走査線
Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と
同じ信号レベルになり、信号線Ｅがローレベルのときに
ローレベルになる。
【０１１２】その結果、走査線Ｌ１では、図１１の場合
と同様に、タイミングＴ１でパルスが現れる。しかし、
走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されてい
るために、本来パルスが現れるべきタイミングＴ２でパ
ルスが現れない。その代わり、タイミングＴ２では、第
２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２
の走査線Ｒ２に正常な走査信号が供給され、正常な表示
が行われる。
と同様に、タイミングＴ１でパルスが現れる。しかし、
走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されてい
るために、本来パルスが現れるべきタイミングＴ２でパ
ルスが現れない。その代わり、タイミングＴ２では、第
２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２
の走査線Ｒ２に正常な走査信号が供給され、正常な表示
が行われる。
【０１１３】（第４の実施形態）本発明の第４の実施形
態による液晶表示装置は、第３の実施形態（図９）に対
して判定手段７２ａ，７２ｂの構成のみが異なる。第４
の実施形態によれば、第１又は第２の走査ドライバ７１
ａ，７１ｂの隣接（連続）する２本以上の出力線が電源
線に短絡等して、それらの出力線がハイレベルに固定さ
れる欠陥が生じた場合に、その欠陥を検出し、自動的に
修復することができる。この際、第１の走査ドライバ７
１ａの隣接する２本以上の出力線が電源線に短絡してい
るときには、第１の走査ドライバ７１ａの全出力線を表
示領域２から切り離し、第２の走査ドライバ７１ｂの出
力線から表示領域２に走査信号を供給する。一方、第２
の走査ドライバ７１ｂの隣接する２本以上の出力線が電
源線に短絡しているときには、第２の走査ドライバ７１
ｂの全出力線を表示領域２から切り離し、第１の走査ド
ライバ７１ａの出力線から表示領域２に走査信号を供給
する。
態による液晶表示装置は、第３の実施形態（図９）に対
して判定手段７２ａ，７２ｂの構成のみが異なる。第４
の実施形態によれば、第１又は第２の走査ドライバ７１
ａ，７１ｂの隣接（連続）する２本以上の出力線が電源
線に短絡等して、それらの出力線がハイレベルに固定さ
れる欠陥が生じた場合に、その欠陥を検出し、自動的に
修復することができる。この際、第１の走査ドライバ７
１ａの隣接する２本以上の出力線が電源線に短絡してい
るときには、第１の走査ドライバ７１ａの全出力線を表
示領域２から切り離し、第２の走査ドライバ７１ｂの出
力線から表示領域２に走査信号を供給する。一方、第２
の走査ドライバ７１ｂの隣接する２本以上の出力線が電
源線に短絡しているときには、第２の走査ドライバ７１
ｂの全出力線を表示領域２から切り離し、第１の走査ド
ライバ７１ａの出力線から表示領域２に走査信号を供給
する。
【０１１４】図１３は、第４の実施形態による判定手段
７２ａ及びその周辺部分の回路図である。判定手段７２
ａ及びその周辺部分の回路を説明するが、判定手段７２
ｂ及びその周辺部分もそれと同様である。判定手段７２
ａは、第３の実施形態による判定手段７２ａ（図１０）
に対して、Ｎ進カウンタ１３３、ｎチャネルＭＯＳトラ
ンジスタ１３２、ラッチ回路１３４、インバータ１３５
及び論理積（ＡＮＤ）回路１３６を付加したものであ
る。
７２ａ及びその周辺部分の回路図である。判定手段７２
ａ及びその周辺部分の回路を説明するが、判定手段７２
ｂ及びその周辺部分もそれと同様である。判定手段７２
ａは、第３の実施形態による判定手段７２ａ（図１０）
に対して、Ｎ進カウンタ１３３、ｎチャネルＭＯＳトラ
ンジスタ１３２、ラッチ回路１３４、インバータ１３５
及び論理積（ＡＮＤ）回路１３６を付加したものであ
る。
【０１１５】Ｎ進カウンタ１３３は、入力端子ＮＣＫが
信号線ＯＨに接続され、リセット端子ＮＲがｎチャネル
ＭＯＳトランジスタ１３２のドレインに接続され、Ｎ個
のパルスをカウントすると出力端子ＮＱからハイレベル
を出力する。ｎチャネルＭＯＳトランジスタ１３２は、
ソースがグランド端子に接続され、ゲートがリセット端
子ＲＳに接続される。
信号線ＯＨに接続され、リセット端子ＮＲがｎチャネル
ＭＯＳトランジスタ１３２のドレインに接続され、Ｎ個
のパルスをカウントすると出力端子ＮＱからハイレベル
を出力する。ｎチャネルＭＯＳトランジスタ１３２は、
ソースがグランド端子に接続され、ゲートがリセット端
子ＲＳに接続される。
【０１１６】例えば、液晶表示装置の表示領域の水平解
像度が６００の場合はＮ＝６００になる。Ｎ進カウンタ
１３３は、１フレーム内でＮ個のパルスをカウントする
と、その後に出力端子ＮＱからハイレベルを出力し、１
フレーム内のパルスがＮ個未満のときには、フレーム毎
にリセットし、出力端子ＮＱからローレベルを出力す
る。
像度が６００の場合はＮ＝６００になる。Ｎ進カウンタ
１３３は、１フレーム内でＮ個のパルスをカウントする
と、その後に出力端子ＮＱからハイレベルを出力し、１
フレーム内のパルスがＮ個未満のときには、フレーム毎
にリセットし、出力端子ＮＱからローレベルを出力す
る。
【０１１７】ラッチ回路１３４は、セット端子ＳがＮ進
カウンタ１３３の出力端子ＮＱに接続され、リセット端
子Ｒがグランド端子に接続され、セット端子Ｓにハイレ
ベルが入力されると出力端子Ｑ０からハイレベルを出力
する。インバータ１３５は、入力端子がラッチ回路１３
４の出力端子Ｑ０に接続され、その入力信号を反転した
出力信号を信号線Ｎに出力する。
カウンタ１３３の出力端子ＮＱに接続され、リセット端
子Ｒがグランド端子に接続され、セット端子Ｓにハイレ
ベルが入力されると出力端子Ｑ０からハイレベルを出力
する。インバータ１３５は、入力端子がラッチ回路１３
４の出力端子Ｑ０に接続され、その入力信号を反転した
出力信号を信号線Ｎに出力する。
【０１１８】ＮＡＮＤ回路８９は、第３の実施形態の判
定手段７２ａのＮＡＮＤ回路８９（図１０）と同様に、
出力端子が信号線Ｃに接続される。論理積回路１３６
は、入力端子が信号線Ｃと信号線Ｎに接続され、それら
の論理積を演算して出力信号を信号線Ｇに出力する。ｐ
チャネルＭＯＳトランジスタ９０は、ソースが信号線Ｇ
に接続され、ドレインが信号線Ｅに接続され、ゲートが
端子ＳＳに接続される。ｎチャネルＭＯＳトランジスタ
９２は、ソースがグランド端子に接続され、ドレインが
信号線Ｅに接続され、ゲートが端子ＳＳに接続される。
インバータ７６ａは、入力端子が信号線Ｅに接続され、
その入力信号を反転した出力信号を信号線Ｆに出力す
る。ｎチャネルＭＯＳトランジスタ７７ａのゲートには
信号線Ｅが接続され、ｐチャネルＭＯＳトランジスタ７
８ａのゲートには信号線Ｆが接続される。
定手段７２ａのＮＡＮＤ回路８９（図１０）と同様に、
出力端子が信号線Ｃに接続される。論理積回路１３６
は、入力端子が信号線Ｃと信号線Ｎに接続され、それら
の論理積を演算して出力信号を信号線Ｇに出力する。ｐ
チャネルＭＯＳトランジスタ９０は、ソースが信号線Ｇ
に接続され、ドレインが信号線Ｅに接続され、ゲートが
端子ＳＳに接続される。ｎチャネルＭＯＳトランジスタ
９２は、ソースがグランド端子に接続され、ドレインが
信号線Ｅに接続され、ゲートが端子ＳＳに接続される。
インバータ７６ａは、入力端子が信号線Ｅに接続され、
その入力信号を反転した出力信号を信号線Ｆに出力す
る。ｎチャネルＭＯＳトランジスタ７７ａのゲートには
信号線Ｅが接続され、ｐチャネルＭＯＳトランジスタ７
８ａのゲートには信号線Ｆが接続される。
【０１１９】図１４は、第４の実施形態による液晶表示
装置の動作を示すタイミングチャートであり、液晶表示
装置に欠陥がない場合を例に説明する。図１４〜図１６
では、第１の走査ドライバ７１ａ側のタイミングを示す
が、第２の走査ドライバ７１ｂ側のタイミングも同様で
ある。
装置の動作を示すタイミングチャートであり、液晶表示
装置に欠陥がない場合を例に説明する。図１４〜図１６
では、第１の走査ドライバ７１ａ側のタイミングを示す
が、第２の走査ドライバ７１ｂ側のタイミングも同様で
ある。
【０１２０】検査入力端子Ｌｉｎには、第３の実施形態
（図１１）と同様に、パルス状の検査信号が供給され
る。出力線ＧＬ０〜ＧＬｎ＋１は、正常なパルス状の走
査信号を順次出力する。
（図１１）と同様に、パルス状の検査信号が供給され
る。出力線ＧＬ０〜ＧＬｎ＋１は、正常なパルス状の走
査信号を順次出力する。
【０１２１】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルになるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルになる
ので、ローレベルを保持する。すると、トランジスタ７
５ａがすべてオフし、信号線ＯＨもローレベルを保持す
る。
線ＧＬ２の信号との論理積の信号レベルになるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルになる
ので、ローレベルを保持する。すると、トランジスタ７
５ａがすべてオフし、信号線ＯＨもローレベルを保持す
る。
【０１２２】リセット端子ＲＳ及び端子ＳＳに入力され
る信号は、第３の実施形態（図１１）と同じである。Ｄ
型フリップフロップ８７のクロック端子ＣＫは、信号線
ＯＨと同じ信号レベルであり、ローレベルを保持する。
Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット
端子ＲＳにリセット信号が入力されることにより、ロー
レベルを保持する。
る信号は、第３の実施形態（図１１）と同じである。Ｄ
型フリップフロップ８７のクロック端子ＣＫは、信号線
ＯＨと同じ信号レベルであり、ローレベルを保持する。
Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット
端子ＲＳにリセット信号が入力されることにより、ロー
レベルを保持する。
【０１２３】入力線Ａは、信号線ＯＨの信号の反転信号
となるので、ハイレベルを保持する。入力信号線Ｂは、
Ｄ型フリップフロップ８７の出力端子Ｑに接続されてい
るので、ローレベルを保持する。信号線Ｃは、信号線Ａ
の信号と信号線Ｂの信号との否定論理積の信号レベルに
なるので、ハイレベルを保持する。
となるので、ハイレベルを保持する。入力信号線Ｂは、
Ｄ型フリップフロップ８７の出力端子Ｑに接続されてい
るので、ローレベルを保持する。信号線Ｃは、信号線Ａ
の信号と信号線Ｂの信号との否定論理積の信号レベルに
なるので、ハイレベルを保持する。
【０１２４】Ｎ進カウンタ１３３の入力端子ＮＣＫに接
続される信号線ＯＨはローレベルを保持するので、その
出力端子ＮＱもローレベルを保持する。ラッチ回路１３
４のセット端子Ｓに接続される上記の出力端子ＮＱがロ
ーレベルを保持しているので、ラッチ回路１３４の出力
端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端
子Ｑ０の信号の反転信号レベルになるので、ハイレベル
を保持する。
続される信号線ＯＨはローレベルを保持するので、その
出力端子ＮＱもローレベルを保持する。ラッチ回路１３
４のセット端子Ｓに接続される上記の出力端子ＮＱがロ
ーレベルを保持しているので、ラッチ回路１３４の出力
端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端
子Ｑ０の信号の反転信号レベルになるので、ハイレベル
を保持する。
【０１２５】信号線Ｇは、信号線Ｎの信号と信号線Ｃの
信号との論理積の信号レベルとなるので、ハイレベルを
保持する。インバータ７６ａの入力線Ｅは、端子ＳＳの
信号がハイレベルのときにはローレベルになり、端子Ｓ
Ｓの信号がローレベルのときには信号線Ｇの信号と同じ
信号レベルになる。インバータ７６ａの出力線Ｆは、入
力線Ｅの信号の反転信号レベルになる。
信号との論理積の信号レベルとなるので、ハイレベルを
保持する。インバータ７６ａの入力線Ｅは、端子ＳＳの
信号がハイレベルのときにはローレベルになり、端子Ｓ
Ｓの信号がローレベルのときには信号線Ｇの信号と同じ
信号レベルになる。インバータ７６ａの出力線Ｆは、入
力線Ｅの信号の反転信号レベルになる。
【０１２６】走査線Ｌ１は、信号線Ｅがハイレベルのと
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。同様に、走査線Ｌ２は、信号線
Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベル
になり、信号線Ｅがローレベルのときにローレベルにな
るので、タイミングＴ２でパルスが現れる。
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。同様に、走査線Ｌ２は、信号線
Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベル
になり、信号線Ｅがローレベルのときにローレベルにな
るので、タイミングＴ２でパルスが現れる。
【０１２７】その結果、走査線Ｌ１〜Ｌｎには、出力線
ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様
に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の
走査信号が正常に供給される。
ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様
に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の
走査信号が正常に供給される。
【０１２８】図１５は、第４の実施形態による液晶表示
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
【０１２９】検査入力端子Ｌｉｎには、パルス状の検査
信号が供給される。出力線ＧＬ２のみがハイレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
信号が供給される。出力線ＧＬ２のみがハイレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
【０１３０】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルになり、タイミ
ングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ
２の信号と出力線ＧＬ３の信号との論理積の信号レベル
になり、タイミングＴ３でパルスが現れる。
線ＧＬ２の信号との論理積の信号レベルになり、タイミ
ングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ
２の信号と出力線ＧＬ３の信号との論理積の信号レベル
になり、タイミングＴ３でパルスが現れる。
【０１３１】信号線ＯＨは、信号線Ｈ１又はＨ２の信号
がハイレベルになったときに検査入力端子Ｌｉｎの信号
と同じ信号レベルになり、それ以外ではローレベルにな
る。その結果、信号線ＯＨは、タイミングＴ１及びＴ３
でのみパルスが現れ、それ以外ではローレベルを保持す
る。端子ＲＳ及びＳＳの信号は、図１４に示したものと
同じである。
がハイレベルになったときに検査入力端子Ｌｉｎの信号
と同じ信号レベルになり、それ以外ではローレベルにな
る。その結果、信号線ＯＨは、タイミングＴ１及びＴ３
でのみパルスが現れ、それ以外ではローレベルを保持す
る。端子ＲＳ及びＳＳの信号は、図１４に示したものと
同じである。
【０１３２】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、タイミング
Ｔ３で、クロック端子ＣＫの信号の２回目の立上がりに
応じて、ローレベルからハイレベルに変わる。
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、タイミング
Ｔ３で、クロック端子ＣＫの信号の２回目の立上がりに
応じて、ローレベルからハイレベルに変わる。
【０１３３】入力線Ａは、信号線ＯＨの信号の反転信号
レベルになる。入力線Ｂは、フリップフロップ８７のク
ロック端子ＣＫの信号の立上がりに応じて、信号レベル
が反転する。すなわち、タイミングＴ１でローレベルか
らハイレベルに変化し、タイミングＴ３でハイレベルか
らローレベルに変化する。信号線Ｃは、信号線Ａの信号
と信号線Ｂの信号との否定論理積の信号レベルになる。
レベルになる。入力線Ｂは、フリップフロップ８７のク
ロック端子ＣＫの信号の立上がりに応じて、信号レベル
が反転する。すなわち、タイミングＴ１でローレベルか
らハイレベルに変化し、タイミングＴ３でハイレベルか
らローレベルに変化する。信号線Ｃは、信号線Ａの信号
と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１３４】Ｎ進カウンタ（例えばＮ＝６００）１３３
の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム
当たり２個のパルスしか含まないので、Ｎ進カウンタ１
３３はフレーム毎にリセットを行い、その出力端子ＮＱ
はローレベルを保持する。ラッチ回路１３４のセット端
子Ｓに接続される上記の出力端子ＮＱがローレベルを保
持しているので、ラッチ回路１３４の出力端子Ｑ０もロ
ーレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号
の反転信号レベルになるので、ハイレベルを保持する。
の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム
当たり２個のパルスしか含まないので、Ｎ進カウンタ１
３３はフレーム毎にリセットを行い、その出力端子ＮＱ
はローレベルを保持する。ラッチ回路１３４のセット端
子Ｓに接続される上記の出力端子ＮＱがローレベルを保
持しているので、ラッチ回路１３４の出力端子Ｑ０もロ
ーレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号
の反転信号レベルになるので、ハイレベルを保持する。
【０１３５】信号線Ｇは、信号線Ｎの信号と信号線Ｃの
信号との論理積の信号レベルとなるので、信号線Ｃの信
号と同じ信号レベルになる。インバータ７６ａの入力線
Ｅは、端子ＳＳの信号がハイレベルのときにはローレベ
ルになり、端子ＳＳの信号がローレベルのときには信号
線Ｇの信号と同じ信号レベルになる。インバータ７６ａ
の出力線Ｆは、入力線Ｅの信号の反転信号レベルにな
る。
信号との論理積の信号レベルとなるので、信号線Ｃの信
号と同じ信号レベルになる。インバータ７６ａの入力線
Ｅは、端子ＳＳの信号がハイレベルのときにはローレベ
ルになり、端子ＳＳの信号がローレベルのときには信号
線Ｇの信号と同じ信号レベルになる。インバータ７６ａ
の出力線Ｆは、入力線Ｅの信号の反転信号レベルにな
る。
【０１３６】走査線Ｌ１は、信号線Ｅがハイレベルのと
きには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅ
がローレベルのときにはローレベルになる。同様に、走
査線Ｌ２は、信号線Ｅがハイレベルのときには出力線Ｇ
Ｌ２と同じ信号レベルになり、信号線Ｅがローレベルの
ときにはローレベルになる。
きには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅ
がローレベルのときにはローレベルになる。同様に、走
査線Ｌ２は、信号線Ｅがハイレベルのときには出力線Ｇ
Ｌ２と同じ信号レベルになり、信号線Ｅがローレベルの
ときにはローレベルになる。
【０１３７】その結果、走査線Ｌ１では、図１４の場合
と同様に、タイミングＴ１でパルスが現れる。しかし、
走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されてい
るために切断され、本来パルスが現れるべきタイミング
Ｔ２でパルスが現れない。その代わり、タイミングＴ２
では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表
示領域２の走査線Ｒ２に正常な走査信号が供給され、正
常な表示が行われる。
と同様に、タイミングＴ１でパルスが現れる。しかし、
走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されてい
るために切断され、本来パルスが現れるべきタイミング
Ｔ２でパルスが現れない。その代わり、タイミングＴ２
では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表
示領域２の走査線Ｒ２に正常な走査信号が供給され、正
常な表示が行われる。
【０１３８】図１６は、第４の実施形態による液晶表示
装置において、走査ドライバ７１ａの隣接（連続）する
出力線ＧＬ２及びＧＬ３が電源線に短絡してハイレベル
に固定された場合の動作を示すタイミングチャートであ
る。
装置において、走査ドライバ７１ａの隣接（連続）する
出力線ＧＬ２及びＧＬ３が電源線に短絡してハイレベル
に固定された場合の動作を示すタイミングチャートであ
る。
【０１３９】検査入力端子Ｌｉｎには、パルス状の検査
信号が供給される。出力線ＧＬ２及びＧＬ３のみがハイ
レベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，
ＧＬ４〜ＧＬｎ＋１は、正常なパルス状の走査信号を順
次出力する。
信号が供給される。出力線ＧＬ２及びＧＬ３のみがハイ
レベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，
ＧＬ４〜ＧＬｎ＋１は、正常なパルス状の走査信号を順
次出力する。
【０１４０】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルになるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２は、出力線
ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レ
ベルになるので、ハイレベルを保持する。
線ＧＬ２の信号との論理積の信号レベルになるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２は、出力線
ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レ
ベルになるので、ハイレベルを保持する。
【０１４１】信号線Ｈ２がハイレベルを保持するので、
その信号線Ｈ２が接続されるトランジスタ７５ａがオン
状態を保持し、信号線ＯＨは、検査入力端子Ｌｉｎの信
号と同じ信号レベルになる。端子ＲＳ及びＳＳの信号
は、図１４に示したものと同じである。
その信号線Ｈ２が接続されるトランジスタ７５ａがオン
状態を保持し、信号線ＯＨは、検査入力端子Ｌｉｎの信
号と同じ信号レベルになる。端子ＲＳ及びＳＳの信号
は、図１４に示したものと同じである。
【０１４２】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、クロック端
子ＣＫの信号の２回目以降の立上がりに応じて、信号レ
ベルが反転する。
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、クロック端
子ＣＫの信号の２回目以降の立上がりに応じて、信号レ
ベルが反転する。
【０１４３】入力線Ａには、信号線ＯＨの信号の反転信
号が供給される。入力信号線Ｂは、クロック端子ＣＫの
信号の立上がりに応じて信号レベルが反転する。信号線
Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積
の信号レベルになる。
号が供給される。入力信号線Ｂは、クロック端子ＣＫの
信号の立上がりに応じて信号レベルが反転する。信号線
Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積
の信号レベルになる。
【０１４４】表示領域２の水平解像度が６００（ｎ＝６
００）の場合、Ｎ進カウンタ（Ｎ＝６００）１３３の入
力端子ＮＣＫに接続される信号線ＯＨは１フレーム当た
り６００個のパルスを含むので、Ｎ進カウンタ１３３は
タイミングＴｎで６００個目の信号線ＯＨのパルスをカ
ウントし、出力端子ＮＱがローレベルからハイレベルに
変化する。
００）の場合、Ｎ進カウンタ（Ｎ＝６００）１３３の入
力端子ＮＣＫに接続される信号線ＯＨは１フレーム当た
り６００個のパルスを含むので、Ｎ進カウンタ１３３は
タイミングＴｎで６００個目の信号線ＯＨのパルスをカ
ウントし、出力端子ＮＱがローレベルからハイレベルに
変化する。
【０１４５】ラッチ回路１３４のセット端子Ｓには上記
の出力端子ＮＱが接続されているので、ラッチ回路１３
４の出力端子Ｑ０は、第１フレームでは信号１４１とな
り、第２フレーム以降では信号１４２となる。第１フレ
ームの信号１４１は、タイミングＴｎで、Ｎ進カウンタ
１３３の出力端子ＮＱの信号の立上がりに応じて、ロー
レベルからハイレベルに変化する。第２フレーム以降の
信号１４２は、引き続きハイレベルを保持する。第２フ
レーム以降、信号線Ｎは、出力端子Ｑ０の信号の反転信
号レベルになるので、ローレベルを保持する。
の出力端子ＮＱが接続されているので、ラッチ回路１３
４の出力端子Ｑ０は、第１フレームでは信号１４１とな
り、第２フレーム以降では信号１４２となる。第１フレ
ームの信号１４１は、タイミングＴｎで、Ｎ進カウンタ
１３３の出力端子ＮＱの信号の立上がりに応じて、ロー
レベルからハイレベルに変化する。第２フレーム以降の
信号１４２は、引き続きハイレベルを保持する。第２フ
レーム以降、信号線Ｎは、出力端子Ｑ０の信号の反転信
号レベルになるので、ローレベルを保持する。
【０１４６】信号線Ｇは、信号線Ｎの信号と信号線Ｃの
信号との論理積の信号レベルとなるので、ローレベルに
なる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号
がハイレベルのときにはローレベルになり、端子ＳＳの
信号がローレベルのときには信号線Ｇの信号と同じ信号
レベルになる。その結果、入力線Ｅは、ローレベルを保
持する。インバータ７６ａの出力線Ｆは、入力線Ｅの信
号の反転信号レベルになるので、ハイレベルを保持す
る。
信号との論理積の信号レベルとなるので、ローレベルに
なる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号
がハイレベルのときにはローレベルになり、端子ＳＳの
信号がローレベルのときには信号線Ｇの信号と同じ信号
レベルになる。その結果、入力線Ｅは、ローレベルを保
持する。インバータ７６ａの出力線Ｆは、入力線Ｅの信
号の反転信号レベルになるので、ハイレベルを保持す
る。
【０１４７】走査線Ｌ１は、信号線Ｅがハイレベルのと
きには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅ
がローレベルのときにはローレベルになるので、本来パ
ルスが現れるべきタイミングＴ１でパルスが現れずにロ
ーレベルを保持する。走査線Ｌ２は、信号線Ｅがハイレ
ベルのときには出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにはローレベルになるの
で、本来パルスが現れるべきタイミングＴ２でパルスが
現れずにローレベルを保持する。
きには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅ
がローレベルのときにはローレベルになるので、本来パ
ルスが現れるべきタイミングＴ１でパルスが現れずにロ
ーレベルを保持する。走査線Ｌ２は、信号線Ｅがハイレ
ベルのときには出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにはローレベルになるの
で、本来パルスが現れるべきタイミングＴ２でパルスが
現れずにローレベルを保持する。
【０１４８】すなわち、第１の走査ドライバ７１ａの全
出力線ＧＬ１〜ＧＬｎが表示領域２から切り離され、走
査線Ｌ１〜Ｌｎには第１の走査ドライバ７１ａからパル
スが供給されない。その代わり、第２の走査ドライバ７
１ｂから表示領域２の全走査線Ｒ１〜Ｒｎに正常な走査
信号が供給され、正常な表示が行われる。
出力線ＧＬ１〜ＧＬｎが表示領域２から切り離され、走
査線Ｌ１〜Ｌｎには第１の走査ドライバ７１ａからパル
スが供給されない。その代わり、第２の走査ドライバ７
１ｂから表示領域２の全走査線Ｒ１〜Ｒｎに正常な走査
信号が供給され、正常な表示が行われる。
【０１４９】第４の実施形態によれば、出力線ＧＬ２及
びＧＬ３のように、出力線ＧＬ０〜ＧＬｎ＋１のうちの
隣接する２本以上の出力線がハイレベルに固定された場
合には、第１の走査ドライバ７１ａのすべての出力線Ｇ
Ｌ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎ
との間をスイッチングトランジスタにより切断する。そ
の代わりに、第２の走査ドライバ７１ｂが出力線ＧＲ１
〜ＧＲｎを介して表示領域２のすべての走査線Ｒ１〜Ｒ
ｎに走査信号を供給する。これにより、液晶表示装置
は、全ラインについて正常な表示を行うことができる。
びＧＬ３のように、出力線ＧＬ０〜ＧＬｎ＋１のうちの
隣接する２本以上の出力線がハイレベルに固定された場
合には、第１の走査ドライバ７１ａのすべての出力線Ｇ
Ｌ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎ
との間をスイッチングトランジスタにより切断する。そ
の代わりに、第２の走査ドライバ７１ｂが出力線ＧＲ１
〜ＧＲｎを介して表示領域２のすべての走査線Ｒ１〜Ｒ
ｎに走査信号を供給する。これにより、液晶表示装置
は、全ラインについて正常な表示を行うことができる。
【０１５０】（第５の実施形態）図１７は、本発明の第
５の実施形態による液晶表示装置の構成例を示すブロッ
ク図である。第５の実施形態は、第２の実施形態（図
８）及び第３の実施形態（図９）を統合したものであ
る。第５の実施形態では、第１又は第２の走査ドライバ
７１ａ，７１ｂ内の出力線がグランド線又は電源線に短
絡又は開放等して、その出力線がローレベル又はハイレ
ベルに固定される欠陥が生じた場合に、その欠陥を検出
し、自動的に修復することができる。
５の実施形態による液晶表示装置の構成例を示すブロッ
ク図である。第５の実施形態は、第２の実施形態（図
８）及び第３の実施形態（図９）を統合したものであ
る。第５の実施形態では、第１又は第２の走査ドライバ
７１ａ，７１ｂ内の出力線がグランド線又は電源線に短
絡又は開放等して、その出力線がローレベル又はハイレ
ベルに固定される欠陥が生じた場合に、その欠陥を検出
し、自動的に修復することができる。
【０１５１】ガラス基板１、表示領域２、データドライ
バ３ａ，３ｂ、走査ドライバ７１ａ，７１ｂ、ＮＡＮＤ
回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６
ａ，７６ｂ、ＭＯＳトランジスタ７５ａ，７５ｂ，７７
ａ，７７ｂ，７８ａ，７８ｂは、第３の実施形態（図
９）に示したものと同じである。検査用ｎチャネルＭＯ
Ｓトランジスタ９３ａ，９３ｂは、第２の実施形態（図
８）の検査用ｎチャネルＭＯＳトランジスタ７ａ，７ｂ
に対応する。
バ３ａ，３ｂ、走査ドライバ７１ａ，７１ｂ、ＮＡＮＤ
回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６
ａ，７６ｂ、ＭＯＳトランジスタ７５ａ，７５ｂ，７７
ａ，７７ｂ，７８ａ，７８ｂは、第３の実施形態（図
９）に示したものと同じである。検査用ｎチャネルＭＯ
Ｓトランジスタ９３ａ，９３ｂは、第２の実施形態（図
８）の検査用ｎチャネルＭＯＳトランジスタ７ａ，７ｂ
に対応する。
【０１５２】判定手段９４ａは、ｎチャネルＭＯＳトラ
ンジスタ７５ａのソース及びｎチャネルＭＯＳトランジ
スタ９３ａのソースから信号を入力し、ｎチャネルＭＯ
Ｓトランジスタ７７ａのゲート及びインバータ７６ａの
入力端子に出力する。判定手段９４ｂも、判定手段９４
ａと同様の構成を有する。
ンジスタ７５ａのソース及びｎチャネルＭＯＳトランジ
スタ９３ａのソースから信号を入力し、ｎチャネルＭＯ
Ｓトランジスタ７７ａのゲート及びインバータ７６ａの
入力端子に出力する。判定手段９４ｂも、判定手段９４
ａと同様の構成を有する。
【０１５３】図１８は、上記の図１７の判定手段９４ａ
及びその周辺部分の回路図である。判定手段９４ａ及び
その周辺部分の回路を説明するが、判定手段９４ｂ及び
その周辺部分の回路もそれと同様である。走査ドライバ
７１ａは、第３の実施形態（図１０）に示したものと同
じである。
及びその周辺部分の回路図である。判定手段９４ａ及び
その周辺部分の回路を説明するが、判定手段９４ｂ及び
その周辺部分の回路もそれと同様である。走査ドライバ
７１ａは、第３の実施形態（図１０）に示したものと同
じである。
【０１５４】論理積回路８５ａは、図１７のＮＡＮＤ回
路７３ａ及びインバータ７４ａの組み合わせに対応す
る。その他の符号で示す素子は、図１７に示す同一符号
の素子と同一のものである。
路７３ａ及びインバータ７４ａの組み合わせに対応す
る。その他の符号で示す素子は、図１７に示す同一符号
の素子と同一のものである。
【０１５５】判定手段９４ａは、第３の実施形態（図１
０）に示した判定手段７２ａに対して、論理積回路９５
を付加したものである。論理積回路９５は、一方の入力
線ＣがＮＡＮＤ回路８９の出力に接続され、他方の入力
線Ｄが信号線ＯＬを介してｎチャネルＭＯＳトランジス
タ９３ａのソースに接続される。論理積回路９５の出力
は、ｐチャネルＭＯＳトランジスタ９０のソースに接続
される。ｎチャネルＭＯＳトランジスタ９２は、第３の
実施形態（図１０）と同様に接続される。
０）に示した判定手段７２ａに対して、論理積回路９５
を付加したものである。論理積回路９５は、一方の入力
線ＣがＮＡＮＤ回路８９の出力に接続され、他方の入力
線Ｄが信号線ＯＬを介してｎチャネルＭＯＳトランジス
タ９３ａのソースに接続される。論理積回路９５の出力
は、ｐチャネルＭＯＳトランジスタ９０のソースに接続
される。ｎチャネルＭＯＳトランジスタ９２は、第３の
実施形態（図１０）と同様に接続される。
【０１５６】図１９は、第５の実施形態による液晶表示
装置において、液晶表示装置に欠陥がない場合の動作を
示すタイミングチャートである。図１９〜図２１では、
第１の走査ドライバ７１ａ側のタイミングを示すが、第
２の走査ドライバ７１ｂ側のタイミングも同様である。
装置において、液晶表示装置に欠陥がない場合の動作を
示すタイミングチャートである。図１９〜図２１では、
第１の走査ドライバ７１ａ側のタイミングを示すが、第
２の走査ドライバ７１ｂ側のタイミングも同様である。
【０１５７】検査入力端子Ｌｉｎ及びＲｉｎには、第１
の実施形態（図７）と同様に、パルス状の検査信号が供
給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ
＋１は、正常なパルス状の走査信号を順次出力する。
の実施形態（図７）と同様に、パルス状の検査信号が供
給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ
＋１は、正常なパルス状の走査信号を順次出力する。
【０１５８】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルとなるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルとなる
ので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がロ
ーレベルを保持するので、トランジスタ７５ａのすべて
がオフになり、信号線ＯＨはローレベルを保持する。
線ＧＬ２の信号との論理積の信号レベルとなるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルとなる
ので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がロ
ーレベルを保持するので、トランジスタ７５ａのすべて
がオフになり、信号線ＯＨはローレベルを保持する。
【０１５９】出力線ＧＬ１，ＧＬ２，ＧＬ３等のパルス
に応じてトランジスタ９３ａがオンするので、トランジ
スタ９３ａのソースに接続されている信号線ＯＬには、
検査入力端子Ｌｉｎの信号と同一の信号が現れる。端子
ＲＳ及びＳＳには、第３の実施形態（図１１）と同じ信
号が供給される。
に応じてトランジスタ９３ａがオンするので、トランジ
スタ９３ａのソースに接続されている信号線ＯＬには、
検査入力端子Ｌｉｎの信号と同一の信号が現れる。端子
ＲＳ及びＳＳには、第３の実施形態（図１１）と同じ信
号が供給される。
【０１６０】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号と同じ信号レベルになり、ロ
ーレベルを保持する。Ｄ型フリップフロップ８７の入力
端子ＤＦは、リセット端子ＲＳにリセット信号が入力さ
れることにより、ローレベルを保持する。
ＣＫは、信号線ＯＨの信号と同じ信号レベルになり、ロ
ーレベルを保持する。Ｄ型フリップフロップ８７の入力
端子ＤＦは、リセット端子ＲＳにリセット信号が入力さ
れることにより、ローレベルを保持する。
【０１６１】入力線Ａは、信号線ＯＨの信号の反転信号
レベルとなるので、ハイレベルを保持する。入力線Ｂ
は、Ｄ型フリップフロップ８７の出力端子Ｑに接続され
ているので、ローレベルを保持する。
レベルとなるので、ハイレベルを保持する。入力線Ｂ
は、Ｄ型フリップフロップ８７の出力端子Ｑに接続され
ているので、ローレベルを保持する。
【０１６２】信号線Ｃは、信号線Ａの信号と信号線Ｂの
信号との否定論理積の信号レベルになるので、ハイレベ
ルを保持する。信号線Ｄは、上記の信号線ＯＬの信号と
同じ信号レベルである。信号線Ｇは、信号線Ｃの信号と
信号線Ｄの信号との論理積の信号であるので、信号線Ｄ
の信号レベルと同じになる。インバータ７６ａの入力線
Ｅは、端子ＳＳの信号がハイレベルのときにはローレベ
ルになり、端子ＳＳの信号がローレベルのときには信号
線Ｇの信号と同じ信号レベルになる。インバータ７６ａ
の出力線Ｆは、入力線Ｅの信号の反転信号レベルにな
る。
信号との否定論理積の信号レベルになるので、ハイレベ
ルを保持する。信号線Ｄは、上記の信号線ＯＬの信号と
同じ信号レベルである。信号線Ｇは、信号線Ｃの信号と
信号線Ｄの信号との論理積の信号であるので、信号線Ｄ
の信号レベルと同じになる。インバータ７６ａの入力線
Ｅは、端子ＳＳの信号がハイレベルのときにはローレベ
ルになり、端子ＳＳの信号がローレベルのときには信号
線Ｇの信号と同じ信号レベルになる。インバータ７６ａ
の出力線Ｆは、入力線Ｅの信号の反転信号レベルにな
る。
【０１６３】走査線Ｌ１は、信号線Ｅがハイレベルのと
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイ
レベルのときに出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにローレベルになるので、
タイミングＴ２でパルスが現れる。
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイ
レベルのときに出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにローレベルになるので、
タイミングＴ２でパルスが現れる。
【０１６４】その結果、走査線Ｌ１〜Ｌｎには、出力線
ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様
に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の
走査信号が正常に供給される。
ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様
に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の
走査信号が正常に供給される。
【０１６５】図２０は、第５の実施形態による液晶表示
装置において、走査ドライバ７１ａの出力線ＧＬ２がグ
ランド線に短絡してローレベルに固定された場合又は断
線によって開放となった場合の動作を示すタイミングチ
ャートである。
装置において、走査ドライバ７１ａの出力線ＧＬ２がグ
ランド線に短絡してローレベルに固定された場合又は断
線によって開放となった場合の動作を示すタイミングチ
ャートである。
【０１６６】検査入力端子Ｌｉｎには、パルス状の検査
信号が供給される。出力線ＧＬ２のみがローレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
信号が供給される。出力線ＧＬ２のみがローレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
【０１６７】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルとなるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルとなる
ので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がロ
ーレベルを保持するので、トランジスタ７５ａのすべて
がオフになり、信号線ＯＨはローレベルを保持する。
線ＧＬ２の信号との論理積の信号レベルとなるので、ロ
ーレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信
号と出力線ＧＬ３の信号との論理積の信号レベルとなる
ので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がロ
ーレベルを保持するので、トランジスタ７５ａのすべて
がオフになり、信号線ＯＨはローレベルを保持する。
【０１６８】信号線ＯＬは、出力線ＧＬ１，ＧＬ２又は
ＧＬ３等がハイレベルのときに、検査入力端子Ｌｉｎの
信号レベルと同じになる。その結果、信号線ＯＬは、タ
イミングＴ２でローレベルを保持し、それ以外のタイミ
ングＴ１，Ｔ３〜Ｔｎではパルスが現れる。端子ＲＳ及
びＳＳの信号は、図１９に示したものと同じである。
ＧＬ３等がハイレベルのときに、検査入力端子Ｌｉｎの
信号レベルと同じになる。その結果、信号線ＯＬは、タ
イミングＴ２でローレベルを保持し、それ以外のタイミ
ングＴ１，Ｔ３〜Ｔｎではパルスが現れる。端子ＲＳ及
びＳＳの信号は、図１９に示したものと同じである。
【０１６９】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号と同一の信号レベルになるの
で、ローレベルを保持する。Ｄ型フリップフロップ８７
の入力端子ＤＦは、リセット端子ＲＳのリセット信号に
応じて、ローレベルを保持する。
ＣＫは、信号線ＯＨの信号と同一の信号レベルになるの
で、ローレベルを保持する。Ｄ型フリップフロップ８７
の入力端子ＤＦは、リセット端子ＲＳのリセット信号に
応じて、ローレベルを保持する。
【０１７０】入力線Ａは、信号線ＯＨの信号の反転信号
レベルになるので、ハイレベルを保持する。入力線Ｂ
は、フリップフロップ８７の出力端子Ｑに接続されてい
るので、ローレベルを保持する。論理積回路９５の一方
の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否
定論理積の信号レベルになるので、ハイレベルを保持す
る。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信
号レベルである。信号線Ｇは、入力線Ｃの信号と入力線
Ｄの信号との論理積の信号になるので、入力線Ｄの信号
レベルと同じになる。
レベルになるので、ハイレベルを保持する。入力線Ｂ
は、フリップフロップ８７の出力端子Ｑに接続されてい
るので、ローレベルを保持する。論理積回路９５の一方
の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否
定論理積の信号レベルになるので、ハイレベルを保持す
る。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信
号レベルである。信号線Ｇは、入力線Ｃの信号と入力線
Ｄの信号との論理積の信号になるので、入力線Ｄの信号
レベルと同じになる。
【０１７１】インバータ７６ａの入力線Ｅは、端子ＳＳ
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｇの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｇの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
【０１７２】走査線Ｌ１は、信号線Ｅがハイレベルのと
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイ
レベルのときに出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにローレベルになるが、本
来パルスが現れるべきタイミングＴ２でパルスが現れな
い。
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになるので、タイミング
Ｔ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイ
レベルのときに出力線ＧＬ２と同じ信号レベルになり、
信号線Ｅがローレベルのときにローレベルになるが、本
来パルスが現れるべきタイミングＴ２でパルスが現れな
い。
【０１７３】その結果、走査線Ｌ１，Ｌ３〜Ｌｎには、
出力線ＧＬ１，ＧＬ３〜ＧＬｎ上の正常な走査信号が供
給される。しかし、走査線Ｌ２では、出力線ＧＬ２がグ
ランド線に短絡されているために、本来パルスが現れる
べきタイミングＴ２でパルスが現れない。その代わり、
タイミングＴ２では、第２の走査ドライバ７１ｂから表
示領域２の走査線Ｒ２に正常な走査信号が供給され、正
常な表示が行われる。
出力線ＧＬ１，ＧＬ３〜ＧＬｎ上の正常な走査信号が供
給される。しかし、走査線Ｌ２では、出力線ＧＬ２がグ
ランド線に短絡されているために、本来パルスが現れる
べきタイミングＴ２でパルスが現れない。その代わり、
タイミングＴ２では、第２の走査ドライバ７１ｂから表
示領域２の走査線Ｒ２に正常な走査信号が供給され、正
常な表示が行われる。
【０１７４】図２１は、第５の実施形態による液晶表示
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
装置において、走査ドライバ７１ａの出力線ＧＬ２が電
源線に短絡してハイレベルに固定された場合の動作を示
すタイミングチャートである。
【０１７５】検査入力端子Ｌｉｎには、パルス状の検査
信号が供給される。出力線ＧＬ２のみがハイレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
信号が供給される。出力線ＧＬ２のみがハイレベルに固
定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜Ｇ
Ｌｎ＋１は、正常なパルス状の走査信号を順次出力す
る。
【０１７６】信号線Ｈ１は、出力線ＧＬ１の信号と出力
線ＧＬ２の信号との論理積の信号レベルとなるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２は、出力線
ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レ
ベルとなるので、タイミングＴ３でパルスが現れる。信
号線ＯＨは、信号線Ｈ１又はＨ２がハイレベルになった
ときに、検査入力端子Ｌｉｎの信号と同じ信号レベルに
なる。その結果、信号線ＯＨは、タイミングＴ１及びＴ
３でパルスが現れる。出力線ＧＬ２がハイレベルに固定
されているため、トランジスタ９３ａがオン状態を保持
し、信号線ＯＬには、検査入力端子Ｌｉｎの信号と同じ
信号が現れる。端子ＲＳ及びＳＳの信号は、図１９に示
したものと同じである。
線ＧＬ２の信号との論理積の信号レベルとなるので、タ
イミングＴ１でパルスが現れる。信号線Ｈ２は、出力線
ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レ
ベルとなるので、タイミングＴ３でパルスが現れる。信
号線ＯＨは、信号線Ｈ１又はＨ２がハイレベルになった
ときに、検査入力端子Ｌｉｎの信号と同じ信号レベルに
なる。その結果、信号線ＯＨは、タイミングＴ１及びＴ
３でパルスが現れる。出力線ＧＬ２がハイレベルに固定
されているため、トランジスタ９３ａがオン状態を保持
し、信号線ＯＬには、検査入力端子Ｌｉｎの信号と同じ
信号が現れる。端子ＲＳ及びＳＳの信号は、図１９に示
したものと同じである。
【０１７７】Ｄ型フリップフロップ８７のクロック端子
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、タイミング
Ｔ３で、クロック端子ＣＫの信号の２回目の立上がりに
応じて、ローレベルからハイレベルに変わる。
ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ
型フリップフロップ８７の入力端子ＤＦは、タイミング
Ｔ３で、クロック端子ＣＫの信号の２回目の立上がりに
応じて、ローレベルからハイレベルに変わる。
【０１７８】入力線Ａには、信号線ＯＨの信号の反転信
号が供給される。入力線Ｂは、フリップフロップ８７の
クロック端子ＣＫの信号の立上がりに応じて信号レベル
が反転するため、タイミングＴ１でローレベルからハイ
レベルに変化し、タイミングＴ３でハイレベルからロー
レベルに変化する。
号が供給される。入力線Ｂは、フリップフロップ８７の
クロック端子ＣＫの信号の立上がりに応じて信号レベル
が反転するため、タイミングＴ１でローレベルからハイ
レベルに変化し、タイミングＴ３でハイレベルからロー
レベルに変化する。
【０１７９】論理積回路９５の一方の入力線Ｃは、信号
線Ａの信号と信号線Ｂの信号との否定論理積の信号レベ
ルになるので、タイミングＴ２の期間ではローレベルを
保持する。その他方の入力線Ｄは、信号線ＯＬの信号と
同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と
入力線Ｄの信号との論理積の信号レベルになる。
線Ａの信号と信号線Ｂの信号との否定論理積の信号レベ
ルになるので、タイミングＴ２の期間ではローレベルを
保持する。その他方の入力線Ｄは、信号線ＯＬの信号と
同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と
入力線Ｄの信号との論理積の信号レベルになる。
【０１８０】インバータ７６ａの入力線Ｅは、端子ＳＳ
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｇの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
の信号がハイレベルのときにはローレベルになり、端子
ＳＳの信号がローレベルのときには信号線Ｇの信号と同
じ信号レベルになる。インバータ７６ａの出力線Ｆは、
入力線Ｅの信号の反転信号レベルになる。
【０１８１】走査線Ｌ１は、信号線Ｅがハイレベルのと
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになる。同様に、走査線
Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と
同じ信号レベルになり、信号線Ｅがローレベルのときに
ローレベルになる。その結果、走査線Ｌ１では、タイミ
ングＴ１でパルスが現れる。しかし、走査線Ｌ２では、
出力線ＧＬ２が電源線に短絡されているために、本来パ
ルスが現れるべきタイミングＴ２でパルスが現れない。
その代わり、タイミングＴ２では、第２の走査ドライバ
７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正
常な走査信号が供給され、正常な表示が行われる。
きに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅが
ローレベルのときにローレベルになる。同様に、走査線
Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と
同じ信号レベルになり、信号線Ｅがローレベルのときに
ローレベルになる。その結果、走査線Ｌ１では、タイミ
ングＴ１でパルスが現れる。しかし、走査線Ｌ２では、
出力線ＧＬ２が電源線に短絡されているために、本来パ
ルスが現れるべきタイミングＴ２でパルスが現れない。
その代わり、タイミングＴ２では、第２の走査ドライバ
７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正
常な走査信号が供給され、正常な表示が行われる。
【０１８２】第５の実施形態によれば、第１又は第２の
走査ドライバ７１ａ，７１ｂの出力線がグランド線に短
絡等してローレベルに固定された欠陥が生じたとして
も、出力線が電源線に短絡等してハイレベルに固定され
た欠陥が生じたとしても、いずれの欠陥であってもそれ
らの欠陥を検出し、自動的に修復することができる。こ
れにより、液晶表示装置は、全ラインについて正常な表
示を行うことができる。
走査ドライバ７１ａ，７１ｂの出力線がグランド線に短
絡等してローレベルに固定された欠陥が生じたとして
も、出力線が電源線に短絡等してハイレベルに固定され
た欠陥が生じたとしても、いずれの欠陥であってもそれ
らの欠陥を検出し、自動的に修復することができる。こ
れにより、液晶表示装置は、全ラインについて正常な表
示を行うことができる。
【０１８３】なお、第５の実施形態による液晶表示装置
（図１７）に、第４の実施形態による液晶表示装置の判
定手段７２ａ（図１３）を適用してもよい。その場合、
例えば、第１の走査ドライバ７１ａの出力線のうちの隣
接する２本以上の出力線がハイレベル又はローレベルに
固定された場合に、第１の走査ドライバ７１ａのすべて
の出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線
Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切
断し、第２の走査ドライバ７１ｂから表示領域２のすべ
ての走査線Ｒ１〜Ｒｎに走査信号を供給することができ
る。
（図１７）に、第４の実施形態による液晶表示装置の判
定手段７２ａ（図１３）を適用してもよい。その場合、
例えば、第１の走査ドライバ７１ａの出力線のうちの隣
接する２本以上の出力線がハイレベル又はローレベルに
固定された場合に、第１の走査ドライバ７１ａのすべて
の出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線
Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切
断し、第２の走査ドライバ７１ｂから表示領域２のすべ
ての走査線Ｒ１〜Ｒｎに走査信号を供給することができ
る。
【０１８４】以上のように、第１及び第２の実施形態に
よれば、走査ドライバの出力線がグランド線に短絡等し
てローレベルに固定された場合又は断線等により開放に
なった場合に、その固定又は開放された出力線を検出
し、自動的に修復することができる。第３及び第４の実
施形態によれば、走査ドライバの出力線が電源線に短絡
等してハイレベルに固定された場合に、その固定された
出力線を検出し、自動的に修復することができる。第５
の実施形態によれば、走査ドライバの出力線がグランド
線又は電源線に短絡等してローレベル又はハイレベルに
固定された場合又は断線等により開放された場合に、そ
の固定又は開放された出力線を検出し、自動的に修復す
ることができる。
よれば、走査ドライバの出力線がグランド線に短絡等し
てローレベルに固定された場合又は断線等により開放に
なった場合に、その固定又は開放された出力線を検出
し、自動的に修復することができる。第３及び第４の実
施形態によれば、走査ドライバの出力線が電源線に短絡
等してハイレベルに固定された場合に、その固定された
出力線を検出し、自動的に修復することができる。第５
の実施形態によれば、走査ドライバの出力線がグランド
線又は電源線に短絡等してローレベル又はハイレベルに
固定された場合又は断線等により開放された場合に、そ
の固定又は開放された出力線を検出し、自動的に修復す
ることができる。
【０１８５】第４の実施形態によれば、スイッチングト
ランジスタは、判定手段により、第１の走査ドライバの
隣接する２以上の出力線の電位が固定されていると判定
されたときには、第１の走査ドライバのすべての出力線
と表示領域のすべての走査線との間の接続を切断し、第
２の走査ドライバから表示領域にすべての走査信号を供
給することができる。また、第２の走査ドライバの隣接
する２以上の出力線の電位が固定されていると判定され
たときには、第２の走査ドライバのすべての出力線と表
示領域のすべての走査線との間の接続を切断し、第１の
走査ドライバから表示領域にすべての走査信号を供給す
ることができる。これにより、液晶表示装置は、正常な
表示を行うことができる。
ランジスタは、判定手段により、第１の走査ドライバの
隣接する２以上の出力線の電位が固定されていると判定
されたときには、第１の走査ドライバのすべての出力線
と表示領域のすべての走査線との間の接続を切断し、第
２の走査ドライバから表示領域にすべての走査信号を供
給することができる。また、第２の走査ドライバの隣接
する２以上の出力線の電位が固定されていると判定され
たときには、第２の走査ドライバのすべての出力線と表
示領域のすべての走査線との間の接続を切断し、第１の
走査ドライバから表示領域にすべての走査信号を供給す
ることができる。これにより、液晶表示装置は、正常な
表示を行うことができる。
【０１８６】第１〜第５の実施形態によれば、第１又は
第２の走査ドライバの出力線の電位が固定されていると
きには、該固定されている出力線と表示領域の走査線と
の間の接続のみを切断することが可能になる。例えば、
第１の走査ドライバの出力線と表示領域の走査線との間
の接続が切断されたときには、表示領域の走査線には第
２の走査ドライバの出力線から正常な走査信号が供給さ
れる。第１又は第２の走査ドライバのすべての出力線と
表示領域のすべての走査線との間の接続を切断するので
はなく、電位が固定されている出力線と表示領域の走査
線との間の接続のみを切断することができるので、第１
又は第２の走査ドライバの正常な出力線と表示領域の走
査線との間は接続され、正常な表示を行うことができ
る。また、第１の走査ドライバと第２の走査ドライバと
で、個別に出力線の電位が固定されているか否かを判定
し、必要に応じて個別に出力線と走査線との間の接続を
切断するので、図２５及び図２６に示した様な欠陥であ
っても修復することができる。すなわち、第１又は第２
の走査ドライバと表示領域の両方に欠陥がある場合や、
第１及び第２の走査ドライバと表示領域とに欠陥がある
場合等のように、複数箇所に欠陥がある場合でも、確実
に欠陥を検出して自動的に修復することが可能になり、
正常な表示を行うことができる。
第２の走査ドライバの出力線の電位が固定されていると
きには、該固定されている出力線と表示領域の走査線と
の間の接続のみを切断することが可能になる。例えば、
第１の走査ドライバの出力線と表示領域の走査線との間
の接続が切断されたときには、表示領域の走査線には第
２の走査ドライバの出力線から正常な走査信号が供給さ
れる。第１又は第２の走査ドライバのすべての出力線と
表示領域のすべての走査線との間の接続を切断するので
はなく、電位が固定されている出力線と表示領域の走査
線との間の接続のみを切断することができるので、第１
又は第２の走査ドライバの正常な出力線と表示領域の走
査線との間は接続され、正常な表示を行うことができ
る。また、第１の走査ドライバと第２の走査ドライバと
で、個別に出力線の電位が固定されているか否かを判定
し、必要に応じて個別に出力線と走査線との間の接続を
切断するので、図２５及び図２６に示した様な欠陥であ
っても修復することができる。すなわち、第１又は第２
の走査ドライバと表示領域の両方に欠陥がある場合や、
第１及び第２の走査ドライバと表示領域とに欠陥がある
場合等のように、複数箇所に欠陥がある場合でも、確実
に欠陥を検出して自動的に修復することが可能になり、
正常な表示を行うことができる。
【０１８７】また、上記の自動修復が可能であるので、
液晶表示装置の歩留まりを上げることができ、生産性を
向上し、液晶表示装置の価格を下げることができる。
液晶表示装置の歩留まりを上げることができ、生産性を
向上し、液晶表示装置の価格を下げることができる。
【０１８８】なお、第１及び第２の走査ドライバの走査
信号の良否を判定し、その判定結果に応じて出力線と走
査線との間の接続を切断する場合を説明したが、同様の
構成を第１及び第２のデータドライバに適用してもよ
い。すなわち、第１及び第２のデータドライバは同じデ
ータ信号を表示領域に供給し、第１及び第２のデータド
ライバのデータ信号の良否を判定し、その判定結果に応
じてデータドライバと表示領域との間のデータ線の接続
を切断してもよい。
信号の良否を判定し、その判定結果に応じて出力線と走
査線との間の接続を切断する場合を説明したが、同様の
構成を第１及び第２のデータドライバに適用してもよ
い。すなわち、第１及び第２のデータドライバは同じデ
ータ信号を表示領域に供給し、第１及び第２のデータド
ライバのデータ信号の良否を判定し、その判定結果に応
じてデータドライバと表示領域との間のデータ線の接続
を切断してもよい。
【０１８９】上記実施形態は、何れも本発明を実施する
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
【０１９０】本発明の様々な形態をまとめると、以下の
ようになる。 （付記１）複数の走査線を有する表示部と、前記表示部
の走査線に走査信号を供給するための出力線を有する走
査ドライバと、前記走査ドライバから供給される前記走
査信号の良否を判定し、該判定結果を出力する判定手段
と、前記判定手段により、不良と判定された走査信号を
供給する出力線と前記表示部の走査線との間の接続を切
断するスイッチング手段とを備えたことを特徴とする表
示装置。
ようになる。 （付記１）複数の走査線を有する表示部と、前記表示部
の走査線に走査信号を供給するための出力線を有する走
査ドライバと、前記走査ドライバから供給される前記走
査信号の良否を判定し、該判定結果を出力する判定手段
と、前記判定手段により、不良と判定された走査信号を
供給する出力線と前記表示部の走査線との間の接続を切
断するスイッチング手段とを備えたことを特徴とする表
示装置。
【０１９１】（付記２）前記判定手段は、前記走査ドラ
イバの出力線のうちの一又は複数の出力線の電位がグラ
ンド電位に固定されているか否かを判定し、前記スイッ
チング手段は、前記判定手段により、前記走査ドライバ
の出力線のうちの一又は複数の出力線の電位がグランド
電位に固定されていると判定されたときには、該固定さ
れている電位の出力線と前記表示部の走査線との間の接
続を切断することを特徴とする付記１記載の表示装置。
イバの出力線のうちの一又は複数の出力線の電位がグラ
ンド電位に固定されているか否かを判定し、前記スイッ
チング手段は、前記判定手段により、前記走査ドライバ
の出力線のうちの一又は複数の出力線の電位がグランド
電位に固定されていると判定されたときには、該固定さ
れている電位の出力線と前記表示部の走査線との間の接
続を切断することを特徴とする付記１記載の表示装置。
【０１９２】（付記３）前記判定手段は、前記走査ドラ
イバの出力線のうちの一又は複数の出力線の電位が電源
電位に固定されているか否かを判定し、前記スイッチン
グ手段は、前記判定手段により、前記走査ドライバの出
力線のうちの一又は複数の出力線の電位が電源電位に固
定されていると判定されたときには、該固定されている
電位の出力線と前記表示部の走査線との間の接続を切断
することを特徴とする付記１記載の表示装置。
イバの出力線のうちの一又は複数の出力線の電位が電源
電位に固定されているか否かを判定し、前記スイッチン
グ手段は、前記判定手段により、前記走査ドライバの出
力線のうちの一又は複数の出力線の電位が電源電位に固
定されていると判定されたときには、該固定されている
電位の出力線と前記表示部の走査線との間の接続を切断
することを特徴とする付記１記載の表示装置。
【０１９３】（付記４）前記判定手段は、前記走査ドラ
イバの出力線のうちの一又は複数の出力線が開放されて
いるか否かを判定し、前記スイッチング手段は、前記判
定手段により、前記走査ドライバの出力線のうちの一又
は複数の出力線が開放されていると判定されたときに
は、該開放されている電位の出力線と前記表示部の走査
線との間の接続を切断することを特徴とする付記１記載
の表示装置。
イバの出力線のうちの一又は複数の出力線が開放されて
いるか否かを判定し、前記スイッチング手段は、前記判
定手段により、前記走査ドライバの出力線のうちの一又
は複数の出力線が開放されていると判定されたときに
は、該開放されている電位の出力線と前記表示部の走査
線との間の接続を切断することを特徴とする付記１記載
の表示装置。
【０１９４】（付記５）前記スイッチング手段は、前記
判定手段により、前記走査ドライバの隣接する２以上の
出力線の走査信号が不良と判定されたときには、前記走
査ドライバのすべての出力線と前記表示部のすべての走
査線との間の接続を切断することを特徴とする付記１記
載の表示装置。
判定手段により、前記走査ドライバの隣接する２以上の
出力線の走査信号が不良と判定されたときには、前記走
査ドライバのすべての出力線と前記表示部のすべての走
査線との間の接続を切断することを特徴とする付記１記
載の表示装置。
【０１９５】（付記６）前記判定手段は、ゲート、ソー
ス及びドレインを含む検査用トランジスタであって前記
走査ドライバの出力線上の走査信号に応じた信号が該ゲ
ートに供給される検査用トランジスタと、前記検査用ト
ランジスタのゲートに供給される信号に応じて前記検査
用トランジスタのソース及びドレイン間に検査信号が伝
達されるか否かを調べることにより、前記走査ドライバ
の出力線の走査信号が不良か否かを判定する判定部とを
有することを特徴とする付記１記載の表示装置。
ス及びドレインを含む検査用トランジスタであって前記
走査ドライバの出力線上の走査信号に応じた信号が該ゲ
ートに供給される検査用トランジスタと、前記検査用ト
ランジスタのゲートに供給される信号に応じて前記検査
用トランジスタのソース及びドレイン間に検査信号が伝
達されるか否かを調べることにより、前記走査ドライバ
の出力線の走査信号が不良か否かを判定する判定部とを
有することを特徴とする付記１記載の表示装置。
【０１９６】（付記７）前記検査用トランジスタのゲー
トには、前記走査ドライバの出力線が接続されることを
特徴とする付記６記載の表示装置。
トには、前記走査ドライバの出力線が接続されることを
特徴とする付記６記載の表示装置。
【０１９７】（付記８）前記判定手段は、前記走査ドラ
イバの隣接する２つの出力線上の走査信号の論理積を演
算する論理積回路をさらに含み、前記検査用トランジス
タのゲートには、前記論理積回路の出力が接続されるこ
とを特徴とする付記６記載の表示装置。
イバの隣接する２つの出力線上の走査信号の論理積を演
算する論理積回路をさらに含み、前記検査用トランジス
タのゲートには、前記論理積回路の出力が接続されるこ
とを特徴とする付記６記載の表示装置。
【０１９８】（付記９）前記スイッチング手段は、前記
走査ドライバの出力線と前記表示部の走査線との間の接
続を切断するためのトランジスタを含むことを特徴とす
る付記６記載の表示装置。
走査ドライバの出力線と前記表示部の走査線との間の接
続を切断するためのトランジスタを含むことを特徴とす
る付記６記載の表示装置。
【０１９９】（付記１０）前記スイッチング手段は、前
記出力線と前記走査線との間の接続を切断するためのｎ
チャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトラ
ンジスタからなるＣＭＯＳトランジスタを含むことを特
徴とする付記９記載の表示装置。
記出力線と前記走査線との間の接続を切断するためのｎ
チャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトラ
ンジスタからなるＣＭＯＳトランジスタを含むことを特
徴とする付記９記載の表示装置。
【０２００】（付記１１）前記ｎチャネルＭＯＳトラン
ジスタのゲートには、前記判定手段の出力が供給され、
前記ｐチャネルＭＯＳトランジスタのゲートには、前記
判定手段の出力の論理反転信号が供給され、前記ｎチャ
ネル及びｐチャネルＭＯＳトランジスタのソース及びド
レインには、前記走査ドライバの出力線及び前記表示部
の走査線が接続されることを特徴とする付記１０記載の
表示装置。
ジスタのゲートには、前記判定手段の出力が供給され、
前記ｐチャネルＭＯＳトランジスタのゲートには、前記
判定手段の出力の論理反転信号が供給され、前記ｎチャ
ネル及びｐチャネルＭＯＳトランジスタのソース及びド
レインには、前記走査ドライバの出力線及び前記表示部
の走査線が接続されることを特徴とする付記１０記載の
表示装置。
【０２０１】（付記１２）前記表示部、前記走査ドライ
バ、前記判定手段、並びに前記スイッチング手段は、同
一基板上に一体化して形成されることを特徴とする付記
９記載の表示装置。
バ、前記判定手段、並びに前記スイッチング手段は、同
一基板上に一体化して形成されることを特徴とする付記
９記載の表示装置。
【０２０２】（付記１３）前記基板は、ガラス基板であ
ることを特徴とする付記１２記載の表示装置。
ることを特徴とする付記１２記載の表示装置。
【０２０３】（付記１４）前記表示部はトランジスタを
含み、該表示部内のトランジスタ、前記判定手段内の検
査用トランジスタ及び前記スイッチング手段内のトラン
ジスタは、ポリシリコン薄膜トランジスタであることを
特徴とする付記１３記載の表示装置。
含み、該表示部内のトランジスタ、前記判定手段内の検
査用トランジスタ及び前記スイッチング手段内のトラン
ジスタは、ポリシリコン薄膜トランジスタであることを
特徴とする付記１３記載の表示装置。
【０２０４】（付記１５）前記表示部は、複数の走査線
及び複数のデータ線を有し、前記表示部のデータ線に接
続され、前記表示部にデータ信号を供給するための第１
及び第２のデータドライバをさらに備えたことを特徴と
する付記１記載の表示装置。
及び複数のデータ線を有し、前記表示部のデータ線に接
続され、前記表示部にデータ信号を供給するための第１
及び第２のデータドライバをさらに備えたことを特徴と
する付記１記載の表示装置。
【０２０５】（付記１６）前記第１及び／又は第２のデ
ータドライバから供給される前記データ信号の良否を判
定し、該判定結果を出力するデータ信号判定手段と、前
記データ信号判定手段により不良と判定されたデータ信
号を供給するデータ線と前記表示部のデータ線との間の
接続を切断するデータ線スイッチング手段とをさらに備
えたことを特徴とする付記１５記載の表示装置。
ータドライバから供給される前記データ信号の良否を判
定し、該判定結果を出力するデータ信号判定手段と、前
記データ信号判定手段により不良と判定されたデータ信
号を供給するデータ線と前記表示部のデータ線との間の
接続を切断するデータ線スイッチング手段とをさらに備
えたことを特徴とする付記１５記載の表示装置。
【０２０６】（付記１７）前記表示部は、複数の走査線
及び複数のデータ線を有し、前記表示部のデータ線に接
続され、前記表示部にデータ信号を供給するためのデー
タドライバをさらに備えたことを特徴とする付記１記載
の表示装置。
及び複数のデータ線を有し、前記表示部のデータ線に接
続され、前記表示部にデータ信号を供給するためのデー
タドライバをさらに備えたことを特徴とする付記１記載
の表示装置。
【０２０７】（付記１８）前記データドライバは、前記
表示部の一部のデータ線にデータ信号を供給する第１の
データドライバ部と、前記表示部の残りのデータ線にデ
ータ信号を供給する第２のデータドライバ部とを含むこ
とを特徴とする付記１７記載の表示装置。
表示部の一部のデータ線にデータ信号を供給する第１の
データドライバ部と、前記表示部の残りのデータ線にデ
ータ信号を供給する第２のデータドライバ部とを含むこ
とを特徴とする付記１７記載の表示装置。
【０２０８】（付記１９）複数の走査線を有する表示部
と、前記表示部の走査線に走査信号を供給するための出
力線を有する走査ドライバとを備えた表示装置の駆動方
法であって、（ａ）前記走査ドライバから供給される前
記走査信号の良否を判定するステップと、（ｂ）前記走
査信号が不良と判定された走査信号を供給する出力線と
前記表示部の走査線との間の接続を切断するステップと
を備えたことを特徴とする表示装置の駆動方法。
と、前記表示部の走査線に走査信号を供給するための出
力線を有する走査ドライバとを備えた表示装置の駆動方
法であって、（ａ）前記走査ドライバから供給される前
記走査信号の良否を判定するステップと、（ｂ）前記走
査信号が不良と判定された走査信号を供給する出力線と
前記表示部の走査線との間の接続を切断するステップと
を備えたことを特徴とする表示装置の駆動方法。
【０２０９】
【発明の効果】以上説明したように本発明によれば、走
査ドライバに欠陥がある場合や、走査ドライバと表示部
に欠陥がある場合等のように複数箇所に欠陥がある場合
でも、自動的に修復することが可能になり、正常な表示
を行うことができる。また、表示装置の自動修復が可能
であるので、表示装置の歩留まりを上げることができ、
生産性を向上し、表示装置の価格を下げることができ
る。
査ドライバに欠陥がある場合や、走査ドライバと表示部
に欠陥がある場合等のように複数箇所に欠陥がある場合
でも、自動的に修復することが可能になり、正常な表示
を行うことができる。また、表示装置の自動修復が可能
であるので、表示装置の歩留まりを上げることができ、
生産性を向上し、表示装置の価格を下げることができ
る。
【図１】本発明の第１の実施形態による液晶表示装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】表示領域の構成を示す回路図である。
【図３】データドライバの構成を示す回路図である。
【図４】図４（Ａ）はクロックドインバータを示す図で
あり、図４（Ｂ）はクロックドインバータの構成を示す
回路図である。
あり、図４（Ｂ）はクロックドインバータの構成を示す
回路図である。
【図５】図５（Ａ）は走査ドライバの構成を示す回路図
であり、図５（Ｂ）は走査ドライバの動作を示すタイミ
ングチャートである。
であり、図５（Ｂ）は走査ドライバの動作を示すタイミ
ングチャートである。
【図６】第１の実施形態による判定手段及びその周辺部
分の回路図である。
分の回路図である。
【図７】第１の実施形態による液晶表示装置の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図８】本発明の第２の実施形態による液晶表示装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図９】本発明の第３の実施形態による液晶表示装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図１０】第３の実施形態による判定手段及びその周辺
部分の回路図である。
部分の回路図である。
【図１１】第３の実施形態による液晶表示装置が正常な
場合の動作を示すタイミングチャートである。
場合の動作を示すタイミングチャートである。
【図１２】第３の実施形態による液晶表示装置の走査ド
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
【図１３】本発明の第４の実施形態による液晶表示装置
の判定手段及びその周辺部分の回路図である。
の判定手段及びその周辺部分の回路図である。
【図１４】第４の実施形態による液晶表示装置が正常な
場合の動作を示すタイミングチャートである。
場合の動作を示すタイミングチャートである。
【図１５】第４の実施形態による液晶表示装置の走査ド
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
【図１６】第４の実施形態による液晶表示装置の走査ド
ライバ内の隣接する２本の走査線がハイレベルに固定さ
れた場合の動作を示すタイミングチャートである。
ライバ内の隣接する２本の走査線がハイレベルに固定さ
れた場合の動作を示すタイミングチャートである。
【図１７】本発明の第５の実施形態による液晶表示装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１８】第５の実施形態による判定手段及びその周辺
部分の回路図である。
部分の回路図である。
【図１９】第５の実施形態による液晶表示装置が正常な
場合の動作を示すタイミングチャートである。
場合の動作を示すタイミングチャートである。
【図２０】第５の実施形態による液晶表示装置の走査ド
ライバ内の走査線がローレベルに固定された場合の動作
を示すタイミングチャートである。
ライバ内の走査線がローレベルに固定された場合の動作
を示すタイミングチャートである。
【図２１】第５の実施形態による液晶表示装置の走査ド
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
ライバ内の走査線がハイレベルに固定された場合の動作
を示すタイミングチャートである。
【図２２】第１の従来例による液晶表示装置の表示領域
に欠陥がある場合を示す図である。
に欠陥がある場合を示す図である。
【図２３】第１の従来例による液晶表示装置の走査ドラ
イバに欠陥がある場合を示す図である。
イバに欠陥がある場合を示す図である。
【図２４】第２の従来例による液晶表示装置の走査ドラ
イバに欠陥がある場合を示す図である。
イバに欠陥がある場合を示す図である。
【図２５】第２の従来例による液晶表示装置の表示領域
及び走査ドライバに欠陥がある場合を示す図である。
及び走査ドライバに欠陥がある場合を示す図である。
【図２６】第２の従来例による液晶表示装置の表示領域
並びに第１及び第２の走査ドライバに欠陥がある場合を
示す図である。
並びに第１及び第２の走査ドライバに欠陥がある場合を
示す図である。
【図２７】第３の従来例による液晶表示装置の構成を示
すブロック図である。
すブロック図である。
１ ガラス基板 ２，１００ 表示領域（表示部） ３ａ，３ｂ，１０２ａ，１０２ｂ データドライバ ４ａ，４ｂ，７１ａ，７１ｂ，１０１ａ，１０１ｂ 走
査ドライバ ５ａ，５ｂ，７２ａ，７２ｂ，９４ａ，９４ｂ 判定手
段 ７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，２１，３
４，４３，４４，７５ａ，７５ｂ，７７ａ，７７ｂ，８
６，９２，９３ａ，９３ｂ，１１１ａ，１１１ｂ，１２
１ａ，１２１ｂ，１３２ ｎチャネルＭＯＳトランジス
タ １０，１１，１０４，１１２，１１３，１１５，１１６
短絡ポイント １２，１０３，１１４，１１７ 断線ポイント １３ａ，１３ｂ，３６，７４ａ，７４ｂ，７６ａ，７６
ｂ，５２，５５，６１，６２，８２，８８，１３５ イ
ンバータ １５ａ，１５ｂ，３５，７８ａ，７８ｂ，４１，４２，
９０ ｐチャネルＭＯＳトランジスタ ２２ 画素電極 ３１ シフトレジスタ ３２ ビデオアナログ線 ３３ アナログスイッチ ５１，５３，５４，５６，８１，８３ クロックドイン
バータ ５７，５８，８４，８５ａ，９５，１３６ 論理積回路 ７３ａ，７３ｂ，８９ ＮＡＮＤ回路 ８７ Ｄ型フリップフロップ １３３ Ｎ進カウンタ １３４ ラッチ回路
査ドライバ ５ａ，５ｂ，７２ａ，７２ｂ，９４ａ，９４ｂ 判定手
段 ７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，２１，３
４，４３，４４，７５ａ，７５ｂ，７７ａ，７７ｂ，８
６，９２，９３ａ，９３ｂ，１１１ａ，１１１ｂ，１２
１ａ，１２１ｂ，１３２ ｎチャネルＭＯＳトランジス
タ １０，１１，１０４，１１２，１１３，１１５，１１６
短絡ポイント １２，１０３，１１４，１１７ 断線ポイント １３ａ，１３ｂ，３６，７４ａ，７４ｂ，７６ａ，７６
ｂ，５２，５５，６１，６２，８２，８８，１３５ イ
ンバータ １５ａ，１５ｂ，３５，７８ａ，７８ｂ，４１，４２，
９０ ｐチャネルＭＯＳトランジスタ ２２ 画素電極 ３１ シフトレジスタ ３２ ビデオアナログ線 ３３ アナログスイッチ ５１，５３，５４，５６，８１，８３ クロックドイン
バータ ５７，５８，８４，８５ａ，９５，１３６ 論理積回路 ７３ａ，７３ｂ，８９ ＮＡＮＤ回路 ８７ Ｄ型フリップフロップ １３３ Ｎ進カウンタ １３４ ラッチ回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６７０ Ｇ０９Ｇ 3/20 ６７０Ｑ ６７０Ａ Ｆターム(参考） 2G014 AA02 AA03 AB21 AC09 2H093 NA16 NA43 NC10 NC21 ND53 ND54 NE03 5C006 AC22 AF42 AF64 BB16 BC03 BC06 BC13 BF26 BF27 BF34 BF49 EB01 EB04 FA51 5C080 AA10 BB05 DD27 DD30 JJ02 JJ03 JJ04 KK02 KK43
Claims (5)
- 【請求項１】 複数の走査線を有する表示部と、 前記表示部の走査線に走査信号を供給するための出力線
を有する走査ドライバと、 前記走査ドライバから供給される前記走査信号の良否を
判定し、該判定結果を出力する判定手段と、 前記判定手段により、不良と判定された走査信号を供給
する出力線と前記表示部の走査線との間の接続を切断す
るスイッチング手段とを備えたことを特徴とする表示装
置。 - 【請求項２】 前記判定手段は、前記走査ドライバの出
力線のうちの一又は複数の出力線の電位がグランド電位
に固定されているか否かを判定し、 前記スイッチング手段は、前記判定手段により、前記走
査ドライバの出力線のうちの一又は複数の出力線の電位
がグランド電位に固定されていると判定されたときに
は、該固定されている電位の出力線と前記表示部の走査
線との間の接続を切断することを特徴とする請求項１記
載の表示装置。 - 【請求項３】 前記判定手段は、前記走査ドライバの出
力線のうちの一又は複数の出力線の電位が電源電位に固
定されているか否かを判定し、 前記スイッチング手段は、前記判定手段により、前記走
査ドライバの出力線のうちの一又は複数の出力線の電位
が電源電位に固定されていると判定されたときには、該
固定されている電位の出力線と前記表示部の走査線との
間の接続を切断することを特徴とする請求項１記載の表
示装置。 - 【請求項４】 前記判定手段は、前記走査ドライバの出
力線のうちの一又は複数の出力線が開放されているか否
かを判定し、 前記スイッチング手段は、前記判定手段により、前記走
査ドライバの出力線のうちの一又は複数の出力線が開放
されていると判定されたときには、該開放されている電
位の出力線と前記表示部の走査線との間の接続を切断す
ることを特徴とする請求項１記載の表示装置。 - 【請求項５】 複数の走査線を有する表示部と、前記表
示部の走査線に走査信号を供給するための出力線を有す
る走査ドライバとを備えた表示装置の駆動方法であっ
て、 （ａ）前記走査ドライバから供給される前記走査信号の
良否を判定するステップと、 （ｂ）前記走査信号が不良と判定された走査信号を供給
する出力線と前記表示部の走査線との間の接続を切断す
るステップとを備えたことを特徴とする表示装置の駆動
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211661A JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
| US09/774,406 US6970274B2 (en) | 2000-07-12 | 2001-01-31 | Display device and driving method of the same |
| TW090102407A TWI228617B (en) | 2000-07-12 | 2001-02-05 | Display device and driving method of the same |
| KR1020010005895A KR100721047B1 (ko) | 2000-07-12 | 2001-02-07 | 표시 장치 및 그 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211661A JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002023712A true JP2002023712A (ja) | 2002-01-25 |
| JP4659180B2 JP4659180B2 (ja) | 2011-03-30 |
Family
ID=18707725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211661A Expired - Fee Related JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6970274B2 (ja) |
| JP (1) | JP4659180B2 (ja) |
| KR (1) | KR100721047B1 (ja) |
| TW (1) | TWI228617B (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
| WO2008093458A1 (ja) * | 2007-01-31 | 2008-08-07 | Sharp Kabushiki Kaisha | 表示装置 |
| US7436381B2 (en) | 2003-11-20 | 2008-10-14 | Samsung Electronics Co., Ltd. | Source line repair circuit, source driver circuit, liquid crystal display device with source line repair function, and method of repairing source line |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| JP2009104106A (ja) * | 2007-05-29 | 2009-05-14 | Sharp Corp | 駆動回路、表示装置、およびテレビジョンシステム |
| CN101276536B (zh) * | 2004-09-06 | 2010-04-14 | 索尼株式会社 | 图像显示单元及驱动该图像显示单元的方法 |
| CN101846835A (zh) * | 2010-06-11 | 2010-09-29 | 华映光电股份有限公司 | 对向扫瞄讯号发送系统及其方法 |
| JP2011164328A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 表示装置および電子機器 |
| JP2011221550A (ja) * | 2002-08-30 | 2011-11-04 | Samsung Electronics Co Ltd | 液晶表示装置 |
| US8144114B2 (en) | 2006-09-26 | 2012-03-27 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| US9947253B2 (en) | 2015-02-24 | 2018-04-17 | Samsung Display Co., Ltd. | Display device and method of inspecting the same |
| WO2018150875A1 (ja) * | 2017-02-17 | 2018-08-23 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3930332B2 (ja) * | 2002-01-29 | 2007-06-13 | 富士通株式会社 | 集積回路、液晶表示装置、及び信号伝送システム |
| FR2843823B1 (fr) * | 2002-08-20 | 2006-04-21 | Thales Sa | Visualisations a cristaux liquides a commande fiabilisee |
| US6996652B1 (en) * | 2002-09-19 | 2006-02-07 | Inapac Technology, Inc. | High-speed segmented data bus architecture |
| JP2004133124A (ja) * | 2002-10-09 | 2004-04-30 | Advanced Display Inc | 制御回路及びこれを用いた液晶表示装置 |
| JP2006017815A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 駆動回路及びそれを用いた表示装置 |
| KR100592642B1 (ko) * | 2004-07-28 | 2006-06-26 | 삼성에스디아이 주식회사 | 평판 표시장치와 그의 구동방법 |
| JP4247631B2 (ja) * | 2004-09-06 | 2009-04-02 | ソニー株式会社 | 画像表示装置 |
| KR101133768B1 (ko) * | 2005-03-07 | 2012-04-09 | 삼성전자주식회사 | 표시 장치 |
| KR20070020778A (ko) * | 2005-08-17 | 2007-02-22 | 삼성전자주식회사 | 액정 표시 장치와 이의 검사 방법 및 이의 리페어 방법 |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| KR100749423B1 (ko) * | 2006-08-09 | 2007-08-14 | 삼성에스디아이 주식회사 | 유기발광표시장치 및 유기발광표시장치의 검사회로구동방법 |
| TWI391890B (zh) * | 2006-10-11 | 2013-04-01 | Japan Display West Inc | 顯示裝置 |
| TWI360087B (en) * | 2007-02-13 | 2012-03-11 | Au Optronics Corp | Display panel |
| WO2010041649A1 (ja) * | 2008-10-10 | 2010-04-15 | シャープ株式会社 | 表示装置及びその駆動方法 |
| TWI375831B (en) * | 2009-02-10 | 2012-11-01 | Au Optronics Corp | Display device and repairing method therefor |
| TWI401663B (zh) * | 2009-03-13 | 2013-07-11 | Au Optronics Corp | 具雙向穩壓功能之液晶顯示裝置 |
| KR101350635B1 (ko) | 2009-07-03 | 2014-01-10 | 엘지디스플레이 주식회사 | 듀얼 쉬프트 레지스터 |
| KR20110049560A (ko) * | 2009-11-05 | 2011-05-12 | 삼성전자주식회사 | 표시장치 |
| TWI451372B (zh) * | 2010-07-26 | 2014-09-01 | Au Optronics Corp | 修補線路的方法 |
| GB2496590A (en) * | 2011-11-11 | 2013-05-22 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| US9601064B1 (en) * | 2011-11-28 | 2017-03-21 | Elbit Systems Ltd. | Liquid crystal display with full driver redundancy scheme |
| GB2500401B (en) | 2012-03-20 | 2020-06-03 | Ge Aviat Systems Ltd | Apparatus for an aircraft cockpit display |
| GB2501255B (en) | 2012-04-16 | 2018-04-11 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| GB2507524B (en) | 2012-11-01 | 2016-02-24 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| CN103926767B (zh) * | 2013-10-17 | 2017-01-25 | 成都天马微电子有限公司 | 液晶显示器及其检测方法 |
| CN105096876B (zh) * | 2015-08-19 | 2017-06-27 | 深圳市华星光电技术有限公司 | Goa驱动系统及液晶面板 |
| CN106128351B (zh) * | 2016-08-31 | 2020-12-29 | 京东方科技集团股份有限公司 | 一种显示装置 |
| CN106601174B (zh) * | 2017-01-03 | 2019-12-17 | 京东方科技集团股份有限公司 | 移位寄存器、驱动方法、goa电路和显示装置 |
| WO2018148556A1 (en) * | 2017-02-09 | 2018-08-16 | L3 Technologies, Inc. | Fault-tolerant liquid crystal displays for avionics systems |
| CN110337687A (zh) * | 2017-02-10 | 2019-10-15 | L3技术公司 | 具有双晶体管像素单元的容错lcd显示器 |
| CN108665860B (zh) | 2017-03-30 | 2019-11-08 | 京东方科技集团股份有限公司 | 一种goa单元及其驱动方法、goa驱动电路、显示装置 |
| US11049445B2 (en) * | 2017-08-02 | 2021-06-29 | Apple Inc. | Electronic devices with narrow display borders |
| CN107507593B (zh) * | 2017-09-15 | 2023-03-17 | 惠科股份有限公司 | 显示面板及其驱动方法和显示装置 |
| CN108877638B (zh) * | 2018-09-21 | 2021-06-04 | 重庆惠科金渝光电科技有限公司 | 驱动电路、升压芯片及显示装置 |
| US10783817B2 (en) | 2018-09-21 | 2020-09-22 | Chongqing Hkc Optoelectronics Technology Co., Ltd. | Driving circuit, level shifter chip, and display device |
| US10832607B2 (en) * | 2018-09-27 | 2020-11-10 | HKC Corporation Limited | Display control device, display, and self-test interrupt method |
| CN109192159A (zh) * | 2018-09-27 | 2019-01-11 | 惠科股份有限公司 | 显示控制装置、显示器、自检中断方法及装置 |
| CN109410852A (zh) * | 2018-10-22 | 2019-03-01 | 惠科股份有限公司 | 一种显示装置及其检测方法 |
| KR102589778B1 (ko) | 2018-11-05 | 2023-10-17 | 삼성디스플레이 주식회사 | 게이트 구동 회로 및 이를 포함하는 표시 장치 |
| JP2020086150A (ja) * | 2018-11-27 | 2020-06-04 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| CN110299110B (zh) * | 2019-06-28 | 2020-10-02 | 上海天马有机发光显示技术有限公司 | 栅极驱动电路的驱动方法及栅极驱动电路、显示装置 |
| AU2019452477B2 (en) * | 2019-07-01 | 2023-02-16 | Boe Technology Group Co., Ltd. | Display panel, display device and driving method |
| KR102570275B1 (ko) * | 2019-07-01 | 2023-08-24 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 디스플레이 패널 및 디스플레이 디바이스 |
| US11417257B2 (en) * | 2019-12-26 | 2022-08-16 | Lg Display Co., Ltd. | Display device |
| WO2021230883A1 (en) * | 2020-05-15 | 2021-11-18 | Hewlett-Packard Development Company, L.P. | Controllers to drive display lines |
| CN114488591A (zh) * | 2020-10-23 | 2022-05-13 | 北京京东方显示技术有限公司 | 一种阵列基板、显示装置 |
| US20230047265A1 (en) * | 2021-08-11 | 2023-02-16 | Scioteq Bv | Fault tolerant display |
| WO2023017137A1 (en) * | 2021-08-11 | 2023-02-16 | Scioteq Bv | Fault tolerant display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116190A (ja) * | 1986-11-05 | 1988-05-20 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JPH0667200A (ja) * | 1992-08-17 | 1994-03-11 | Toshiba Corp | 液晶表示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3184069B2 (ja) * | 1994-09-02 | 2001-07-09 | シャープ株式会社 | 画像表示装置 |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| JPH08110531A (ja) | 1995-09-11 | 1996-04-30 | Seiko Epson Corp | アクテイブマトリクスパネル |
| TW331599B (en) * | 1995-09-26 | 1998-05-11 | Toshiba Co Ltd | Array substrate for LCD and method of making same |
| KR100206568B1 (ko) * | 1996-09-06 | 1999-07-01 | 윤종용 | 게이트 라인 결함 감지 수단을 구비한 액정 표시 장치 |
| JP2973969B2 (ja) | 1997-04-28 | 1999-11-08 | セイコーエプソン株式会社 | アクテイブマトリクスパネル及びその検査方法 |
| US6529618B1 (en) * | 1998-09-04 | 2003-03-04 | Konica Corporation | Radiation image processing apparatus |
-
2000
- 2000-07-12 JP JP2000211661A patent/JP4659180B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-31 US US09/774,406 patent/US6970274B2/en not_active Expired - Lifetime
- 2001-02-05 TW TW090102407A patent/TWI228617B/zh not_active IP Right Cessation
- 2001-02-07 KR KR1020010005895A patent/KR100721047B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116190A (ja) * | 1986-11-05 | 1988-05-20 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JPH0667200A (ja) * | 1992-08-17 | 1994-03-11 | Toshiba Corp | 液晶表示装置 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011221550A (ja) * | 2002-08-30 | 2011-11-04 | Samsung Electronics Co Ltd | 液晶表示装置 |
| US9153189B2 (en) | 2002-08-30 | 2015-10-06 | Samsung Display Co., Ltd. | Liquid crystal display apparatus |
| US7436381B2 (en) | 2003-11-20 | 2008-10-14 | Samsung Electronics Co., Ltd. | Source line repair circuit, source driver circuit, liquid crystal display device with source line repair function, and method of repairing source line |
| CN101276536B (zh) * | 2004-09-06 | 2010-04-14 | 索尼株式会社 | 图像显示单元及驱动该图像显示单元的方法 |
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
| US8144114B2 (en) | 2006-09-26 | 2012-03-27 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| WO2008093458A1 (ja) * | 2007-01-31 | 2008-08-07 | Sharp Kabushiki Kaisha | 表示装置 |
| JP2009104106A (ja) * | 2007-05-29 | 2009-05-14 | Sharp Corp | 駆動回路、表示装置、およびテレビジョンシステム |
| US8416171B2 (en) | 2007-05-29 | 2013-04-09 | Sharp Kabushiki Kaisha | Display device and television system including a self-healing driving circuit |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| JP2011164328A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 表示装置および電子機器 |
| CN101846835A (zh) * | 2010-06-11 | 2010-09-29 | 华映光电股份有限公司 | 对向扫瞄讯号发送系统及其方法 |
| CN101846835B (zh) * | 2010-06-11 | 2012-11-07 | 华映光电股份有限公司 | 对向扫描讯号发送系统及其方法 |
| US9947253B2 (en) | 2015-02-24 | 2018-04-17 | Samsung Display Co., Ltd. | Display device and method of inspecting the same |
| WO2018150875A1 (ja) * | 2017-02-17 | 2018-08-23 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6970274B2 (en) | 2005-11-29 |
| KR20020006409A (ko) | 2002-01-19 |
| US20020075248A1 (en) | 2002-06-20 |
| TWI228617B (en) | 2005-03-01 |
| JP4659180B2 (ja) | 2011-03-30 |
| KR100721047B1 (ko) | 2007-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4659180B2 (ja) | 表示装置 | |
| US6744417B2 (en) | Display device and method for driving the same | |
| KR100286090B1 (ko) | 고정패턴 제거기능을 갖춘 수평구동회로, 어드레스 지정장치 및 액정표시장치 | |
| KR100616335B1 (ko) | 화상신호의 기록마진이 커진 화상표시장치 | |
| KR100248127B1 (ko) | 검사회로를 갖는 액정표시장치 | |
| US8358292B2 (en) | Display device, its drive circuit, and drive method | |
| US5859627A (en) | Driving circuit for liquid-crystal display device | |
| EP0676078B1 (en) | A select driver circuit for an lcd display | |
| US20050200591A1 (en) | Image display apparatus | |
| EP1580712B1 (en) | Electro-optical display device | |
| US5825343A (en) | Driving device and driving method for a thin film transistor liquid crystal display | |
| US6864869B2 (en) | Data driver and display utilizing the same | |
| KR100954011B1 (ko) | 표시 장치 | |
| JP2587546B2 (ja) | 走査回路 | |
| US6914592B2 (en) | Liquid crystal display device having a gray-scale voltage producing circuit | |
| US5798742A (en) | Active matrix panel and method for fabricating the same | |
| JP2008139385A (ja) | 電気光学装置、駆動方法および電子機器 | |
| JPH08106272A (ja) | 表示装置駆動回路 | |
| US11328681B2 (en) | Display device and drive method thereof | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| JPH11143432A (ja) | 液晶パネル駆動装置 | |
| JP3326639B2 (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JP3856316B2 (ja) | シフトレジスタ回路および画像表示装置 | |
| CN112289251B (zh) | Goa电路及显示面板 | |
| JP2010049721A (ja) | シフトレジスタ及び表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050803 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061011 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101130 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101227 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4659180 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |