JP4247631B2

JP4247631B2 - 画像表示装置

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Publication number: JP4247631B2
Application number: JP2005179912A
Authority: JP
Inventors: 剛也目黒; 寿史本江; 洋介山本; 弘之池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-09-06
Filing date: 2005-06-20
Publication date: 2009-04-02
Anticipated expiration: 2025-06-20
Also published as: TW200620189A; KR20060050887A; EP1635315A3; TWI288904B; JP2006099050A; EP1635315A2; US20060050027A1

Description

本発明は、マトリクス配置された画素を選択駆動することによって画像を表示する画像表示装置に関する。

近年、画像表示装置に使用される平面状のディスプレイパネルの一つとして、フィールドエミッションディスプレイ（電界放出型ディスプレイ：以下、ＦＥＤと呼ぶ。）が開発されている。このＦＥＤは、ブラウン管（ＣＲＴ) と同様に、電子放出源から真空中に放った電子を発光層を配した発光面に衝突させて発光させることを原理とすることから、明るくてコントラストの高いフラットパネルディスプレイを実現することができる。ただし、ブラウン管では、通常、単一の電子放出源が発光面から十数〜数十ｃｍ離れた位置に配置されるのに対し、ＦＥＤでは発光面から数ｍｍ程度離れた位置に複数の電子放出源がマトリクス状に配置される点でその基本構造が異なる。

ここで、一般的なＦＥＤの基本構造とその動作についてより具体的に説明する。ＦＥＤは、電子放出源としての電界放出型カソードと、この電界放出型カソードと対向して設けられたゲート電極と、ゲート電極の、電界放出型カソードとは反対側に対向配置され発光層が塗布されたアノード電極とを備える。電界放出型カソードは、例えば円錐形状を有するカソード素子（冷陰極素子）と、このカソード素子の底面側に設けられたカソード電極とにより構成される。対向配置されたカソード電極とゲート電極との間にゲートカソード間電圧Ｖｇｃを印加することによりカソード素子から電子を放出させ、アノード電極の発光層に衝突させるようになっている。通常は、ゲート電極を行方向（Ｒｏｗ）配線とし、カソード電極を列方向（Ｃｏｌｕｍｎ）配線とする。これらの配線の各交差点にカソード素子を配置し、マトリクス状の画素配置とする。カソード電極はカソード電極駆動部に接続され、ゲート電極はゲート電極駆動部に接続される。これらの駆動部により、マトリクス配置された画素が以下のように駆動される。

すなわち、画素の駆動は、カソード電極駆動部から１行分の画素電圧Ｖｃｏｌを各カソード電極に一斉に与えるのに同期してゲート電極駆動部から対象行のゲート電極に選択信号としての走査電圧Ｖｒｏｗを印加することで行われる。この動作をすべての行について順次行うことにより、１画面分の表示が行われる。これにより、ゲート電極とカソード電極との間に、カソード電極を基準とする電位差（すなわち、ゲートカソード間電圧Ｖｇｃ（＝Ｖｒｏｗ−Ｖｃｏｌ））が生じ、それによってカソード素子から電子が放出される。放出された電子は、ゲート電極を通り抜け、高電圧ＨＶが印加されたアノード電極に引きつけられ、衝突する。このとき、衝突によって放出される電子のエネルギーにより発光層が発光する。これにより、１画面の映像が表示される。

このようなＦＥＤに関する技術は、例えば特許文献１に開示されている。
特開２００１−３２４９５５号公報

上述のように、一般にＦＥＤでは、画素を駆動する電圧を印加するために行列配線構造を有し、カソード電極駆動部から画素電圧を入力し、ゲート電極駆動部から順次、走査電圧を入力するような構成となっている。この走査電圧は、通常、タイミングコントローラから入力される走査クロックに基づいてゲート電極駆動部で生成され出力されるものである。そのため、画素を駆動する際に、例えばノイズなどに起因して、ゲート電極駆動部に走査クロックが定期的に入力されず、位相がずれた場合は、ある走査ライン（行方向（通常は画面の横方向）に延びるライン）の発光時間が正常な場合よりも長くなって発光輝度が他の走査ラインに比べて高くなるので、画面上に横方向の高輝度線が発生するという異常表示の問題がある。

また、ＣＰＵや周辺回路の異常などによりゲート電極駆動部への走査クロックの入力が一時的または長期にわたり停止した場合や、ゲート電極駆動部そのものが故障した場合は、表示の走査が行なわれず、特定のラインのみに電圧が印加され続けてしまう事態も起こり得る。この場合は、画面上に横方向の高輝度線が発生するだけでなく、電圧が印加され続けた部位の温度は正常な場合に比べて高くなり、それが原因でカソード素子が変質等による表示特性劣化を生じたり、カソード素子の底面にある抵抗層が破壊されるなどの画素破壊の問題がある。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、走査クロックの異常に基づく異常表示、表示特性劣化および画素破壊を防止することを可能とする画像表示装置を提供することにある。

本発明の画像表示装置は、以下の構成要素（Ａ）〜（Ｆ）を備えたものである。
（Ａ）各画素の位置において互いに交差して対向するように、列方向および行方向にそれぞれ延在する複数の第１の電極および複数の第２の電極
（Ｂ）映像信号に対応した画素電圧を第１の電極に印加する第１の電極駆動手段
（Ｃ）入力される走査クロックに基づき、駆動対象の画素の行を選択するための走査電圧を第２の電極に順次印加する第２の電極駆動手段
（Ｄ）走査クロックの入力異常を検出する異常検出手段
（Ｅ）走査クロックの入力異常が検出されたとき、第１の電極を基準とする第１の電極と第２の電極との間の電位差が所定の値以下となるように、第２の電極駆動手段から第２の電極に印加される走査電圧の出力を制御する走査電圧制御手段
（Ｆ）上記異常検出手段は、充電素子と、充電素子を充電する充電回路と、走査クロックの入力に応じて充電素子を放電させる放電回路と、充電素子の充電電圧を基準電圧と比較し、充電電圧が基準電圧を越えたときに走査クロックの入力異常を検出する比較回路

ここで、「所定の値」は、最低輝度表示（いわゆる黒表示）の際に印加される遮断電圧にするのが好ましいが、本発明はこれに限らず、遮断電圧よりも多少大きい電圧にしても構わない。また、「走査クロックの入力異常」とは、走査クロックが本来のタイミングで入力されないことを意味し、走査クロックの入力が完全に停止した場合のほか、走査クロックが一時的に入力されない場合や走査クロックの位相がずれた場合も含む。また、「第２の電極駆動手段の動作異常」とは、第２の電極駆動手段が予め決められた正規の動作を行わないことを意味し、例えば、走査クロックが入力されているにもかかわらず、走査電圧の印加が一の第２の電極から次の第２の電極へと移って行かないような状態を含む。

異常検出手段の構成要素の具体例としては、以下のものが考えられる。
（１）走査クロックの入力異常を検出する場合
異常検出手段は、充電素子と、充電素子を充電する充電回路と、走査クロックの入力に応じて充電素子を放電させる放電回路と、充電素子の充電電圧を基準電圧と比較し、充電電圧が基準電圧を越えたときに走査クロックの入力異常を検出する比較回路とを有する。
ここでの「比較する」とは、充電素子の充電電圧のレベルを基準電圧のレベルと比較することを指す。
（２）第２の電極駆動手段の動作異常を検出する場合、具体的には、第２の電極駆動手段の構成要素の１つであるシフトレジスタの動作異常を検出する場合
異常検出手段は、垂直同期信号とシフトレジスタの最終段出力とを比較し、比較結果が不一致を示したときに第２の電極駆動手段の動作異常を検出する比較回路を有する。
ここで、上記シフトレジスタは、入力された垂直同期信号を走査クロックに基づいて順次シフトする機能を有する。また、ここでの「比較する」とは、垂直同期信号のレベルをシフトレジスタの最終段出力のレベルと比較することを指す。

走査電圧制御手段が電位差を所定の値以下にする態様の具体例としては、以下のものが考えられる。
（１）第２の電極駆動手段における走査電圧の出力をオフする。
ここでの「オフする」とは、第２の電極駆動手段が動作している状態において、走査電圧が第２の電極へ出力されるのを遮断することを指す。
（２）第２の電極駆動手段に電力を供給している電源の出力をオフする。
（３）第２の電極駆動手段に電力を供給している電源の出力を下げる。

本発明の画像表示装置では、走査クロックの入力異常が検出されたときは、電位差が所定の値以下となるように、第２の電極駆動手段から第２の電極に印加される走査電圧が制御される。これにより、上記の異常時に第２の電極駆動手段によって選択された画素に所定の値を超える電圧が印加され続けることはない。

本発明の画像表示装置によれば、走査クロックの入力異常時に、第２の電極駆動手段から第２の電極に印加される走査電圧を下げて、電位差が所定の値以下となるようにしたので、走査クロックの入力異常に基づく異常表示、表示特性劣化および画素破壊を防止することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る画像表示装置の概略構成を表したものである。なお、本実施の形態にかかる画像表示装置の駆動方法は、本実施の形態にかかる画像表示装置によって具現化されるので、以下、併せて説明する。

この画像表示装置は、画像を表示するための画像表示素子１と、この画像表示素子１を駆動させるための素子駆動部２と、素子駆動部２に電力を供給するための電源３とを備えている。図２は、この画像表示素子１の、行方向（Ｘ軸）および列方向（Ｙ軸）に対して垂直な面での断面を表したものである。また、図３は、この画像表示素子１の一部分を拡大して斜視的に表したものである。なお、本実施の形態では、駆動方式としてパッシブマトリクスを用いた場合を例に説明する。また、以下の説明において、「上」とは、行方向（Ｘ軸）および列方向（Ｙ軸）に対して垂直な方向（Ｚ軸）の正の向きを指し、「下」とはＺ軸の負の向きを指す。

画像表示素子１は、Ｚ軸に垂直な面を持つ支持体２２の上にＹ軸方向に延在する複数のカソード電極２０（第１の電極）を有する。カソード電極２０の上には抵抗層２３が形成されている（図２，図３）。支持体２２、カソード電極２０および抵抗層２３は、絶縁層２４により覆われている。画像表示素子１はまた、絶縁層２４の上に、Ｘ軸方向に延在する複数のゲート電極２１を有する。ここでは、カソード電極２０がｍ列分、ゲート電極２１がｎ行分配列されているものとする。ここで、ｍ，ｎは正の整数である。Ｚ軸方向から見て、これらの電極が交差する箇所が電子放出領域３３であり、個々の画素を構成する。電子放出領域３３におけるゲート電極２１および絶縁層２４には、それらを貫通する複数の孔３０が形成されており、その孔３０の底部の抵抗層２３の上にカソード素子２５が配置されている。カソード電極２０とカソード素子２５とは、抵抗層２３を介して電気的に接続されている。なお、支持体２２およびその上に形成された各要素をまとめてカソードパネル３２と称する（図２，図３）。

画像表示素子１はまた、ゲート電極２１の上方にカソードパネル３２と対向してアノード基板２６を備え、さらにこのアノード基板２６の下に、アノード電極２８（第２の電極）を有する。アノード電極２８の下には、電子放出領域３３と対向する箇所に対応して、帯状の発光層２７が複数配置されている。隣接する帯状の発光層２７の間は、ブラックマトリクス３５を構成する。発光層２７は、Ｒ（赤）用の発光層２７Ｒ、Ｇ（緑）用の発光層２７ＧおよびＢ（青）用の発光層２７Ｂからなり、例えば、対応する色の蛍光を発する蛍光体で構成されている。これらの発光層２７Ｒ，２７Ｇ，２７ＢはＹ軸方向に延在しており、かつＸ軸方向に２７Ｒ，２７Ｇ，２７Ｂの順に繰り返し配置されている。なお、アノード基板２６およびアノード基板２６下に形成された各要素をまとめてアノードパネル３１と称する。カソードパネル３２およびアノードパネル３１は、所定間隔をおいて対向配置されており、その間隙は、ほぼ真空状態に保たれている。

なお、画像表示素子１は、上述のように、発光層２７として、２７Ｒ，２７Ｇおよび２７Ｂを用いることで、カラー表示を行うことが可能であるが、本実施の形態では、説明を簡略化するため、特にカラー表示における各色を区別することなく説明する。

素子駆動部２は、図１に示したように、Ａ／Ｄ変換部１０、映像信号処理部１１、制御信号生成部１２、カソード電極駆動部１３（第１の電極駆動手段）、ゲート電極駆動部１４（第２の電極駆動手段、走査電圧制御手段）および異常検出部１５（異常検出手段）を有する。電源３は、これらの構成要素に対してそれぞれ所要とされる電圧を供給している。

図４は、ゲート電極駆動部１４および異常検出部１５の細部構成を表すものである。ゲート電極駆動部１４は、シフトレジスタ１４−１およびスリーステートバッファ１４−２を含んで構成されている。異常検出部１５は、充電素子１５−１、充電回路１５−２、放電回路１５−３および比較回路１５−４を含んで構成されている。

次に、図１および図４を参照して、素子駆動部２の各構成要素の接続関係について説明する。

Ａ／Ｄ変換部１０の出力は映像信号処理部１１の入力に接続されている。映像信号処理部１１の出力は制御信号生成部１２およびカソード電極駆動部１３の入力にそれぞれ接続されている。制御信号生成部１２の出力はカソード電極駆動部１３、ゲート電極駆動部１４および異常検出部１５の入力にそれぞれ接続されている。異常検出部１５の出力はゲート電極駆動部１４の入力に接続されている。カソード電極駆動部１３およびゲート電極駆動部１４の出力は画像表示素子１の入力にそれぞれ接続されている。

ゲート電極駆動部１４では、シフトレジスタ１４−１の入力は制御信号生成部１２の出力に接続されている。スリーステートバッファ１４−２の入力はシフトレジスタ１４−１および異常検出部１５の出力にそれぞれ接続され、スリーステートバッファ１４−２の出力はゲート電極２１にそれぞれ接続されている。スリーステートバッファ１４−２は電源３にも接続されている。

異常検出部１５では、充電回路１５−２は充電素子１５−１と直列に接続されている。放電回路１５−３の出力は充電素子１５−１と並列に接続され、放電回路１５−３の入力は制御信号生成部１２の出力に接続されている。比較回路１５−４の入力は充電素子１５−１の高電位側に、比較回路１５−４の出力はスリーステートバッファ１４−２の入力にそれぞれ接続されている。

次に、図１および図４を参照して、素子駆動部２の各構成要素の機能について説明する。

Ａ／Ｄ変換部１０は、映像信号ソース（図示せず）からのアナログ映像信号９Ａをデジタル映像信号１０Ａに変換し、これを映像信号処理部１１に供給するようになっている。デジタル映像信号１０Ａは、水平同期信号１１Ｂおよび垂直同期信号１１Ｃを含む。なお、映像信号ソースから供給される映像信号がデジタル信号の場合は、Ａ／Ｄ変換部１０は不要である。

映像信号処理部１１は、デジタル映像信号１０Ａから第ｊ行目の映像信号１１Ａを抽出し、それをカソード電極駆動部１３へ入力すると共に、デジタル映像信号１０Ａから水平同期信号１１Ｂおよび垂直同期信号１１Ｃを抽出し、それを制御信号生成部１２へ入力するようになっている。ここで、ｊは１〜ｎ（ｎはゲート電極２１の総数）の範囲内の値をとる。

制御信号生成部１２は、水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいて映像信号取込開始パルス１２Ａおよびカソード電極駆動開始パルス１２Ｂを生成し、それをカソード電極駆動部１３へ入力するようになっている。さらに、制御信号生成部１２は、水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいてゲート電極駆動開始パルス１２Ｃおよびゲート電極選択用シフトクロック１２Ｄ（走査クロック）を生成し、それをゲート電極駆動部１４へ入力するようになっている。制御信号生成部１２はまた、ゲート電極選択用シフトクロック１２Ｄを異常検出部１５にも入力するようになっている。

カソード電極駆動部１３は、第ｊ行目の映像信号１１Ａを変調してカソード電極印加電圧１３Ａ（画素電圧）を生成し、それを画像表示素子１へ入力するようになっている。

ゲート電極駆動部１４は、シフトレジスタ１４−１に入力されたゲート電極駆動開始パルス１２Ｃおよびゲート電極選択用シフトクロック１２Ｄに同期して、シフトレジスタ１４−１内の一のレジスタＳＲｊを順次選択すると共に、そのレジスタＳＲｊの出力Ｑに接続されているスリーステートバッファ１４−２内の一のバッファＢｊを順次選択するようになっている。さらに、選択されたバッファＢｊからゲート電極２１へゲート電極印加電圧１４Ａ（走査電圧）を入力するようになっている。電源３の出力としてのゲート電圧３Ａがスリーステートバッファ１４−２に入力されるようになっており、これにより選択されたバッファＢｊからゲート電極２１へゲート電極印加電圧１４Ａ（走査電圧）が入力されるようになっている。

異常検出部１５は、放電回路１５−３に入力されたゲート電極選択用シフトクロック１２Ｄに同期して、充電回路１５−２によって充電素子１５−１に充電されている電荷を放電するようになっている。さらに、充電によって生じた電圧Ｖｃのレベルと基準電圧Ｖｓのレベルを比較回路１５−４で比較するようになっており、充電電圧Ｖｃが基準電圧Ｖｓ以下の場合は、ゲート電極印加電圧１４Ａの出力許可を意味する出力イネーブル信号１５Ａを比較回路１５−４からスリーステートバッファ１４−２へ入力するようになっている。逆に、充電電圧Ｖｃが基準電圧Ｖｓより大きい場合は、出力イネーブル信号１５Ａの出力を停止するようになっている。

図５は、電源３の細部構成の一部を表したものである。電源３は、整流平滑回路６１にチョッパ回路６２が直列に接続されたＡＣ−ＤＣ変換器であり、他の構成要素に対して種々の電力を供給するようになっているが、図５には、電源３の構成要素のうちスリーステートバッファ１４−２への電力供給の際に必要となる細部構成の一具体例が示されている。以下、図５に示された細部構成について説明する。

整流平滑回路６１は、整流ダイオードがブリッジ状に接続された整流回路６３と、平滑コンデンサ６４とが直列に接続されたものであり、外部からの交流電圧３Ａを直流電圧３Ｂに変換するようになっている。チョッパ回路６２は、電力変換回路６５と、電圧検出回路６６と、電圧調整回路６７とを含んで構成される。電力変換回路６５は、ＭＯＳＦＥＴ６８、ダイオード６９、リアクトル７０およびコンデンサ７１からなり、直流電圧３Ｂをスリーステートバッファ１４−２の駆動電圧範囲内の直流電圧（ゲート電圧３Ｃ）に降圧するようになっている。電圧検出回路６６は、例えば分圧抵抗および比較器からなり、ゲート電圧３Ｃと基準電圧との差分の値に応じた信号６６Ａを電圧調整回路６７に出力するようになっている。電圧調整回路６７は、ＰＷＭ回路７２およびドライブ回路７３からなり、ＰＷＭ回路７２において、入力された信号６６Ａに基づいてドライブ回路７３に出力するパルス信号７２Ａのパルス幅を設定し、ドライブ回路７３において、パルス信号７２Ａに基づいてＭＯＳＦＥＴ６８のゲートに入力するパルス信号６７Ａの振幅を設定するようになっている。

次に、以上のような構成の画像表示装置の動作について説明する。

まず、図２〜図３を参照して、発光原理について説明する。

カソード電極２０に対してカソード電極印加電圧１３Ａ（＝Ｖｃｏｌ（Ｃｉ，Ｒｊ））を印加するとともに、ゲート電極２１に対してゲート電極印加電圧１４Ａ（＝Ｖｒｏｗ（Ｒｊ））を印加する。これにより、カソード電極を基準として第ｊ行目のゲート電極２１（＝Ｒｊ）とカソード電極２０との間に、ゲートカソード間電圧（Ｖｇｃ（Ｃｉ，Ｒｊ）＝Ｖｃｏｌ（Ｃｉ，Ｒｊ）−Ｖｒｏｗ（Ｒｊ））が印加される。すると、これにより発生する電界によって、カソード素子２５から電子２９が放出される（図２参照）。このとき、アノード電極２８に対して電圧ＨＶ（＞Ｖｒｏｗ（Ｒｊ））を印加しておくと、電子２９はアノード電極２７に引きつけられ、衝突する。これによりアノード電流Ｉａがアノード電極２８からカソード電極２２に向かう方向に流れる。この時、アノード電極２８の上に発光層２７が塗布されているので、電子の衝突エネルギーに応じて発光層２７が発光する。なお、以下の説明では、適宜、ゲートカソード間電圧Ｖｇｃ（Ｃｉ，Ｒｊ）を「ゲートカソード間電圧Ｖｇｃ」または単に「電圧Ｖｇｃ」とも記すものとする。

次に、図６を参照して、階調表示について説明する。

図６は、ゲートカソード間電圧Ｖｇｃとアノード電流Ｉａとの関係（電子放出特性）を表したものである。この図から、この電子放出特性は、ゲートカソード間電圧Ｖｇｃが遮断電圧４０（例えば２０Ｖ）以下になると発光に寄与する電子がほとんど放出されなくなり、逆に遮断電圧４０より大きくなると発光に寄与する電子が放出されるようになるという特徴を有していることが分かる。そこで、この特徴を利用して階調表示を行なう。

例えば、ゲート電極駆動部１４が第ｊ行目のゲート電極を選択（例えば３５Ｖに設定）したとする。この際、カソード電極印加電圧１３Ａが最高輝度レベル（いわゆる白レベルのことであり、例えば０Ｖ）に設定された場合は、ゲートカソード間電圧Ｖｇｃは３５Ｖとなる。図６から、このときのカソード素子２５から放出される電子の量（電流Ｉａ）が多いことから、発光層２７の発光は高輝度となる。

一方、カソード電極印加電圧１３Ａが最低輝度レベル（いわゆる黒レベルのことであり、例えば１５Ｖ）に設定された場合は、ゲートカソード間電圧Ｖｇｃは２０Ｖとなる。このときのカソード電極印加電圧Ｖｇｃは、遮断電圧４０の近傍であり、カソード素子２５から放出される電子の量（電流Ｉａ）はごく微小であることから、発光層２７の発光はほとんど起こらず、低輝度となる。

これにより、カソード電極印加電圧１３Ａをデジタル映像信号１０Ａの数値に応じて０〜１５Ｖの範囲で制御することにより、様々な輝度レベルを表示することができ、所望の階調表示を行なうことができる。

次に、素子駆動部２の動作について説明する。

図７（Ａ）〜（Ｇ）は、素子駆動部２における主な信号のタイミングを表すものである。横軸は時間、縦軸は電圧を示す。図８（Ａ）〜（Ｂ）は、第ｊ行目のカソード電極印加電圧１３Ａとゲート電極印加電圧１４Ａとの関係の一例を表したものである。横軸はＸ方向に並んだカソード電極の番号を示し、縦軸は電圧を示す。なお、図８（Ａ）〜（Ｂ）では、説明の簡略化のため、Ｒ（赤）用のカソード電極ＣＲｉ（ｉ＝１〜ｍ）についてのみ示している。

まず、Ａ／Ｄ変換部１０は、アナログ映像信号９Ａをデジタル映像信号１０Ａに変換する。ここで、デジタル映像信号１０Ａは、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の各８ビットのデジタル映像信号と共に、水平同期信号１１Ｂおよび垂直同期信号１１Ｃを含んでいる。Ａ／Ｄ変換部１０は、そのデジタル映像信号１０Ａを映像信号処理部１１へ入力する。

映像信号処理部１１は、入力されたデジタルの映像信号１０Ａに対して画質調整などの各種の信号処理を行うと共に、デジタル映像信号１０Ａから水平同期信号１１Ｂおよび垂直同期信号１１Ｃを抽出し、制御信号生成部１２へ入力する。映像信号処理部１１はまた、図示しない基準クロックに同期して１行分（ここでは、第ｊ行目とする。）の映像信号１１Ａ（図７（Ｂ））をカソード電極駆動部１３へ入力する。カソード電極駆動部１３は、映像信号１１Ａを取り込んで一時保存する。

制御信号生成部１２は、水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいて、カソード電極駆動部１３における映像取込開始タイミングを指示する映像信号取込開始パルス１２Ａ（図７（Ａ））をカソード電極駆動部１３へ入力する。制御信号生成部１２はまた、水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいて、カソード電極駆動部１３で一時保存されている第ｊ行目の映像信号１１Ａを画像表示素子１へ出力命令するためのカソード電極駆動開始パルス１２Ｂ（図７（Ｃ））をカソード電極駆動部１３へ入力する。

カソード電極駆動部１３は、カソード電極駆動開始パルス１２Ｂに同期して、第ｊ行目の映像信号に対応した変調信号としてのカソード電極印加電圧１３Ａ（図７（Ｄ））を画像表示素子１の各カソード電極２０へほぼ一斉に出力する。すると、図８（Ｂ）に例示したようなカソード電極印加電圧１３Ａ（＝Ｖｃｏｌ（Ｃｉ，Ｒｊ）、（ｉ＝１〜ｍ））が、カソード電極２０に出力される。

制御信号生成部１２は、水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいて、ゲート電極駆動開始パルス１２Ｃおよびゲート電極選択用シフトクロック１２Ｄをゲート電極駆動部１４へ入力する（図７（Ｅ）, （Ｆ））。ゲート電極駆動部１４は、ゲート電極駆動開始パルス１２Ｃが制御信号発生部１２から入力されている場合に、ゲート電極選択用シフトクロック１２Ｄが制御信号発生部１２から入力されたときは、ゲート電極選択用シフトクロック１２Ｄに同期してゲート電極印加電圧１４Ａ（＝Ｖｒｏｗ（Ｒ１））を第１行目のゲート電極２１へ出力する（図７（Ｇ））。一方、ゲート電極駆動開始パルス１２Ｃが制御信号発生部１２から入力されていない場合に、ゲート電極選択用シフトクロック１２Ｄが制御信号発生部１２から入力されたときは、ゲート電極選択用シフトクロック１２Ｄに同期してゲート電極印加電圧１４Ａ（＝Ｖｒｏｗ（Ｒｊ），２≦ｊ≦ｎ）を第ｊ行目のゲート電極２１へ出力する（図７（Ｇ））。

以上のステップをゲート電極２１の数ｎだけ繰り返す。これにより、１画面の映像を表示するための処理が完了する。なお、上記以外の方法を用いて各信号の同期を取ることにより１画面の映像を表示するようにしてもよい。

以上で述べた１画面の映像を表示するための処理を繰り返し行うことにより、画像表示装置において複数画面の映像を連続的に表示することができる。

次に、異常検出部１５の動作について詳細に説明する。

図９（Ａ）〜（Ｅ）は、本実施の形態において、ゲート電極選択用シフトクロック１２Ｄが正常な場合における異常検出部１５の動作を説明するためのタイミングチャートを表したものである。図１０（Ａ）〜（Ｃ）は、比較例として、異常検出部１５を備えていない場合に、ゲート電極選択用シフトクロック１２Ｄに異常が生じた様子を説明するためのタイミングチャートを表したものである。具体的には、ノイズなどによりゲート電極選択用シフトクロック１２Ｄが正常な場合に比べて位相が１周期遅れた場合について表したものである。図１１（Ａ）〜（Ｅ）は、本実施の形態において、ゲート電極選択用シフトクロック１２Ｄに図１０で示したような異常が生じた場合における異常検出部１５の動作を説明するためのタイミングチャートを表したものである。図１２は、異常検出部１５による異常検出手順を表したものである。

異常検出部１５は、素子駆動部２が動作している間、制御信号生成部１２から出力されるゲート電極選択用シフトクロック１２Ｄを常に監視している。図９（Ａ）に示すように、ゲート電極選択用シフトクロック１２Ｄはパルス波形をしており、通常は一定の周期を刻んでいる。なお、この周期は、画像の輝度を最適に調節するために設定された期間であり、輝度飽和などの特性を考慮して設定されるものである。このように通常の場合は、定期的にパルス波形を放電回路１５−３に入力する。放電回路１５−３は、制御信号生成部１２から入力される定期的なパルス波形により、図９（Ｄ）に示すように基準電圧Ｖｓを超える前に充電電圧Ｖｃを放電する。比較回路１５−４は、充電電圧Ｖｃが基準電圧Ｖｓを超えない場合は、出力イネーブル信号１５Ａをスリーステートバッファ１４−２に出力し続ける。すなわち、異常検出部１５は、ゲート電極選択用シフトクロック１２Ｄが正常な場合、具体的には充電電圧Ｖｃが基準電圧Ｖｓを超えない場合は、スリーステートバッファ１４−２に対して出力を許可する（ステップＳ１０１）。

ここで、比較例として、ゲート電極選択用シフトクロック１２Ｄに異常が生じた場合に、異常検出部１５が素子駆動部２に備えられていなかった場合について考える。例えば、図１０（Ａ）に示したように、ノイズなどによりゲート電極選択用シフトクロック１２Ｄが正常な場合に比べて位相が１周期遅れた場合について考える。このように位相が１周期遅れると、図１０（Ｃ）に示したように、第２行目のゲート電極（Ｒ２）に対して、通常の２倍の時間の間、ゲート電極印加電圧Ｖｒｏｗ（Ｒ２）が印加されることになる。すなわち、第２行目のゲート電極（Ｒ２）に対応する画素（Ｃｉ，Ｒ２）に対して、通常の２倍の時間の間、遮断電圧４０を超えるゲートカソード間電圧Ｖｇｃが印加されることになる。

この結果、画素（Ｃｉ，Ｒ２）の発光輝度が他のラインに比べて大きくなり、画面上に横方向の高輝度線が発生してしまう。また、上記した異常の他に、例えば、ＣＰＵや周辺回路の異常などによりゲート電極駆動部１４へ入力されるゲート電極選択用シフトクロック１２Ｄが無くなった場合は、上記のように位相が遅れた場合よりも更に長い時間の間、走査信号として電圧Ｖｒｏｗ（Ｒｊ）が印加されることになる。このため、このような異常が発生した場合は、画面上に横方向の高輝度線が発生するだけでなく、カソード素子が変質等による特性の劣化を生じたり、カソード素子の底面にある抵抗層が破壊されてしまう虞がある。

しかしながら、本実施の形態のように異常検出部１５が素子駆動部２に備えられている場合は、上記のような問題は解決される。具体的には、上記のように、ＣＰＵや周辺回路の異常などによりゲート電極選択用シフトクロック１２Ｄが無くなったり、ノイズなどによりゲート電極選択用シフトクロック１２Ｄが正常な場合に比べて位相が遅れた場合は、放電回路１５−３にゲート電極選択用シフトクロック１２Ｄのパルス波形が入力されないか、または通常より遅れて入力される。すると、図１１（Ｄ）に示したように、放電回路１５−３にゲート電極選択用シフトクロック１２Ｄのパルス波形が入力される前に、充電電圧Ｖｃが基準電圧Ｖｓを超える。比較回路１５−４は、充電電圧Ｖｃが基準電圧Ｖｓを超えたことを検知すると、図１１（Ｅ）に示したように、直ちに出力イネーブル信号１５Ａの出力を停止する。さらに、比較回路１５−４は、充電電圧Ｖｃが基準電圧Ｖｓを下回ったことを検知するまで、出力イネーブル信号１５Ａの出力を停止し続ける（ステップＳ１０２）。このように、異常検出部１５は、ゲート電極選択用シフトクロック１２Ｄに異常がある場合は、図１１（Ｃ）に示したように、スリーステートバッファ１４−２からゲート電極２１への出力を停止させる。なお、ゲート電極選択用シフトクロック１２Ｄが正常な場合にまで出力イネーブル信号１５Ａの出力が停止されるのを防止するために、図１１（Ｄ）に示したように、所定のマージンｔｍが設けられている。

ここで、図６を参照しながら説明すると、上記のように、スリーステートバッファ１４−２からゲート電極２１への出力を停止させることにより、ゲート電極印加電圧１４Ａは例えば３５Ｖから０Ｖに低下する。このとき、カソード電極印加電圧１３Ａは、映像信号に対応して０Ｖ〜１５Ｖとなっている。このため、カソード電極２０を基準としたゲートカソード間電圧Ｖｇｃは、０Ｖ〜−１５Ｖとなるので、遮断電圧４０（例えば２０Ｖ）を越えることはなく、カソード素子２５から電子２９が放出されれて発光層２７が発光することはない。さらに、ゲートカソード間電圧Ｖｇｃの絶対値も遮断電圧４０を越えることはない。

これにより、ゲート電極選択用シフトクロック１２Ｄに異常がある場合は、通常の時間を大幅に超える時間の間、遮断電圧４０を超えるゲートカソード間電圧Ｖｇｃが画素に印加されることを防止することができる。

従って、本実施の形態では、画面上に横方向の高輝度線が発生するという異常表示が生じる虞はなく、さらに、カソード素子が変質等による表示特性劣化を生じたり、カソード素子の底面にある抵抗層が破壊されるなどの画素破壊が生じる虞もない。

このように、本実施の形態によれば、ゲート電極選択用シフトクロック１２Ｄの異常時に、ゲート電極駆動部１４からゲート電極２１への出力を停止して、ゲートカソード間電圧Ｖｇｃが遮断電圧４０以下となるようにしたので、ゲート電極選択用シフトクロック１２Ｄの入力異常に基づく異常表示、表示特性劣化および画素破壊を防止することができる。

なお、ゲート電極駆動部１４に対する出力が停止された後、放電回路１５−３にゲート電極選択用シフトクロック１２Ｄのパルス波形が入力された場合は、上記と同様に放電がなされるので、充電電圧Ｖｃが基準電圧Ｖｓを下回る。そして、比較回路１５−４が充電電圧Ｖｃが基準電圧Ｖｓを下回るのを検出（ステップＳ１０３）した場合は、図１１（Ｅ）に示したように、出力イネーブル信号１５Ａの出力を再開する（ステップＳ１０４）。その結果、ゲート電極駆動部１４に対する出力停止が解除される。従って、本実施の形態では、ゲート電極選択用シフトクロック１２Ｄが正常な状態に回復した場合、具体的にはゲート電極選択用シフトクロック１２Ｄが再び異常検出部１５に入力されるようになった場合は、ゲート電極駆動部１４は引き続きゲート電極の走査を行うことができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。

上記第１の実施の形態では、ゲート電極選択用シフトクロック１２Ｄに異常がある場合に、ゲート電極印加電圧１４Ａの出力許可を意味する出力イネーブル信号１５Ａの出力を停止することにより、ゲート電極印加電圧１４Ａの出力を停止するようにしていた。一方、本実施の形態では、上記と同様の異常がある場合に、電源３からの入力電圧（ゲート電圧３Ａ）の入力許可を意味する入力イネーブル信号１５Ｃの出力を停止することにより、ゲート電極印加電圧１４Ａの出力を停止するようにしている。

すなわち、本実施の形態では、電源３とスリーステートバッファ１４−２との間に、異常検出部１５からから入力される入力イネーブル信号１５Ｃに基づいて電源３からの入力電圧（ゲート電圧３Ａ）をオン・オフすることができるスイッチを含んでいる点で相違している。そこで、以下、上記第１の実施の形態と同様の構成・動作・効果の記載を適宜省略し、上記した相違点などについて詳細に説明する。

図１３は、本実施の形態におけるゲート電極駆動部４４（第２の電極駆動手段，走査電圧制御手段）および異常検出部１５の概略構成を表したものである。このゲート電極駆動部４４は、シフトレジスタ４４−１と、スリーステートバッファ４４−２と、スイッチ４４−４とを含んで構成されている。

シフトレジスタ４４−１の入力は制御信号生成部１２の出力に接続されている。スリーステートバッファ４４−２の入力はシフトレジスタ４４−１の出力およびスイッチ４４−４の出力にそれぞれ接続されている。スリーステートバッファ４４−２の出力はゲート電極２１に接続されている。スイッチ４４−４の入力は電源３の出力および異常検出部１５の出力にそれぞれ接続されている。

ゲート電極駆動部４４は、シフトレジスタ４４−１に入力されたゲート電極駆動開始パルス１２Ｃおよびゲート電極選択用シフトクロック１２Ｄに同期して、スリーステートバッファ４４−２内の一のバッファを選択するようになっている。さらに、選択されたバッファからゲート電極２１へゲート電極印加電圧４４Ａ（走査電圧）を出力するようになっている。なお、異常検出部１５から入力される入力イネーブル信号１５Ｃに基づいてスイッチ４４−４をオン・オフし、それに伴ってゲート電極印加電圧４４Ａの出力をオン・オフするようになっている。

図１４（Ａ）〜（Ｆ）は、ゲート電極駆動部４４の動作を説明するためのタイミングチャートである。具体的には、図１１と同様の異常がゲート電極選択用シフトクロック１２Ｄに生じた場合に、スリーステートバッファ４４−２に供給するゲート電圧３Ａを遮断する様子を例示したものである。

ゲート電極選択用シフトクロック１２Ｄに異常がある場合は、図１４（Ｆ）に示したように、スリーステートバッファ４４−２に供給される電源電圧４４Ｂを遮断させ、図１４（Ｃ）に示したように、スリーステートバッファ４４−２からゲート電極２１への出力を停止させる。その結果、上記第１の実施の形態において詳述したように、ゲートカソード間電圧Ｖｇｃを遮断電圧４０以下にすることができるので、通常の時間を大幅に超える時間の間、遮断電圧４０を超えるゲートカソード間電圧Ｖｇｃが画素に印加されることを防止することができる。

このように、本実施の形態によれば、ゲート電極選択用シフトクロック１２Ｄの異常時に、ゲート電極駆動部４４からゲート電極２１への出力を停止して、ゲートカソード間電圧Ｖｇｃが遮断電圧４０以下となるようにしたので、ゲート電極選択用シフトクロック１２Ｄの入力異常に基づく異常表示、表示特性劣化および画素破壊を防止することができる。

なお、放電回路１５−３にゲート電極選択用シフトクロック１２Ｄのパルス波形が入力された場合は、充電電圧Ｖｃが基準電圧Ｖｓを下回るので、それを検出した比較回路１５−４は、図１４（Ｅ）に示したように、入力イネーブル信号１５Ｃの出力を再開する。その結果、スリーステートバッファ４４−２に対する出力停止が解除される。従って、本実施の形態では、上記第１の実施の形態の場合と同様に、ゲート電極選択用シフトクロック１２Ｄが正常な状態に回復した場合、具体的には充電電圧Ｖｃが基準電圧Ｖｓ以下となった場合は、ゲート電極駆動部４４は引き続きゲート電極の走査を行うことができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。

上記第１の実施の形態では、ゲート電極選択用シフトクロック１２Ｄに異常がある場合に、ゲート電極駆動部１４からゲート電極２１への出力を停止することを目的としていたが、本実施の形態では、これとは異なり、ゲート電極駆動部１４に異常がある場合に、ゲート電極駆動部１４からゲート電極２１への出力を停止することを目的としている。

本実施の形態は、異常検出部１５の代わりに異常検出部４５を備えると共に、異常検出部４５と、制御信号生成部１２およびゲート電極駆動部１４との接続関係を改変した点で、上記第１の実施の形態と相違する。そこで、以下、上記第１の実施の形態と同様の構成・動作・効果の記載を適宜省略し、上記した相違点などについて詳細に説明する。

図１５は、本実施の形態におけるゲート電極駆動部１４および異常検出部４５の概略構成を表したものである。異常検出部４５は、遅延回路４５−１と、比較回路４５−２と、ラッチ部４５−３とを含んで構成されている。

異常検出部４５では、遅延回路４５−１の入力はシフトレジスタ１４−１の最終段出力１４Ｃに接続されている。比較回路４５−２の入力は遅延回路４５−１および制御信号生成部１２の出力にそれぞれ接続されている。ラッチ部４５−３の入力は比較回路４５−２の出力に、ラッチ部４５−３の出力はスリーステートバッファ１４−２の入力にそれぞれ接続されている。

ゲート電極駆動部１４は、シフトレジスタ１４−１に入力されたゲート電極駆動開始パルス１２Ｃおよびゲート電極選択用シフトクロック１２Ｄに同期して、スリーステートバッファ１４−２のうちの一のバッファを順次選択するようになっている。さらに、選択されたバッファからゲート電極２１へゲート電極印加電圧１４Ａ（走査電圧）を入力するようになっている。なお、電源１４−３は、スリーステートバッファ１４−２に対して電力を供給するようになっている。また、シフトレジスタ１４−１の最終段出力１４Ｃは、遅延回路４５−１に入力されるようになっている。

異常検出部４５は、ゲート電極駆動開始パルス１２Ｃの出力が”１”の時に、シフトレジスタ１４−１の最終段出力１４Ｃの出力が”０”となる場合、すなわちシフトレジスタ１４−１が異常な動作をしていて適切な周期でゲート電極駆動開始パルス１２Ｃの出力を”１”にすることができていない場合は、出力イネーブル信号４５Ａの出力を停止するようになっている。一方、ゲート電極駆動開始パルス１２Ｃの出力が”１”の時に、シフトレジスタ１４−１の最終段出力１４Ｃの出力が”１”となる場合、すなわち、シフトレジスタ１４−１が正常に動作していて適切な周期でゲート電極駆動開始パルス１２Ｃの出力を”１”にすることができている場合は、出力イネーブル信号４５Ａを出力するようになっている。

ただし、電源投入後の最初の周期では、ゲート電極駆動開始パルス１２Ｃの出力が”１”の時に、シフトレジスタ１４−１の最終段出力１４Ｃの出力が”０”となってしまう。そこで、ラッチ部４５−３では、上記のような場合を含め、正常な場合にまで出力イネーブル信号４５Ａの出力が停止されないように異常検出部４５の出力を適切に制御するようになっている。

なお、ラッチ部４５−３において、シフトレジスタ１４−１が正常な動作をしているか否かを判定するタイミングは、図１６に示したように、ゲート電極駆動開始パルス１２Ｃの出力が”１”となっている間のうちの、ある瞬間（ＴＲＧ）である。そして、一旦シフトレジスタ１４−１が正常な動作をしていると判定した場合は、次の瞬間（ＴＲＧ）にシフトレジスタ１４−１が正常な動作をしているか否かを判定した結果が出るまで、出力イネーブル信号４５Ａを出力するようになっている。一方、一旦シフトレジスタ１４−１が異常な動作をしていると判定した場合は、シフトレジスタ１４−１の回復の見込みは無いとみなして、その後は出力イネーブル信号４５Ａの出力を停止し続けるようになっている。

次に、ゲート電極駆動部１４および異常検出部２５の動作について詳細に説明する。

図１６（Ａ）〜（Ｅ）は、本実施の形態において、シフトレジスタ１４−１が正常な場合における異常検出部４５の動作を説明するためのタイミングチャートを表したものである。図１７（Ａ）〜（Ｃ）は、比較例として、異常検出部４５を備えていない場合に、シフトレジスタ１４−１に異常が生じた様子を説明するためのタイミングチャートを表したものである。具体的には、シフトレジスタ１４−１における２番目のレジスタが故障して出力が常に”１”となり、第２行目のゲート電極２１にＶｒｏｗ（Ｒ２）が印加され続ける異常が生じた場合について表したものである。図１８（Ａ）〜（Ｅ）は、本実施の形態において、シフトレジスタ１４−１に図１７（Ａ）〜（Ｃ）で示したような異常が生じた場合における異常検出部４５の動作を説明するためのタイミングチャートを表したものである。図１９は、異常検出部４５による異常検出手順を表したものである。

異常検出部４５は、素子駆動部２が動作している間、ゲート電極選択用シフトクロック１２Ｄおよびシフトレジスタ１４−１の最終段出力１４Ｃを常に監視している。図１６（Ｂ），（Ｄ）に示すように、ゲート電極選択用シフトクロック１２Ｄおよびシフトレジスタ１４−１の最終段出力５４Ｃは、同一の電圧レベルからなるパルス波形をしており、通常は同一の周期を刻んでいる。このように通常の場合は、定期的にパルス波形が遅延回路４５−１に入力される。

遅延回路４５−１では、シフトレジスタ１４−１の最終段出力１４Ｃをゲート電極選択用シフトクロック１２Ｄの半周期分だけ遅延させる。次に、比較回路４５−２では、ゲート電極駆動開始パルス１２Ｃの出力のレベルとシフトレジスタ１４−１の最終段出力１４Ｃのレベルとの比較結果をラッチ部４５−３へ入力する。すなわち、両者の電圧が同一レベルとなっていた場合は、シフトレジスタ１４−１が正常に動作していると判定し、”１”をラッチ部４５−３へ入力する。一方、両者の電圧が同一レベルとなっていなかった場合は、シフトレジスタ１４−１が正常に動作していないと判定し、”０”をラッチ部４５−３へ入力する。

ラッチ部４５−３では、上記瞬間（ＴＲＧ）における比較結果が”１”の場合は、次の瞬間（ＴＲＧ）まで出力イネーブル信号４５Ａをスリーステートバッファ１４−２に入力し続ける。逆に、上記瞬間（ＴＲＧ）における比較結果が”０”の場合は、次の入力があるか否かに関わらず出力イネーブル信号４５Ａの出力を停止し続ける。ただし、上記したように、電源投入後の最初の周期では、シフトレジスタ１４−１が正常に動作していないと判定されて、”０”がラッチ部４５−３に入力されてしまうので、このような場合は、出力イネーブル信号４５Ａの出力を停止せず、次の瞬間（ＴＲＧ）における比較結果の入力があるまで出力イネーブル信号４５Ａをスリーステートバッファ１４−２に入力し続ける。すなわち、異常検出部４５は、シフトレジスタ１４−１が正常な場合は、スリーステートバッファ１４−２に対して出力を許可する。

ここで、比較例として、シフトレジスタに異常が生じた場合に、異常検出部が素子駆動部に備えられていなかった場合について考える。例えば、図１７（Ｃ）に示したように、シフトレジスタにおける２番目のレジスタが故障して出力が常に”１”となり、第２行目のゲート電極にゲート電極印加電圧１１４Ａ（＝Ｖｒｏｗ（Ｒ２））が印加され続ける異常が生じた場合について考える。このように第２行目のゲート電極にＶｒｏｗ（Ｒ２）が印加され続ける異常が生じると、第２行目の画素に対して、長時間の間、遮断電圧４０以上の電圧が印加され続ける。その結果、画面上に横方向の高輝度線が発生するだけでなく、カソード素子が変質等による特性の劣化を生じたり、カソード素子の底面にある抵抗層が破壊されてしまう虞がある。

しかしながら、本実施の形態のように異常検出部４５が素子駆動部２に備えられている場合は、上記のような問題は解決される。具体的には、上記のように、シフトレジスタ１４−１に異常が生じた場合は、比較回路４５−２は、”０”をラッチ部４５−３に入力し、ラッチ部４５−３は、図１８（Ｅ）に示したように、直ちに出力イネーブル信号４５Ａの出力を停止する。さらに、ラッチ部４５−３は、再度第２行目のゲート電極２１にＶｒｏｗ（Ｒ２）が印加され続けるのを防止するために、例えば素子駆動部２の電源が落とされるまで、出力イネーブル信号４５Ａの出力を停止し続ける。

これにより、ゲート電極駆動部１４に異常が生じた場合は、図１８（Ｃ）に示したように、ゲート電極駆動部１４からゲート電極２１への出力を停止させることができる。その結果、上記第１の実施の形態において詳述したように、ゲートカソード間電圧Ｖｇｃを遮断電圧４０より小さくすることができるので、通常の時間を大幅に超える時間の間、遮断電圧４０を超えるゲートカソード間電圧Ｖｇｃが画素に印加されることを防止することができる。

このように、本実施の形態によれば、ゲート電極駆動部１４に異常が生じた場合に、ゲート電極駆動部１４からゲート電極２１への出力を停止して、ゲートカソード間電圧Ｖｇｃが遮断電圧４０となるようにしたので、ゲート電極選択用シフトクロック１２Ｄの入力異常に基づく異常表示、表示特性劣化および画素破壊を防止することができる。

以上、３つの実施の形態およびそれらの変形例を挙げて本発明を説明したが、本発明は、これらに限定されず、種々の変形が可能である。

例えば、上記第１および第３の実施の形態では、ゲート電極選択用シフトクロック１２Ｄに入力異常またはシフトレジスタ１４−１に動作異常がある場合に、スリーステートバッファ１４−２への入力をオフするようにしていたが、本発明はこれに限定されるものではなく、ゲート電極選択用シフトクロックに入力異常またはシフトレジスタに動作異常がある場合に、ゲート電極印加電圧をオフすることができれば、ゲート電極駆動部および異常検出部はどのような構成であっても構わない。

また、上記第３の実施の形態では、ゲート電極駆動部１４を備えるようにしていたが、上記第２の実施の形態の場合と同様に、ゲート電極駆動部１４に代えて、ゲート電極駆動部４４を備えるようにしてもよい。このように、ゲート電極駆動部４４を備えるようにしたとしても、上記第３の実施の形態と同様の効果を奏することができるからである。

また、上記第１ないし第３の実施の形態およびそれらの変形例では、ゲート電極選択用シフトクロック１２Ｄに入力異常またはシフトレジスタ１４−１，４４−１のいずれか一方の動作異常を検出するようにしていたが、双方を同時に検出するようにしてもよい。具体的には、異常検出部１５および４５を同時に備えるようにしてもよい。

また、上記第２実施の形態および上記第３の実施の形態の変形例では、ゲート電極選択用シフトクロック１２Ｄに入力異常またはシフトレジスタ４４−１に動作異常がある場合に、スリーステートバッファ４４−２に電力を供給している電源３の出力（ゲート電圧３Ａ）をオフすることにより、ゲートカソード間電圧Ｖｇｃを遮断電圧４０以下にするようにしていたが、本発明はこれに限定されるものではなく、ゲート電極選択用シフトクロックに入力異常またはシフトレジスタに動作異常がある場合に、ゲート電極印加電圧の出力を下げることにより、ゲートカソード間電圧を遮断電圧以下にするようにしてもよい。そこで、上記第２の実施の形態の変形例を代表として、以下に詳細に説明する。

図２０は、本変形例における、ゲート電極駆動部５４、異常検出部１５および電源４の概略構成を表したものである。図２１は、電源４の概略構成を表したものである。本変形例は、異常検出部１５の出力が電源４のＰＷＭ回路７４の入力に接続され、電源４の出力がスリーステートバッファ５４−２に直接接続されている点で、上記第２の実施の形態と相違する。そこで、以下、上記第２の実施の形態と同様の構成・動作・効果の記載を適宜省略し、上記した相違点などについて詳細に説明する。

電源４のＰＷＭ回路７４は、電源４の出力電圧（ゲート電圧４Ａ）の出力許可を意味する出力イネーブル信号１５Ｂの入力がないと、パルス信号７４Ａをドライブ回路７３に出力できないようになっている。ドライブ回路７３は、パルス信号７４Ａの入力がないと、パルス信号６７ＡをＭＯＳＦＥＴ６８のゲートに出力することができないようになっている。

この変形例では、ゲート電極選択用シフトクロック１２Ｄに異常がある場合は、スリーステートバッファ５４−２へ電力を供給する電源４の出力（ゲート電圧４Ａ）を低下させ、ゲート電極印加電圧５４Ａを、例えば３５Ｖから２０Ｖに低下させる。このとき、カソード電極印加電圧１３Ａは、映像信号に対応して０Ｖ〜１５Ｖとなっている。このため、カソード電極２０を基準としたゲートカソード間電圧Ｖｇｃは、０Ｖ〜２０Ｖとなることから、遮断電圧４０（例えば２０Ｖ）を越えることはなく、カソード素子２５から電子２９が放出されて発光層２７が発光することはない。

その結果、上記第１の実施の形態において詳述したように、ゲートカソード間電圧Ｖｇｃを遮断電圧４０以下にすることができるので、通常の時間を大幅に超える時間の間、遮断電圧４０を超えるゲートカソード間電圧Ｖｇｃが画素に印加されることを防止することができる。

従って、本変形例では、画面上に横方向の高輝度線が発生するという異常表示が生じる虞はなく、さらに、カソード素子が変質等による表示特性劣化を生じたり、カソード素子の底面にある抵抗層が破壊されるなどの画素破壊が生じる虞もない。

このように、本変形例によれば、ゲート電極選択用シフトクロック１２Ｄの異常時に、ゲート電極駆動部５４からゲート電極２１への出力を下げて、ゲートカソード間電圧Ｖｇｃが遮断電圧４０以下となるようにしたので、ゲート電極選択用シフトクロック１２Ｄの入力異常に基づく異常表示、表示特性劣化および画素破壊を防止することができる。

なお、本変形例では、ゲートカソード間電圧Ｖｇｃが遮断電圧４０以下となるようにしたが、表示特性劣化または画素破壊が生じる可能性がほとんどない場合は、ゲートカソード間電圧Ｖｇｃが遮断電圧４０よりも多少大きくなるようにしてもよい。例えば、ゲートカソード間電圧Ｖｇｃが２０Ｖ〜２５Ｖ程度になるようにしてもよい。

また、本発明は、上述のような電界放出型ディスプレイに適用されるだけでなく、例えば有機ＥＬディスプレイ、ＬＣＤなどの画像表示装置にも適用され得る。また、本発明は、パッシブマトリクス方式の駆動方式からなるディスプレイに適用されるだけでなく、アクティブマトリクス方式の駆動方式からなるディスプレイにも適用され得る。

また、本実施の形態における画像表示装置では、上述のように、カソード電極駆動部１３およびゲート電極駆動部１４，４４および５４は、デジタル映像信号１０Ａに含まれる水平同期信号１１Ｂおよび垂直同期信号１１Ｃに基づいて映像を表示するようにしている。そのため、例えば、これらの信号に異常が発生した場合、またはこれらの信号に基づいて生成されたゲート電極選択用シフトクロック１２Ｄに異常が発生した場合は、上記で述べた問題が生じ得る。そこで、これらの信号とは異なる同期信号を別個に生成し、この同期信号に基づいて映像を表示することにより、たとえ水平同期信号１１Ｂなどに異常が生じたとしても、この異常が原因となって上記問題が生じないように構成することも考えられる。しかしながら、このような新たな構成を有するとしても、この同期信号に異常が生じた場合は、同様の問題が生じ得る。したがって、本実施の形態における異常検出部１５または４５によれば、上述のような別個の同期信号を用いるように構成した場合であっても、この同期信号に異常が生じた場合は、同様の問題が生じないようにすることができる。

本発明の第１の実施の形態における画像表示装置の概略構成図である。画像表示素子のＸ軸およびＹ軸に垂直な面における断面図である。画像表示素子の斜視図である。ゲート電極駆動部および異常検出部の概略構成図である。電源の概略構成図である。画像表示装置の電子放出特性図である。素子駆動部の主な信号の波形図である。カソード電極印加電圧のＸ軸方向の波形図である。正常時における異常検出部の動作を説明するための波形図である。比較例について説明するための波形図である。異常時における異常検出部の動作を説明するための波形図である。異常を検出する手順を説明するための流れ図である。本発明の第２の実施の形態におけるゲート電極駆動部および異常検出部の概略構成図である。異常時における異常検出部の動作を説明するための波形図である。本発明の第３の実施の形態におけるゲート電極駆動部および異常検出部の概略構成図である。正常時における異常検出部の動作を説明するための波形図である。比較例について説明するための波形図である。異常時における異常検出部の動作を説明するための波形図である。異常を検出する手順を説明するための流れ図である。第２の実施の形態の変形例におけるゲート電極駆動部および異常検出部の概略構成図である。図２０の電源の概略構成図である。

符号の説明

１…画像表示素子、２…、素子駆動部、３，４…電源、３Ａ…ゲート電圧、９Ａ…アナログ映像信号、１０…Ａ／Ｄ変換部、１０Ａ…デジタル映像信号、１１…映像信号処理部、１１Ａ…第ｊ行目の映像信号、１１Ｂ…水平同期信号、１１Ｃ…垂直同期信号、１２…制御信号生成部、１２Ａ…映像信号取込開始パルス、１２Ｂ…カソード電極駆動開始パルス、１２Ｃ…ゲート電極駆動開始パルス、１２Ｄ…水平同期信号、１３…カソード電極駆動部、１３Ａ…カソード電極印加電圧、１４，４４，５４…ゲート電極駆動部、１４Ａ，４４Ａ，５４Ａ…ゲート電極印加電圧、１４Ｃ…シフトレジスタの最終段出力、１４−１，４４−１，５４−１…シフトレジスタ、１４−２，４４−２，５４−２…スリーステートバッファ、１５，４５…異常検出部、１５Ａ，１５Ｂ，４５Ａ…出力イネーブル信号、１５Ｃ…入力イネーブル信号、１５−１…充電素子、１５−２…充電回路、１５−３…放電回路、１５−４，４５−２…比較回路、２０…カソード電極、２１…ゲート電極、２２…支持体、２３…抵抗層、２４…絶縁層、２５…カソード素子、２６…アノード基板、２７…発光層、２７Ｂ…Ｂ用発光層、２７Ｇ…Ｇ用発光層、２７Ｒ…Ｒ用発光層、２８…アノード電極、２９…電子、３０…孔、３１…アノードパネル、３２…カソードパネル、３３…電子放出領域、３４…発光、３５…ブラックマトリクス、４０…遮断電圧、４４−４…スイッチ、４５−１…遅延回路、４５−３…ラッチ部、５４−４…可変抵抗、６１…整流平滑回路、６２…チョッパ回路、６３…整流回路、６４…平滑コンデンサ、６５…電力変換回路、６６…電圧検出回路、６６Ａ…信号、６７…電圧調整回路、６８…ＭＯＳＦＥＴ、６９…ダイオード、７０…リアクトル、７１…コンデンサ、７２，７４…ＰＷＭ回路、７２Ａ，７４Ａ…パルス信号、７３…ドライブ回路、Ｂ１〜ｎ…バッファ、ＳＲ１〜ｎ…レジスタ、ＴＲＧ…トリガ、Ｖｃ…充電電圧、Ｖｓ…基準電圧。

Claims

マトリクス配置された画素を選択駆動することによって画像を表示する画像表示装置であって、
各画素の位置において互いに交差して対向するように、列方向および行方向にそれぞれ延在する複数の第１の電極および複数の第２の電極と、
映像信号に対応した画素電圧を前記第１の電極に印加する第１の電極駆動手段と、
入力される走査クロックに基づき、駆動対象の画素の行を選択するための走査電圧を前記第２の電極に順次印加する第２の電極駆動手段と、
前記走査クロックの入力異常を検出する異常検出手段と、
前記走査クロックの入力異常が検出されたとき、前記第１の電極を基準とする前記第１の電極と前記第２の電極との間の電位差が所定の値以下となるように、前記第２の電極駆動手段から前記第２の電極に印加される前記走査電圧の出力を制御する走査電圧制御手段と
を備え、
前記異常検出手段は、
充電素子と、
前記充電素子を充電する充電回路と、
前記走査クロックの入力に応じて前記充電素子を放電させる放電回路と、
前記充電素子の充電電圧を基準電圧と比較し、前記充電電圧が前記基準電圧を越えたときに前記走査クロックの入力異常を検出する比較回路と
を有する画像表示装置。
前記走査電圧制御手段は、前記第２の電極駆動手段における前記走査電圧の出力をオフすることにより、前記電位差を前記所定の値以下にする
ことを特徴とする請求項１に記載の画像表示装置。
前記走査電圧制御手段は、前記第２の電極駆動手段に電力を供給している電源の出力をオフすることにより、前記電位差を前記所定の値以下にする
ことを特徴とする請求項１に記載の画像表示装置。
前記走査電圧制御手段は、前記第２の電極駆動手段に電力を供給している電源の出力を下げることにより、前記電位差を前記所定の値以下にする
ことを特徴とする請求項１に記載の画像表示装置。