JP3930332B2 - 集積回路、液晶表示装置、及び信号伝送システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルを駆動するドライバＩＣに関し、詳しくは表示データに基づいて液晶パネルのデータバスラインを駆動するＬＣＤデータドライバに関する。
【従来の技術】
液晶パネル（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）では、トランジスタを含む画素が縦横に配置され、横方向に延びるゲートバスラインが各画素のトランジスタのゲートに接続され、縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。液晶パネルにデータ表示する際には、ゲートドライバによりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバから各画素に横１ライン分のデータを一斉に書き込む。
【０００２】
従来の一般的な構成では、ＬＣＤデータドライバは表示データ信号やクロック信号等を伝播するバスに共通に接続される。このような構成では、信号配線が互いに交差するために、実装時の基板の層数が多くなってしまうという問題がある。そこで基板の層数を少なくするために、ＬＣＤデータドライバをカスケード接続して、各ＬＣＤデータドライバからの出力を次段のＬＣＤデータドライバに供給する方式が用いられる。
【０００３】
カスケード接続構成は、ＬＣＤデータドライバを直列に接続する形態のため実装時の信号配線が交差することなく、基板の層数を減らすことができる。これにより基板を低コストで製造することが可能となる。
【発明が解決しようとする課題】
ＬＣＤデータドライバをカスケード接続した場合、あるドライバデバイスに信号が入力されると、出力バッファを介して次段のドライバデバイスにその信号が供給される。この際、バッファにおける信号立ち上がりの信号遅延と信号立下りの信号遅延とには製造プロセスに起因する差があり、入力される信号と出力される信号とではデューティ比が若干異なるものとなってしまう。
【０００４】
同様の遅延特性を有するＬＣＤデータドライバをカスケード接続した場合、信号が各ＬＣＤデータドライバを通過するたびにデューティ比の誤差が蓄積され、多段のドライバを通過した後には、無視できないほどのデューティ比の誤差が生じる場合がある。例えばＳＸＧＡのＬＣＤパネルでは、１０個のＬＣＤデータドライバがカスケード接続されており、累積されるデューティ比の誤差によって、信号が正常な形として伝搬されない可能性がある。
【０００５】
以上を鑑みて、本発明は、デューティ比の誤差が蓄積されないＬＣＤデータドライバ及びそのようなＬＣＤデータドライバを用いた液晶パネルを提供することを目的とする。
【課題を解決するための手段】
本発明による集積回路は、外部から供給される入力信号を第１の入力信号とし、切換信号が第１の状態のときに該第１の入力信号を反転して出力し該切換信号が第２の状態のときに該第１の入力信号をそのまま出力する第１の信号反転切換回路と、該第１の信号反転切換回路の出力に基づいて信号処理を行う信号処理回路と、該信号処理回路をそのまま通過する該第１の信号反転切換回路の出力を第２の入力信号として、該切換信号が該第２の状態のときに該第２の入力信号を反転して出力し該切換信号が該第１の状態のときに該第２の入力信号をそのまま出力する第２の信号反転切換回路を含むことを特徴とする。
【０００６】
上記の回路構成を有する本発明のデータドライバにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【０００７】
また本発明による液晶表示装置は、液晶パネルと、該液晶パネルのゲートバスラインを駆動するゲートドライバと、該液晶パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバを含み、該複数のデータドライバの各々は上記第１の信号反転切換回路と第２の信号反転切換回路とを含み前段からの信号を反転して次段に伝達する構成を有することを特徴とする。
【０００８】
また本発明による信号伝送システムは、カスケード接続された複数の集積回路を含み、該複数の集積回路の各々は上記第１の信号反転切換回路と第２の信号反転切換回路とを含み前段からの信号を反転して次段に伝達する構成を有することを特徴とする。
【０００９】
上記の液晶表示装置及び信号伝送システムにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、本発明を適用した液晶表示装置の構成の一例を示す図である。
【００１１】
図１の液晶表示装置は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ１２、及び複数のカスケード接続されるデータドライバＩＣ１３を含む。
【００１２】
ＬＣＤパネル１０には、図示されないトランジスタを含む画素が縦横に配置され、ゲートドライバ１２から横方向に延びるゲートバスラインが各画素のトランジスタのゲートに接続され、データドライバＩＣ１３から縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。ＬＣＤパネル１０にデータ表示する際には、ゲートドライバ１２によりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバＩＣ１３から各画素に横１ライン分のデータを一斉に書き込む。
【００１３】
制御回路１１は、ゲートドライバ１２とデータドライバＩＣ１３とを制御して、ＬＣＤパネル１０に対するデータ表示を行うための回路である。この制御回路１１は、データドライバＩＣ１３に対してクロック信号、データ信号、及び各種制御信号を供給すると共に、ゲートドライバ１２に対してクロック信号及び各種制御信号を供給する。
【００１４】
本発明の液晶表示装置においては、データドライバＩＣ１３は図１に示されるようにカスケード接続される。先頭のデータドライバＩＣ１３に供給される信号は、このデータドライバＩＣ１３を介して次段のデータドライバＩＣ１３に供給され、以降順次、各段のデータドライバＩＣ１３から次段のデータドライバＩＣ１３に信号が供給される。
【００１５】
本発明においては、各データドライバＩＣ１３において信号の論理を反転する構成となっている。図１において、信号の論理が反転される様子を、データドライバＩＣ１３間を接続する信号線１５に対して模式的に示す。このように各データドライバＩＣ１３において信号の論理を反転することで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３を多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【００１６】
図２は、データドライバＩＣ１３の構成の一例を示す図である。
【００１７】
図２のデータドライバＩＣ１３は、入力バッファ２１乃至２３、信号反転切換回路２４、クロック制御回路２５、データ制御回路２６、インバータ２７、信号反転切換回路２８、出力バッファ２９及び３０、及び内部回路３１を含む。
【００１８】
図２の例では、クロック信号ＣＬＫのみを論理反転する構成となっている。信号反転切換回路２４及び信号反転切換回路２８の何れか一方において、クロック信号ＣＬＫを反転する。信号反転切換回路２４及び信号反転切換回路２８の何れにおいて反転処理を実行するかは、偶奇切換信号により決定する。カスケード接続される複数のデータドライバＩＣ１３のうちで、奇数番目のデータドライバＩＣ１３には例えばＬＯＷの偶奇切換信号が供給され、偶数番目のデータドライバＩＣ１３には例えばＨＩＧＨの偶奇切換信号が供給される。図１に例示されるように、この偶奇切換信号として、奇数番目のデータドライバＩＣ１３には基板からグランド電位ＧＮＤを供給し、偶数番目のデータドライバＩＣ１３には基板から電源電位ＶＤＤを供給してよい。
【００１９】
入力されるクロック信号ＣＬＫｉｎが正規の論理に対して反転されている論理の場合には、信号反転切換回路２４で論理を反転させることで、クロック制御回路２５において使用するクロック信号ＣＬＫが正規の論理になるようにする。この場合信号反転切換回路２８においては論理反転することなく、次段に出力するクロック信号ＣＬＫｏｕｔを入力クロック信号ＣＬＫｉｎと逆の論理とする。
【００２０】
入力されるクロック信号ＣＬＫｉｎが正規の論理である場合には、信号反転切換回路２４では論理を反転せずにクロック制御回路２５において使用するクロック信号ＣＬＫが正規の論理になるようにする。この場合信号反転切換回路２８において論理を反転し、次段に出力するクロック信号ＣＬＫｏｕｔを入力クロック信号ＣＬＫｉｎとは逆の論理とする。
【００２１】
以下に、図２のデータドライバＩＣ１３の動作を詳細に説明する。
【００２２】
入力バッファ２１には、前段のデータドライバＩＣ１３からクロック信号ＣＬＫｉｎが入力される。但し当該データドライバＩＣ１３が先頭の位置にあれば、クロック信号ＣＬＫｉｎは、図１の制御回路１１から供給されることになる。入力バッファ２１は、クロック信号ＣＬＫを信号反転切換回路２４に供給する。信号反転切換回路２４には更に、入力バッファ２３を介して偶奇切換信号が供給される。
【００２３】
信号反転切換回路２４は、インバータ４１及びスイッチ４２を含み、偶奇切換信号に応じてスイッチ４２の接続先を切り替えることで、クロック信号ＣＬＫ或いはインバータ４１の出力であるクロック信号ＣＬＫの反転信号を選択し、選択された信号をクロック制御回路２５に供給する。クロック制御回路２５は、供給されるクロック信号ＣＬＫに基づいて、タイミング制御信号を生成してデータ制御回路２６及び内部回路３１に供給する。
【００２４】
入力バッファ２２は、図１の制御回路１１或いは前段のデータドライバＩＣ１３からデータ信号ＤＡＴＡｉｎを受け取り、データ信号ＤＡＴＡをデータ制御回路２６に供給する。データ制御回路２６は、クロック制御回路２５からのタイミング制御信号に応じて、入力バッファ２２から順次供給される各画素のデータ信号ＤＡＴＡを内部のレジスタ回路に格納する。このようにして、１水平周期分の表示データのうちで当該データドライバＩＣ１３が表示する分の表示データが内部レジスタに格納される。
【００２５】
データ制御回路２６に格納された表示データは、内部回路３１に供給される。内部回路３１は、ラッチ回路、階調電圧作成回路、出力バッファ回路等を含む。この内部回路３１は、クロック制御回路２５から供給されるタイミング制御信号に基づいて、データ制御回路２６から供給される表示データをラッチ回路にラッチする。ラッチ回路に格納されている表示データは、階調電圧作成回路に供給される。階調電圧作成回路には、各データラインに対応してＤＡ変換回路が設けられており、このＤＡ変換回路で入力表示データをＤＡ変換し、アナログ階調信号として出力する。出力バッファ回路は、階調電圧作成回路から各データライン毎にアナログ階調信号を受け取り、受け取ったアナログ階調信号を、データラインを駆動するデータライン駆動信号としてＬＣＤパネル１０（図１）に出力する。
【００２６】
クロック制御回路２５は、信号反転切換回路２４から受け取ったクロック信号ＣＬＫ或いはその反転信号を、そのまま信号反転切換回路２８に供給する。信号反転切換回路２８には更に、入力バッファ２３及びインバータ２７を介して偶奇切換信号の反転信号が供給される。信号反転切換回路２８は、インバータ４３及びスイッチ４４を含み、偶奇切換信号の反転信号に応じてスイッチ４４の接続先を切り替えることで、クロック制御回路２５の出力或いはクロック制御回路２５の出力の反転信号を選択し、選択された信号を出力バッファ２９に供給する。出力バッファ２９は、供給された信号をクロック信号ＣＬＫｏｕｔとして次段のデータドライバＩＣ１３に出力する。
【００２７】
データ制御回路２６を通過するデータ信号ＤＡＴＡは、出力バッファ３０を介して、データ信号ＤＡＴＡｏｕｔとして次段のデータドライバＩＣ１３に出力される。
【００２８】
図３は、偶数番位置及び奇数番位置における信号反転処理の違いを示す図である。
【００２９】
図３（ａ）には、奇数段に配置されるデータドライバＩＣ１３における信号伝播経路を示す。また図３（ｂ）には、偶数段に配置されるデータドライバＩＣ１３における信号伝播経路を示す。なお図３においては、クロック信号の信号伝播経路のみを示し、データ信号関連の回路は図示を省略してある。
【００３０】
奇数段に配置されるデータドライバＩＣ１３においては、入力信号の論理は正規のものであるので、図３（ａ）に示されるように、信号反転切換回路２４では論理反転せずに、信号反転切換回路２８で論理反転を行う。これにより、クロック制御回路２５における信号制御は正規の論理の信号を用いて実行すると共に、入力バッファ２１への入力信号と出力バッファ２９からの出力信号との論理を反転することが出来る。
【００３１】
また偶数段に配置されるデータドライバＩＣ１３においては、入力信号の論理は正規の論理とは反転したものであるので、図３（ｂ）に示すように、信号反転切換回路２４で論理を反転させ、信号反転切換回路２８では論理を反転させない。これにより、クロック制御回路２５における信号制御は、正規の論理の信号を用いて実行すると共に、入力バッファ２１への入力信号と出力バッファ２９からの出力信号との論理を反転することが出来る。
【００３２】
図４は、多段接続したデータドライバＩＣにクロック信号を伝播させた際のデューティ比の誤差を示す図である。
【００３３】
図４（ａ）には、従来のデータドライバＩＣを多段接続した場合の第１段への入力クロック信号及び各段データドライバＩＣの出力クロック信号を示す。また図４（ｂ）には、本発明のデータドライバＩＣ１３を多段接続した場合の第１段への入力クロック信号及び各段データドライバＩＣ１３の出力クロック信号を示す。図４（ａ）及び（ｂ）共に、信号立ち上がりの遅延時間に対して信号立ち下りの遅延時間が大きい出力バッファを使用した場合を示す。即ち各段のデータドライバＩＣにおいて、入力クロック信号のパルス幅に対して、出力クロック信号のパルス幅は若干広がることになる。
【００３４】
図４（ａ）に示されるように、従来のデータドライバＩＣを多段接続した場合には、各段においてデューティ比の誤差が蓄積されていく。このために、最終段のデータドライバＩＣの出力は、デューティ比が５０％の初段への入力クロック信号とは全く異なる波形となっている。
【００３５】
これに対して本発明のデータドライバＩＣ１３を多段接続した場合には、図４（ｂ）に示されるように、各段においてデューティ比の誤差が相殺されるので、誤差が蓄積されることはない。従って、最終段のデータドライバＩＣの出力であっても、デューティ比が５０％の初段への入力クロック信号に近い波形を保つことが出来る。
【００３６】
このように、本発明のデータドライバＩＣ１３においては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３を多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、偶奇切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【００３７】
図５は、データドライバＩＣの構成の別の一例を示す図である。
【００３８】
図５のデータドライバＩＣ１３Ａは、図２のデータドライバＩＣ１３に対して、信号反転切換回路３２及び信号反転切換回路３３がデータ信号ＤＡＴＡの反転処理のために新たに設けられている点が異なる。その他の構成は、図２のデータドライバＩＣ１３と同様である。
【００３９】
図５の例では、クロック信号ＣＬＫだけでなくデータ信号ＤＡＴＡも論理反転する構成となっている。信号反転切換回路３２及び信号反転切換回路３３の何れか一方において、データ信号ＤＡＴＡを反転する。信号反転切換回路３２及び信号反転切換回路３３の何れにおいて反転処理を実行するかは、偶奇切換信号により決定する。カスケード接続される複数のデータドライバＩＣ１３Ａのうちで、偶数番目のデータドライバＩＣ１３Ａには例えばＨＩＧＨの偶奇切換信号が供給され、奇数番目のデータドライバＩＣ１３Ａには例えばＬＯＷの偶奇切換信号が供給される。
【００４０】
入力されるデータ信号ＤＡＴＡｉｎが正規の論理に対して反転されている論理の場合には、信号反転切換回路３２で論理を反転させることで、データ制御回路２６において使用するデータ信号ＤＡＴＡが正規の論理になるようにする。この場合信号反転切換回路３３においては論理反転することなく、次段に出力するデータ信号ＤＡＴＡｏｕｔを入力データ信号ＤＡＴＡｉｎと逆の論理とする。
【００４１】
入力されるデータ信号ＤＡＴＡｉｎが正規の論理である場合には、信号反転切換回路３２では論理を反転せずにデータ制御回路２６において使用するデータ信号ＤＡＴＡが正規の論理になるようにする。この場合信号反転切換回路３３において論理を反転し、次段に出力するデータ信号ＤＡＴＡｏｕｔを入力データ信号ＤＡＴＡｉｎとは逆の論理とする。
【００４２】
データ信号ＤＡＴＡの論理反転処理を行う以外、図５のデータドライバＩＣ１３Ａの動作は図２のデータドライバＩＣ１３の動作と同様であるので、詳細な動作説明は省略する。
【００４３】
このようにして図５のデータドライバＩＣ１３Ａにおいては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡの双方に対して、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３Ａを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、偶奇切換信号により内部信号処理の前段或いは後段で実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【００４４】
図６は、本発明による信号反転切換回路の実施例を示す図である。図６に示される信号反転切換回路を、図２の信号反転切換回路２４及び信号反転切換回路２８、また図５の信号反転切換回路３２及び信号反転切換回路３３として使用してよい。
【００４５】
図６の信号反転切換回路は、インバータ５１及び５２と、トランスファーゲート５３及び５４を含む。偶奇切換信号（又はその反転信号）がＨＩＧＨのときにトランスファーゲート５４が導通し、偶奇切換信号（又はその反転信号）がＬＯＷのときにトランスファーゲート５３が導通する。トランスファーゲート５４が導通する場合には、入力信号ＩＮがそのままトランスファーゲート５４を通過して出力信号ＯＵＴとして出力される。トランスファーゲート５３が導通する場合には、入力信号ＩＮがインバータ５１を介して反転され、トランスファーゲート５３を通過して出力信号ＯＵＴとして出力される。
【００４６】
図７は、本発明による信号反転切換回路の別の実施例を示す図である。図７に示される信号反転切換回路を、図２の信号反転切換回路２４及び信号反転切換回路２８、また図５の信号反転切換回路３２及び信号反転切換回路３３として使用してよい。
【００４７】
図７の信号反転切換回路は、インバータ６１及び６２と、ＮＡＮＤ回路６３乃至６５を含む。偶奇切換信号（又はその反転信号）がＨＩＧＨのときには、入力信号ＩＮがＮＡＮＤ回路６４により反転されて、その後ＮＡＮＤ回路６５により更に反転される。従って、この場合には入力信号ＩＮと同論理の出力信号ＯＵＴが出力される。また偶奇切換信号（又はその反転信号）がＬＯＷのときには、インバータ６１の出力である入力信号ＩＮの反転信号がＮＡＮＤ回路６３により反転されて、その後ＮＡＮＤ回路６５により更に反転される。従って、この場合には入力信号ＩＮと反転論理の出力信号ＯＵＴが出力される。
【００４８】
このように本発明で使用する信号反転切換回路は、トランスファーゲートによる選択回路や組み合せ論理回路を用いて容易に実現することが出来る。
【００４９】
なお本発明によるカスケード接続間の信号伝送における信号論理反転は、液晶表示装置のデータドライバにのみ適用が限られるものではない。本発明による信号論理反転処理は、複数のデバイスをカスケード接続して信号を順次次段に伝送していくシステム一般に適用可能であり、このようなシステムにおいてデューティ比の誤差が各段で蓄積されていくことを防ぐことが出来る。またそのようなシステムにおいて使用するデバイスとして、図３に示されるように入力側と出力側とに２つの信号反転切換回路を備え、これにより信号反転処理を行う構成のデバイスを使用することが出来る。
【００５０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によるデータドライバＩＣにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【００５１】
またこの論理反転処理を、切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置の構成の一例を示す図である。
【図２】データドライバＩＣ１３の構成の一例を示す図である。
【図３】偶数番位置及び奇数番位置における信号反転処理の違いを示す図である。
【図４】多段接続したデータドライバＩＣにクロック信号を伝播させた際のデューティ比の誤差を示す図である。
【図５】データドライバＩＣの構成の別の一例を示す図である。
【図６】本発明による信号反転切換回路の実施例を示す図である。
【図７】本発明による信号反転切換回路の別の実施例を示す図である。
【符号の説明】
１０ ＬＣＤパネル
１１ 制御回路
１２ ゲートドライバ
１３ データドライバＩＣ
２１、２２、２３ 入力バッファ
２４ 信号反転切換回路
２５ クロック制御回路
２６ データ制御回路
２７ インバータ
２８ 信号反転切換回路
２９、３０ 出力バッファ
３１ 内部回路
【発明の属する技術分野】
本発明は、液晶パネルを駆動するドライバＩＣに関し、詳しくは表示データに基づいて液晶パネルのデータバスラインを駆動するＬＣＤデータドライバに関する。
【従来の技術】
液晶パネル（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）では、トランジスタを含む画素が縦横に配置され、横方向に延びるゲートバスラインが各画素のトランジスタのゲートに接続され、縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。液晶パネルにデータ表示する際には、ゲートドライバによりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバから各画素に横１ライン分のデータを一斉に書き込む。
【０００２】
従来の一般的な構成では、ＬＣＤデータドライバは表示データ信号やクロック信号等を伝播するバスに共通に接続される。このような構成では、信号配線が互いに交差するために、実装時の基板の層数が多くなってしまうという問題がある。そこで基板の層数を少なくするために、ＬＣＤデータドライバをカスケード接続して、各ＬＣＤデータドライバからの出力を次段のＬＣＤデータドライバに供給する方式が用いられる。
【０００３】
カスケード接続構成は、ＬＣＤデータドライバを直列に接続する形態のため実装時の信号配線が交差することなく、基板の層数を減らすことができる。これにより基板を低コストで製造することが可能となる。
【発明が解決しようとする課題】
ＬＣＤデータドライバをカスケード接続した場合、あるドライバデバイスに信号が入力されると、出力バッファを介して次段のドライバデバイスにその信号が供給される。この際、バッファにおける信号立ち上がりの信号遅延と信号立下りの信号遅延とには製造プロセスに起因する差があり、入力される信号と出力される信号とではデューティ比が若干異なるものとなってしまう。
【０００４】
同様の遅延特性を有するＬＣＤデータドライバをカスケード接続した場合、信号が各ＬＣＤデータドライバを通過するたびにデューティ比の誤差が蓄積され、多段のドライバを通過した後には、無視できないほどのデューティ比の誤差が生じる場合がある。例えばＳＸＧＡのＬＣＤパネルでは、１０個のＬＣＤデータドライバがカスケード接続されており、累積されるデューティ比の誤差によって、信号が正常な形として伝搬されない可能性がある。
【０００５】
以上を鑑みて、本発明は、デューティ比の誤差が蓄積されないＬＣＤデータドライバ及びそのようなＬＣＤデータドライバを用いた液晶パネルを提供することを目的とする。
【課題を解決するための手段】
本発明による集積回路は、外部から供給される入力信号を第１の入力信号とし、切換信号が第１の状態のときに該第１の入力信号を反転して出力し該切換信号が第２の状態のときに該第１の入力信号をそのまま出力する第１の信号反転切換回路と、該第１の信号反転切換回路の出力に基づいて信号処理を行う信号処理回路と、該信号処理回路をそのまま通過する該第１の信号反転切換回路の出力を第２の入力信号として、該切換信号が該第２の状態のときに該第２の入力信号を反転して出力し該切換信号が該第１の状態のときに該第２の入力信号をそのまま出力する第２の信号反転切換回路を含むことを特徴とする。
【０００６】
上記の回路構成を有する本発明のデータドライバにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【０００７】
また本発明による液晶表示装置は、液晶パネルと、該液晶パネルのゲートバスラインを駆動するゲートドライバと、該液晶パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバを含み、該複数のデータドライバの各々は上記第１の信号反転切換回路と第２の信号反転切換回路とを含み前段からの信号を反転して次段に伝達する構成を有することを特徴とする。
【０００８】
また本発明による信号伝送システムは、カスケード接続された複数の集積回路を含み、該複数の集積回路の各々は上記第１の信号反転切換回路と第２の信号反転切換回路とを含み前段からの信号を反転して次段に伝達する構成を有することを特徴とする。
【０００９】
上記の液晶表示装置及び信号伝送システムにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、本発明を適用した液晶表示装置の構成の一例を示す図である。
【００１１】
図１の液晶表示装置は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ１２、及び複数のカスケード接続されるデータドライバＩＣ１３を含む。
【００１２】
ＬＣＤパネル１０には、図示されないトランジスタを含む画素が縦横に配置され、ゲートドライバ１２から横方向に延びるゲートバスラインが各画素のトランジスタのゲートに接続され、データドライバＩＣ１３から縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。ＬＣＤパネル１０にデータ表示する際には、ゲートドライバ１２によりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバＩＣ１３から各画素に横１ライン分のデータを一斉に書き込む。
【００１３】
制御回路１１は、ゲートドライバ１２とデータドライバＩＣ１３とを制御して、ＬＣＤパネル１０に対するデータ表示を行うための回路である。この制御回路１１は、データドライバＩＣ１３に対してクロック信号、データ信号、及び各種制御信号を供給すると共に、ゲートドライバ１２に対してクロック信号及び各種制御信号を供給する。
【００１４】
本発明の液晶表示装置においては、データドライバＩＣ１３は図１に示されるようにカスケード接続される。先頭のデータドライバＩＣ１３に供給される信号は、このデータドライバＩＣ１３を介して次段のデータドライバＩＣ１３に供給され、以降順次、各段のデータドライバＩＣ１３から次段のデータドライバＩＣ１３に信号が供給される。
【００１５】
本発明においては、各データドライバＩＣ１３において信号の論理を反転する構成となっている。図１において、信号の論理が反転される様子を、データドライバＩＣ１３間を接続する信号線１５に対して模式的に示す。このように各データドライバＩＣ１３において信号の論理を反転することで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３を多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【００１６】
図２は、データドライバＩＣ１３の構成の一例を示す図である。
【００１７】
図２のデータドライバＩＣ１３は、入力バッファ２１乃至２３、信号反転切換回路２４、クロック制御回路２５、データ制御回路２６、インバータ２７、信号反転切換回路２８、出力バッファ２９及び３０、及び内部回路３１を含む。
【００１８】
図２の例では、クロック信号ＣＬＫのみを論理反転する構成となっている。信号反転切換回路２４及び信号反転切換回路２８の何れか一方において、クロック信号ＣＬＫを反転する。信号反転切換回路２４及び信号反転切換回路２８の何れにおいて反転処理を実行するかは、偶奇切換信号により決定する。カスケード接続される複数のデータドライバＩＣ１３のうちで、奇数番目のデータドライバＩＣ１３には例えばＬＯＷの偶奇切換信号が供給され、偶数番目のデータドライバＩＣ１３には例えばＨＩＧＨの偶奇切換信号が供給される。図１に例示されるように、この偶奇切換信号として、奇数番目のデータドライバＩＣ１３には基板からグランド電位ＧＮＤを供給し、偶数番目のデータドライバＩＣ１３には基板から電源電位ＶＤＤを供給してよい。
【００１９】
入力されるクロック信号ＣＬＫｉｎが正規の論理に対して反転されている論理の場合には、信号反転切換回路２４で論理を反転させることで、クロック制御回路２５において使用するクロック信号ＣＬＫが正規の論理になるようにする。この場合信号反転切換回路２８においては論理反転することなく、次段に出力するクロック信号ＣＬＫｏｕｔを入力クロック信号ＣＬＫｉｎと逆の論理とする。
【００２０】
入力されるクロック信号ＣＬＫｉｎが正規の論理である場合には、信号反転切換回路２４では論理を反転せずにクロック制御回路２５において使用するクロック信号ＣＬＫが正規の論理になるようにする。この場合信号反転切換回路２８において論理を反転し、次段に出力するクロック信号ＣＬＫｏｕｔを入力クロック信号ＣＬＫｉｎとは逆の論理とする。
【００２１】
以下に、図２のデータドライバＩＣ１３の動作を詳細に説明する。
【００２２】
入力バッファ２１には、前段のデータドライバＩＣ１３からクロック信号ＣＬＫｉｎが入力される。但し当該データドライバＩＣ１３が先頭の位置にあれば、クロック信号ＣＬＫｉｎは、図１の制御回路１１から供給されることになる。入力バッファ２１は、クロック信号ＣＬＫを信号反転切換回路２４に供給する。信号反転切換回路２４には更に、入力バッファ２３を介して偶奇切換信号が供給される。
【００２３】
信号反転切換回路２４は、インバータ４１及びスイッチ４２を含み、偶奇切換信号に応じてスイッチ４２の接続先を切り替えることで、クロック信号ＣＬＫ或いはインバータ４１の出力であるクロック信号ＣＬＫの反転信号を選択し、選択された信号をクロック制御回路２５に供給する。クロック制御回路２５は、供給されるクロック信号ＣＬＫに基づいて、タイミング制御信号を生成してデータ制御回路２６及び内部回路３１に供給する。
【００２４】
入力バッファ２２は、図１の制御回路１１或いは前段のデータドライバＩＣ１３からデータ信号ＤＡＴＡｉｎを受け取り、データ信号ＤＡＴＡをデータ制御回路２６に供給する。データ制御回路２６は、クロック制御回路２５からのタイミング制御信号に応じて、入力バッファ２２から順次供給される各画素のデータ信号ＤＡＴＡを内部のレジスタ回路に格納する。このようにして、１水平周期分の表示データのうちで当該データドライバＩＣ１３が表示する分の表示データが内部レジスタに格納される。
【００２５】
データ制御回路２６に格納された表示データは、内部回路３１に供給される。内部回路３１は、ラッチ回路、階調電圧作成回路、出力バッファ回路等を含む。この内部回路３１は、クロック制御回路２５から供給されるタイミング制御信号に基づいて、データ制御回路２６から供給される表示データをラッチ回路にラッチする。ラッチ回路に格納されている表示データは、階調電圧作成回路に供給される。階調電圧作成回路には、各データラインに対応してＤＡ変換回路が設けられており、このＤＡ変換回路で入力表示データをＤＡ変換し、アナログ階調信号として出力する。出力バッファ回路は、階調電圧作成回路から各データライン毎にアナログ階調信号を受け取り、受け取ったアナログ階調信号を、データラインを駆動するデータライン駆動信号としてＬＣＤパネル１０（図１）に出力する。
【００２６】
クロック制御回路２５は、信号反転切換回路２４から受け取ったクロック信号ＣＬＫ或いはその反転信号を、そのまま信号反転切換回路２８に供給する。信号反転切換回路２８には更に、入力バッファ２３及びインバータ２７を介して偶奇切換信号の反転信号が供給される。信号反転切換回路２８は、インバータ４３及びスイッチ４４を含み、偶奇切換信号の反転信号に応じてスイッチ４４の接続先を切り替えることで、クロック制御回路２５の出力或いはクロック制御回路２５の出力の反転信号を選択し、選択された信号を出力バッファ２９に供給する。出力バッファ２９は、供給された信号をクロック信号ＣＬＫｏｕｔとして次段のデータドライバＩＣ１３に出力する。
【００２７】
データ制御回路２６を通過するデータ信号ＤＡＴＡは、出力バッファ３０を介して、データ信号ＤＡＴＡｏｕｔとして次段のデータドライバＩＣ１３に出力される。
【００２８】
図３は、偶数番位置及び奇数番位置における信号反転処理の違いを示す図である。
【００２９】
図３（ａ）には、奇数段に配置されるデータドライバＩＣ１３における信号伝播経路を示す。また図３（ｂ）には、偶数段に配置されるデータドライバＩＣ１３における信号伝播経路を示す。なお図３においては、クロック信号の信号伝播経路のみを示し、データ信号関連の回路は図示を省略してある。
【００３０】
奇数段に配置されるデータドライバＩＣ１３においては、入力信号の論理は正規のものであるので、図３（ａ）に示されるように、信号反転切換回路２４では論理反転せずに、信号反転切換回路２８で論理反転を行う。これにより、クロック制御回路２５における信号制御は正規の論理の信号を用いて実行すると共に、入力バッファ２１への入力信号と出力バッファ２９からの出力信号との論理を反転することが出来る。
【００３１】
また偶数段に配置されるデータドライバＩＣ１３においては、入力信号の論理は正規の論理とは反転したものであるので、図３（ｂ）に示すように、信号反転切換回路２４で論理を反転させ、信号反転切換回路２８では論理を反転させない。これにより、クロック制御回路２５における信号制御は、正規の論理の信号を用いて実行すると共に、入力バッファ２１への入力信号と出力バッファ２９からの出力信号との論理を反転することが出来る。
【００３２】
図４は、多段接続したデータドライバＩＣにクロック信号を伝播させた際のデューティ比の誤差を示す図である。
【００３３】
図４（ａ）には、従来のデータドライバＩＣを多段接続した場合の第１段への入力クロック信号及び各段データドライバＩＣの出力クロック信号を示す。また図４（ｂ）には、本発明のデータドライバＩＣ１３を多段接続した場合の第１段への入力クロック信号及び各段データドライバＩＣ１３の出力クロック信号を示す。図４（ａ）及び（ｂ）共に、信号立ち上がりの遅延時間に対して信号立ち下りの遅延時間が大きい出力バッファを使用した場合を示す。即ち各段のデータドライバＩＣにおいて、入力クロック信号のパルス幅に対して、出力クロック信号のパルス幅は若干広がることになる。
【００３４】
図４（ａ）に示されるように、従来のデータドライバＩＣを多段接続した場合には、各段においてデューティ比の誤差が蓄積されていく。このために、最終段のデータドライバＩＣの出力は、デューティ比が５０％の初段への入力クロック信号とは全く異なる波形となっている。
【００３５】
これに対して本発明のデータドライバＩＣ１３を多段接続した場合には、図４（ｂ）に示されるように、各段においてデューティ比の誤差が相殺されるので、誤差が蓄積されることはない。従って、最終段のデータドライバＩＣの出力であっても、デューティ比が５０％の初段への入力クロック信号に近い波形を保つことが出来る。
【００３６】
このように、本発明のデータドライバＩＣ１３においては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３を多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、偶奇切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【００３７】
図５は、データドライバＩＣの構成の別の一例を示す図である。
【００３８】
図５のデータドライバＩＣ１３Ａは、図２のデータドライバＩＣ１３に対して、信号反転切換回路３２及び信号反転切換回路３３がデータ信号ＤＡＴＡの反転処理のために新たに設けられている点が異なる。その他の構成は、図２のデータドライバＩＣ１３と同様である。
【００３９】
図５の例では、クロック信号ＣＬＫだけでなくデータ信号ＤＡＴＡも論理反転する構成となっている。信号反転切換回路３２及び信号反転切換回路３３の何れか一方において、データ信号ＤＡＴＡを反転する。信号反転切換回路３２及び信号反転切換回路３３の何れにおいて反転処理を実行するかは、偶奇切換信号により決定する。カスケード接続される複数のデータドライバＩＣ１３Ａのうちで、偶数番目のデータドライバＩＣ１３Ａには例えばＨＩＧＨの偶奇切換信号が供給され、奇数番目のデータドライバＩＣ１３Ａには例えばＬＯＷの偶奇切換信号が供給される。
【００４０】
入力されるデータ信号ＤＡＴＡｉｎが正規の論理に対して反転されている論理の場合には、信号反転切換回路３２で論理を反転させることで、データ制御回路２６において使用するデータ信号ＤＡＴＡが正規の論理になるようにする。この場合信号反転切換回路３３においては論理反転することなく、次段に出力するデータ信号ＤＡＴＡｏｕｔを入力データ信号ＤＡＴＡｉｎと逆の論理とする。
【００４１】
入力されるデータ信号ＤＡＴＡｉｎが正規の論理である場合には、信号反転切換回路３２では論理を反転せずにデータ制御回路２６において使用するデータ信号ＤＡＴＡが正規の論理になるようにする。この場合信号反転切換回路３３において論理を反転し、次段に出力するデータ信号ＤＡＴＡｏｕｔを入力データ信号ＤＡＴＡｉｎとは逆の論理とする。
【００４２】
データ信号ＤＡＴＡの論理反転処理を行う以外、図５のデータドライバＩＣ１３Ａの動作は図２のデータドライバＩＣ１３の動作と同様であるので、詳細な動作説明は省略する。
【００４３】
このようにして図５のデータドライバＩＣ１３Ａにおいては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡの双方に対して、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣ１３Ａを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。またこの論理反転処理を、偶奇切換信号により内部信号処理の前段或いは後段で実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【００４４】
図６は、本発明による信号反転切換回路の実施例を示す図である。図６に示される信号反転切換回路を、図２の信号反転切換回路２４及び信号反転切換回路２８、また図５の信号反転切換回路３２及び信号反転切換回路３３として使用してよい。
【００４５】
図６の信号反転切換回路は、インバータ５１及び５２と、トランスファーゲート５３及び５４を含む。偶奇切換信号（又はその反転信号）がＨＩＧＨのときにトランスファーゲート５４が導通し、偶奇切換信号（又はその反転信号）がＬＯＷのときにトランスファーゲート５３が導通する。トランスファーゲート５４が導通する場合には、入力信号ＩＮがそのままトランスファーゲート５４を通過して出力信号ＯＵＴとして出力される。トランスファーゲート５３が導通する場合には、入力信号ＩＮがインバータ５１を介して反転され、トランスファーゲート５３を通過して出力信号ＯＵＴとして出力される。
【００４６】
図７は、本発明による信号反転切換回路の別の実施例を示す図である。図７に示される信号反転切換回路を、図２の信号反転切換回路２４及び信号反転切換回路２８、また図５の信号反転切換回路３２及び信号反転切換回路３３として使用してよい。
【００４７】
図７の信号反転切換回路は、インバータ６１及び６２と、ＮＡＮＤ回路６３乃至６５を含む。偶奇切換信号（又はその反転信号）がＨＩＧＨのときには、入力信号ＩＮがＮＡＮＤ回路６４により反転されて、その後ＮＡＮＤ回路６５により更に反転される。従って、この場合には入力信号ＩＮと同論理の出力信号ＯＵＴが出力される。また偶奇切換信号（又はその反転信号）がＬＯＷのときには、インバータ６１の出力である入力信号ＩＮの反転信号がＮＡＮＤ回路６３により反転されて、その後ＮＡＮＤ回路６５により更に反転される。従って、この場合には入力信号ＩＮと反転論理の出力信号ＯＵＴが出力される。
【００４８】
このように本発明で使用する信号反転切換回路は、トランスファーゲートによる選択回路や組み合せ論理回路を用いて容易に実現することが出来る。
【００４９】
なお本発明によるカスケード接続間の信号伝送における信号論理反転は、液晶表示装置のデータドライバにのみ適用が限られるものではない。本発明による信号論理反転処理は、複数のデバイスをカスケード接続して信号を順次次段に伝送していくシステム一般に適用可能であり、このようなシステムにおいてデューティ比の誤差が各段で蓄積されていくことを防ぐことが出来る。またそのようなシステムにおいて使用するデバイスとして、図３に示されるように入力側と出力側とに２つの信号反転切換回路を備え、これにより信号反転処理を行う構成のデバイスを使用することが出来る。
【００５０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によるデータドライバＩＣにおいては、出力信号の論理を入力信号の論理と反転させることで、信号立ち上がりの遅延と信号立ち下がりの遅延との時間差により生じるデューティ比の誤差を相殺することが出来る。従って、データドライバＩＣを多段カスケード接続した場合であっても、信号伝播によりデューティ比の誤差が蓄積されることを防ぐことが可能となる。
【００５１】
またこの論理反転処理を、切換信号により内部信号処理の前段或いは後段で選択的に実行することで、内部信号処理に使用する信号が正規の論理であるように制御することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置の構成の一例を示す図である。
【図２】データドライバＩＣ１３の構成の一例を示す図である。
【図３】偶数番位置及び奇数番位置における信号反転処理の違いを示す図である。
【図４】多段接続したデータドライバＩＣにクロック信号を伝播させた際のデューティ比の誤差を示す図である。
【図５】データドライバＩＣの構成の別の一例を示す図である。
【図６】本発明による信号反転切換回路の実施例を示す図である。
【図７】本発明による信号反転切換回路の別の実施例を示す図である。
【符号の説明】
１０ ＬＣＤパネル
１１ 制御回路
１２ ゲートドライバ
１３ データドライバＩＣ
２１、２２、２３ 入力バッファ
２４ 信号反転切換回路
２５ クロック制御回路
２６ データ制御回路
２７ インバータ
２８ 信号反転切換回路
２９、３０ 出力バッファ
３１ 内部回路
Claims (9)
- 外部から供給される入力信号を第１の入力信号とし、切換信号が第１の状態のときに該第１の入力信号を反転して出力し該切換信号が第２の状態のときに該第１の入力信号をそのまま出力する第１の信号反転切換回路と、
該第１の信号反転切換回路の出力に基づいて信号処理を行う信号処理回路と、
該信号処理回路をそのまま通過する該第１の信号反転切換回路の出力を第２の入力信号として、該切換信号が該第２の状態のときに該第２の入力信号を反転して出力し該切換信号が該第１の状態のときに該第２の入力信号をそのまま出力する第２の信号反転切換回路を含むことを特徴とする集積回路。 - 該第１の入力信号はクロック信号であり、該信号処理回路は、
該第１の信号反転切換回路の出力に基づいてタイミング制御信号を生成するクロック制御回路と、
外部から供給されるデータ信号を該タイミング制御信号に応じて取り込むデータ制御回路
を含むことを特徴とする請求項１記載の集積回路。 - 該信号処理回路は該データ制御回路が取り込んだ該データ信号に基づいて液晶パネルを駆動するための駆動信号を生成して出力する回路を更に含むことを特徴とする請求項２記載の集積回路。
- 外部から供給される該データ信号を第１の入力データ信号とし、該切換信号が該第１の状態のときに該第１の入力データ信号を反転して該データ制御回路に供給し該切換信号が該第２の状態のときに該第１の入力データ信号をそのまま該データ制御回路に供給する第３の信号反転切換回路と、
該データ制御回路をそのまま通過する該第３の信号反転切換回路の出力を第２の入力データ信号として、該切換信号が該第２の状態のときに該第２の入力データ信号を反転して出力し該切換信号が該第１の状態のときに該第２の入力データ信号をそのまま出力する第４の信号反転切換回路
を更に含むことを特徴とする請求項２記載の集積回路。 - 該第１の信号反転切換回路と第２の信号反転切換回路の各々は、
入力信号を同論理で通過させる第１の経路と、
入力信号を反転論理で通過させる第２の経路と、
該第１の経路と該第２の経路との各々に設けられ該切換信号に応じて一方の経路を有効にするゲート
を含むことを特徴とする請求項１記載の集積回路。 - 液晶パネルと、
該液晶パネルのゲートバスラインを駆動するゲートドライバと、
該液晶パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバ
を含み、該複数のデータドライバの各々は前段からの信号を反転して次段に伝達する構成を有し、該複数のデータドライバの各々は、
前段からの入力信号を第１の入力信号とし、切換信号が第１の状態のときに該第１の入力信号を反転して出力し該切換信号が第２の状態のときに該第１の入力信号をそのまま出力する第１の信号反転切換回路と、
該第１の信号反転切換回路の出力に基づいて信号処理を行うことにより該データバスラインを駆動する信号を生成する信号処理回路と、
該信号処理回路をそのまま通過する該第１の信号反転切換回路の出力を第２の入力信号として、該切換信号が該第２の状態のときに該第２の入力信号を反転して次段に出力し該切換信号が該第１の状態のときに該第２の入力信号をそのまま次段に出力する第２の信号反転切換回路
を含むことを特徴とする液晶表示装置。 - 該複数のデータドライバのうち奇数番目に配置されるデータドライバには該第２の状態の該切換信号を供給し、該複数のデータドライバのうち偶数番目に配置されるデータドライバには該第１の状態の該切換信号を供給することを特徴とする請求項６記載の液晶表示装置。
- カスケード接続された複数の集積回路を含み、該複数の集積回路の各々は前段からの信号を反転して次段に伝達する構成を有し、該複数の集積回路の各々は、
前段からの入力信号を第１の入力信号とし、切換信号が第１の状態のときに該第１の入力信号を反転して出力し該切換信号が第２の状態のときに該第１の入力信号をそのまま出力する第１の信号反転切換回路と、
該第１の信号反転切換回路の出力に基づいて信号処理を行う信号処理回路と、
該信号処理回路をそのまま通過する該第１の信号反転切換回路の出力を第２の入力信号として、該切換信号が該第２の状態のときに該第２の入力信号を反転して次段に出力し該切換信号が該第１の状態のときに該第２の入力信号をそのまま次段に出力する第２の信号反転切換回路
を含むことを特徴とする信号伝送システム。 - 該複数の集積回路のうち奇数番目に配置される集積回路には該第２の状態の該切換信号を供給し、該複数の集積回路のうち偶数番目に配置される集積回路には該第１の状態の該切換信号を供給することを特徴とする請求項８記載の信号伝送システム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019518A JP3930332B2 (ja) | 2002-01-29 | 2002-01-29 | 集積回路、液晶表示装置、及び信号伝送システム |
| US10/335,925 US7180512B2 (en) | 2002-01-29 | 2003-01-03 | Integrated circuit free from accumulation of duty ratio errors |
| KR1020030001298A KR100803184B1 (ko) | 2002-01-29 | 2003-01-09 | 집적회로, 액정 표시 장치 및 신호 전송 시스템 |
| TW092100435A TW578138B (en) | 2002-01-29 | 2003-01-09 | Integrated circuit free from accumulation of duty ratio errors |
| CNB031015409A CN1235182C (zh) | 2002-01-29 | 2003-01-10 | 消除占空比误差的累积的集成电路 |
| CNB2005100823480A CN100405451C (zh) | 2002-01-29 | 2003-01-10 | 液晶显示设备及信号发送系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019518A JP3930332B2 (ja) | 2002-01-29 | 2002-01-29 | 集積回路、液晶表示装置、及び信号伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003223147A JP2003223147A (ja) | 2003-08-08 |
| JP3930332B2 true JP3930332B2 (ja) | 2007-06-13 |
Family
ID=27606245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002019518A Expired - Fee Related JP3930332B2 (ja) | 2002-01-29 | 2002-01-29 | 集積回路、液晶表示装置、及び信号伝送システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7180512B2 (ja) |
| JP (1) | JP3930332B2 (ja) |
| KR (1) | KR100803184B1 (ja) |
| CN (2) | CN1235182C (ja) |
| TW (1) | TW578138B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4007117B2 (ja) * | 2002-08-09 | 2007-11-14 | セイコーエプソン株式会社 | 出力制御回路、駆動回路、電気光学装置および電子機器 |
| KR100604829B1 (ko) * | 2004-01-14 | 2006-07-28 | 삼성전자주식회사 | 디스플레이 장치 |
| KR20050123487A (ko) * | 2004-06-25 | 2005-12-29 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 이의 구동방법 |
| TWI298975B (en) * | 2005-04-21 | 2008-07-11 | Himax Tech Inc | Cascade system with keeping duty cycle |
| CN1881796A (zh) * | 2005-06-16 | 2006-12-20 | 奇景光电股份有限公司 | 具有保持工作周期的串接系统 |
| KR101197057B1 (ko) * | 2005-12-12 | 2012-11-06 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR101286506B1 (ko) * | 2006-06-19 | 2013-07-16 | 엘지디스플레이 주식회사 | 액정 표시장치와 그의 구동방법 |
| US7965271B2 (en) * | 2007-05-23 | 2011-06-21 | Himax Technologies Limited | Liquid crystal display driving circuit and method thereof |
| JP2009276744A (ja) * | 2008-02-13 | 2009-11-26 | Toshiba Mobile Display Co Ltd | Ｅｌ表示装置 |
| TWI414207B (zh) * | 2010-07-16 | 2013-11-01 | Macroblock Inc | 串列控制器與串列雙向控制器 |
| CN109410855B (zh) * | 2018-11-08 | 2020-11-06 | 惠科股份有限公司 | 显示面板和显示装置 |
| US11789076B2 (en) * | 2019-11-12 | 2023-10-17 | Mediatek Inc. | Apparatus and method of monitoring chip process variation and performing dynamic adjustment for multi-chip system by pulse width |
| CN111833803A (zh) * | 2020-06-24 | 2020-10-27 | 杭州视芯科技有限公司 | Led显示系统及其控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724053B2 (ja) * | 1991-03-29 | 1998-03-09 | 沖電気工業株式会社 | Ｌｃｄ駆動回路 |
| JPH08101669A (ja) * | 1994-09-30 | 1996-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置駆動回路 |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| JP3516323B2 (ja) * | 1996-05-23 | 2004-04-05 | シャープ株式会社 | シフトレジスタ回路および画像表示装置 |
| JP2994309B2 (ja) | 1997-06-25 | 1999-12-27 | 山形日本電気株式会社 | スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 |
| JP3416045B2 (ja) | 1997-12-26 | 2003-06-16 | 株式会社日立製作所 | 液晶表示装置 |
| TW505804B (en) * | 1998-02-19 | 2002-10-11 | Hitachi Ltd | Liquid crystal display device |
| TW530287B (en) | 1998-09-03 | 2003-05-01 | Samsung Electronics Co Ltd | Display device, and apparatus and method for driving display device |
| JP3460651B2 (ja) | 1999-12-10 | 2003-10-27 | 松下電器産業株式会社 | 液晶駆動装置 |
| JP3779522B2 (ja) | 2000-03-15 | 2006-05-31 | 株式会社日立製作所 | 液晶表示装置 |
| JP4659180B2 (ja) * | 2000-07-12 | 2011-03-30 | シャープ株式会社 | 表示装置 |
-
2002
- 2002-01-29 JP JP2002019518A patent/JP3930332B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-03 US US10/335,925 patent/US7180512B2/en not_active Expired - Lifetime
- 2003-01-09 KR KR1020030001298A patent/KR100803184B1/ko not_active IP Right Cessation
- 2003-01-09 TW TW092100435A patent/TW578138B/zh not_active IP Right Cessation
- 2003-01-10 CN CNB031015409A patent/CN1235182C/zh not_active Expired - Fee Related
- 2003-01-10 CN CNB2005100823480A patent/CN100405451C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200302451A (en) | 2003-08-01 |
| KR100803184B1 (ko) | 2008-02-14 |
| KR20030065321A (ko) | 2003-08-06 |
| TW578138B (en) | 2004-03-01 |
| CN1707599A (zh) | 2005-12-14 |
| CN1435806A (zh) | 2003-08-13 |
| CN100405451C (zh) | 2008-07-23 |
| JP2003223147A (ja) | 2003-08-08 |
| US20030142053A1 (en) | 2003-07-31 |
| US7180512B2 (en) | 2007-02-20 |
| CN1235182C (zh) | 2006-01-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061023 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070308 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3930332 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140316 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |