KR100381064B1

KR100381064B1 - 시프트 레지스터 및 화상표시장치

Info

Publication number: KR100381064B1
Application number: KR10-2000-0064719A
Authority: KR
Inventors: 와시오하지메; 쿠보타야스시; 마에다카즈히로; 카이세야스요시; 브라운로우마이클제임스; 카인즈그래함앤드류
Original assignee: 샤프 가부시키가이샤
Priority date: 1999-11-01
Filing date: 2000-11-01
Publication date: 2003-04-26
Also published as: CN1298169A; EP1096467B1; EP1096467A3; US7212184B2; US20040174334A1; CN1218288C; US6724361B1; TW538400B; KR20010082541A; EP1096467A2

Abstract

클록신호에 동기하여 동작하는 플립플롭을 구비한 시프트 레지스터에 있어, 각 플립플롭의 전단의 출력에 응해서 개폐하는 스위치수단을 마련하고, 상기 스위치수단에 의해서 클록신호를 선택적으로 입력함과 동시에, 상기 선택된 클록신호를 반전하여 각 단의 시프트 레지스터출력으로 한다. 또한, 듀티비가 50% 이하로 각각의 로우레벨의 기간이 겹치지 않는 두 가지의 클록신호를 사용하는 것에 의해, 시프트 레지스터의 각 출력이 오버랩되는 것을 방지한다. 이것에 의해, 화상표시장치의 구동회로에 최적으로 사용되어, 구동회로를 축소화할 수 있고, 출력신호의 펄스폭을 임의로 바꾸는 것이 가능한 시프트 레지스터, 및, 상기 시프트 레지스터를 사용한 화상표시장치를 제공한다.

Description

시프트 레지스터 및 화상표시장치 {SHIFT REGISTER AND IMAGE DISPLAY DEVICE}

본 발명은, 예컨대, 화상표시장치의 구동회로에 적합하게 이용되며, 상기 구동회로를 최소화할 수 있고, 출력신호의 펄스폭을 임의로 변경할 수 있는 시프트 레지스터, 및 상기 시프트 레지스터를 이용한 화상표시장치에 관한 것이다.

화상표시장치의 데이터신호선 구동회로 및 주사신호선 구동회로에서는, 종래부터, 입력되는 영상신호를 샘플링할 때 동기된 타이밍을 제공하거나, 또는 각 주사신호선으로 공급하는 주사신호를 형성하기 위해서 시프트 레지스터가 널리 쓰이고 있다.

데이터신호선 구동회로에서는, 데이터신호선을 통해 영상신호에서 얻어진 영상데이터를 각 화소에 기입하기 위해 샘플링신호를 생성한다. 이 때, 샘플링신호가 전단이나 다음단의 샘플링신호와 겹치면, 영상데이터가 크게 변동하여, 잘못된 영상데이터를 데이터신호선으로 출력하게 된다. 이러한 문제를 해결하도록, 종래의 시프트 레지스터(101)는, 예컨대 도 32에 나타낸 바와 같은 회로 구성을 가진다.

도 32에 나타낸 바와 같이, 시프트 레지스터(101)는, n 단으로 이루어져, 각 단마다 D형 플립 플롭(102), NAND 회로(103), 인버터(104a,104b) 및 NOR 회로(105)를 포함하고 있다. 시프트 레지스터(101)에는, 서로 위상이 다른 2개의 클록신호(SCK·SCKB), 및 스타트 펄스(SSP)가 입력된다.

클록신호(SCK·SCKB)의 주기는, 입력된 영상신호의 샘플링 주기의 절반으로 제공되며, 상기 클록신호(SCK·SCKB)에 동기하여, 시프트 레지스터(101)의 각 단으로부터 펄스가 순차 출력된다. 시프트 레지스터(101)의 i(1≤i≤n)번째 단에 주목하면, i-1단의 D형 플립 플롭(102)의 출력(Qi-1)과 i 단의 D형 플립 플롭(102)의 출력(Qi)이 i단의 NAND 회로(103)에 입력되어 출력신호(NSOUTi)가 얻어진다.

또한, i단의 샘플링신호(Si)가, i+1단의 샘플링신호(Si+1)와 겹치지 않도록 하기 위해서, 출력신호(NSOUTi)는 i단의 NOR 회로(105)의 입력단자중 하나에 직접 입력될 뿐만 아니라, 2단의 인버터(104a,104b)로 이루어지는 지연회로에도 입력된다. 상기 지연회로의 출력이 NOR 회로(105)의 다른 입력단자에 입력되기 때문에, i단의 NOR 회로(105)로부터 출력되는 샘플링신호(Si)의 폭을 작게할 수 있다.

시프트 레지스터(101)의 각 단에서, 상기와 같은 처리가 실행됨으로써, 도 33에 나타낸 바와 같이 서로 겹치지 않은 샘플링신호(S1∼Sn)를 얻을 수 있다.

다음, 주사신호선 구동회로에 제공되는 종래의 시프트 레지스터(111)에 대해서, 도 34 및 도 35를 참조하여 설명한다.

주사신호선 구동회로는 표시부에 배치된 화소에 순차 영상데이터가 기입되도록, 각 주사신호선에 주사신호를 출력한다. 이 때, i+1번의 주사신호가 i번의 주사신호와 겹치지 않도록, 또는 i번에 기입된 데이터신호선상의 영상데이터를 리플래싱하기 위한 처리등을 하기 위해서, 펄스출력을 정지시키지 않으면 안된다.

따라서, 주사신호선 구동회로에 제공되는 종래의 시프트 레지스터(11 1)는, 도 34에 나타낸 바와 같이, n 단으로 이루어지고, 각 단마다 D형 플립 플롭(112), NAND 회로(113) 및 NOR 회로(114)가 제공된다. 또한, 시프트 레지스터(111)에는, 서로 위상이 다른 2개의 클록신호(GCK·GCKB), 스타트 펄스(GSP) 및 펄스폭 제어신호(PWC)가 입력된다.

시프트 레지스터(11l)에서는, 클록신호(GCK·GCKB)에 동기하여, 각 단으로부터 순차 펄스가 출력된다. 시프트 레지스터(111)의 i(1≤i≤n)단에서는, i-1단의 D형 플립 플롭(112)의 출력(Qi-1)과 i단의 D형 플립 플롭(112)의 출력(Qi)이, i단의 NAND 회로(113)에 입력되어, 출력신호(NOUTi)가 얻어진다. 이렇게 하여 얻어지는 각 단의 출력신호(NOUT1∼NOUTn)는, 각각 주사신호(GL1∼GLn)와 같은 주기로 출력된다.

시프트 레지스터(111)에서는, 펄스폭 제어신호(PWC)가 각 단의 NOR회로(1l4)의 하나의 입력단자중 하나에 더 입력된다. 또한, i단의 NOR 회로(114)의 다른 쪽의 입력단자에는, i단의 NAND 회로(113)의 출력신호(NOUTi)가 입력된다. 이로써, i단의 NOR 회로(114)에서는, 주사신호(GLi)가 출력된다.

시프트 레지스터(111)의 각 단에서 상기와 같은 처리를 함에 의해, 도 35에 나타낸 바와 같이, 서로 겹치지 않은 샘플링신호(GL1∼GLn)를 얻을 수 있다. 따라서, i+1번째의 주사신호(GLi+1)는, i번째의 주사신호(GLi)와 겹치지 않고, i번째 데이터신호선상에 기입된 영상데이터를 리플래싱하기 위한 처리등을 할 수 있다.

또한, 상기 D형 플립 플롭(102·112)은, 도 36에 나타낸 바와 같이, D 단자를 통해 신호(A)가 입력되고, 다른 단자를 통해 2개의 클록신호(CK·CKB)가 입력되면, Q 단자로부터 신호(B)를 출력하는 회로구성으로 되어 있다.

그러나, 상기 종래의 시프트 레지스터(101·111)에서는, 도 32 및 34에 도시된 바와 같은 회로가 필요하게 되어, 구동회로가 커지는 문제가 생긴다.

근래에는, 표시화면이 보다 커지고, 고세밀화되며 또한 표시영역의 주위를 좁게 한 화상표시장치가 요청되고 있기 때문에, 구동회로의 면적을보다 작게 해야 한다. 또한, 화상표시장치 이외로 쓰이는 경우도, 시프트 레지스터의 회로구성의 간략화에 대한 요청은 높다고 할 수 있다.

또한, 데이터신호선 구동회로에 제공되는 종래의 시프트 레지스터에 대해 도 37에 나타낸 구성도 제안된다. 도 37에 나타낸 시프트 레지스터에서는, S 클록신호(SCK)의 주기를, 입력되는 영상신호의 샘플링 주기의 절반으로 하고, 그 클록신호에 동기하여 시프트 레지스터부(P1S)의 출력이 순차 출력된다.

시프트 레지스터(P1S)의 n번째 단에서는, n단(SSRn)의 출력(Qn)과(n-1)단 (SSRn-1)의 출력(Qn-1)으로 NAND_Sn을 이용하여, NSOUTn을 얻는다.

n단의 샘플링신호는, (n-1)단의 샘플링 신호와 겹치지 않도록 하기 위해서, NSOUTn과 샘플링 펄스폭을 제어하는 샘플링펄스폭 제어신호(SPWC)사이의 NOR을 취하는 NOR_San에 의해, 샘플링신호의 폭을 작게 한다. 시프트 레지스터(P1S)의 각 출력에 대하여 같은 처리를 함에 의해, 도 38의 타이밍챠트에 나타낸 바와 같이, 겹치지 않은 샘플링신호가 얻어진다. 이때, 펄스폭 제어신호(SPWC)는 S클록신호 (SCK)의 2배의 주파수를 갖는다.

또한, 주사신호선 구동회로에 제공되는 종래의 시프트 레지스터로서 도 39에 나타낸 구성도 제안된다. 도 39에 나타낸 시프트 레지스터에서는, 데이터신호선에 공급된 영상신호를 기입하기 위해 주사신호를 표시부에 배열된 화소에 순차 출력한다. 그 때, n번째의 주사신호는, (n-1)번째의 주사신호와 겹치지 않도록, 또는 (n-1)번째에 기입된 데이터신호선상의 영상신호를 리플래싱하기 위한 처리등을 하기 위해서, 그의 출력을 중지해야만 한다.

더 구체적으로, 도 39의 회로도 및 도 40의 그의 타이밍챠트를 참조하여, 동작에 대해 설명한다. 도 39에서, G클록신호(GCK)에 동기하여 시프트 레지스터(PlG)의 출력이 순차 출력된다. 시프트 레지스터(PlG)의 n번째단에서는, n번째(GSRn)의 출력(Qn)과 (n-1)단 (GSRn-1)의 출력(Qn-1)으로 NAND_Gn을 이용하여, NOUTn을 얻는다. 이 NOUTn은, 주사신호와 같은 주기로 각각 출력된다.

전술한 바와 같이, n번째의 주사신호는, (n-1)번째의 주사신호와 겹치지 않도록, 또는 (n-1)번째로 기입된 데이터신호선상의 영상신호를 리플래싱하기 위해, 또는 리플래싱 처리등을 할 목적으로서, 그의 출력을 정지시켜야 한다.이 이유로, 주사펄스폭 제어신호(GPWC)를 입력하고, 그것 및 NOUTn을NOR_Gn으로 이용하여 GLn을 얻는다. 이 GLn이, n번째의 주사신호선을 구동하는 주사신호가 된다. 이 때, 펄스폭 제어신호(GPWC)는 G 클록신호(GCK)의 2배의 주파수를 갖고 있다.

또한, 도 37 및 39의 시프트 레지스터를 구성하는 플립 플롭회로(D 플립 플롭)에 있어서도, 상기 플립 플롭회로는, 도 36에 나타낸 바와 같이, D 단자에 신호(A)가 입력되고, 다른 단자로부터 2개의 클록신호(CK, CKB)가 입력되면 신호(B)가 출력되는 회로구성으로 되어 있다.

일반적으로, 전자회로의 소비전력은, 주파수, 부하용량, 전압의 제곱에 비례하여 커진다. 따라서, 예컨대 화상표시장치로의 영상신호를 생성하는 회로 등, 화상표시장치에 접속되는 회로, 또는 화상표시장치에서는, 소비전력을 절감하기 위해, 구동전압을 가능한한 낮게 하는 경향이 있다.

예컨대, 상기 영상신호의 생성회로와 같이, 단결정 실리콘 트랜지스터를 이용한 회로에서, 구동전압은, 예컨대 5V 또는 3.3V 또는 그 이하의 값으로 설정되어 있는 것이 많다.

한편, 예컨대 화소, 데이터신호선 구동회로 또는 주사신호선 구동회로와 같이, 넓은 표시면적을 확보하기 위해서 다결정 실리콘 박막 트랜지스터가 사용되는 회로에서는, 기판 사이의 임계치 전압의 차이가, 예컨대 수V 정도(예컨대, 15V)에달하는 경우도 있기 때문에, 구동전압의 감소가 충분히 진행되어 있다고 말하기 어렵다. 따라서, 시프트 레지스터의 구동전압보다 낮은 입력신호가 시프트레지스터에 공급되는 경우에, 시프트 레지스터에는, 그 입력신호를 승압하기 위한 레벨시프터가 제공된다. 일반적으로, 레벨시프터의 입력신호로는, 2개의 위상을 갖는 두 가지의 신호가 이용되고, 그 두 가지의 신호는 서로 역상의 관계를 가진다.

더 구체적으로, 도 37 및 39에 나타낸 바와 같이, 시프트 레지스터(P1S,PlG)에, 예컨대 5V 정도의 진폭의 각 입력신호가 입력되면, 도면에서 3개중 2개의 레벨시프터(LS)는 시프트 레지스터(P1S,PlG)의 구동전압(15V)에 이르도록 클록신호(SCK,GCK)를 승압한다. 이들 레벨시프터(LS)의 출력은 시프트 레지스터(P1S,PlG)를 구성하는 플립 플롭(SSR1∼SSRx) 및 (GSR1∼GSRx)에 입력된다. 시프트 레지스터(P1S,PlG)는, 이와 같이 인가된 레벨시프터(LS)의 출력에 동기하여, 시프트 레지스터(P1S,PlG)의 출력을 얻는다.

그러나, 도 37 및 39에 나타낸 종래의 시프트 레지스터를 이용한 여러가지의 회로, 예컨대 데이터신호선 구동회로에서도, 샘플링신호가 서로 겹치지 않도록, 또한 예컨대 주사신호선 구동회로에서는 주사신호가 겹치지 않도록, 논리회로(NOR 등)가 필요하게 되어, 구동회로가 커지게 된다.

또한, 상기 펄스폭 제어신호(SPWC,GPWC)는 S 클록신호(SCK)와 G 클록신호(GCK)의 2배의 주파수를 가지고 있기 때문에, 구동주파수가 커지게 된다.

또한, 시프트 레지스터(P1S,PlG)에서는, 클록신호(SCK,SCKB)(SCK의 역상) 및 GCK,GCKB(GCK의 역상)를 그들의 레벨로 시프트한 후, 시프트 레지스터를 구성하는각각의 플립플롭에 공급하기 때문에, 플립플롭(SSR1∼SSRx) 사이의 거리 및 GSR1∼GSRx 사이의 거리가 멀수록 전송거리가 길게되어, 소비전력이 증가되는 문제가 생긴다. 즉, 전송거리가 길게 됨에 따라서, 전송용의 신호선의 용량이 커지기 때문에, 레벨시프터(LS)에 대해, 큰 구동능력을 요구하게 되어, 소비전력이 증가된다.

또한, 다결정 실리콘 박막 트랜지스터를 이용하여 레벨시프터(LS)를 포함하는 상기 구동회로를 형성하는 경우와 같이, 레벨시프터(LS)의 능력이 충분하지 않은 경우에는, 굴곡이 없는 신호 파형을 전송하기 위해서, 레벨시프터(LS)의 직후에 구동능력이 큰 버퍼(BUF)가 필요하게 되기 때문에, 소비전력이 더욱 증가된다.

근년에는, 표시화면이 더 넓고 고세밀화되며, 또한 표시영역 이외를 좁게 한 화상표시장치가 요구되고 있기 때문에, 클록신호의 주파수가 커지고, 그에 따라 시프트 레지스터(P1S,PlG)의 단수가 점점 더 많아지고 구동회로의 면적을 최소화할 필요성이 있다.

본 발명의 제1 목적은, 각 단의 출력펄스가 겹치지 않으면서, 임의로 펄스폭을 변경할 수 있고, 더구나, 회로구성의 간략화를 실현한 시프트 레지스터, 및, 상기 시프트 레지스터를 사용함으로써 구동회로의 간략화에 의한 협프레임폭 (narrower frame width)을 실현한 화상처리장치를 제공하는 것이다.

또한, 본 발명의 제2 목적은, 구동회로의 간략화에 의한 협프레임폭을 가능하게 함과 동시에, 클록신호의 진폭이 낮은 경우에도 정상적으로 동작하여, 소비전력이 적은 시프트 레지스터 및 그것을 구비한 화상표시장치를 제공하는 것이다.

상기 제1 목적을 달성하기 위해, 본 발명의 시프트 레지스터는, 클록신호가 입력되는 복수단의 플립플롭과, 상기 복수단의 플립플롭마다 설치되어 상기 클록신호의 입력을 제어하는 스위치수단을 구비하고 있다. 상기 복수단의 플립플롭의 i(i는 임의의 정수)단의 출력신호에 응해서 i+1단의 상기 스위치수단이 제어되어, i+1단의 상기 플립플롭으로의 상기 클록신호의 입력이 제어됨과 동시에, 상기 클록신호의 펄스폭과 같은 폭의 출력펄스가 생성된다.

상기 시프트 레지스터에서, 클록신호에 동기하여 동작하는 플립플롭의 출력은, 다음단의 플립플롭에 공급되는 클록신호를 스위치수단을 통해 제어한다. 또한, 이 제어된 클록신호는, 해당 단의 시프트 레지스터의 출력으로 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다.

종래는 전단의 플립플롭의 출력과 현재단의 출력이 논리연산을 거쳐, 클록신호와 같은 펄스폭의 신호를 생성했었지만, 본 발명의 시프트 레지스터에서는, 상기 논리연산을 행하는 회로가 필요 없게 된다. 또한, 논리연산부내에서 신호의 지연(신호의 상승, 하강의 지연)에 의해, 논리연산부의 출력의 일부가 겹치는 것을 회피할 수 있다. 또, 출력펄스의 겹침을 막기 위한 특수한 회로나 특수한 신호를 위한 전송선을 필요로 하지 않기 때문에, 시프트 레지스터의 대폭적인 축소화를 실현할 수 있다.

따라서, 각 단의 출력펄스가 겹치지 않고, 더구나, 회로구성의 간략화를 실현한 시프트 레지스터를 제공할 수 있다.

또한, 상기 제1 목적을 달성하기 위해, 본 발명인 화상표시장치는:

매트릭스형태로 설치된 복수의 화소로 이루어진 표시부:

복수의 데이터신호선에 접속되어 상기 화소에 기입한 영상데이터를 각 데이터신호선에 공급하는 데이터신호선 구동회로: 및

복수의 주사신호선에 접속되어 상기 영상데이터의 상기 화소로의 기입을 제어하는 주사신호를 각 주사신호선에 공급하는 주사신호선 구동회로를 구비한 화상표시장치로서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로의 적어도 어느 한편에, 상술한 본 발명의 시프트 레지스터를 구비하고 있음에 그 특징이 있다.

상기 화상표시장치에서는, 본 발명의 시프트 레지스터를 사용함으로써, 구동회로의 회로규모를 축소화하여, 협프레임폭을 실현한 화상처리장치가 제공가능하다.

또한, 상기 제2 목적을 달성하기 위해서, 본 발명의 시프트 레지스터는, 클록신호에 동기하여 동작하는 복수단의 플립플롭, 및 상기 복수단의 플립플롭에 입력되는 상기 클록신호를 승압하기 위한 레벨시프터를 구비한 시프트 레지스터로서, 상기 레벨시프터가, 상기 복수단의 플립플롭마다 설치되고, n을 1이상의 정수로 할 때, n단의 상기 플립플롭의 출력신호에 따라, (n+1)단의 상기 레벨시프터에 의해 상기 클록신호의 펄스폭과 같은 폭으로 승압된 펄스를, (n+1)단의 플립플롭에 입력함과 동시에 시프트 레지스터의 출력신호로 출력하는 점에 그 특징이 있다.

예컨대, 상기 시프트 레지스터는, 클록신호에 동기하여 동작하는 복수단의 플립플롭, 상기 복수단의 플립플롭마다, 상기 클록신호가 전원전압보다 낮은 전압치를 갖는 경우에, 상기 클록신호를 승압하기 위한 레벨시프터, 및 상기 복수단의 플립플롭마다, 레벨시프터의 동작을 제어하는 제어수단을 구비하고 있으며, 상기 복수단의 플립플롭의 n단의 출력신호에 따라, (n+1)단의 상기 제어수단에 의해 레벨시프터는 제어되고, 상기 클록신호가 승압되어 입력됨으로써, (n+1)단의 플립플롭이 동작되면서, 상기 클록신호의 펄스폭과 같은 폭의 펄스가 승압되어 출력된다.

상기 시프트 레지스터에서는, 클록신호에 동기하여 동작하는 플립플롭의 출력은, 다음단의 플립플롭에 공급되는 클록신호를 승압하는 레벨시프터를 동작시킬 수 있고, 따라서 시프트 레지스터내에 설치된 레벨시프터의 일부분만을 동작시키는 것이 가능해진다. 이 승압된 클록신호가 시프트 레지스터의 출력(SL₁등)으로 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다.

종래는, 시프트 레지스터의 외부에 레벨시프터가 설치되어, 클록신호를 일단 구동전압으로 상승시켜, 시프트 레지스터를 구성하는 복수의 플립플롭에 공급한다. 또한, 그 상승된 클록신호가, 전송선의 용량이나 접속되어 있는 트랜지스터의 게이트 용량 등에 의해 지연을 일으키지 않도록 큰 버퍼가 구비되어 있고, 따라서, 이들의 용량이나 승압후의 고전위에 의해, 앞의 종래 예에서도 설명하였지만, 소비전력이, 전력(P)=용량(C)×주파수(f)×전압(V)의 2승으로 증대하여, 회로의 소비전력이 대단히 커진다.

이에 대하여, 상기 본 발명의 구성에 의하면, 저전압의 클록신호가 전송되고, 레벨시프터 바로 뒤에 플립플롭이 설치되어, 시프트 레지스터내에 설치된 레벨시프터의 일부분만이 동작하기 때문에, 대폭적인 소비전력의 절감을 꾀할 수 있다.

또한, 논리연산(NOR 등)을 하는 회로를 필요로 하지 않기 때문에, 구동회로의 크기를 경감할 수 있다. 또한, 논리연산부내에서 신호의 지연(신호의 상승, 하강의 지연)에 의해, 논리연산부의 출력의 일부가 겹치는 것이 피할 수 있다. 또한, 출력펄스의 중첩을 막기 위해서 특수한 회로나 특수한 신호(SPWC 등)를 위한 전송선을 필요로 하지 않기 때문에, 구동회로의 대폭적인 축소화가 가능하다.

상기 제2 목적을 달성하기 위해서, 본 발명의 다른 화상표시장치는, 매트릭스 형태로 배치된 복수의 화소와 상기 화소의 각 열에 배치된 복수의 데이터신호선 및 상기 화소의 각 열에 대응하여 배치된 주사신호선을 구비하여, 각 주사신호선으로부터 공급되는 주사신호에 동기하여 각 데이터신호선으로부터 각 화소에 화상표시를 위한 데이터신호가 전송되는 것에 따라 상기 화소에 화상을 표시하는 표시부:

미리 정해진 주기의 제1 클록에 동기하여, 서로 다른 타이밍의 주사신호를 상기 각 주사신호선으로 순차로 부여하는 주사신호선 구동회로: 및

미리 정해진 주기의 제2 클록에 동기하여 순차로 부여되어, 또한, 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 부여된 주사신호선의 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로를 포함한다.

상기 화상표시장치에 있어서, 상기 데이터신호선 구동회로 및 주사신호선 구동회로의 적어도 한편이, 상기 제1 또는 제2 클록신호를 클록신호로 하는 상기 어느 하나의 시프트 레지스터를 구비하고 있다.

예컨대, 상기 주사신호선 구동회로는, 소정의 타이밍신호에 동기하여, 순차로 상기 복수의 주사신호선에 주사신호를 출력한다. 또한, 상기 데이터신호선 구동회로는, 상기 복수의 데이터신호선에, 소정의 타이밍신호에 동기하여, 순차로 영상신호를 출력한다.

일반적으로, 화상표시장치에서는, 데이터신호선의 수, 또는, 주사신호선의 수가 커짐에 따라, 각 신호선마다의 타이밍을 생성하기 위한 플립플롭의 수가 커지고, 플립플롭의 양단간의 거리가 길게 된다. 이에 대하여, 상기 각 구성의 시프트 레지스터에서는, 레벨시프터의 구동능력이 작고 또한 플립플롭의 양단간의 거리가 긴 경우에도, 버퍼를 생략할 수 있고, 소비전력을 삭감할 수 있다. 따라서, 데이터신호선 구동회로 및 주사신호선 구동회로의 적어도 한편에, 상기 각 구성의 시프트 레지스터를 구비함으로써, 소비전력을 절감하고, 또한, 시프트 레지스터의 회로규모를 작게 하여, 화상표시장치의 협프레임폭을 제공할 수 있다.

본 발명의 또 다른 목적, 특징, 및 뛰어난 점은, 이하에 나타낸 기재에 의해서 충분히 알 것이다. 또한, 본 발명의 이점은, 첨부도면을 참조한 다음 설명으로 명백하게 될 것이다.

도1은, 본 발명의 1 실시형태인 시프트 레지스터의 구성을 개략적으로 나타내는 회로도이다.

도2는, 상기 시프트 레지스터를 사용한 화상표시장치의 개략적 구성을 나타낸다.

도3은, 상기 화상표시장치의 화소의 구성을 나타낸다.

도4는, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도5는, 상기 시프트 레지스터로 사용되는 세트·리세트형 플립플롭의 구성을 나타내는 회로도이다.

도6은, 상기 세트·리세트형 플립플롭의 동작을 나타내는 타이밍챠트이다.

도7은, 상기 시프트 레지스터의 각 플립플롭의 리세트 단자로의 입력을 변경한 구성예를 나타내는 회로도이다.

도8은, 도7의 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도9는, 상기 시프트 레지스터의 각 플립 플롭의 리세트 단자로의 입력을 변경한 다른 구성예를 나타내는 회로도이다.

도10은, 도9의 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도11은, 상기 시프트 레지스터에의 각 플립플롭의 리세트 단자로의 입력을 변경한 또 다른 구성예를 나타내는 회로도이다.

도12는, 도11의 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도13은, 본 발명의 다른 실시형태인 시프트 레지스터의 구성을 개략적으로 나타내는 회로도이다.

도14는, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도15는, 상기 화상표시장치에 사용되는 다결정실리콘 박막트랜지스터의 구조를 나타내는 단면도이다.

도16 (a) 내지 (k)는 도15의 다결정실리콘 박막트랜지스터의 제조공정의 각 단계의 구조를 나타내는 단면도이다.

도17은, 본 발명의 또 다른 실시형태를 나타내는 것으로서, 데이터신호선 구동회로에 적응한 것으로, 세트·리세트·플립플롭을 포함하여 구성되는 시프트 레지스터의 요부구성을 나타내는 회로도이다.

도18은, 상기 시프트 레지스터를 구비한 화상표시장치의 요부구성을 나타내는 회로도이다.

도19는, 상기 화상표시장치의 화소의 구성예를 나타내는 회로도이다.

도20은, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도21은, 상기 시프트 레지스터의 레벨시프터의 구성예를 나타내는 회로도이다.

도22는, 본 발명의 또 다른 실시형태를 나타내는 것으로서, 데이터신호선 구동회로에 적응한 것으로, 세트·리세트·플립플롭을 포함하여 구성되는 시프트 레지스터의 요부구성의 일부를 나타내는 회로도이다.

도23은, 도22의 우측에 계속되는 부분의 일례를 나타내는 회로도이다.

도24는, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도25는, 도22의 우측에 계속되는 부분의 다른 예를 나타내는 회로도이다.

도26은, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도27은, 본 발명의 또 다른 실시형태를 나타내는 것으로서, 데이터신호선 구동회로에 적응한 것으로, 세트·리세트·플립플롭을 포함하여 구성되는 시프트 레지스터의 요부구성을 나타내는 회로도이다.

도28은, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도29는, 본 발명의 실시형태를 나타내는 것으로서, 주사신호선 구동회로에 적응한 것으로, 세트·리세트·플립플롭을 포함하여 구성되는 시프트 레지스터의 요부구성을 나타내는 회로도이다.

도30은, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도31은, 상기 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도32는, 데이터신호선 구동회로에 사용되는 종래의 시프트 레지스터의 구성을 나타내는 회로도이다.

도33은, 상기 종래의 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도34는, 주사신호선 구동회로에 사용되는 종래의 시프트 레지스터의 동작을 나타내는 회로도이다.

도35는, 상기 종래의 주사신호선 구동회로의 시프트 레지스터의 동작을 나타내는 타이밍챠트이다.

도36은, D형 플립플롭의 동작을 나타내는 타이밍챠트이다.

도37은, 종래의 데이터신호선 구동회로의 시프트 레지스터부의 구성을 나타내는 회로도이다.

도38은, 종래의 데이터신호선 구동회로의 시프트 레지스터부의 동작을 나타내는 타이밍챠트이다.

도39는, 종래의 주사신호선 구동회로의 시프트 레지스터부의 구성을 나타내는 회로도이다.

도40은, 종래의 주사신호선 구동회로의 시프트 레지스터부의 동작을 나타내는 타이밍챠트이다.

[제1 실시형태]

본 발명의 제1 실시형태에 관해서 설명하면, 이하와 같다.

본 발명의 시프트 레지스터는, 화상표시장치의 데이터신호선 구동회로 및 주사신호선 구동회로에 최적으로 사용될 수 있지만, 화상표시장치 이외에도 적용가능하다. 이하에서는, 데이터신호선 구동회로에 적용되는 본 발명의 실시형태에 관한시프트 레지스터의 제1 실시형태로서, 또한, 주사신호선 구동회로에 적용되는 본 발명의 실시형태에 관한 시프트 레지스터를 제2 실시형태로서 설명하겠다.

도1에 나타낸 바와 같이, 본 실시형태에 관한 시프트 레지스터(1)는, 대략적으로, 스위치부(2), 입력안정부(3), 및 플립플롭부(4)를 구비하여 구성되어 있고, 예컨대 도2에 나타난 화상표시장치(11)의 데이터신호선 구동회로(14)에 사용된다.

상기 화상표시장치(11)는, 도2에 나타낸 바와 같이, 표시부(12), 주사신호선 구동회로(13), 데이터신호선 구동회로(14), 및 제어회로(15)를 구비하고 있다.

표시부(12)는, 서로 평행한 n개의 주사신호선(GL...)(GL1, GL2,...GLn), 서로 평행한 n개의 데이터신호선(SL...)(SL1,SL2,...SLn), 및, 매트릭스 형태로 배치된 화소(도면 중, PIX)(16...)를 포함하고 있다. 화소(16)는, 인접하는 2개의 주사신호선(GL·GL)과 인접하는 2개의 데이터신호선(SL·SL)으로 포위된 영역 내에 형성된다. 또, 설명의 편의상, 주사신호선(GL) 및 데이터신호선(SL)의 수는 같이 n개로 하였지만, 양 선의 수가 다르더라도 상관없음은 물론이다.

주사신호선 구동회로(13)는, 시프트 레지스터(17)를 구비하고 있고, 제어회로(15)로부터 입력되는 2종류의 클록신호(GCKl·GCK2), 및 스타트 펄스(GSP)에 기초해서, 상기 시프트 레지스터(17)는, 각 행의 화소(16)에 접속된 주사신호선( GL1, GL2,...)에 부여되는 주사신호를 순차적으로 발생하게 된다. 또, 시프트 레지스터(17)의 회로구성에 관해서는, 다음의 제2 실시형태에서 상술한다.

데이터신호선 구동회로(14)는, 시프트 레지스터(1) 및 샘플링부(18)를 구비하고 있다. 서로 위상이 다른 2종류의 클록신호(SCK·SCKB), 및 스타트 펄스(SSP)가 제어회로(15)로부터 시프트 레지스터(1)로 입력되는 한편, 영상신호(DAT)는 제어회로(15)로부터 샘플링부(18)로 입력된다. 시프트 레지스터(1)의 각 단으로부터 출력되는 신호(S1∼Sn)에 기초하여, 데이터신호선 구동회로(14)는, 샘플링부(18)에서 영상신호(DAT)를 샘플링하여, 얻어진 영상데이터를 각 열의 화소(16)에 접속된 데이터신호선(SL1,SL2,...)에 출력한다.

제어회로(15)는, 주사신호선 구동회로(13) 및 데이터신호선 구동회로(14)의 동작을 제어하기 위한 각종의 제어신호를 생성하는 회로이다. 상기한 바와 같이, 제어신호는, 클록신호(GCKl,GCK2,SCK,SCKB), 스타트신호(GSP,SSP), 및 영상신호(DAT) 등을 포함한다.

또, 본 화상표시장치(11)의 주사신호선 구동회로(13), 데이터신호선 구동회로(14), 및 표시부(12)의 각 화소(16)에, 각 스위치소자가 설치되어 있지만, 이들 스위치소자의 제조방법에 관해서는, 다음의 제3 실시형태에서 상술한다.

본 화상표시장치(11)가 액티브 매트릭스형 액정표시장치인 경우, 상기의 화소(16)는, 도3에 나타낸 바와 같이, 전계효과 트랜지스터로 이루어지는 화소트랜지스터(SW)와, 액정용량(C_L)을 포함하는 화소용량(C_P)(필요에 따라 보조용량(C_S)이 부가된다)에 의하여 구성된다. 이러한 화소(16)에 있어서, 화소트랜지스터(SW)의 드레인 및 소스를 통해 데이터신호선(SL)과 화소용량(C_P)의 한편의 전극이 접속되어, 화소트랜지스터(SW)의 게이트가 주사신호선(GL)에 접속되어, 화소용량(C_P)의 다른쪽전극이 모든 화소에 공통으로 접속된 공통전극선(도시되지 않음)에 접속되어 있다.

여기서, i번째의 데이터신호선(SLi)과 j번째의 주사신호선(GLj)에 접속된 화소(16)를 PIX(i,j)로 나타내면(i,j는, 1≤i,j≤n의 범위의 임의의 정수), 해당 PIX(i,j)에서 주사신호선(GLj)이 선택되면, 화소트랜지스터(SW)가 도통되어, 데이터신호선(SLi)에 인가된 영상데이터의 전압이 화소용량(C_P)에 인가된다. 이와 같이 화소용량(C_P)에서 액정용량(C_L)에 전압이 인가되면, 액정의 투과율 또는 반사율이 변조된다. 따라서, 주사신호선(GLj)을 선택하고, 데이터신호선(SLi)으로 영상데이터에 대응하는 신호전압을 인가하면, 해당 PIX(i,j)의 표시상태를, 영상데이터에 합쳐서 변화시킬 수 있다.

화상표시장치(11)에서는, 주사신호선 구동회로(13)가 주사신호선(GL)을 선택하고, 선택된 주사신호선(GL)과 데이터신호선(SL)과의 조합에 대응하는 화소(16)로의 영상데이터가, 데이터신호선 구동회로(14)에 의해 각각의 데이터신호선(SL)으로 출력된다. 따라서, 각각의 영상데이터가 해당 주사신호선(GL)에 접속된 화소(16)로 기입된다. 또한, 주사신호선 구동회로(13)가 주사신호선(GL)을 순차적으로 선택하고, 데이터신호선 구동회로(14)가 데이터신호선(SL)으로 영상데이터를 출력한다. 이 결과, 표시부(12)의 모든 화소(16)에 각각의 영상데이터가 기입되어, 표시부(12)에 영상신호(DAT)에 대응하는 화상이 표시된다.

여기서, 각 화소(16)로의 영상데이터는, 상기 제어회로(15)로부터 데이터신호선 구동회로(14)로, 영상신호(DAT)로 시분할되어 전송되고, 데이터신호선 구동회로(14)는, 타이밍신호로 되어, 소정의 주기로 듀티비가 50% 이하(본 실시형태에서는, 로우(Low)기간이 하이(High)기간보다 짧다)의 클록신호(SCK), 상기 클록신호(SCK)와 위상이 180°다른 클록신호(SCKB)(도4 참조), 및 스타트 펄스(SSP)에 기초를 둔 타이밍으로, 영상신호(DAT)로부터 각 영상데이터를 추출하고 있다.

더 구체적으로는, 클록신호(SCK,SCKB)에 동기하여 스타트 펄스(SSP)가 입력되는 것에 따라, 데이터신호선 구동회로(14)의 시프트 레지스터(1)는, 순차적으로 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력하여, 이것에 의해, 1클록씩 타이밍이 다른 출력신호(S1∼Sn)를 생성한다. 또한, 데이터신호선 구동회로(14)의 샘플링부(18)는, 각 출력신호(S1∼Sn)의 타이밍으로, 영상신호(DAT)로부터 영상데이터를 추출한다.

한편, 클록신호(GCKl, GCK2)에 동기하여 스타트 펄스(GSP)가 입력되는 것에 따라, 주사신호선 구동회로(13)의 시프트 레지스터(17)는, 순차적으로 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력하여, 이것에 의해, 1클록씩 타이밍이 다른 주사신호를, 각 주사신호선(GL1∼GLn)으로 출력한다.

이하에서는, 데이터신호선 구동회로(14)에 사용되는 본 실시형태의 시프트 레지스터(1)의 구성 및 동작에 관해서 설명하고, 계속해서, 제2 실시형태에 있어서 주사신호선 구동회로(13)에 사용되는 시프트 레지스터(17)의 구성 및 동작에 관해 설명한다.

도1에 나타낸 바와 같이, 시프트 레지스터(1)는, n단으로 이루어져, 상기한바와 같이, 서로 위상이 다른 2종류의 클록신호(SCK,SCKB), 및 스타트 펄스(SSP)가 입력되는 구성으로 되어 있다. 클록신호(SCK,SCKB)는, 각 단에 교대로 입력되는데, 즉, 홀수단에는 클록신호(SCK)가 입력되는 한편, 짝수단에는 클록신호(SCKB)가 입력되는 구성으로 되어 있다.

시프트 레지스터(1)는, 스위치부(2), 입력안정부(3), 및 플립플롭부(4)를 구비하고 있다. 스위치부(2)에는, 각 단마다 스위치수단(21)이 설치되어 있고, 입력안정부(3)에는, 각 단마다 p형 트랜지스터(입력안정수단)(22)가 설치되어 있다. 또, 플립플롭부(4)에는, 각 단마다, 세트ㆍ리세트형 플립플롭인 플립플롭(도면 중, SR-FF)(23), 및 인버터(24)가 설치되어 있다.

상기 플립플롭(23)은, 예컨대, 도5에 나타낸 바와 같이, p형 MOS 트랜지스터인 트랜지스터(31,34,35), n형 MOS 트랜지스터인 트랜지스터(32,33,36,37), 및 인버터(38,39)를 구비한 구성에 의해서 실현된다.

도5에 나타낸 바와 같이, 플립플롭(23)에는, 구동전압(Vcc)과 접지레벨과의 사이에, 트랜지스터(31,32,33)가 서로 직렬로 접속되어 있고, 트랜지스터(31,33)의 게이트에는, 부논리의 세트신호(/S)가 인가된다. 또한, 트랜지스터(32)의 게이트에는, 정논리의 리세트신호(R)가 인가된다. 또, 서로 접속된 트랜지스터(31,32)의 드레인 전위는, 인버터(38,39)에 의해 각각 반전되어, 출력신호(Q)로 출력된다.

구동전압(Vcc)과 접지레벨과의 사이에는, 또, 각각 직렬로 접속된 트랜지스터(34,35,36,37)가 설치되어 있다. 트랜지스터(35,36)의 드레인은, 인버터(38)의 입력에 접속되어 있고, 트랜지스터(35,36)의 게이트는, 인버터(38)의 출력에 접속되어 있다. 또, 트랜지스터(34)의 게이트에는, 리세트신호(R)가 인가됨과 동시에, 트랜지스터(37)의 게이트에는, 세트신호(/S)가 인가된다.

도6에 나타낸 바와 같이, 플립플롭(23)에서는, 리세트신호(R)가 비액티브(로우레벨)로 변화하고, 세트신호(/S)가 비액티브(로우레벨)로 변화하면, 트랜지스터(31)가 도통되어, 인버터(38)의 입력을 하이레벨로 변화시킨다. 이것에 의해서, 플립플롭(23)의 출력신호(Q)는, 하이레벨로 변화한다.

또한, 상기의 상태에서는, 리세트신호(R) 및 인버터(38)의 출력에 의해서 트랜지스터(34,35)가 도통한다. 또한, 리세트신호(R) 및 인버터(38)의 출력에 의해, 트랜지스터(32,36)가 차단된다. 이것에 의해, 세트신호(/S)가 비액티브로 변화하더라도, 인버터(38)의 입력은 하이레벨로 유지되고, 출력신호(Q)는 하이레벨로 유지된다.

그 후, 리세트신호(R)가 비액티브로 되면, 트랜지스터(34)는 차단되고, 트랜지스터(32)는 도통한다. 여기서, 세트신호(/S)가 비액티브로 유지되기 때문에, 트랜지스터(31)는 차단되고, 트랜지스터(33)가 도통한다. 따라서, 인버터(38)의 입력이 로우레벨로 구동되고, 출력신호(Q)가 로우레벨로 변화한다.

다시 도1을 참조하여, 각 단의 플립플롭(23)의 출력신호(Q)(Q1,Q2,...)는, 다음단의 스위치수단(21)에 입력됨과 동시에, 다음단의 p형 트랜지스터(22)의 게이트에 입력된다. 각 스위치수단(21)은, 그 개폐에 의해, 각 단으로의 클록신호(SCK 또는 SCKB)의 입력을 제어한다. 따라서 전단의 플립플롭(23)의 출력신호(Q)가 로우레벨로 유지되는 동안은, 개방(스위치 오프)으로 되는 한편, 출력신호(Q)가 하이레벨로 유지되는 기간은 폐상태(스위치 온)로 된다. 각 단으로 입력된 클록신호(SCK 또는 SCKB)는, 세트신호(/S)로서 플립플롭(23)에 입력되고, 또한, 인버터(24)에 입력된다.

p형 트랜지스터(22)는, 플립플롭(23)에 클록신호(SCK,SCKB)가 입력되어 있지 않은 경우에, 플립플롭(23)의 입력을 안정시키기 위한 것이다. 출력신호(Q)가 하이레벨로 유지되는 동안, p형 트랜지스터(22)는 소스-드레인 사이가 비도통상태로 되고, 출력신호(Q)가 로우레벨로 유지되는 동안은, 소스-드레인 사이가 도통상태로 된다.

플립플롭(23)은, 클록신호(SCK,SCKB)의 상승·하강마다, 1클록 주기폭의 개시신호(SSP)를 다음단으로 출력할 수 있도록 구성되어 있다. 구체적으로는, 전단의 출력신호(Q)(제1단에서는, 개시신호(SSP))에 의해 개폐되는 스위치수단(21)에 의해 제어되는 클록신호(SCK,SCKB)가, 부논리의 세트신호(/S)로서 플립플롭(23)에 인가됨과 동시에, 제1단에서는, 인버터(24)를 통해 시프트 레지스터(1)의 출력(S1)으로서 출력된다. 제1단의 플립플롭(23)의 출력신호(Q1)는, 다음단의 스위치수단(21)의 스위칭 신호로서 인가된다.

또, 각 플립플롭(23)에는, 후단으로의 입력신호 중, 인버터(24)를 통해 시프트 레지스터(1)의 출력으로서 전송되는 펄스폭만큼 늦은 신호가 리세트신호(R)로 인가된다. 본 시프트 레지스터(1)에서는, 1클록 주기폭의 펄스를 전송하기 때문에, 1클록 주기 늦은 신호, 즉, 2단후의 스위치수단(21)에 의해서 변환되어, 해당 단의 인버터(24)로부터 출력된 시프트 레지스터(1)의 출력신호가 정논리의리세트신호(R)로서 인가된다.

또, 홀수단의 플립플롭(23)이 클록신호(SCK)의 하강으로 세트되도록, 홀수단의 스위치수단(21)으로 클록신호(SCK)가 입력된다. 한편, 짝수단의 플립플롭(23)이 클록신호(SCKB)의 하강으로 세트되도록, 짝수단의 스위치수단(21)에는 클록신호 (SCKB)가 입력된다.

따라서, 시프트 레지스터(1)는, 아래와 같이 동작한다.

개시신호(SSP)가 하이레벨로 되면, 접속되어 있는 제1단의 스위치수단(21)이 그것에 응해서 변환되고, 클록신호(SCK)가 플립플롭(23)에 입력된다. 이 때, 입력안정부(3)의 제1단의 p형 트랜지스터(22)에서는, 게이트에 개시신호(SSP)가 입력되기 때문에, 소스-드레인 사이는 비도통상태로 된다. 따라서, 제1단의 스위치수단(21)의 변환에 의해 입력된 신호는, 인버터(24)를 통해, 출력(S1)으로서 영상데이터를 영상신호(DAT)에서 추출하는 샘플링신호로 된다.

한편, 입력클록신호(SCK)의 하강에 대응해서, 제1단의 플립플롭(23)의 출력신호(Q1)가 하이레벨로 된다. 하이레벨의 출력신호(Q1)는, 다음단(제2단)의 스위치수단(21)을 온(on) 상태로 하여, 클록신호(SCKB)가 입력된다. 클록신호(SCKB)는, 제2단의 플립플롭(23)에 입력되어, 출력신호(Q2)가 생성됨과 동시에, 인버터(24)를 통해, 출력(S2)으로서 영상신호(DAT)로부터 영상데이터를 추출하는 샘플링신호로 된다.

또, 출력신호(Q2)에 의해서 다음단(제3단)의 스위치수단(21)이 온 상태로 되면, 해당 단에 클록신호(SCK)가 입력된다. 클록신호(SCK)는, 제3단의 플립플롭(23)에 입력되어, 출력신호(Q3)가 생성됨과 동시에, 인버터(24)를 통해, 출력(S3)으로서 영상데이터를 영상신호(DAT)에서 추출하는 샘플링신호로 된다.

또한, 제3단의 신호(S3)는, 제1단의 플립플롭(23)의 리세트 신호(R)로 입력되어, 출력신호(Q1)는 로우레벨로 된다. 출력신호(Q1)가 로우레벨로 되면, 제2단의 스위치수단(21)은 오프상태가 된다. 이 때, 제2단의 p형 트랜지스터(22)에서는, 소스-드레인 사이가 도통상태로 되고, 제2단의 플립플롭(23)의 입력부는 하이레벨로 되어, 안정된다.

여기서, 제1단의 플립플롭(23)의 경우에, 개시신호(SSP)가 로우레벨로 되는 시점에서, 제1단의 스위치수단(21)이 오프상태로 되어, 클록신호(SCK)의 입력을 정지시키고, 또, 제1단의 p형 트랜지스터(22)에서는, 소스-드레인 사이가 도통상태로 되고, 제1단의 플립플롭(23)의 입력부는 하이레벨로 되어 안정된다.

이하, 상기와 같이 순차 신호가 생성됨에 따라, 도4에 나타낸 바와 같이, 클록신호(SCK,SCKB)에 기초하여, 서로 겹치지 않는 출력신호(S1∼Sn)를 얻을 수 있다. 이것은, 각 스위치수단(21)이, 출력신호(S1∼Sn)의 펄스폭만큼 충분히 긴 기간동안 도통상태로 있기 때문에, 클록신호(SCK 또는 SCKB)의 상승 또는 하강 타이밍이 거의 지연없이 스위치를 통과하고, 그 결과, 출력신호(S1∼Sn)는 서로 겹치지 않게 되는 것이다.

이에 대하여, 도32에 나타낸 바와 같이, 논리소자에 의해 출력펄스를 생성하는 종래의 구성에서는, 각 논리소자를 구성하는 트랜지스터의 스위칭시간의 격차 등에 의해, 펄스의 상승 또는 하강 타이밍에 지연이 생겨, 그 결과, 출력펄스가 서로 겹치게 되는 문제가 발생할 염려가 있다.

또, 본 실시형태의 시프트 레지스터(1)에서는, 도1에 나타낸 바와 같이, 최종단에 더미용(dummy-use)으로 스위치수단(21x), p형 트랜지스터(22x), 플립플롭 (23x), 및 인버터(24x)가 설치되어 있다. 그리고, 인버터(24x)로부터의 출력신호(Sx)가, 제n단의 플립플롭(23)의 리세트단자에 입력되고, 최종단의 플립플롭(23x)의 리세트단자에는, 플립플롭(23x) 자신의 출력신호(Qx)가 입력되는 구성으로 되어 있다. 따라서, 최종단의 플립플롭(23x)은, 출력신호(Qx)가 발생하도록 세트됨과 동시에, 출력신호(Qx)가 도4에 나타낸 것과 같은 파형으로 되도록 리세트된다.

또, 인버터(24x)로부터의 출력신호(Sx)가, 제n단의 플립플롭(23)의 리세트단자로 입력되는 구성으로 되지 않고, 최종단의 플립플롭(23x)의 출력신호(Qx)가, 제n단의 플립플롭(23)의 리세트단자로 입력되는 구성으로 하는 것도 가능하다.

상기와 같이, 본 실시형태의 시프트 레지스터(1)에서는, 각 단의 출력펄스가 겹치지 않고, 더구나, 논리소자 등을 설치할 필요가 없기 때문에, 회로구성의 간략화를 실현할 수 있다. 또한, 상기 시프트 레지스터(1)를 사용함으로써, 구동회로의 간략화에 의한 협프레임폭을 실현한 화상처리장치를 제공할 수 있다.

또, 본 실시형태에서는, 시프트 레지스터(1)에 입력되는 클록신호가 두 종류이지만, 본 발명은 이것에 한정되지 않고, 예컨대 3종류 이상이더라도 가능하다.

또, 시프트 레지스터(1)에 입력되는 클록신호(SCK,SCKB)는, 로우기간이 하이 기간보다 짧은 것으로 되어 있지만, 본 발명은 이에 한정되지 않고, 로우기간과 하이기간의 길이가 같은 클록신호가 입력되는 구성도 가능하다.

또, 현재단보다 2단 뒤에 위치한 인버터(24)로부터, 시프트 레지스터(1)의 각 플립플롭(23)의 리세트단자로, 출력신호가 입력되는 구성이지만, 본 발명은 이것에 한정되지 않는다. 즉, 다음과 같은 구성도 가능하다. M(M≥2)종류의 클록신호가 입력되고, k를 1이상의 임의의 정수로 하면 ,제(i+k×M)단의 출력펄스(제(i+k×M)단의 인버터(24)의 출력신호)가, 제i단의 플립플롭(23)의 리세트단자로 입력되는 구성도 가능하다. 예컨대, 도7에 도시된 시프트 레지스터(25)와 같이, 현재단보다 4단 뒤에 위치한 인버터(24)로부터의 출력신호가 각 플립플롭(23)의 리세트단자로입력되는 구성도 가능하다.

도1에 나타낸 시프트 레지스터(1)는, k=1, M=2로 설정된 구성으로, 예컨대, 제1단의 플립플롭(23)의 리세트단자로, 제3단의 출력펄스가 입력되는 구성이다. 한편, 도7에 나타낸 시프트 레지스터(25)는, k=2, M=2로 설정된 구성이고, 예컨대, 제1단의 플립플롭(23)의 리세트단자로, 제5단의 출력펄스가 입력되는 구성이다.

도8은, 시프트 레지스터(25)의 동작을 나타내는 타이밍챠트이고, 동도에 나타낸 바와 같이, 제1단의 플립플롭(23)의 출력신호(Q1)는, 제5단의 출력펄스(S5)에 의해 리세트되고, 제2단의 플립플롭(23)의 출력신호(Q2)는, 제6단의 출력펄스(S6)에 의해 리세트된다. 또, 예컨대, 출력펄스(S1)와 같이, 플립플롭(23)에는 2회의 세트신호가 입력되지만, 플립플롭(23)의 동작에는 아무런 영향도 없다. 또, 제1단의 플립플롭(23)을 리세트하기 위해, 제5단의 출력펄스(S5)를 사용하고 있지만, 이와 같이 리세트신호가 2회 입력되더라도, 플립플롭(23)의 동작에는 지장이 없다.

또, 도7에 나타낸 시프트 레지스터(25)를 데이터신호선 구동회로(14)에 사용하는 경우, 출력펄스에 의해, 영상신호(DAT)를 2회 샘플링할 수 있다. 결국, 1회째의 샘플링을 예비적인 샘플링으로 하여, 2회째의 샘플링으로 데이터신호선으로 하여금 소망의 영상신호(DAT)를 샘플링하는 것이 가능하게 된다. 또한, 상기 예비적인 샘플링은, 2회째의 충전을 돕는 효과도 있다.

또, 본 발명의 시프트 레지스터에 있어서, M(M≥2)종류의 클록신호가 입력되고, k를 1이상의 임의의 정수로 하면, 제(i+k×M)단의 플립플롭(23)의 출력신호가, 제i단의 플립플롭(23)의 리세트단자로 입력되는 구성도 가능하다. 예컨대, 도9에 나타낸 시프트 레지스터(26)와 같이, 현재단보다 2단 뒤에 위치한 플립플롭(23)의 출력신호가, 각 플립플롭(23)의 리세트단자로 입력되는 구성도 가능하다. 또, 도11에 나타낸 시프트 레지스터(27)와 같이, 현재단보다 4단 뒤에 위치한 플립플롭(23)의 출력신호가, 각 플립플롭(23)의 리세트단자로 입력되는 구성도 가능하다.

도9에 나타낸 시프트 레지스터(26)는, k=1, M=2로 설정된 구성으로서, 예컨대, 제1단의 플립플롭(23)의 리세트단자에는, 제3단의 플립플롭(23)의 출력신호(Q3)가 입력되는 구성이다. 한편, 도11에 나타낸 시프트 레지스터(27)는, k=2, M=2로 설정된 구성으로서, 예컨대, 제1단의 플립플롭(23)의 리세트단자에는, 제5단의 플립플롭(23)의 출력신호(Q5)가 입력되는 구성이다.

도10은, 시프트 레지스터(26)의 동작을 나타내는 타이밍챠트이고, 동도에 나타낸 바와 같이, 제1단의 플립플롭(23)은, 제3단의 플립플롭(23)의 출력신호(Q3)에 의해 리세트되고, 제2단의 플립플롭(23)은, 제4단의 플립플롭(23)의 출력신호(Q4)에 의해 리세트된다. 또한, 도12는, 시프트 레지스터(27)의 동작을 나타내는 타이밍챠트이고, 동도에 나타낸 바와 같이, 제1단의 플립플롭(23)은, 제5단의 플립플롭(23)의 출력신호(Q5)에 의해 리세트되고, 제2단의 플립플롭(23)은, 제6단의 플립 플롭(23)의 출력신호(Q6)에 의해 리세트된다. 이러한 구성에 의해, 상기 시프트 레지스터(26,27)는, 상술한 시프트 레지스터(1,25)와 같은 효과를 가진다.

또, 상기 시프트 레지스터(25,26,27)의 구성·동작을 나타내는 도7 내지 도12에서는, 더미용의 최종단을 제n단으로 표기한다. 또한, 시프트 레지스터(25)에서, 최종 제n단의 인버터(24)로부터의 출력신호(Sn)가, 제n-1단의 플립플롭(23)의 리세트단자로 입력되는 구성이고, 시프트 레지스터(26,27)에서는, 최종 제n단의 플립플롭(23)의 출력신호(Qn)가, 제n-1단의 플립플롭(23)의 리세트단자로 입력되는 구성으로 되어있다.

[제2 실시형태〕

본 발명의 제2 실시형태에 관해 도13 및 도14에 따라 설명하면, 이하와 같다. 또, 본 실시형태에 있어서, 전술한 제1 실시형태의 요소와 동등한 기능을 갖는 요소에 관해서는, 동일의 부호를 부기하여, 그 설명을 생략한다.

본 실시형태의 시프트 레지스터(17)는, 상술한 바와 같이, 주사신호선 구동회로(13)에 사용되는 시프트 레지스터이고, 도l3에 나타낸 바와 같이, 클록신호로서 2종류의 클록신호(GCKl,GCK2)가 입력되고, 개시신호로서 스타트 펄스(GSP)가 입력되는 점 이외는, 제1 실시형태의 시프트 레지스터(1)의 구성과 같다.

상기 클록신호(GCKl,GCK2)는, 도14에 나타낸 바와 같이, 서로 로우레벨의 기간이 겹치지 않는 위상을 갖고 있고, 구체적으로는, 서로 위상이 180°어긋난 관계로 되어 있다. 또, 클록신호(GCKl,GCK2)는, 하이레벨의 기간과 비교하여 로우레벨의 기간이 충분히 짧게 되어 있다.

주사신호선 구동회로(13)의 경우는, 전후의 주사신호가 겹치면 표시상 화질이 현저히 악화된다. 그래서, 종래는, 펄스폭 제어신호(PWC) 등을 사용하여 주사신호를 겹치지 않도록 한다.

본 실시형태의 시프트 레지스터(17)에서는, 상기 클록신호(GCKl,GCK2)가 사용된다. 또, 상술한 시프트 레지스터(1)와 같은 동작으로, 각 스위치수단(21)에 의해 각 플립플롭(23)으로의 클록신호(GCKl,GCK2)의 입력이 제어됨과 동시에, 각 인버터(24)를 통해 각 단으로부터 신호(GLl∼GLn)가 출력된다. 따라서, 클록신호(GCKl,GCK2)에 기초하여, 도14에 나타낸 바와 같이, 서로 겹치지 않는 출력신호( GL1∼GLn)를 얻을 수 있다.

또, 이것에 의해, 펄스폭 제어신호(PWC)나 논리회로를 필요로 하지 않고, 협프레임폭을 용이하게 실현할 수 있다.

또, 시프트 레지스터(17)의 각 플립플롭(23)의 리세트단자로의 입력과 관련하여, 상기 시프트 레지스터(25,26,27)와 같이 변경한 구성으로 해도 가능함은 물론이다.

[제3 실시형태〕

본 발명의 제3의 실시형태에 관해, 도l5 및 도16(a) 내지 도16(k)에 기초하여 설명하면, 이하와 같다. 또, 본 실시형태에서, 전술한 제1 실시형태 및 제2 실시형태의 요소와 동등한 기능을 가진 요소에 관해서, 동일 부호를 부기하여, 그 설명을 생략한다.

본 실시형태의 화상표시장치는, 주사신호선 구동회로(13) 및 데이터신호선 구동회로(14)가, 복수의 화소(16) 및 표시부(12)로 구성된 동일 기판상에 형성되어 있는 점을 제외하고는, 제1 실시형태에서 설명한 화상표시장치(11)와 같은 구성으로 되어 있다.

즉, 본 실시형태의 화상표시장치에서는, 주사신호선 구동회로(13)및 데이터신호선 구동회로(14)가 표시부(12)와 같이, 절연성 기판, 예컨대 유리기판(41)위에 형성되어 있다(드라이버 모노리씩 구조(driver monolithic construction)). 절연성 기판(기판)으로는, 사파이어 기판, 석영기판, 무알칼리유리등이 사용되는 경우가 많다.

이와 같이, 주사신호선 구동회로(13) 및 데이터신호선 구동회로(14)를 표시부(12)와 동일 유리기판(41)상에 모노리씩하게 형성하는 것에 의해, 제조시의 시간과 배선용량을 삭감할 수 있다. 또한, 외부 장착 IC를 드라이버로 사용한 화상표시장치와 비교하여, 유리기판(41)으로의 입력단자수가 적어진다. 그 결과, 유리기판(41)에 부품을 실장하기 위한 비용이나, 그 실장에 따르는 불량의 발생을 저감할 수 있다. 따라서, 구동회로의 제조비용이나 실장비용의 저감 및 구동회로의 신뢰성의 향상을 꾀할 수 있다.

또, 본 화상표시장치에서는, 화소트랜지스터(SW)(도3 참조)로 박막트랜지스터가 사용되고, 주사신호선 구동회로(13)및 데이터신호선 구동회로(14)는 박막트랜지스터를 구비한 구성으로 되어 있는데, 보다 많은 화소(16)를 집적하고, 표시면적을 확대하기 위해서, 상기 박막트랜지스터로 다결정 실리콘 박막트랜지스터가 채용되고 있다.

상기 다결정 실리콘 박막트랜지스터는, 예컨대 도15에 나타낸 것과 같은 구조로 되어 있고, 이 구조에 있어서, 유리기판(41)위에 오염방지용의 실리콘 산화막(42)이 증착되어 있고, 그 위에 전계효과 트랜지스터가 형성되어 있다.

상기 박막트랜지스터는, 실리콘 산화막(42)위에 형성된 채널영역(43a), 소스영역(43b) 및 드레인영역(43c)으로 이루어지는 다결정 실리콘 박막(43)과, 또 그 위에 형성된 게이트 절연막(44), 게이트전극(45), 층간 절연막(46) 및 금속배선(47)에 의해 구성되어 있다.

상기 다결정 실리콘 박막트랜지스터는, 절연성기판상의 다결정 실리콘 박막이 활성층으로 작동하는 포워드 스태거(forward stagger)(톱 게이트)구조를 이루고 있지만, 본 실시형태에서는 이것에 한하지 않고, 리버스 스태거(reverse stagger)구조 등의 다른 구조를 가진 트랜지스터도 채용될 수 있다. 또, 본 화상표시장치에서는, 단결정 실리콘 박막트랜지스터, 비정질 실리콘 박막트랜지스터, 또는 다른 재료로 된 박막 트랜지스터도 적용가능하다.

상기와 같은 다결정 실리콘 박막트랜지스터를 사용함으로써, 실용적인 구동능력을 가진 주사신호선 구동회로(13) 및 데이터신호선 구동회로(14)를, 표시부(12)가 형성되는 유리기판(41)위에, 화소(16...)와 거의 동일한 제조공정으로 제작할 수 있다.

도16(a) 내지 도16(k)는, 상기 다결정 실리콘 박막트랜지스터의 제조공정을 나타내는 공정단면도이다. 본 제조공정에서, 우선, 도16(a)에 나타낸 유리기판(41)위에, 비정질 실리콘 박막(a-Si)을 증착시킨다(도16(b)). 이어서, 상기 비정질 실리콘 박막(a-Si)에 엑시머 레이저를 조사함으로써, 다결정 실리콘 박막(43)을 형성한다(도16(c)). 상기 다결정 실리콘 박막(43)을 소망의 형상으로 패터닝하여(도16 (d)), 그 위에 이산화실리콘으로 된 게이트절연막(44)을 형성한다(도16(e)).

또, 게이트전극(45)을 알루미늄 등으로 형성한다(도16(f)). 그 후, 다결정 실리콘 박막(43)에서 소스영역(43b) 및 드레인영역(43c)으로 될 부분에 불순물(n형 영역에는 인, p형 영역에는 붕소)을 주입한다(도16(g)(h)). n형 영역에 불순물을 주입할 때는, p형 영역을 레지스트(48)로 마스크하고(도16(g)), p형 영역에 불순물을 주입할 때는, n형 영역을 레지스트(48)로 마스크한다(도16(h)).

그리고, 이산화실리콘, 질화실리콘 등으로 된 층간절연막(46)을 증착시켜 (도16(i)), 층간 절연막(46)에 콘택트 홀(49...)을 형성한다(도16(j)). 최후로, 콘택트 홀(49...)에 알루미늄 등의 금속배선(47...)을 형성한다(도16(k)).

상기 프로세스에서 최고온도는, 게이트절연막(44)을 형성할 때의 600℃ 이하 이다. 따라서, 통상의 유리기판(왜곡온도가 600℃ 이하의 유리기판)을 사용하더라도, 왜곡온도 이상의 프로세스로부터 기인하는 와핑(warping)이나 디플렉션(deflection)이 발생하지 않는다. 즉, 절연성기판으로서, 내열성이 극히 높은 비싼 석영기판을 사용할 필요가 없게 되고, 저렴한 고내열성유리를 사용할 수 있다. 그러므로, 화상표시장치를 염가로 제공하는 것이 가능하게 된다.

또, 화상표시장치의 제조에서, 상기와 같이 제작된 박막트랜지스터 위에, 또 별도의 층간절연막을 사이에 삽입한 상태로, 투명전극(투과형 액정표시장치의 경우) 또는 반사전극(반사형 액정표시장치의 경우)을 형성한다.

전술한 공정을 채용함으로써, 염가로 큰 표시 면적을 제공하는 유리기판위에 다결정 실리콘 박막트랜지스터를 형성할 수 있고, 따라서 저비용으로 화상표시장치의 대형화를 용이하게 실현할 수 있다.

이상과 같이, 상기 제2 또는 제3 실시형태에서 설명한 본 발명의 시프트 레지스터는, 클록신호가 입력되는 복수단의 플립플롭과, 상기 복수단의 플립플롭마다 설치되어, 상기 클록신호의 입력을 제어하는 스위치수단을 구비하여, 상기 복수단의 플립플롭의 제i(i는, 임의의 정수)단의 출력신호에 응해서, 제i+1단의 상기 스위치수단이 제어되어, 제i+1단의 상기 플립플롭으로의 상기 클록신호의 입력이 제어됨과 동시에, 상기 클록신호의 펄스폭과 같은 폭의 출력펄스가 생성되는 구성으로 되어 있다.

이 때문에, 클록신호에 동기하여 동작하는 플립플롭의 출력은, 다음단의 플립플롭에 공급되는 클록신호를, 스위치수단을 통해 제어한다. 또, 상기 제어된 클록신호는, 해당 단에서 시프트 레지스터의 출력으로 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다.

이 결과, 종래는 전단의 플립플롭의 출력과 현재단의 플립플롭의 출력의 논리연산을 하여, 클록신호와 같은 펄스폭의 신호를 생성했었지만, 본 발명의 시프트 레지스터에서는, 상기 논리연산을 하는 회로를 필요로 하지 않는다. 또, 논리연산부내에서 신호의 지연(신호의 상승, 하강의 지연)에 의해, 논리연산부의 출력의 일부가 겹치는 것을 회피할 수 있다. 또, 출력펄스의 중첩을 막기 위한 특수한 회로나 특수한 신호를 위한 전송선을 필요로 하지 않기 때문에, 시프트 레지스터의 대폭적인 축소화를 실현할 수 있다.

또, 본 발명의 시프트 레지스터에서, 바람직하게, 상기 클록신호로서, M(M은, 2이상의 정수)종류의 클록신호가, 상기 복수단의 플립플롭에 대하여, 각각(M-1)개 걸러서 입력됨으로써, 복수의 클록신호가 사용되어, 주파수를 저감하는 것이 가능해진다. 따라서, 외부회로로부터 클록신호를 입력할 때, 주파수를 낮게 제어할 수 있기 때문에, 외부회로의 소비전압 저감에도 도움이 된다.

또한, 본 발명의 시프트 레지스터에서, 바람직하게, 상기 M종류의 클록신호는, 서로 하이레벨의 기간이 겹치지 않는 위상 또는 서로 로우레벨의 기간이 겹치지 않는 위상을 가짐으로써, 각 단으로부터 인접한 단으로부터의 출력신호와 겹치지 않는 출력신호를 얻을 수 있다.

또, 본 발명의 시프트 레지스터에서, 바람직하게, 상기 M종류의 각 클록신호의 듀티비(duty ratio)가, (100×1/M)% 이하가 되도록 함으로써, 각 단으로부터 인접하는 단으로부터의 출력신호와 겹치지 않는 출력신호를 얻을 수 있고, 또, 임의로 펄스폭을 바꿀 수 있다.

여기서, "듀티비"라는 것은, 신호파형의 액티브와 비액티브 사이의 시간적인비율을 나타낸다. 예컨대, 여기서, 신호파형이 하이를 나타내고 있을 때를 액티브(액티브는, 신호가 작용하고 있는 상태)로 하고, 신호파형이 로우를 나타내고 있을 때를 비액티브라고 하면, 파형의 일주기는 액티브 시간과 비액티브 시간과의 합이 된다. 예컨대, 듀티비가 40%라는 것은, 액티브 시간이 일주기의 40%를 차지한다는 것을 나타내고 있다. 회로에 따라서는, 로우 기간이 액티브로 되기도 한다.

또한, 본 발명의 시프트 레지스터에서, 바람직하게, 상기 스위치수단이 개방되어 있을 때에, 상기 복수단의 플립플롭으로의 입력을 안정시키기 위한 입력안정수단을 구비함으로써, 스위치수단이 개방되면, 플립플롭으로의 입력이 미리 정해진 전위로 되기 때문에, 플립플롭이 오동작을 일으키는 것을 방지할 수 있다.

또한, 본 발명의 시프트 레지스터에서, 바람직하게, 상기 복수단의 플립플롭은, 세트·리세트형 플립플롭이고, 제(i+k×M)단(여기서, k는 1이상의 정수)의 상기 출력펄스는, 제i단의 상기 플립플롭의 리세트단자로 입력됨으로써, 각 플립플롭으로부터 출력되는 신호의 펄스폭을 소망의 기간으로 조절할 수 있다.

여기서, 세트·리세트형 플립플롭이란, 일반적으로, 어떤 타이밍으로 신호가 인가될 때마다, 두개의 안정상태 사이를 전이하여, 상기 신호가 입력되지 않을 때에는 그 상태를 유지하는 회로이다. 세트·리세트형 플립플롭에서는, 예컨대, 입력되는 세트신호에 의해서, 출력이 하이 상태로 세트되고, 세트신호가 비액티브로 되더라도, 그 출력상태를 계속 유지한다. 그 후, 세트신호가 비액티브이고 리세트신호가 액티브로 되면, 출력은 로우 상태로 세트되어, 리세트신호가 비액티브로 되더라도, 세트신호가 액티브로 될 때까지 그 상태를 계속 유지한다.

또, 본 발명의 시프트 레지스터에서, 더 바람직하게는, 상기 복수단의 플립플롭은, 세트·리세트형 플립플롭으로서, 제(i+k×M)단(k는, 1이상의 정수)의 플립플롭의 출력신호가, 제i단의 상기 플립플롭의 리세트단자로 입력됨으로써, 각 플립플롭으로부터 출력되는 신호의 펄스폭을 소망의 기간으로 조절할 수 있다.

또한, 상기 제3 실시형태에서 설명한 본 발명의 화상표시장치는, 매트릭스 형태로 설치된 복수의 화소로 된 표시부, 복수의 데이터신호선에 접속되어, 상기화소에 기입한 영상데이터를 각 데이터신호선에 공급하는 데이터신호선 구동회로, 및복수의 주사신호선에 접속되어, 상기 영상데이터의 상기화소로의 기입을 제어하는 주사신호를 각 주사신호선에 공급하는 주사신호선 구동회로를 구비한 화상표시장치로서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로의 적어도 어느 한편에, 상술한 본 발명의 시프트 레지스터를 구비한 것을 특징으로 하고 있다.

상기 구성에 의하면, 본 발명의 시프트 레지스터를 사용함으로써, 구동회로의 회로규모를 축소화하고, 협프레임폭을 실현한 화상처리장치를 제공할 수 있다.

또, 본 발명의 화상표시장치는, 바람직하게, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로의 적어도 일방이, 상기 화소가 형성되는 기판위에 형성되어 있는 구성으로서, 데이터신호선 구동회로와 각 화소 사이의 배선, 또는, 주사신호선 구동회로와 각 화소 사이의 배선은 동일 기판위에 배열되어, 기판 외부로 설치될 필요가 없다. 그 결과, 데이터신호선의 수 및 주사신호선의 수가 증가하여도, 기판외부에 위치하는 신호선의 수가 변화하지 않고, 조립할 필요가 없기 때문에, 각 신호선의 소망하지 않는 용량의 증대를 방지할 수 있음과 동시에, 집적도의 저하를 방지할 수 있다. 또한, 제조시의 시간을 저감할 수 있다.

또, 본 발명의 화상표시장치에서, 바람직하게, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로의 적어도 일방을 구성하는 스위치소자는, 다결정 실리콘 박막트랜지스터인 구성이기 때문에, 표시면적을 용이하게 확대할 수 있다.

그런데, 다결정 실리콘 박막은, 단결정 실리콘과 비교하여 면적을 확대하기쉬운 반면, 다결정 실리콘 트랜지스터는, 단결정 실리콘 트랜지스터와 비교하여, 예컨대, 이동도나 임계치 등의 트랜지스터 특성이 뒤떨어진다. 따라서, 단결정 실리콘 트랜지스터를 사용하여 각 회로를 제조하면, 표시면적의 확대가 어렵고, 다결정실리콘 박막트랜지스터를 사용하여 각 회로를 제조하면, 각 회로의 구동능력이 저하되어 버린다. 또, 양 구동회로와 화소를 별도의 기판위에 형성한 경우에는, 각 신호선으로 양 기판사이를 접속할 필요가 있어, 제조시의 시간이 걸림과 동시에, 각 신호선의 용량이 증대되어 버린다.

따라서, 다결정 실리콘 박막트랜지스터로 된 스위칭소자를 구비한 구성으로 함으로써, 표시면적을 용이하게 확대할 수 있다. 또한, 본 발명의 시프트 레지스터를 사용함으로써, 회로규모의 축소에 따른 협프레임폭이나 소비전력의 저감이 실현된다.

또한, 본 발명의 화상표시장치에서, 바람직하게, 상기 스위치소자는, 60O℃ 이하의 온도에서 형성됨으로써, 각 스위칭소자가 형성되는 기판으로서, 통상의 유리기판(왜곡온도가 600℃ 이하의 유리기판)을 사용하더라도, 왜곡온도 이상의 프로세스에 기인하는 와핑이나 디플렉션이 발생하지 않는다. 이 결과, 실장이 더욱 용이하고, 보다 표시면적이 넓은 화상표시장치를 실현할 수 있다.

[제4 실시형태〕

본 발명의 또 다른 실시형태에 관해서 설명하면, 이하와 같다. 또, 본 발명은, 시프트 레지스터에 널리 적용할 수 있지만, 이하에서는, 최적의 예로서, 화상표시장치에 적용한 경우에 관해서 설명한다.

본 실시형태에서의 시프트 레지스터는, 예컨대, 화상표시장치의 구동회로에 최적으로 사용되어, 구동회로를 축소화할 수 있고, 클록입력신호의 진폭이 구동전압보다도 낮은 경우라도, 클록신호의 펄스폭을 가변함으로써, 상기 시프트 레지스터의 출력신호의 펄스폭을 임의로 바꿀 수 있다.

도18에 나타낸 바와 같이, 본 실시형태인 화상표시장치(51)는, 매트릭스 형태로 배열된 화소(PIX)를 갖는 표시부(52), 각 화소(PIX)를 구동하는 데이터신호선 구동회로(53), 및 주사신호선 구동회로(54)를 구비하고 있고, 제어회로(55)가, 각 화소(PIX)의 표시상태를 나타내는 영상신호(DAT)를 생성하면, 그 영상신호(DAT)에 따라서 화상이 표시된다.

상기 표시부(52) 및 양 구동회로(53,54)는, 제조시의 시간과 배선용량을 삭감하기 위해, 동일 유리기판위에 설치되어 있다. 또, 보다 많은 화소(PIX)를 집적하고, 표시면적을 확대하기 위해서, 상기 표시부(52) 및 양 구동회로(53,54)에 설치되어 있는, 각 신호의 도통을 온 오프하여 제어하기 위한 각 스위칭소자는, 어느 것이나, 유리기판위에 형성된 다결정 실리콘 박막트랜지스터로 구성되어 있다. 또, 통상의 유리기판(왜곡온도가 600℃ 이하의 유리기판)을 쓰더라도, 왜곡온도 이상의프로세스에 기인하는 와핑이나 디플렉션이 발생하지 않도록, 상기 다결정 실리콘 트랜지스터는, 600℃ 이하의 프로세스 온도로 제조된다.

여기서, 상기 표시부(52)는, n개의 데이터신호선(SL₁∼SL_n)과, 각 데이터신호선(SL₁∼SL_n)에 각각 교차하는 m개의 주사신호선(GL₁∼GL_m)을 구비하고 있다. 또, 이하, 특히 구별할는 필요가 없는 한, 데이터신호선(SL₁∼SL_n)의 출력신호도 각각 SL₁∼SL_n으로 칭하는 것으로 한다. 주사신호선도 마찬가지이다. n이하의 임의의 양의 정수를 i, m이하의 임의의 양의 정수를 j로 하면, 데이터신호선(SL_i과 GL_j)의 조합마다, 화소(PIX)(i,j)가 설치되고, 각 화소(PIX)(i,j)는, 인접하는 2개의 데이터신호선(SL_i,SL_i+1, 및 GL_j,GL_j+1)으로 포위된 부분에 배열된다.

한편, 상기 화소(PIX)(i,j)는, 예컨대 도19에 나타낸 바와 같이, 주사신호선(GL_j)과 접속된 게이트 및 데이터신호선(SL_i)에 접속된 드레인을 포함하는 전계효과형 트랜지스터(스위칭소자)(SW), 및 해당 전계효과형 트랜지스터(SW)의 소스에 한편의 전극이 접속된 화소용량(Cp)을 구비하고 있다. 또한, 상기 화소용량(Cp)의 타단은, 모든 화소(PIX)에 공통적인 공통전극선에 접속되어 있다. 상기 화소용량(Cp)은, 액정용량(CL)과, 필요에 따라 부가되는 보조용량(Cs)으로 구성되어 있다.

상기 화소(PIX)(i,j)에서, 주사신호선(GL_j)이 선택되면, 전계효과형 트랜지스터(SW)가 도통되고, 데이터신호선(SLi)에 인가된 전압이 화소용량(Cp)으로 인가된다. 여기서, 액정의 투과율 또는 반사율이, 액정용량(CL)에 인가되는 전압에 의해 변화한다. 따라서, 주사신호선(GL_j)을 선택하여, 데이터신호선(SL_i)으로 영상데이터에 응하는 신호를 인가하면, 해당 화소(PIX)(i,j)의 표시상태를, 영상데이터에 합쳐서 변화시킬 수 있다.

도18에 나타낸 화상표시장치(51)에서는, 주사신호선 구동회로(54)가 주사신호선(GL)을 선택하여, 선택된 주사신호선(GL)과 데이터신호선(SL)과의 조합에 대응하는 화소(PIX)로의 영상데이터가, 데이터신호선 구동회로(53)에 의해 각각의 데이터신호선(SL)으로 출력된다.

이것에 의해, 해당 주사신호선(GL)에 접속된 화소(PIX)로, 각각의 영상데이터가 기입된다. 또, 주사신호선 구동회로(54)는 주사신호선(GL)을 순차 선택하고, 데이터신호선 구동회로(53)는 데이터신호선(SL)으로 영상데이터를 출력한다. 이 결과, 표시부(52)의 모든 화소(PIX)에 각각의 영상데이터가 기입된다.

여기서, 각 화소(PIX)로의 영상데이터는, 상기 제어회로(55)로부터 데이터신호선 구동회로(53)까지, 영상신호(DAT)로서 시분할되어 전송되고, 데이터신호선 구동회로(53)는, 타이밍신호로 되는 소정의 주기로 듀티비가 50% 미만인(본 실시형태에서는 하이 기간이 로우 기간보다 짧다) 클록신호(SCK₁), 위상이 180°다른 클록신호(SCK₂), 및 개시신호(SSP)에 기초를 둔 타이밍으로, 영상신호(DAT)로부터 각 영상데이터를 추출하고 있다. 또, 상기 클록신호(SCK₁,SCK₂) 이외에도, 이것들의 위상을 각각 반전시킨 반전신호(SCK₁B,SCK₂B)도, 상기 제어회로(55)로부터 데이터신호선 구동회로(53)로 입력되고 있다. 또한, 개시신호(SSP)의 위상을 반전시킨 반전신호(SSPB)도, 상기 제어회로(55)로부터 데이터신호선 구동회로(53)로 입력되고 있다.

보다 구체적으로는, 상기 데이터신호선 구동회로(53)는, (1) 클록신호(SCK₁)와 클록신호(SCK₂)의 상승에 동기하여 개시신호(SSP)를 입력함으로써, 순차적으로 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력함으로써, 1클록씩 타이밍이 다른 출력신호(SL₁∼SL_n)를 생성하는 시프트 레지스터(53a), (2) 각 출력신호(SL₁∼SL_n)가 나타내는 타이밍으로, 영상데이터를 영상신호(DAT)로부터 추출하는 샘플링부(53b)를 구비하고 있다.

상기와 같이, 주사신호 구동회로(54)는, 클록신호(GCK₁,GCK₂)에 동기하여, 주사신호의 개시신호(GSP)를 입력함으로써, 순차적으로 클록의 반주기에 상당하는 펄스를 시프트시키면서 출력하고, 그것에 의하여, 1클록씩 타이밍이 다른 주사신호를, 각 주사신호선(GL₁∼GL_m)으로 출력하는 시프트 레지스터(54a)를 구비하고 있다. 또, 상기 클록신호(GCK₁,GCK₂) 이외에도, 이들을 각각 반전시킨 반전신호(GCK₁B, GCK₂B)도, 상기 제어회로(55)로부터 주사신호 구동회로(54)로 입력된다.

여기서, 본 실시형태에서의 화상표시장치(51)에서는, 표시부(52) 및 양 구동회로(53,54)가 다결정 실리콘 박막트랜지스터로 형성되어 있고, 이들 표시부(52),구동회로(53,54)의 구동전압(Vcc)은, 예컨대 15V 정도로 설정되어 있다. 한편, 제어회로(55)는, 상기 각 회로(52,53,54)와는 다른 기판 위에, 단결정 실리콘 트랜지스터로 형성되어 있고, 구동전압은, 예컨대, 5V 또는 그 이하의 전압 등, 상기 구동전압(Vcc)보다도 낮은 값으로 설정되어 있다. 또, 상기 각 회로(52,53,54)와 제어회로(55)는, 서로 다른 기판에 형성되어 있지만, 양자 사이에서 전송되는 신호의 수는, 상기 각 회로(52,53,54)사이의 신호의 수보다도 대폭 감소되고, 예컨대, 영상신호(DAT)나 개시신호(SSP) 또는 클록신호(SCK₁,SCK₂,(GCK₁,GCK₂))정도이다. 또, 제어회로(55)는, 단결정 실리콘 트랜지스터로 형성되어 있기 때문에, 충분한 구동능력을 확보하기 쉽다. 따라서, 서로 다른 기판 위에 형성되더라도, 제조시의 시간이나 배선용량 또는 소비전력의 증가는, 문제가 되지 않을 정도로 억제된다.

여기서, 본 실시형태에서, 상기 시프트 레지스터(53a)에는, 도17에 나타낸 시프트 레지스터(61)가 사용되고 있다. 또, 이하에서는, 시프트 레지스터의 단수(L )(m)를 n으로 참조하여, 출력신호를 SL₁∼SL_n으로 칭한다.

구체적으로, 상기 시프트 레지스터(61)는, n단의 세트·리세트 플립플롭(SR 플립플롭)(F₁,...,F_n) 및 더미의 SR 플립플롭(F_x)을 포함하는 플립플롭부(72), 상기 제어회로(55)로부터 공급되어, 구동전압(Vcc)보다도 진폭이 작은 클록신호 (SCK₁,SCK₂)를 승압하여 각 SR 플립플롭에 입력하는 레벨시프터(LS₁,...,LS_n,LS_x)를 포함하는 레벨시프터부(73), 및 개시신호(SSP)를 승압하기 위한, 개시신호용 레벨시프터(74)를 포함하고 있다.

본 실시형태에서, 레벨시프터부(73)내의 각 레벨시프터(LS₁,...)는, 각 SR플립플롭(F₁,...)과 1대1로 대응하도록 설치되어 있고, 후술하는 바와 같이, 클록신호(SCK₁,SCK₂)의 진폭이 상기 구동전압(Vcc)보다도 작은 경우에도, 아무런 지장없이 승압할 수 있도록, 전류구동형의 레벨시프터로 구성되어 있다. 제어신호(ENA)가 동작을 지시하고 있는 사이, 각 레벨시프터는, 클록신호(SCK₁또는 SCK₂)에 따라, 대응하는 SR 플립플롭(F로 표시한다)으로, 승압후의 클록신호를 인가할 수 있다. 또, 제어신호(ENA)가 동작정지를 지시하고 있는 동안, 각 레벨시프터는 자신이 동작을 정지함으로써, 대응하는 SR 플립플롭으로의 클록신호의 인가를 저지할 수 있음과 동시에, 동작정지중, 후술하는 입력 스위칭소자를 차단하여, 관통전류에 기인하는 레벨시프터부(73)의 전력소비를 삭감할 수 있다.

한편, 상기 플립플롭부(72)는, 1클록 주기폭의 개시신호(SSP)를, 클록신호( SCK₁,SCK₂)의 상승때마다, 다음단으로 전송할 수 있도록 구성되어 있다. 구체적으로는, 전단의 출력(Q)(제1단은 SSP)에 의해, 레벨시프터(LS₁,LS₂,...,LS_x)중 해당하는 것(제1단에서는 LS₁)이 동작하여, SCK₁또는 SCK₂(제1단에서는 SCK₁)가 반전부 (INV₁,INV₂,...,INV_n,...,INV_x)중 해당하는 것(제1단에서는 INVS₁)을 통해, 부논리의 세트신호 S 바(S bar)로서 해당하는 SR 플립플롭(제1단에서는 Fl)에 인가됨과 동시에, 시프트 레지스터(61)의 출력(제1단에서는 SL₁)으로서 출력된다. SR 플립플롭(F₁)의 출력신호(Q₁)는, 다음단의 레벨시프터(LS₂)를 동작시키는 신호(ENA₁)로서 인가된다. 또, 각 SR 플립플롭(F_n)에는, 후단의 SR 플립플롭으로의 세트신호중, 시프트 레지스터 출력(SL_n)과 비교하여 전송하는 펄스폭만큼 늦은 신호가 리세트신호(R)로서 인가된다.

본 실시형태에서는, 1클록 주기폭의 펄스를 전송하기 때문에, 1클록 주기 늦은 신호, 즉, 2단후의 레벨시프터(LS_n+2)(예컨대, LS₁에 대하여 LS₃)에 의해 승압된, 시프트 레지스터(61)의 출력신호(SL_n+2)가, 플립플롭(F_n)의 양의 논리 리세트신호로서 인가된다.

또, 홀수단의 SR 플립플롭(F₁,F₃,...)이 클록신호(SCK₁)의 상승으로 세트되 도록, 홀수단의 레벨시프터(LS₁,LS₃,...)에는, 클록신호(SCK₁)가 입력된다. 한편, 짝수단의 레벨시프터(LS₂,LS₄,...)에는, 짝수단의 SR 플립플롭(F₂,...)이 클록신호 (SCK₂)의 상승으로 세트되도록, SCK₂가 인가된다.

또, 본 실시형태의 시프트 레지스터에서는, 도17에 나타낸 바와 같이, 최종단(n번째 단의 다음 단)에 더미용으로 레벨시프터(LS_x), 플립플롭(F_x)이 설치되어 있다. 그리고, 레벨시프터(LS_x)의 출력(S_x)이 제n단의 플립플롭(F_n)의 리세트단자에 입력되고, 최종단의 플립플롭(F_x)의 리세트단자에는, 플립플롭(F_x) 자신의 출력(Q_x)이 입력되는 구성으로 되어 있다. 따라서, 최종단의 플립플롭(F_x)은, 세트되어 출력신호가 생기는 동시에 리세트 되어, 출력신호(Q_x)는 후술하는 도20과 같이 된다.또, 출력신호(S_x)가 제n단의 플립플롭(F_n)의 리세트단자로 입력되는 구성으로 되지 않고, 최종단의 플립플롭(F_x)의 출력신호(Q_x)가 제n단의 플립플롭(F_n)의 리세트단자로 입력되는 구성도 가능하다.

다음에, 도20에 나타낸 타이밍챠트를 사용하여 동작의 구체적인 설명을 한다. 또, 여기서는, M을 2이상의 정수로 할 때, M종류의 클록신호를 사용하여, 각 클록신호를, 상기 복수단 플립플롭에 순차적으로, (M-1)개 걸러서 입력하도록 되고, 여기서 M=2로 한다. 또한, 여기서 각 타이밍신호의 반전신호(SCK₁B,SCK₂B)는 도시되지 않는다.

상기 구성에 의하면, 도20에 나타낸 바와 같이, 개시신호(SSP)가 펄스입력되고 있는 동안, 최전단의 레벨시프터(LS₁)가 동작하여, 승압된 후의 클록신호(SCK₁) (SCK_1a로 한다)가 SR 플립플롭(F₁)으로 인가됨과 동시에, 이 신호가 시프트 레지스터의 출력신호(SL₁)로 된다. 이것에 의해, SR 플립플롭(F₁)은, 펄스입력의 개시시점 후, 클록신호가 상승된 시점에서 세트되어, 출력(Q₁)을 하이로 변화시킨다.

상기 Q₁은, 제어신호(ENA₁)로서, 제2단의 레벨시프터(LS₂)의 단자(ENA)로 인가된다. 이것에 의해, 레벨시프터(LS₂)는, SR 플립플롭(F₁)이 펄스출력되고 있는 동안(ENA₁=Q₁이 하이 레벨인 동안), 단자(OUT)로부터, 클록신호(SCK₂)(보다 정확하게는, 승압하여 얻어진 SCK₂a)를 출력한다. 이것에 의해, SR 플립플롭(F₂)은, 전단의출력(Q₁)이 하이 레벨로 된 후, 클록(SCK₂)이 최초로 하강한 시점에서 세트되어, 출력(Q₂)을 하이 레벨로 변화시킨다. 또, SCK_2a는, 시프트 레지스터의 출력신호(SL₂)로서 출력된다.

여기서, 1이상 n이하의 정수를 i로 하면, 각 SR 플립플롭 출력신호(Q_i)는, 다음단의 레벨시프터(LS_i+1)로, 제어신호(ENA_i)로서 인가되기 때문에, 제2단 이후의 SR 플립플롭(F_i+1)은, 전단의 출력(Q_i)보다도, SCK₁과 SCK₂의 위상차분만큼 늦게 출력(Q_i+1)을 제공한다.

한편, 시프트 레지스터(F_i)에는, 제2단 후의 레벨시프터(LS_i+2)의 출력이 리세트신호(R)로서 인가된다. 따라서, 각 출력(Q_i)은, 1클록 주기만큼 하이 레벨로 된 후, 로우 레벨로 변화한다. 이것에 의해, 플립플롭부(72)는, 1클록 주기폭의 개시신호(SSP)를, 클록신호(SCK₁과 SCK₂)의 상승마다 다음단으로 전송할 수 있다.

여기서, 각 레벨시프터(LS_i,LS₂,...)는 SR 플립플롭마다 설치되어 있기 때문에, SR 플립플롭의 단수가 많은 경우에도, 유일한 레벨시프터로 클록신호(SCK₁또는 SCK₂)를 승압시킨 후 모든 플립플롭으로 인가하는 경우와 비교하여, 서로 대응하는 레벨시프터와 플립플롭간의 거리를 짧게 할 수 있다. 따라서, 승압후의 클록신호( SCK_1a또는 SCK_2a)의 전송거리가 짧게 됨과 동시에, 각 레벨시프터의 부하용량이 삭감가능하다. 또한, 부하용량이 작기 때문에, 예컨대, 레벨시프터가 다결정 실리콘박막트랜지스터로 구성되어 있는 경우와 같이, 레벨시프터의 구동능력을 충분히 확보하는 것이 어려운 경우더라도, 버퍼를 설치할 필요가 없다. 이 결과, 시프트 레지스터의 소비전력을 삭감할 수 있다. 또한, 종래 예로 서술한 펄스폭 제어신호(SPWC)와 같이, SCK₁의 2배의 주파수를 갖는 신호가 필요하지 않게 때문에, 이 점으로부터도 소비전력의 삭감이 실현가능하다.

또한, 개시신호(SSP)나 전단의 출력(Q_i-1)이 로우레벨인 경우와 같이, 각 SR 플립플롭(F_i)이 클록신호의 입력을 필요로 하지 않는 경우에는, 레벨시프터(LS_i)가 동작을 정지하고 있다. 이 상태에서는, 클록신호가 구동되지 않기 때문에, 구동에 필요한 전력소비가 발생하지 않는다. 또 후술한 바와 같이, 각 레벨시프터에 설치되어 있는 승압부(73a)(도21 참조)로의 전력공급 자체가 정지됨과 동시에, 입력 스위칭소자(후술의 P1l,P12)(도21 참조)가 차단되어, 관통전류가 흐르지 않는다. 따라서, 전류구동형의 레벨시프터가 다수(n개) 설치되어 있음에도 불구하고, 동작중인 레벨시프터에서만, 전력이 소비된다. 이 결과, 시프트 레지스터의 소비전력을 대폭 절감할 수 있다.

여기서, 제i단(2≤i≤n)의 SR 플립플롭(F_i)의 출력(Q_i)에 대한 전단의 SR 플립플롭(F_i-1)의 출력이 Q_i-1으로 호칭되는 것에 따라, 설명의 편의상, 개시신호(SSP)를, 제1단의 SR 플립플롭(F₁)에 대한 전단의 출력(Q₀)으로 호칭하는 것으로 하면, 본 실시형태에서의 레벨시프터(LS_i)(1≤i≤n)는, SR 플립플롭(Fi)에 클록신호가 필요한 기간, 즉, 전단의 출력(Q_i-1)이 펄스출력을 개시한 시점으로부터 SR 플립플롭(F_i)이 세트되기까지의 기간을, 전단의 출력(Q_i-1)만에 따라서 판정하고 있다. 이 결과, 전단의 출력(Q_i-1)을 직접 인가하는 것만으로, 각 레벨시프터(LS_i)의 동작/정지를 제어할 수 있고, 새로운 제어신호를 작성하기 위한 회로를 설치하는 경우와 비교하여, 시프트 레지스터의 회로구성을 간략화할 수 있다.

또, 본 실시형태에서, 각 레벨시프터(LS_i)가 정지하고 있는 동안에는, 각 SR 플립플롭(F_i)으로의 클록입력이 저지된다. 따라서, 레벨시프터(LS_i)와는 별도로, 클록입력의 필요 여부에 따라 도통하는 스위치를 설치하지 않더라도, 개시신호(SSP)를 정확하게 전송할 수 있다.

여기서, 상기 SR 플립플롭의 구조 및 동작은, 제1 실시형태에서, 도5 및 도6에서 나타낸 바와 같다.

한편, 본 실시형태에서의 레벨시프터는, 예컨대, 도21에 나타낸 바와 같이, 클록신호(SCK₁또는 SCK₂)를 레벨시프트하는 승압부(73a), 클록신호의 공급이 불필요한 정지기간에, 승압부(73a)로의 전력공급을 차단하는 전력공급 제어부(73b), 정지기간중, 승압부(73a)와 클록신호가 전송되는 신호선을 차단하는 스위치로서의 입력제어부(73c), 정지기간중, 상기 승압부(73a)의 입력스위칭소자(P11,P 12)를 차단하는 입력스위칭소자 차단제어부로서의 입력신호제어부(73d), 및 정지기간중, 승압부(73a)의 출력을 소정의 값으로 유지하는 출력안정부(출력안정수단)( 73c)를 포함하고 있다.

상기 승압부(73a)는, 입력단의 차동입력쌍으로서, 입력스위칭소자로서, 소스가 서로 접속된 P형의 MOS 트랜지스터(P11,Pl2), 양 트랜지스터(P11,P12)의 소스로 소정의 전류를 공급하기 위한 정전류원(Ic), 커런트 미러(current mirror) 회로를 구성하여, 양 트랜지스터(P11,P12)의 능동부하로 되는 N형의 MOS 트랜지스터(N 13,N14), 및 차동입력쌍의 출력을 증폭하는 CMOS 구조의 트랜지스터(P15,N16)를 포함하고 있다.

상기 트랜지스터(P11)의 게이트에는, 후술하는 트랜지스터(N31)를 통해 클록신호(SCK₁)가 입력되고, 트랜지스터(P12)의 게이트에는, 후술하는 트랜지스터(N33)를 통해 클록신호(SCK₁)의 반전신호(SCK₁B)(SCK₁바)가 입력된다. 또, 트랜지스터(N13,N14)의 게이트는 서로 접속되어 있고, 또, 상기 트랜지스터(P11,N13)의 드레인에 접속되어 있다. 한편, 서로 접속된 트랜지스터(P12,N14)의 드레인은, 상기 트랜지스터(P15,N16)의 게이트에 접속된다. 또, 트랜지스터(N13,N14)의 소스는, 상기 전력공급 제어부(73b)로서 N형의 MOS 트랜지스터(N21)를 통해 접지되어 있다.

한편, 상기 트랜지스터(P11)측의 입력제어부(73c)에서는, 클록신호와 상기 트랜지스터(P11)의 게이트 사이에, N형의 MOS 트랜지스터(N31)가 설치되어 있다. 또, 트랜지스터(P11)측의 입력신호제어부(73d)에서는, 트랜지스터(P11)의 게이트와 구동전압(Vcc) 사이에, P형의 M0S 트랜지스터(P32)가 설치되어 있다. 마찬가지로,트랜지스터(P12)의 게이트에는, 입력제어부(73c)로서 트랜지스터(N33)를 사이에 두고, 클록신호의 반전신호(SCK₁B)(SCK₂B)가 인가되어, 입력신호제어부(73d)로서 트랜지스터(P34)를 사이에 두고, 구동전압(Vcc)이 부여된다.

또한, 상기 출력안정부(73e)는, 정지기간중에 레벨시프터부(73)의 출력전압( OUT)을 접지레벨로 안정시키는 구성으로서, 구동전압(Vcc)과 상기 트랜지스터(P15,N16)의 게이트 사이에, P형의 MOS 트랜지스터(P41)를 구비하고 있다.

또, 본 실시형태에서, 제어신호(ENA)는, 하이 레벨의 경우 레벨시프터부(73)의 동작을 나타내도록 설정되어 있다. 따라서, 상기 트랜지스터(N21,N31,N33, P32,P34,P41)의 게이트에는, 제어신호(ENA)가 인가된다.

상기 구성의 레벨시프터부(73)에서, 제어신호(ENA)가 액티브인 경우(하이 레벨), 트랜지스터(N21,N31,N33)가 도통되고, 트랜지스터(P32,P34,P41)는 차단된다. 이 상태에서, 정전류원(Ic)의 전류는 트랜지스터(P11 및 N13), 또는, 트랜지스터(P12,N14)를 통과한 후에, 트랜지스터(N21)를 통해 흐른다. 또, 양 트랜지스터(P11,P12)의 게이트에는, 클록신호(SCK1,SCK2) 또는 클록신호의 반전신호(SCK₁B,SCK₂B)가 인가된다. 이 결과, 양 트랜지스터(P1l,P12)에는, 각각의 게이트-소스간 전압의 비율에 따른 양만큼의 전류가 흐른다. 한편, 트랜지스터(N13,N14)는, 능동부하로서 작동하기 때문에, 트랜지스터(P12,N14)의 접속점의 전압은, SCK₁와 SCK₂, 또는 SCK₁B와 SCK₂B의 전압 레벨차에 따른 전압으로세트된다. 해당 전압은, CMOS 트랜지스터(P15,N16)의 게이트전압으로 되어, 양 트랜지스터(P15,N16)에 의해 전력증폭된 후, 출력전압(OUT)으로서 출력된다.

상기 레벨시프터부(73)는, 클록신호(SCK₁,SCK₂)에 의해 입력단의 트랜지스터(P11,P12)의 도통/차단이 변환되는 구성, 즉 전압구동형과는 달리, 동작중에 입력단의 트랜지스터(P11,P12)가 상시 도통되는 전류구동형으로서, 양 트랜지스터(P11,P12)의 게이트-소스간 전압의 비율에 따라, 정전류원(Ic)의 전류를 분류함으로써, 클록신호(SCK₁,SCK₂)의 진폭이 입력단의 트랜지스터(P11,P12)의 임계치보다 낮은 경우더라도, 아무런 지장없이, 클록신호(SCK₁,SCK₂)를 레벨시프트할 수 있다.

이 결과, 도20에 나타낸 바와 같이, 각각에 대응하는 제어신호(ENA_i-1) 즉 Q_i-1이 하이 레벨에 있는 동안, 각 레벨시프터는, 클록신호(SCK₁,SCK₂)의 진폭이 구동전압(Vcc)보다 낮은 경우(예컨대 5V 정도)에 얻어지는 클록신호(SCK₁,SCK₂)와 동일형상이면서, 진폭이 구동전압(Vcc)(예컨대 15V 정도)까지 승압된 출력신호(OUT), 즉, 시프트 레지스터의 i번째의 데이터신호선(SL_i)의 출력신호(SL_i)를 출력할 수 있다.

이와는 반대로, 제어신호(ENA_i)가 동작정지를 나타내고 있는 경우(로우레벨의 경우), 정전류원(Ic)으로부터, 트랜지스터(P11 및 N13), 또는, 트랜지스터(P12 및 N 14)를 통해 흐르는 전류는, 트랜지스터(N21)에 의해 차단된다. 이 상태에서, 정전류원(Ic)으로부터의 전류공급이 트랜지스터(N21)에 의해 저지되기 때문에, 해당 전류때문에 기인하는 소비전력을 삭감할 수 있다. 또한, 이 상태에서는, 양 트랜지스터(Pl1,P12)로 전류가 공급되지 않기 때문에, 양 트랜지스터(P11,P12)는 차동입력쌍으로서 동작할 수 없고, 출력단, 즉, 양 트랜지스터(P12,N14)의 접속점의 전위를 결정할 수 없게 된다.

또, 이 상태에서는, 각 입력제어부(73c)의 트랜지스터(N31,N33)가 차단된다. 이것에 의해, 클록신호(SCK₁,SCK₂)를 전송하는 신호선과, 입력단의 양 트랜지스터(P11,P12)의 게이트가 분리되어, 해당 신호선의 부하용량으로 되는 게이트용량은, 동작중의 레벨시프터의 용량으로 한정된다. 이 결과, 해당 신호선에 복수의 레벨시프터가 접속되어 있음에도 불구하고, 신호선의 부하용량을 삭감할 수 있고, 도18에 나타낸 제어회로(55)와 같이 클록신호(SCK₁,SCK₂,SCK₁B,SCK₂B)를 구동하는 회로의 소비전력을 절감할 수 있다.

또, 정지중에는, 각 입력신호제어부(73d)의 트랜지스터(P32,P34)가 도통되기때문에, 상기 양 트랜지스터(P1l,P12)의 게이트전압은 어느것이나 구동전압(Vcc)으로 세트되어, 양 트랜지스터(P11,P12)가 차단된다. 이에 의해, 트랜지스터(N21)를 차단하는 경우와 같이, 정전류원(Ic)이 출력하는 전류분만큼, 소비전류를 저감할 수 있다. 또, 이 상태에서, 양 트랜지스터(P11,P12)는, 차동입력쌍으로 동작할 수 없기 때문에, 상기 출력단의 전위를 결정할 수 없다.

또, 제어신호(ENA)가 동작정지를 나타내고 있는 경우에는, 출력안정부(73e)의 트랜지스터(P41)가 도통한다. 이 결과, 상기 출력단, 즉, CMOS의 트랜지스터(P 15,N16)의 게이트전위는 구동전압(Vcc)으로 세트되어, 출력전압(OUT)이 로우레벨로 된다. 이것에 의해, 도20에 나타낸 바와 같이, 제어신호(ENA_i-1), 즉, Q_i-1이 동작정지를 나타내고 있는 경우, 레벨시프터의 출력전압(OUT), 즉, 시프트 레지스터의 출력신호(SL_i)는, 클록신호에 관계없이, 로우레벨인 상태로 유지된다. 이 결과, 레벨시프터의 정지중에 출력전압(OUT)이 불안정한 경우와 달리, SR 플립플롭의 오동작을 방지할 수 있고, 안정적으로 동작가능한 시프트 레지스터를 실현할 수 있다.

상기 도l7의 예에서, 복수단의 플립플롭은 세트·리세트형 플립플롭으로서, i 및 k를 1이상의 정수로 하면, 제(i+k×M)단의 출력펄스는, 제i단의 상기 플립플롭의 리세트단자로 입력되는데, 이는 M=2, k=1의 경우이다. 다음에, M=2, k=2의 예에 관해서 설명한다. 이 때의 회로도의 예를 도22 및 도23에 나타내고, 타이밍챠트를 도24에 나타낸다. 도23은 도22의 오른쪽으로 계속되는 부분이다. 즉, 도22는 시프트 레지스터의 제1단 부분을 나타내고, 도23은 시프트 레지스터의 최종단 부분을 나타내고 있다. 상기 도면에 나타낸 바와 같이, 예컨대 제5단의 출력펄스(SL₅)는, 제1단의 플립플롭(F₁)에 대한 리세트신호로서 사용되고 있다. 상기의 M=2, k=1의 예에서, 각 신호선에서 출력펄스는 1회만 출력되지만, M=2, k=2의 예에서는, 각 신호선에서 2회의 출력펄스를 얻을 수 있다. 이것에 의해, 데이터신호선 구동회로에서, 프리챠지와 동등한 효과를 얻을 수 있다.

특히, 액정으로의 전압인가방법의 하나인 1수평기간 반전구동(lH 반전구동)에서, 상기 2회의 출력펄스 중, 2회 째의 출력펄스의 타이밍으로, 샘플링하고 싶은 영상데이터를 소스버스라인(source bus line)이 샘플링하도록 한다. 1회째의 출력펄스로 샘플링하기 전의 소스버스라인의 전위는, 2회 째의 출력펄스로 샘플링하는 영상데이터의 전위와는 역극성의 전위로 유지되어 있다. 1회 째의 출력펄스로 샘플링하는 것은, 소스버스라인에 2회 째의 출력펄스로 샘플링하는 영상데이터의 전위와 동극성이 있는 전위, 즉, 2개 앞의 소스버스라인에 샘플링되는 전위를 샘플링하는 것으로 된다. 따라서, 이러한 펄스폭제어(펄스제어)에 의해, 역극성의 전위로 된 소스버스라인을 1회의 출력펄스만큼 충전하는 것보다도, 소망의 영상데이터를 소스버스라인에 충전하는 것이 보다 용이하다.

여기서, 프리챠지에 관해서 설명한다. 데이터신호선 구동회로에서, 출력펄스는 샘플링부로 입력되고, 상기 출력펄스에 응해서 영상데이터를 소스버스라인에 샘플링한다. 즉, 영상데이터의 전위를, 소스버스라인이 가지는 용량으로 충전한다. 이 때, 샘플링부의 능력이 낮은 경우에는, 소망의 전위를 충전할 수 없다. 특히 액정표시장치의 경우, 액정의 열화를 막기 위해 교류전위를 사용하고 있기 때문에, 전위의 진동폭이 커지고 만다. 이 교류전위를 사용함으로써, 1수평기간반전(lH반전, 별칭 게이트반전), 프레임반전, 도트반전, 소스반전 등의 극성반전이 행하여진다. 교류전위를 사용하는 것은, 어느 하나의 화소와 관련하여, 일반적으로, 1프레임마다 정극성과 부극성간에 교대로 충전되기 때문이다. 이 때문에, 샘플링부에 요구되는 충전능력은 높게 된다. 그러나, 화상표시장치에는 고세밀화, 협프레임폭이 요청되기 때문에, 샘플링시간이나 샘플링부의 크기에도 제한이 있다. 이것에 대하여, 종래에는, 데이터신호선 구동회로에 소스버스라인을 통해, 표시패널위의 반대측에 프리챠지회로를 설치하거나, 데이터신호선 구동회로에, 별도로 필요하게 되는 제어신호에 의해 구동하는 프리챠지기능을 갖도록 하여, 영상데이터를 샘플링하기 전에, 다음에 샘플링하는 극성의, 임의의 전위를 충전하는 프리챠지를 하고 있다.

상기 예로서, 상기한 바와 같이 k가 2이상이고, 각 신호선에 있어서, k개, 즉 복수개의 출력펄스가 출력되도록 된다. 복수개의 출력펄스가 출력된다는 것은, 그 출력펄스를 받는 회로에서 동작하는 시간이 증가한다는 것이고, 실질적으로 출력펄스의 펄스폭이 길게 되는 것과 같은 작용을 하게 되는 것이다.

상기 도23의 예로서, 유효한 최후의 신호는 SL_n이고, SL_n을 출력하기 위해서, 더미의 플립플롭(F_x,F_x+1,F_x+2)과 더미의 레벨시프터(LS_x,LS_x+1,LS_x+2)를 사용하고 있다. 이 때, 최종단의 플립플롭(F_x+2)은, 자기자신의 출력에 의해 리세트된다. LS_x+2의 출력이, INVS_x+2를 통해 F_x+2의 세트신호로 됨과 동시에, F_n-1, F_n의 리세트신호로 된다. 또, 상기 신호를 이용하여, 더미의 플립플롭(F_x,F_x+1,F_x+2)도 리세트된다.

또, 상기 도23 대신에, 도25와 같은 구성도 가능하다. 도22에서 나타낸 부분은 공통적이다. 이 때의 타이밍챠트는 도26과 같다. 상기 예에서는, 상기 최종단의 플립플롭(F_x+2)을 삭제하고, 최종단의 레벨시프터(LS_x+2)의 출력펄스를 리세트신호로 하고, 이렇게 하여도 도23과 같은 동작이 가능하다.

상기 도17 및 도22 내지 도26의 예에서, 복수단의 플립플롭은 세트·리세트형 플립플롭으로서, i 및 k를 1이상의 정수로 할 때, 제(i+k×M)단의 출력펄스가, 제i단의 상기 플립플롭의 리세트단자로 입력되는 경우이다. 이들의 예와 달리, 상기 복수단의 플립플롭의 제(i+k×M)단(k≥1)의 출력신호가, 제i단의 상기 플립플롭의 리세트단자로 입력되도록 구성하는 것도 가능하다. 이 때의 회로도의 예를 도27에 나타내고, 타이밍챠트를 도28에 나타낸다. 상기 도면에 나타낸 바와 같이, 예컨대 제3단의 플립플롭의 출력신호(Q₃)(ENA₃)는, 제1단의 플립플롭(F₁)에 대한 리세트신호로 사용되고 있다. 이 예에서는 M=2, k=1이지만, 상기 k를 2이상으로 하는 것도 가능하다.

이러한 구성을 취하여도, 상기 도17 및 도22 내지 도26의 예와 같은 효과가 얻어진다. 또, 상기 예와 달리, 시프트 레지스터의 출력펄스를 플립플롭의 리세트신호로 사용하지 않고 플립플롭의 출력을 플립플롭의 리세트신호로 사용함으로써, 시프트 레지스터의 출력펄스의 부하를 감소하는 것이 가능하다.

〔제5 실시형태〕

본 발명의 또 다른 실시형태에 관해서 설명하면, 이하와 같다. 또, 설명의 편의상, 상기 실시형태의 도면에 나타낸 부재와 동일한 기능을 갖는 부재에 대해서는, 동일 부호를 부기하여 그 설명을 생략한다.

본 실시형태에서, 본 발명을 주사신호선 구동회로에 사용하는 경우에 관해서, 도29, 도30을 참조하여 설명한다. 도29는 주사신호선 구동회로를 나타내고 있지만, 회로구성 및 회로의 기능은 제4 실시형태의 데이터신호선 구동회로와 마찬가지다. 따라서 동작원리에 관한 설명은 여기서는 생략한다.

본 실시형태에서의 시프트 레지스터(62)는 상기와 같이, 도18의 주사신호선 구동회로(54)에 사용되는 시프트 레지스터이고, 도29에 나타낸 바와 같이, 클록신호로서 두 가지의 클록신호(GCK₁,GCK₂)가 입력되고, 스타트 펄스인 개시신호(GSP)가 입력되는 이외는, 제4 실시형태의 시프트 레지스터(61)의 구성과 같다.

또, 상기 클록신호(GCK₁,GCK₂) 이외에, 이들의 위상을 각각 반전시킨 반전신호(GCK₁B,GCK₂B)도, 상기 제어회로(55)로부터 주사신호선 구동회로(54)로 입력된다. 또, 개시신호(GSP)의 위상을 반전시킨 반전신호(GSPB)도, 상기 제어회로(55)로부터 주사신호선 구동회로(54)로 입력된다.

도30에 나타낸 타이밍챠트에서, GCK₁, GCK₂(반전신호 GCK₁B, GCK₂B는 도시하지 않음)는, 하이 기간이 겹치지 않는 위상을 가지며, 본 실시형태에서, 위상이 l80°어긋난 관계의 클록신호(GCK₁및 GCK₂)를 쓰고 있다.

본 실시형태에서, 상기 클록신호(GCK₁,GCK₂)를 사용함으로써, GCK₁, GCK₂가 레벨시프터(LS)에 의해 승압되고, INVG₁내지 INVG_n을 통해 플립플롭으로의 입력이 제어됨과 동시에, GL₁내지 GL_n으로 출력된다. 그 때문에, 주사신호가 겹치는 일이 없게 된다. 또, GPWC 신호나 종래예로 설명하였던 논리회로를 필요로 하지 않는 협프레임폭이 용이하게 실현된다. 또, 주사신호선 구동회로의 경우는, 전후의 주사신호가 겹치면, 표시상, 현저히 표시가 열화되기 때문에, 주사신호가 겹치지 않도록 할 뿐만 아니라, 종래예로 설명하였던, 주사신호가 겹치지 않도록 하기 위한 펄스폭 제어신호(GPWC)를 사용하는 것도 가능하다.

제4 실시형태나 상기 도29 및 도30의 예에서, M종류의 각 클록신호의 듀티비가 (100×1/M)%이하, 보다 바람직하게는 (100×1/M)%미만으로 되어있다. 즉, 이들의 예에서 M=2이고, 클록신호(SCK₁,SCK₂,GCK₁,GCK₂)의 듀티비는 어느것이나 50% 미만으로 되어있다. 이 때문에, M종류의 클록신호가, 서로 하이레벨의 기간이 겹치지 않는 위상, 및, 서로 로우레벨의 기간이 겹치지 않는 위상 중, 적어도 한편을 포함하고 있다. 즉, 이들의 예에서, 두 가지의 클록신호(SCK₁과 SCK₂, 또는, GCK₁과 GCK₂)가, 레벨시프터부(73)의 작동을 지시하는 기간인 하이레벨의 기간이 서로 겹치지 않는 위상을 갖는 파형으로 되어 있다. 다음으로, 본 실시형태에서, 상기 듀티비를 도29 및 도30의 값으로부터 변화시킨 타이밍챠트를 도31에 나타낸다. 본 타이밍챠트에서, 클록신호(GCK₁,GCK₂), 출력펄스(GL₁,GL₂,...), 플립플롭의 출력신호(Q₁,Q₂,...)의 파형중 점선으로 나타낸 구형파는 도29 및 도30의 파형이고, 실선으로 나타낸 구형파는, 이들을 변화시킨 파형이다. 이 도31의 예에서는, 상기 듀티비를 도29 및 도30의 값으로부터 더욱 작게 하고 있다. 이 도31의 예에 의하면, 클록신호(GCK₁,GCK₂)에 응해서 출력된 출력펄스(GL₁,GL₂,...)는, 도29 및 도30의 출력펄스보다도 펄스폭이 좁게 되어 있음을 알 수 있다. 이와 같이, 출력펄스의 펄스폭을 임의로 바꿀 수 있다.

이와 같이, 본 발명에서는, CK 신호(SCK₁,SCK₂,GCK₁,GCK₂)에 동기하여 동작하는 SR 플립플롭과 클록신호(CK)를 승압하는 레벨시프터로 구성된 시프트 레지스터에 있어서, 각 SR 플립플롭의 전단의 출력에 응해서 레벨시프터를 동작시켜, 그 출력에 의해 시프트 레지스터를 동작시킴과 동시에, 그 레벨시프터의 출력신호를 시프트 레지스터 출력으로 한다. 또, 듀티비가 50%미만으로 각각의 하이(또는 로우) 기간이 겹치지 않는 두 가지 이상의 CK 신호를 사용함으로써, 시프트 레지스터의 각 출력이 오버랩되는 것을 막을 수 있다. 또, 레벨시프터는, 필요한 경우에만 동작한다. 이 결과, 오버랩을 방지하는 회로가 필요하게 되고 구동회로의 축소화가 도모됨과 동시에, 임의로 시프트 레지스터의 출력폭을 바꾸는 것이 가능하고, 클록신호 진폭이 작은 경우에도 정상적으로 동작하는 시프트 레지스터의 소비전력을 삭감할 수 있다. 따라서, 화상표시장치의 구동회로에 최적으로 사용되고, 클록신호가 작은 경우에도 정상으로 동작하여, 더욱 구동회로를 축소화할 수 있고, 출력신호의 펄스폭을 임의로 바꾸는 것이 가능함과 동시에 소비전력이 적은 시프트 레지스터, 및, 그것을 구비한 화상표시장치를 실현할 수 있다.

이상과 같이, 상기 제4 또는 제5 실시형태에서 설명한 본 발명의 시프트 레지스터는, 클록신호에 동기하여 동작하는 복수단의 플립플롭과, 상기 복수단의 플립플롭에 입력되는 상기 클록신호를 승압하기 위한 레벨시프터를 구비한 시프트 레지스터에 있어서, 상기 레벨시프터가, 상기 복수단의 플립플롭마다 설치되고, n을 1이상의 정수로 할 때, 제n단의 상기 플립플롭의 출력신호에 응해서, 제(n+1)단의 상기 레벨시프터에서, 상기 클록신호의 펄스폭과 같은 폭으로 승압된 펄스를, 제(n+1)단의 플립플롭에 입력함과 동시에 시프트 레지스터의 출력신호로서 출력하는 구성이다.

예컨대, 클록신호에 동기하여 동작하는 복수단의 플립플롭과, 상기 복수단 플립플롭마다, 상기 클록신호가 전원 전압보다 낮은 전압치를 가지는 경우에, 상기 복수단의 플립플롭마다, 상기 클록신호를 승압하기 위한 레벨시프터와, 레벨시프터의 동작을 제어하는 제어수단을 포함하고, 상기 복수단의 플립플롭의 제n단의 출력신호에 응해서, 제(n+1)단의 상기 제어수단에 의해 레벨시프터를 제어하고, 상기 클록신호를 승압하여 입력함으로써, 제(n+1)단의 플립플롭을 동작시킴과 동시에, 상기 클록신호의 펄스폭과 같은 폭의 펄스를 승압하여 출력하도록 한다.

상기 구성에 의하면, 클록신호에 동기하여 동작하는 플립플롭의 출력은, 다음단의 플립플롭에 공급되는 클록신호를 승압하는 레벨시프터를 동작시킬 수 있고, 시프트 레지스터내에 설치된 레벨시프터의 일부분만 동작시킬 수 있다. 이 승압된 클록신호가 시프트 레지스터의 출력(SL₁등)으로 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다.

종래는, 시프트 레지스터의 외부에 레벨시프터를 설치하고, 클록신호를 일단 구동전압으로 승압시켜, 시프트 레지스터를 구성하는 복수의 플립플롭으로 공급하고 있다. 또, 상기 승압된 클록신호가, 전송선의 용량이나 접속되어 있는 트랜지스터의 게이트 용량 등에 의해 지연을 일으키지 않도록 큰 버퍼를 구비하고 있고, 이들의 용량이나 승압후의 고전위에 의해, 종래예에서도 설명하였지만, 소비전력이, 전력(P)=용량(C)×주파수(f)×전압(V)의 2승으로 증대하여, 회로의 소비전력이 대단히 커진다.

이에 대하여, 상기 본 발명의 구성에 의하면, 저전압의 클록신호가 전송되고, 레벨시프터 직후에 플립플롭이 설치되어, 시프트 레지스터내에 설치된 레벨시프터의 일부분만이 동작하기 때문에, 대폭적인 소비전력의 저감을 꾀할 수 있다.

또, 논리연산(NOR 등)을 하는 회로를 필요로 하지 않기 때문에, 구동회로의 증대를 경감할 수 있다. 또, 논리연산부내에서 신호의 지연(신호의 상승, 하강의 지연)에 의해, 논리연산부의 출력의 일부가 겹치는 것을 피할 수 있다. 또, 출력펄스의 중첩을 막기 위한 특수한 회로나 특수한 신호(SPWC 등)를 위한 전송선을 필요로 하지 않기 때문에, 구동회로의 대폭적인 축소화가 가능하다.

또한, 본 발명의 시프트 레지스터에서는, 상기 각 시프트레지스터가 전류구동형 승압부를 포함하도록 구성될 수 있다.

상기 구성에 의하면, 레벨시프터가 동작하고 있는 동안, 레벨시프터의 입력 스위칭소자는 상시 도통되어 있다. 따라서, 상기 구성에 의해 얻어지는 효과에 더하여, 입력신호의 레벨에 의해 입력 스위칭소자를 도통/차단하는 전압구동형 레벨시프터와는 달리, 입력신호의 진폭이 입력 스위칭소자의 임계치전압보다 낮은 경우에도, 아무런 문제없이 입력신호를 레벨시프트 할 수 있게 된다.

또한, 전류구동형의 레벨시프터는, 동작중 입력 스위칭소자가 도통해 있기 때문에, 전압구동형의 레벨시프터보다는 소비전력이 크지만, 본 구성에서는, 시프트 레지스터내에 제공된 레벨시프터중, 일부는 플립 플롭의 출력신호가 액티브일 때에만 동작하고, 그 이외는 정지한다. 따라서, 상기 구성에 의해 얻어진 효과에 더하여, 입력신호가 낮은 경우에도, 레벨시프트 가능하고 또한 소비전력을 대폭 감소시킬 수 있게 된다.

또한, 본 발명의 시프트 레지스터에서는, n번째단의 상기 플립 플롭의 출력신호가, (n+1)단의 상기 레벨시프터의 상기 각 승압부에 입력됨으로써 상기 입력 스위칭소자가 차단되는 레벨을 갖는 신호를 공급함에 의해, 해당 레벨시프터를 정지시키도록 구성할 수 있다.

예컨대, 제어수단이 상기 각 승압부로의 입력신호로서, 입력 스위칭소자가 차단되는 레벨을 갖는 신호를 공급함에 의해, 해당 레벨시프터를 정지시키도록 한다.

상기 구성에 의하면, 일예로서, 입력 스위칭소자가 M0S 트랜지스터인 경우를 설명하면, 예컨대, 입력신호가 게이트에 공급되는 경우는, 드레인과 소스를 차단하는 레벨의 입력신호를 게이트에 공급하면, 입력 스위칭소자가 차단된다. 또한, 입력신호가 소스에 공급되는 경우에는, 예컨대 드레인과 대략 동일한 입력신호를 공급하는 방법등에 의해, 입력 스위칭소자를 차단할 수 있다.

어느쪽의 구성이더라도, 제어수단이 입력신호의 레벨을 제어하여 입력 스위칭소자를 차단하면, 전류구동형 레벨시프터는 동작을 정지한다. 이로써, 상기 구성에 의해 얻어지는 효과에 더하여, 레벨시프터를 정지할 수 있음과 동시에, 정지중, 입력 스위칭소자를 통해 흐르는 전류만큼, 소비전력을 감소시킬 수 있다.

또한, 본 발명의 시프트 레지스터는, n단의 상기 플립 플롭의 출력신호가, (n+1)단의 상기 레벨시프터로의 전력공급을 정지하여, 해당 레벨시프터를 정지시키도록 구성할 수 있다.

예컨대, 제어수단이 상기 각 레벨시프터로의 전력 공급을 정지하여, 해당 레벨시프터를 정지시키도록 한다.

상기 구성에 의하면, 제어수단은 각 레벨시프터로의 전력공급을 정지하여, 해당 레벨시프터를 정지시킨다. 이로써, 상기 구성에 의해 얻어지는 효과에 더하여, 레벨시프터를 정지할 수 있는 동시에, 동작중에 레벨시프에의해 소비되는 전력만큼, 소비전력을 감소시킬 수 있다.

또한, 본 발명의 시프트 레지스터는, 상기 레벨시프터가 정지시에 미리 정해진 값의 출력전압을 유지하는 출력안정수단을 포함하도록 구성할 수 있다.

일반적으로, 레벨시프터가 정지하고 있는 동안, 레벨시프터의 출력전압이 불안정하게 되면, 해당 레벨시프터가 접속되어 있는 플립 플롭의 동작이 불안정하게 되는 문제가 있다.

이에 대하여, 상기 본 발명의 구성에 의하면, 레벨시프터가 정지하고 있는 동안, 해당 레벨시프터의 출력전압은 출력 안정수단에 의해 소정의 값으로 유지된다.

이 결과, 상기 구성에 의해 얻어지는 효과에 더하여, 불안정한 출력전압에 기인하는 플립플롭의 오동작을 방지할 수 있고, 보다 안정한 동작의 시프트 레지스터가 실현된다.

또한, 본 발명의 시프트 레지스터에서는, (n+1)단의 상기 레벨시프터내에 제공되어 클록신호가 입력되는 트랜지스터의 게이트용량이, n단의 상기 플립 플롭의 출력 신호에 의해 상기 클록신호의 전송선으로부터 분리되도록 구성할 수 있다.

예컨대, 제어수단이, 상기 승압부내에 제공되어 클록신호가 입력되는 트랜지스터의 게이트용량을, 상기 클록신호의 전송선으로부터 분리될 수 있게 제어하도록 배치될 수 있다.

일반적으로, 레벨시프터로의 입력신호는 전송선을 통하여 각 레벨시프터에 보내지지만, 전송선은 회로상에서 해당 전송선 이외의 배선등과 함께 절연막을 통해 배치되기 때문에, 겹친 부분이 용량을 갖게 된다. 또한, 전송선에 관련된 용량은 이것 뿐이 아니다. 즉, M0S 트랜지스터의 경우, 상기 입력신호가 트랜지스터의 게이트전극에 입력되지만, 트랜지스터의 게이트에는 게이트용량이라 하는 용량이 존재하며, 그 값은 트랜지스터의 크기에 비례하여 커진다. 따라서, 전송선의 용량은, 배선이 겹친 부분에서의 용량과 트랜지스터의 게이트용량을 포함하게 된다.

레벨시프터등과 같이 낮은 입력전압을 승압하는 회로에서는, 비교적 큰 트랜지스터의 게이트전극에 접속되는 경향이 있고, 게이트용량이 커지게 되어, 그 결과로 전송선 전체의 용량이 커지게 된다. 따라서, 외부에서 신호를 공급하기 위해서는, 이 전송선의 용량을 구동하기 위해 큰 전력이 필요하게 되어, 외부회로의 소비전력을 증가시키게 된다.

이에 대하여, 상기 본 발명의 구성에 의하면, 복수의 레벨시프터가 제공된 경우라도, 제어수단이 입력신호를 제어하여, 필요할 때만 레벨시프터에 입력신호를 공급한다. 따라서, 입력신호가, 레벨시프터내의 비교적 큰 트랜지스터의 게이트전극에 접속되어 있더라도, 필요한 것 이외의 트랜지스터의 게이트전극에서는 분리되어 있다. 그러므로, 상기 구성에 의해 얻어지는 효과에 더하여, 입력신호의 전송선의 용량이 감소되어, 전송선의 용량을 구동하기위해 큰 전력이 필요하지 않고, 외부회로의 소비전력의 증가를 방지할 수 있다.

또한, 본 발명의 시프트 레지스터에서는, M을 2 이상의 정수로 할 때, M 종류의 클록신호를 이용하여, 각 클록신호를 상기 복수단의 플립 플롭에 순차 입력하도록 구성할 수 있다.

예컨대, M(M≥2)종류의 클록신호를, 상기 M개의 플립 플롭에 순차 입력하도록 한다.

상기 구성에 의하면, 복수의 클록신호를 이용함에 의해 주파수를 감소시킬 수 있다. 외부회로에서 클록신호를 입력할 때, 주파수를 낮은 레벨로 조절할 수 있기 때문에, 상기 실시예들에 의해 얻어지는 효과에 더하여, 외부회로의 소비전력을 더욱 감소시킬 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 M 종류의 클록신호가, 서로 하이 레벨의 기간이 겹치지 않게 되는 위상 및 서로 로우 레벨의 기간이 겹치지 않게 되는 위상중 적어도 하나를 갖도록 구성될 수 있다.

즉, 상기 M 종류의 클록신호가, 서로 하이 레벨의 기간이 겹치지 않게 되는 위상 또는 서로 로우 레벨의 기간이 겹치지 않게 되는 위상의 파형을 갖도록 설정된다.

상기 구성에 의하면, 상기 레벨시프터에 의해 승압된 클록신호가 시프트 레지스터의 출력이 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다. 따라서, 상기 실시예들의 구성에 의해 얻어지는 효과에 더하여, 승압된 출력신호에 인접하는 승압된 출력신호를 서로 겹치는 부분이 없는 상태로 얻을 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 M 종류의 각 클록신호의 듀티비가 (100×1/M)% 이하가 되도록 구성할 수 있다.

상기 구성에 의하면, 상기 레벨시프터에 의해 승압된 클록신호가 시프트 레지스터의 출력이 되고, 그 출력은 클록신호와 같은 펄스폭을 가진다. 따라서, 상기의 실시예들에 의해 얻어지는 효과에 더하여, 승압된 해당 출력신호에 인접한 승압된 출력신호를 서로 겹치지 않고 얻을 수 있으며, 또한 임의로 펄스폭을 변경할 수 있다.

여기서, "듀티비"란 신호파형의 액티브 기간 및 비액티브 기간 사이의 시간적인 비율을 나타낸다. 액티브란, 신호가 작용하고 있는 상태이고, 비액티브는, 신호가 작용하지 않는 상태를 말한다. 파형의 일주기는 액티브 시간과 비액티브 시간의 합으로 된다. 예컨대, 듀티비가 40%라는 것은, 액티브 시간이 일주기의 40%를 차지한다는 것을 나타낸다. 예컨대, 신호파형이 하이를 나타내고 있을 때를 "액티브"로 하고, 신호파형이 로우를 나타내고 있을 때를 "비액티브"라 한다. 또는, 회로에 따라서는, 로우의 기간이 "액티브"로 되는 경우도 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 복수단의 플립플롭이 세트·리세트형 플립 플롭으로 제공되고, k를 1이상의 정수로 할 때, (i+k×M)단의 상기 출력펄스가, i단의 상기 플립플롭의 리세트단자로 입력되도록 구성할 수 있다.

상기 구성에 의하면, 상기 실시예들에 의해 얻어지는 효과에 더하여, 각 플립 플롭으로부터 출력되는 신호의 펄스폭을 원하는 기간으로 조정할 수 있다.

여기서, 이하에 "세트·리세트형 플립 플롭"에 대해서 설명한다.

일반적으로, 플립 플롭은 어떤 동기된 타이밍으로 신호가 공급되는 때마다, 두개의 안정된 상태 사이에서 천이가 발생되고, 상기 신호가 입력되지 않을 때는 그 상태를 보유하는 회로이다. 세트·리세트형 플립 플롭에서는, 예컨대 입력되는 세트 신호에 의해서 출력을 하이 상태로 하고, 세트 신호가 비액티브로 되더라도, 그 출력 상태가 유지된다. 그 후, 세트 신호가 비액티브이고 리세트 신호가 액티브로 되면, 출력을 로우 레벨로 하고, 리세트신호가 비액티브로 되더라도, 세트 신호가 액티브로 될 때까지 그 상태를 계속 유지한다.

또한, 본 발명의 시프트 레지스터에서는, 상기 복수단의 플립 플롭이 세트·리세트형 플립 플롭이고, i 및 k를 1이상의 정수로 할 때, (i+k×M)단의 상기 플립 플롭의 출력신호가 i단의 상기 플립 플롭의 리세트단자로 입력되도록 구성할 수 있다.

또한, 시프트 레지스터의 출력 펄스를 리세트 신호로서 이용하는 경우와 다르게, 플립 플롭의 출력을 리세트 신호로서 이용함에 의해, 시프트 레지스터의 출력 펄스의 부하가 증가됨을 방지할 수 있다.

또한, 본 발명의 화상표시장치는 : 매트릭스상으로 배치된 복수의 화소, 상기 화소의 각 열에 배치된 복수의 데이터신호선 및 상기 화소의 각 열에 배치된 주사신호선을 갖고, 각 주사신호선으로부터 공급되는 주사신호에 동기하여 각 데이터신호선으로부터 각 화소에 화상표시를 위한 데이터신호가 공급됨에 따라 상기 화소에 화상을 표시하는 표시부; 소정 주기의 제 1 클록에 동기하여 서로 다른 타이밍의 주사신호를 상기 각 주사신호선으로 순차 공급하는 주사신호선 구동회로; 및 소정 주기의 제 2 클록에 동기하여 순차 공급되며 상기 각 화소의 표시 상태를 나타내는 영상신호로부터, 상기 주사신호가 공급된 주사신호선의 각 화소에 공급되는 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로를 포함한다. 상기 화상표시장치에서, 상기 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나에, 상기 제 1 또는 제 2 클록신호를 클록신호로 하는 상기 시프트 레지스터중 하나가 제공된다.

예컨대, 상기 주사신호선 구동회로는 소정의 타이밍신호에 동기하여 상기 복수의 주사신호선에 순차 주사신호를 출력한다. 또한, 상기 데이터신호선 구동회로는 소정의 타이밍신호에 동기하여 상기 복수의 데이터신호선에 순차 영상신호를 출력한다.

일반적으로, 화상표시장치에서는, 데이터신호선의 수 또는 주사신호선의 수가 증가함에 따라, 각 신호선에 대해 타이밍을 생성하기 위한 플립플롭의 수가 증가되어, 플립 플롭의 양단 사이의 거리가 길어 지게 된다. 이에 대하여, 상기 구성의 각 시프트 레지스터에서는, 레벨시프터의 구동능력이 작고, 또한 플립 플롭의 양단 사이의 거리가 긴 경우에도, 버퍼를 감소시킬 수 있고, 소비전력을 감소시킬 수 있다. 따라서, 데이터신호선 구동회로 및 주사신호선 구동회로의 적어도 하나에, 상기 구성의 각 시프트 레지스터를 제공함에 의해, 소비전력을 감소시키고, 또한 시프트 레지스터의 회로규모를 최소화하며, 화상표시장치의 프레임 폭을 감소시킬 수 있다.

또한, 본 발명의 화상표시장치에서는, 상기 데이터신호선 구동회로 또는 주사신호선 구동회로중 적어도 하나가 상기 화소와 동일 기판상에 형성되도록 구성할 수 있다.

상기 구성에 의하면, 데이터신호선 구동회로 또는 주사신호선 구동회로중 적어도 하나가 상기 화소와 동일 기판상에 형성된다. 따라서, 데이터신호선 구동회로와 각 화소 사이의 배선 또는 주사신호선 구동회로와 각 화소 사이의 배선이 대응하는 기판상에 형성되고, 기판 외에 배치할 필요가 없다. 이 결과, 데이터신호선의 수 또는 주사신호선의 수가 증가하더라도, 기판 외에 배치되는 신호선의 수가 변화되지 않고, 조립 공정이 불필요하게 된다.

예컨대, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 동일 기판상에 형성되면, 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 서로 동일 기판상에 형성됨으로써, 데이터신호선 구동회로와 각 화소 사이의 배선 및 주사신호선 구동회로와 각 화소 사이의 배선은, 대응하는 기판상에 배치되며, 기판 외에 배치될 필요가 없다. 이 결과, 데이터신호선의 수 및 주사신호선의 수가 증가하더라도, 기판 외에 배치되는 신호선의 수가 변화되지 않고, 조립 공정을 필요로 하지 않는다.

따라서, 상기 실시예들에 의해 얻어진 효과에 더하여, 제조 공정중의 시간 소모를 감소시키고 각 신호선 용량의 바람직스럽지 않은 증가 및 집적도의 감소를 방지할 수 있다.

또한, 본 발명의 화상표시장치에서는, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 다결정 실리콘 박막 트랜지스터로 이루어지는 스위칭소자를 포함하도록 구성될 수 있다.

즉, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소를 구성하는 각 스위칭소자가 다결정 실리콘 박막 트랜지스터로 이루어진다.

일반적으로, 다결정 실리콘 박막은 단결정 실리콘에 비하여, 표시면적을 확대하기 쉽지만, 다결정 실리콘 트랜지스터는 단결정 실리콘 트랜지스터에 비하여, 예컨대 이동도나 임계치등의 트랜지스터 특성이 떨어지게 된다. 따라서, 단결정 실리콘 트랜지스터를 이용하여 각 회로를 제조하면, 표시면적의 확대가 어렵고, 이와 대조적으로 다결정 실리콘 박막 트랜지스터를 이용하여 각 회로를 제조하면, 각 회로의 구동 능력이 저하하게 된다. 또한, 양구동회로와 화소를 별도의 기판상에 형성한 경우는, 각 신호선으로 양기판 사이를 접속해야 함으로써, 제조 공정중에 시간 소모가 많고 각 신호선의 용량이 증가하게 된다.

이에 대하여, 상기 본 발명의 구성에 의하면, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소는 모두 다결정 실리콘 박막 트랜지스터로 이루어지는 스위칭소자를 포함하고 있다. 이 때문에, 상기 실시예들의 구성에 의해 얻어지는 효과에 더하여, 표시면적을 용이하게 확대할 수 있다. 또한, 동일 기판상에 용이하게 형성할 수 있기 때문에, 제조 공정중의 시간 소모 및 각 신호선의 용량을 감소시킬 수 있다.

또한, 상기 시프트 레지스터가 사용되고 있기 때문에, 회로 규모의 축소에의해 더 얇은 프레임을 제공할 수 있으며, 저진폭의 클록신호를 이용하여 시프트 레지스터를 제어하는 경우라도 소비 전력을 감소시킬 수 있다.

또한, 본 발명의 화상표시장치에서는, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 600℃ 이하의 프로세스 온도에서 제조된 스위칭소자를 포함하도록 구성될 수 있다.

즉, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소를 구성하는 각 스위칭소자가 모두 600℃ 이하의 프로세스 온도로 제조되어 있다.

상기 구성에 의하면, 스위칭소자의 프로세스 온도가 600℃ 이하로 설정되기 때문에, 각 스위칭소자의 기판으로서 통상의 저렴한 유리 기판(왜곡점이 600℃ 이하의 유리기판)을 사용하더라도, 왜곡점 이상의 온도를 갖는 프로세스에 기인하는 뒤틀림 또는 휨이 발생하지 않는다. 이 결과, 상기 구성에 의해 얻어진 효과에 더하여, 조립이 더욱 용이하고, 표시면적이 더욱 넓은 화상표시장치가 실현된다.

또한, 본 발명의 시프트 레지스터는 : 클록신호에 동기하여 동작하는 복수단의 플립플롭, 상기 클록신호가 전원 전압보다 낮은 전압치를 가지는 경우에, 상기 복수단의 플립플롭 각각에 입력될 상기 클록신호를 승압하기 위한 레벨시프터 및 레벨시프터의 동작을 제어하는 제어수단을 갖고, 이 구성에서, 상기 복수단의 플립 플롭중 n 단의 플립플롭의 출력신호에 따라, (n+1)단의 상기 제어수단에 의해 레벨 시프터를 제어하고, 상기 클록신호를 승압하여 입력함으로써 (n+1)단의 플립 플롭을 동작시키고 상기 클록신호의 펄스폭과 같은 폭의 펄스를 출력할 수 있도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 각 레벨 시프터가 전류 구동형의 레벨시프트부(승압부)를 포함하도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 제어수단이 상기 각 레벨 시프트부(승압부)로의 입력신호로서, 입력 스위칭소자를 차단하는 레벨을 갖는 신호를 공급함에 따라, 해당 레벨 시프터를 정지시키도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터는, 상기 구성에 더하여, 상기 제어수단이 상기 각 레벨 시프터로의 전력공급을 정지하여, 해당 레벨 시프터를 정지시키도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터는, 상기 구성에 더하여, 상기 레벨시프터가, 정지시에 소정 값의 출력 전압을 유지하는 출력안정수단을 포함하는 구성으로 될 수도 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 제어 수단이, 클록신호가 입력되는 트랜지스터의 게이트 용량을 상기 클록신호의 전송선으로부터 분리함으로써 해당 전송선의 용량을 감소시키는 다른 입력 제어부를 가지도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 적어도 M(M≥2) 종류의 클록신호를 상기 복수단의 모두 M개의 플립플롭에 순차 입력하도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 M 종류의 클록신호가 서로 하이 레벨의 기간이 겹치지 않게 되는 위상 또는 서로 로우 레벨의 기간이 겹치지 않게 되는 위상을 갖도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 M 종류의 각 클록신호의 듀티비가 (100×1/M)% 이하로 되도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기 복수단의 플립플롭이 세트·리세트형 플립플롭으로 제공되고, (i+k×M)단(k≥1)의 상기 출력 펄스가 i 단의 상기 플립플롭의 리세트 단자로 입력되 도록 구성될 수 있다.

또한, 본 발명의 시프트 레지스터에서는, 상기 구성에 더하여, 상기복수단의 플립플롭이 세트·리세트형 플립플롭으로 제공되고, 상기 (i+k×M)단(k≥1)의 플립 플롭의 펄스의 출력신호가 i 단의 상기 플립플롭의 리세트 단자로 입력되도록 구성될 수 있다.

또한, 본 발명의 화상표시장치는 : 매트릭스상으로 배치된 복수의 화소, 상기 화소의 각 열에 배치된 복수의 데이터신호선 및 상기 화소의 각 열에 배치된 복수의 주사신호선을 갖고, 각 주사신호선으로부터 공급되는 주사신호에 동기하여 각 데이터신호선으로부터 각 화소에 화상 표시를 위한 데이터 신호가 공급됨에 따라 상기 화소에 화상을 표시하는 표시부; 소정 주기의 제 1 클록에 동기하여 서로 다른 타이밍의 주사 신호를 상기 각 주사신호선으로 순차 공급하는 주사신호선 구동회로(상기 주사신호선에 소정 타이밍신호에 동기하여 주사신호를 순차 출력하는 주사신호선 구동회로); 및 소정 주기의 제 2 클록에 동기하여 순차 공급되며 상기 각 화소의 표시 상태를 나타내는 영상신호로부터, 상기 주사신호가 공급되는 주사신호선의 각 화소에 공급되는 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로(상기 데이터신호선에 소정 타이밍신호에 동기하여 영상신호를 순차 출력하는 데이터신호선 구동회로)를 포함한다. 상기 화상표시장치에서, 상기 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나가 상기 제 1 또는 제 2 클록신호를 상기 클록신호로 하는 상기 시프트 레지스터중 하나를 포함하도록 구성된다.

또한, 본 발명의 화상표시장치에서는, 데이터신호선 구동회로 또는 주사신호선 구동회로중 하나가 상기 화소와 동일기판상에 형성되도록 구성될 수 있다.

또한, 본 발명의 화상표시장치에서는, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 600℃ 이하의 온도에서 제조된 스위칭소자를 포함하도록 구성될 수 있다.

상기 본 발명의 구성에 의하면, 저전압의 클록신호가 전송되고, 레벨시프터 직후에 플립플롭이 설치되어, 시프트 레지스터내에 설치된 레벨시프터의 일부분만이 동작하기 때문에, 대폭적인 소비전력의 저감을 꾀할 수 있다.

상기 본 발명의 구성에 의하면, 복수의 레벨시프터가 제공된 경우라도, 제어수단이 입력신호를 제어하여, 필요할 때만 레벨시프터에 입력신호를 공급한다. 따라서, 입력신호가, 레벨시프터내의 비교적 큰 트랜지스터의 게이트전극에 접속되어 있더라도, 필요한 것 이외의 트랜지스터의 게이트전극에서는 분리되어 있다. 그러므로, 상기 구성에 의해 얻어지는 효과에 더하여, 입력신호의 전송선의 용량이 감소되어, 전송선의 용량을 구동하기위해 큰 전력이 필요하지 않고, 외부회로의 소비전력의 증가를 방지할 수 있다.

예컨대, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가 동일 기판상에 형성되면, 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가서로 동일 기판상에 형성됨으로써, 데이터신호선 구동회로와 각 화소 사이의 배선 및 주사신호선 구동회로와 각 화소 사이의 배선은, 대응하는 기판상에 배치되며, 기판 외에 배치될 필요가 없다. 이 결과, 데이터신호선의 수 및 주사신호선의 수가 증가하더라도, 기판 외에 배치되는 신호선의 수가 변화되지 않고, 조립 공정을 필요로 하지 않는다.

상기 본 발명의 구성에 의하면, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소는 모두 다결정 실리콘 박막 트랜지스터로 이루어지는 스위칭소자를 포함하고 있다. 이 때문에, 상기 실시예들의 구성에 의해 얻어지는 효과에 더하여, 표시면적을 용이하게 확대할 수 있다. 또한, 동일 기판상에 용이하게 형성할 수 있기 때문에, 제조 공정중의 시간 소모 및 각 신호선의 용량을 감소시킬 수 있다.

Claims

클록신호가 입력되는 복수단의 플립 플롭, 및

상기 복수단의 플립 플롭마다 설치되고, 상기 클록신호의 입력을 제어하는 스위치수단을 포함하고,

상기 복수단의 플립 플롭의 i(i는, 임의의 값)단의 출력신호에 따라 i+1단의 스위치수단이 제어되어, i+1단의 상기 플립 플롭으로의 상기 클록신호의 입력이 제어됨과 동시에, 상기 클록신호의 펄스폭과 동일한 폭의 출력 펄스가 생성되며,

i단째의 스위치 수단은 i단째 플립플롭의 입력측에 제공되고, 각 스위치수단의 온/오프는 그 전단의 플립플롭의 출력에 의해 제어되고,

각 스위치수단에는 클록신호가 입력되고, 스위치수단이 온(ON)으로 되어 있는 기간은, 상기 스위치 수단에 입력된 클록신호가 당해 단의 시프트 레지스터의 출력으로 되는 시프트 레지스터.
제 1 항에 있어서, 상기 클록신호로서, M(M≥2)종류의 클록신호가, 상기 복수단의 플립 플롭에 대해, 각각 (M-1)개씩 걸러서 입력되는 시프트 레지스터.
제 2 항에 있어서, 상기 M 종류의 클록신호는, 서로 하이 레벨의 기간이 겹치지 않게 되는 위상 또는 서로 로우 레벨의 기간이 겹치지 않게 되는 위상을 갖는 시프트 레지스터.
제 3 항에 있어서, 상기 M 종류의 각 클록신호의 듀티비가, (100×1/M)% 이하인 시프트 레지스터.
제 2 항 내지 4 항 중 어느 한 항에 있어서, 상기 복수단의 플립 플롭은, 세트·리세트형 플립 플롭이고, (i+k×M)단 (k≥1)의 상기 출력 펄스가, i단의 상기 플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
제 2 항 내지 4 항중 어느 한 항에 있어서, 상기 복수단의 플립 플롭은, 세트·리세트형 플립 플롭이고, 상기 복수단의 플립 플롭의 (i+k×M)단 (k≥1)의 출력신호가, i단의 상기 플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
제 1 항 내지 4 항중 어느 한 항에 있어서, 상기 스위치수단이 개방되어 있을 때에, 상기 복수단의 플립 플롭으로의 입력을 안정시키기 위한 입력안정수단을 포함하는 시프트 레지스터.
제 7 항에 있어서, 상기 복수단의 플립 플롭은, 세트·리세트형 플립 플롭이고, (i+k×M)단 (k≥1)의 상기 출력 펄스가, i단의 상기 플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
제 7 항에 있어서, 상기 복수단의 플립 플롭은, 세트·리세트형 플립 플롭이고, 상기 복수단의 플립 플롭의 (i+k×M)단 (k≥1)의 출력신호가, i단의 상기 플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
매트릭스상으로 제공된 복수의 화소로 이루어지는 표시부, 복수의 데이터신호선에 접속되어, 상기 화소에 기입되는 영상데이터를 각 데이터신호선에 공급하는 데이터신호선 구동회로, 복수의 주사신호선에 접속되어, 상기 영상데이터의 상기 화소로의 기입을 제어하는 주사신호를 각 주사신호선에 공급하는 주사신호선 구동회로를 포함하는 화상표시장치로서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로중 적어도 하나가, 청구항 1에 기재된 시프트 레지스터를 포함하는 화상표시장치.
제 10 항에 있어서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로중 적어도 하나가, 상기 화소가 형성되는 기판상에 형성되어 있는 화상표시장치.
제 10 항 또는 11 항에 있어서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로중 적어도 하나를 구성하는 스위치소자가, 다결정실리콘 박막 트랜지스터인 화상표시장치.
제 12 항에 있어서, 상기 스위치소자는, 600℃ 이하의 온도로 형성되는 화상표시장치.
클록신호에 동기하여 동작하는 복수단의 플립 플롭, 및 상기 복수단의 플립 플롭에 입력되는 상기 클록신호를 승압하기 위한 레벨시프터를 포함하는 시프트 레지스터로서,

상기 레벨시프터가, 상기 복수단의 플립 플롭마다 제공되고,

n을 1이상의 정수로 할 때, n단의 상기 플립 플롭의 출력신호에 따라, (n+1)단의 상기 레벨시프터에서, 상기 클록신호의 펄스폭과 동일한 폭으로 승압된 펄스를, (n+1)단의 플립 플롭에 입력함과 동시에 시프트 레지스터의 출력신호로서 출력하는 시프트 레지스터.
제 14 항에 있어서, 상기 각 레벨시프터가, 전류구동형의 승압부를 포함하고 있는 시프트 레지스터.
제 15 항에 있어서, n단의 상기 플립 플롭의 출력신호가, (n+1)단의 상기 레벨시프터의 상기 각 승압부에 입력되어, 상기 입력 스위칭소자가 차단하는 레벨에 신호를 공급함에 의해, 당해 레벨시프터를 정지시키는 시프트 레지스터.
제 15 항에 있어서, n단의 상기 플립 플롭의 출력신호가, (n+1)단의 상기 레벨시프터로의 전력공급을 정지시켜, 해당 레벨시프터를 정지시키는 시프트 레지스터.
제 14 항 내지 17 항중 어느 한 항에 있어서, 상기 레벨시프터가, 정지시에는 미리 정해진 값의 출력전압을 유지하는 출력안정수단을 포함하고 있는 시프트레지스터.
제 14 항 내지 17 항중 어느 한 항에 있어서, (n+1)단의 상기 레벨시프터내에 제공된, 클록신호가 입력되는 트랜지스터의 게이트용량이, n단의 상기 플립 플롭의 출력신호에 의해, 상기 클록신호의 전송선으로부터 분리되는 시프트 레지스터.
제 14 항 내지 17 항중 어느 한 항에 있어서, M을 2이상의 정수로 할 때, M 종류의 클록신호를 이용하여, 각 클록신호를 상기 복수단 플립 플롭에 순차, (M-1)개씩 걸러서 입력하는 시프트 레지스터.
제 20 항에 있어서, 상기 M 종류의 클록신호가, 서로 하이 레벨의 기간이 겹치지 않게 되는 위상 및 서로 로우레벨의 기간이 겹치지 않게 되는 위상중, 적어도 하나를 갖는 시프트 레지스터.
제 20 항에 있어서, 상기 M 종류의 각 클록신호의 듀티비가 (100×1/M)% 이하인 시프트 레지스터.
제 20 항에 있어서, 상기 복수단의 플립 플롭이 세트·리세트형 플립 플롭이고, i 및 k를 1이상의 정수로 할 때, (i+k×M)단의 상기 출력 펄스가, i단의 상기플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
제 20 항에 있어서, 상기 복수단의 플립 플롭이 세트·리세트형플립 플롭이고, i 및 k를 1이상의 정수로 할 때, (i+k×M)단의 상기 플립 플롭의 출력신호가, i단의 상기 플립 플롭의 리세트단자로 입력되는 시프트 레지스터.
매트릭스상으로 배치된 복수의 화소와 상기 화소의 각 열에 배치된 복수의 데이터신호선 및 상기 화소의 각 열에 대응하여 배치된 주사신호선을 갖고, 각 주사신호선으로부터 공급되는 주사신호에 동기하여 각 데이터신호선으로부터 각 화소에 화상 표시를 위한 데이터신호가 송신됨에 따라 상기 화소에 화상을 표시하는 표시부,

미리 정해진 주기의 제 1 클록에 동기하여, 서로 다른 타이밍의 주사신호를 상기 각 주사신호선으로 순차 공급하는 주사신호선 구동회로, 및

미리 정해진 주기의 제 2 클록에 동기하여 순차 공급되고, 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 공급된 주사신호선의 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로를 갖는 화상표시장치로서,

상기 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나가, 상기 제 1 또는 제 2 클록신호를 상기 클록신호로 하는 청구항 14에 기재된 시프트 레지스터를 포함하고 있는 화상표시장치.
제 25 항에 있어서, 상기 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나가, 상기 화소와 동일기판상에 형성되어 있는 화상표시장치.
제 25 항 또는 26 항에 있어서, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가, 다결정실리콘 박막 트랜지스터로 이루어지는 스위칭소자를 포함하고 있는 화상표시장치.
제 27 항에 있어서, 상기 데이터신호선 구동회로, 주사신호선 구동회로 및 각 화소가, 600℃ 이하의 프로세스 온도로 제조된 스위칭소자를 포함하고 있는 화상표시장치.