KR970004242B1 - 표시장치의 구동회로 - Google Patents

표시장치의 구동회로 Download PDF

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Abstract

없음.

Description

표시장치의 구동회로
제 1 도는 본 발명에 따른 제 1 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구성도.
제 2 도는 제 1 도에 보인 소스 드라이버에 사용되는 시프트 레지스터의 내부 구성을 도시한 회로도.
제 3 도는 제 1 도에 보인 소스 드라이버에 사용되는 양방향 시프트용의 다른 시프트 레지스터의 내부 구성을 도시한 회로도.
제 4 도는 제 2 도에 보인 시프트 레지스터의 동작을 도시한 타임 차트.
제 5 도는 제 1 도에 보인 소스 드라이버의 동작을 도시한 타임 차트.
제 6 도는 샘플링 아날로그 스위치가 CMOS(상보형 금속 산화물 반도체) 소자로 각각 형성된 경우에 제 1 도에 보인 소스 드라이버에 사용되는 상기 샘플링 아날로그 스위치의 회로도.
제 7 도는 본 발명에 따른 제 2 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구조도.
제 8 도는 제 7 도에 보인 소스 드라이버의 동작을 도시한 타임 차트.
제 9 도는 본 발명에 따른 제 3 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구조도.
제 10 도는 제 9 도에 보인 소스 드라이버의 동작을 도시한 타임 차트.
제 11 도는 제 9 도에 보인 소스 드라이버의 동작을 도시한 타임 차트.
제 12 도는 종래의 소스 드라이버의 구성도.
제 13 도는 제 12 도에 보인 종래 소스 드라이버의 동작을 도시한 타임 차트.
*도면의 주요 부분에 대한 부호의 설명*
11~14 : 시프트 레지스터21~2n : 샘플링 아날로그 스위치
41~4n : 샘플링 캐패시터51~5n : 제어신호 발생회로
30 : 비디오 신호선
본 발명은 비디오 신호를 데이타 신호선에 출력하기 위한 구동회로에 관한 것으로, 이 구동회로는 액티브 매트릭스 액정표시장치 등의 표시장치에 사용된다.
액티브 매트릭스 액정표시장치에 있어서, 박막 트랜지스터 등의 스위칭 소자에 의해 각각 매트릭스 상태로 형성된 화소를 구동시킴으로써 화상이 표시된다. 종래의 액티브 매트릭스 액정표시장치는 드라이버 모놀리식 디스플레이 장치로서, 화소 및 화소를 구동하기 위한 데이타 신호성 구동회로(이후, 소스 드라이버라 함)를 갖는 표시부가 단일 기판에 형성된다. 상기 드라이버 모놀이식 디스플레이 장치에 있어서, 스위칭 장치와 소스 드라이버는 동일한 제조공정에서 형성되기 때문에, 상기 스위칭 장치와 소스 드라이버를 형성하는 장치는 서로 동일한 구조를 갖는 것이 바람직하다. 투명 표시장치에 있어서, 스위칭 장치는 예컨대 박막 공정의 사용에 의해 실리카 유리로 형성된 투명기판위에 형성되어야 하며, 소스 드라이버를 형성하는 장치는 필요한 동작속도를 구비해야 한다. 이 때문에 상기 스위칭 장치와 상기 소스 드라이버를 형성하는 장치로 폴리실리콘 박막 트랜지스터(이후, 폴리실리콘 TFT라 함)가 통상적으로 사용된다.
상기 폴리실리콘 TFT를 사용하는 시프트 레지스터의 최대 안정 동작 속도는 수 ㎒이다. 그러나, 예컨대 720개의 수평화소를 갖는 NTSC-TV(National Television System Committee television)와 같이 대단히 많은 화소를 갖는 표시장치에 있어서, 소스 드라이버를 형성하는 시프트 레지스터는 14.4㎒의 동작속도를 가져야 한다. 이러한 차이를 극복하기 위하여 낮은 동작속도의 시프트 레지스터를 수용하는 소스 드라이버가 사용된다.
제 12 도는 이와 같은 소스 드라이버의 구성을 나타낸다. 이 소스 드라이버는 4개의 시프트 레지스터(11~14), 상기 시프트 레지스터(11~14)에 의해 ON 또는 OFF 제어되는 샘플링 아날로그 스위치(21~2n), 그에 비디오 신호(video)가 전송되는 비디오 신호선(30) 및 상기 샘플링 아날로그 스위치(21~2n)를 통해 비디오 신호선(30)에 연결되는 샘플링 캐패시터(41~4n)를 포함한다. 화소(도시되지 않음)에 연결되는 데이타 신호선(S1~Sn)이 상기 샘플링 아날로그 스위치(21~2n) 및 샘플링 캐패시터(41~4n)에 연결되도록 분기되어 있다. 상기 데이타 신호선(S1~Sn)은 인접한 4개의 데이타 신호선(예컨대, S1,S2,S3 및 S4)를 각각 포함하는 그룹으로 분할된다. 상기 각 그룹의 4개의 데이타 신호선은 상기 시프트 레지스터(11~14)에 연결된 샘플링 아날로그 스위치들에 각각 연결된다. 실제로, 각 그룹의 모든 제1데이타선(예컨대, S1,S5,29,...)은 상기 시프트 레지스터(11)에 연결된다. 각 그룹의 모든 제2데이타선(예컨대, S2,S6,...)은 상기 시프트 레지스터(12)에 연결된다. 각 그룹의 모든 제3데이타선(예컨대, S3,S7,...)은 상기 시프트 레지스터(13)에 연결된다. 각 그룹의 모든 제4데이타선(예컨대, S4,S8,...)은 상기 시프트 레지스터(14)에 연결된다.
상기 샘플링 아날로그 스위치(21~2n)는 비디오 신호선(30)에 전송되는 비디오 신호(Video)를 샘플링하기 위해 제공된다. 상기 샘플링 캐패시터(41~4n)는 각각, 상기 샘플링 아날로그 스위치(21~2n)에 의해 샘플링 비디오 신호(Video)를 유지하기 위해 제공된다.
이하, 상기 구조를 갖는 소스 드라이버의 동작을 제 13 도를 참조하여 설명한다. 상기 4개의 시프트 레지스터(11~14)의 개시는 이 4개의 시프트 레지스터(11~14)에 공통되는 시프트 스타트 펄스(SP)에 의해 제어된다. 상기 4개의 시프트 레지스터(11~14)는 서로 반대 위상을 갖고 서로 동일한 주파수를 갖는 한쌍의 시프트 클록에 의해 제어된다. 실제로. 시프트 레지스터(11)는 시프트 클록 φ1과 그의 반전 신호에 의해 제어된다. 상기 시프트 레지스터(12)는 시프트 클록 φ2와 그의 반전 신호에 의해 제어된다. 상기 시프트 레지스터(13)는 시프트 클록 φ3와 그의 반전 신호에 의해 제어된다. 시프트 레지스터(14)는 시프트 클록 φ4와 그의 반전 신호에 의해 제어된다. 2개의 인접 샘플링 아날로그 스위치에 대응하는 시프트 클록(예컨대, 샘플링 아날로그 스위치 21~2n에 대응하는 시프트 클록 φ1과 φ2)들의 위상 사이에 지연이 발생되며, 이 지연은 시프트 클록의 주가 τ0의 1/8이다. 즉, 시프트 클록 φ2의 위상은 시프트 클록의 주기 τ0의 18만큼 시프트 클록 φ1으로부터 지연된다. 이와 같이, 시프트 클록과 반전신호들의 쌍 φ1,내지 φ4,의 위상들은 시프트 클록의 주기 τ1의 1/8만큼 순차적으로 지연된다. 따라서, 시프트 레지스터(11~14)의 출력들인 샘플링 아날로그 스위치 제어신호(SR1~SRn)는 시프트 클록의 주기 τ0의 1/8만큼 순차적으로 지연되는 파형들을 갖는다. 상기 샘플링 아날로그 스위치(21~2n)는 상기 샘플링 아날로그 스위치 제어신호(SR1~SRn)가 각각 액티브 또는 "ON" 레벨에 있는 동안에 도통되게 된다. 상기 샘플링 아날로그 스위치(21~2n)가 도통되는 기간동안, 비디오 신호(Video)이 샘플링 아날로그 스위치(21~2n)에 의해 샘플링되어 샘플링 캐패시터(41~4n)에 유지된다. 특히 상기 샘플링 캐패시터(41~4n)는 상기 샘플링 아날로그 스위치(21~2n)가 오프로 될 때 유지되는 비디오 신호(Video)의 전압을 유지한다.
상기 동작에 따라, 상기 샘플링 아날로그 스위치 제어신호(SR1~SRn)가 단지 하나의 시프트 레지스터를 갖는 소스 드라이버에서와 마찬가지로 순차적으로 지연되더라도, 시프트 클록의 주기 τ0는 단지 하나의 시프트 레지스터를 갖는 소스 드라이버에 있어서 시프트 펄스폭의 4배로 증대될 수 있다. 따라서, 시프트 레지스터(11~14)는 저속으로 동작될 수 있다.
그러나, 상기 소스 드라이버는 다음과 같은 결점이 있다. 상기 샘플링 아날로그 스위치(SR1~SRn)가 ON 레벨에 있는 기간은 시프트 클록의 주기 τ0의 1/8만큼 지연된다. 즉, 상기 기간은 부분적으로 서로 중첩된다. 따라서, 예컨대 SR1~SR8과 같은 8개의 상기 신호들이 동시에 ON레벨에 있게 된다. 이에 따라, 상기 8개의 샘플링 아날로그 스위치(21~28)가 동시에 도통되어 비디오 신호(Video)가 상기 8개의 샘플링 아날로그 스위치(21~28)를 통해 상기 샘플링 캐패시터(41~48)에 동시에 공급되도록 한다. 상기 소스 드라이버는 상기 8개의 샘플링 아날로그 스위치 제어신호 SR2~SR9와 마찬가지로 작용한다. 그 결과, 비디오 신호(Video)를 출력하기 위한 비디오 신호선 또는 회로부는 상기 샘플링 캐패시터(41~48)의 용량을 일정하게 로드된다. 상기 비디오 신호선(30)의 용량과 배선저항은 RC 적분 회로를 형성한다. 이 RC 적분 회로는 비디오 신호(Video)에 대한 샘플링 캐패시터(41~4n)의 응답성을 저하시켜, 샘플링 캐패시터(41~4n)에서의 비디오 신호(Video)의 파형들이 왜곡된다. 이러한 왜곡된 파형들을 갖는 비디오 신호(Video)는, 예컨대 액정표시장치에서 그에 입력되는 대역 데이타를 유지하지 못한다. 이러한 비디오 신호(Video)에 따라 형성된 화상은 낮은 수평 해상도를 갖는다.
본 발명에 따라 비디오 신호를 데이타선에 전송하기 위한 표시장치에 사용되는 구동회로는, 신호가 하이상태인 하이 기간이 순차적으로 부분 중첩되도록 신호들을 순차적으로 출력하기 위한 복수의 시프트 레 지스터; 상기 시프트 레지스터들에 의해 출력된 신호들의 펄스폭보다 짧은 기간동안 ON 레벨에 있는 제어신호를 출력하기 위한 제어신호 발생회로; 상기 제어 신호에 따라 ON 또는 OFF 제어되는 스위칭 회로; 및 상기 스위칭 회로를 통해 비디오 신호를 수신하고 상기 ON 또는 OFF 제어되는 스위칭 회로의 제어에 의해 상기 비디오 신호를 유지하기 위한 샘플링 캐패시터를 포함한다. 상기 샘플링 캐패시터에 의해 유지되는 비디오 신호는 데이타선으로 전송된다.
본 발명의 1실시예에 있어서, 제어 신호는 서로 부분적으로 중첩되는 하이 기간을 갖는 시프트 레지스터들에 의해 출력되는 한쌍의 신호가 모두 하이 상태로 있는 동안 ON 레벨로 된다.
본 발명의 또 다른 실시예에 있어서, 제어신호 발생회로는 상기 한쌍의 NAND 신호를 얻어 이 NAND 신호를 출력하기 위한 NAND 게이트; 및 상기 NAND 게이트로부터의 출력을 반전시키기 위한 인버터를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 스위칭 회로는 상기 인버터로 부터의 출력을 받는 게이트를 갖는 NMOS 장치 및 상기 NAND 게이트로부터의 출력을 수신하는 게이트를 갖는 PMIOS 장치를 포함한다.
본 발명의 또 다른 실시예에 있어서, 제어 신호는 서로 부분적으로 중첩되는 하이 기간을 갖는 시프트 레지스터들에 의해 출력되는 한쌍의 신호중 다른 신호를 반전시켜 얻어진 반전 신호가 모두 하이 상태로 있는 동안 ON 레벨로 된다.
본 발명의 또 다른 실시예에 있어서, 제어신호 발생회로는 상기 한쌍의 신호중 하나를 반전시키고 그 반전 신호를 출력하기 위한 인버터; 및 상기 반전신호와 다른 신호의 AND 신호를 얻어 이 AND 신호를 출력하기 위한 AND 게이트를 포함한다.
본 발명의 또 다른 실시예에 있어서, 시프트 레지스터들은 쌍방향으로 시프트한다.
본 발명의 또 다른 실시예에 있어서, 시프트 레지스터들은 하나이상 4그룹으로 제공된다.
본 발명에 따라 비디오 신호를 데이타선에 전송하기 위한 표시장치에 있어서, 복수의 시프트 레지스터는 신호들을 순차적으로 출력하고, 신호가 하이상태인 하이 기간이 순차적으로 부분 중첩된다. 따라서, 상기 시프트 레지스터들이 종래 회로보다 저속으로 동작될 수 있다.
제어신호 발생회로는 서로 부분적으로 중첩되는 하이기간을 갖는 상기 시프트 레지스터로부터의 복수의 신호들이 모두 하이상태인 기간동안 ON 레벨로 있는 제어 신호를 출력한다. 스위칭 회로는 상기 제어 신호에 따라 ON/OFF 제어되기 때문에 스위칭 회롸 도통되는 기간은 종래회로보다 짧다. 따라서, 동시에 도통되는 스위칭회로의 수가 종래회로보다 적다. 그 결과, 비디오 신호선에 인가되는 샘플링 캐패시터의 용량이 경감된다.
또한, 상기 제어신호 발생회로는 서로 부분적으로 중첩되는 하이기간을 갖는 상기 시프트 레지스터로부터의 한쌍의 신호중 하나와 상기 한쌍의 신호중 반전시켜 얻어진 반전신호가 모두 하이상태로 있는 동안 ON 레벨로 되는 제어 신호를 발생한다. 이 경우에도, 상기 스위칭 회로는 ON/OFF 제어되기 때문에 스위칭 회로가 도통되는 기간은 종래회로보다 짧다. 따라서, 동시에 도통되는 스위칭 회로의 수가 종래회로보다 적다. 그 결과, 비디오 신호선에 인가되는 샘플링 캐패시터의 용량이 경감된다.
따라서, 상기 본 발명은 높은 수형 해상도를 갖는 화상을 형성하도록 필요한 비디오 신호의 파형을 유지시키면서 시프트 레지스터의 동작속도를 저하시키기 위한 표시장치에 사용되는 구동회로를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 따라 상세히 설명한다.
[실시예 1]
제 1 도는 본 발명에 따른 제 1 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구성도를 나타낸다. 제 12 도에 도시된 것과 동일한 부재에 대해서는 제 12 도와 동일한 번호를 부여했다.
제 1 도에 보인 바와 같이, 소스 드라이버는 4개의 시프트 레지스터(11~14), 상기 시프트 레지스터(11~14)에 의해 제어가능하게 개폐되는 샘플링 아날로그 스위치(21~2n), 상기 시프트 레지스터(11~14)들과 상기 샘플링 아날로그 스위치(21~2n) 사이에 제공되는 제어신호 발생회로(51~5n), 그에 비디오 신호(Video)가 전송되는 비디오 신호선(30) 및 상기 샘플링 아날로그 스위치(21~2n)를 통해 비디오 신호선(30)에 공히 연결되는 샘플링 캐패시터(41~4n)를 포함한다. 화소(도시되지 않음)에 연결되는 데이타 신호선(S1~Sn)이 상기 샘플링 아날로그 스위치(21~2n) 및 샘플링 캐패시터(41~4n)에 연결되도록 분기되어 있다. 상기 데이타 신호선(S1~Sn)은 인접한 4개의 데이타 신호선(예컨대, S1,S2,S3 및 S4)를 각각 포함하는 그룹으로 분할된다. 상기 각 그룹의 4개의 데이타 신호선은 상기 샘플링 아날로그 스위치들에 각각 연결된다. 상기 샘플링 아날로그 스위치들은 다음과 같이 상기 시프트 레지스터(11~14)에 연결된다. 예컨대, 각 그룹의 모든 제1데이타선(예컨대, S1,S5 및 S9)에 대응하는 상기 샘플링 아날로그 스위치들(예컨대, 21,25 및 29)은 상기 시프트 레지스터 11과 14에 연결된다. 각 그룹의 모든 제2데이타선(예컨대, S2 및 S6)에 대응하는 상기 샘플링 아날로그 스위치들(예컨대, 22 및 26)은 상기 시프트 레지스터 12와 11에 연결된다.
상기 샘플링 아날로그 스위치(21~2n)는 NMOS(n채널 금속산화물 반도체) 장치로 각각 형성되며, 비디오 신호선(30)에 전송되는 비디오 신호(Video)를 샘플링하기 위해 제공된다. 상기 샘플링 캐패시터(41~4n)는 각각, 상기 샘플링 아날로그 스위치(21~2n)에 의해 샘플링된 비디오 신호(Video)를 유지하기 위해 제공된다. 상기 제어신호 발생회로(51~5n)는 각각 NAND 게이트(51a~5na)와 상기 NAND 게이트(51a~5na)의 출력에 연결된 인버터(51b~5nb)로 각각 형성된다. 상기 NAND 게이트(51a~5na)는 각각 4개의 시프트 레지스터 11 내지 14중 2개로부터 출력을 받는다. 상기 인버터(51b~5nb)로부터의 출력은 상기 샘플링 아날로그 스위치(21~2n)을 각각 제어한다.
제2도와 3도는 상기 구조를 갖는 소스 드라이버에 사용되는 시프트 레지스터(11~14)의 회로를 포함한다. 클록 인버터들은 대응하는 클록 인버터를 제어하기 위한 신호들과 함께 도시되어 있다. 상기 4개의 시프트 레지스터(11~14)는 서로 동일한 회로구성을 갖는다. 상기 시프트 레지스터(11~14)는 제 2 도에 보인 바와 같이 인버터와 클록 인버터가 조합되거나 제 3 도에 보인 바와 같이 쌍방향 시프트형으로 될 수도 있다.
제 4 도는 상기 시프트 레지스터(11~14)의 동작을 나타낸 타임 차트이다. 이 시프트 레지스터(11~14)는 시프트 스타트 펄스 SP, 시프트 클록 φi 및 그의 반전 신호에 의해 제어된다. 따라서, 상기 시프트 레지스터(11~14)는 상시 시프트 클록의 주기와 동일한 펄스폭 τ0를 각각 갖는 신호들 01 내지 0n으로 시프트 신호들을 순차적으로 출력한다.
제 3 도에 보인 쌍방향 시프트를 위한 시프트 레지스터(11~14)에 있어서, 그의 시프트 방향은 R 및 L 신호에 의해 제어된다. 신호 R이 하이이고 신호 L이 로우일 때, 상기 신호 R에 의해 제어되는 클록 인버터들은 항상 반전신호를 출력하며, 상기 신호 L에 의해 제어되는 클록 인버터들은 항상 하이 임피던스를 갖는다. 그 결과, 시프트 레지스터들은 제 3 도와 같이 좌에서 우로 시프트 한다. 이와 반대로, 신호 R이 로우이고 신호 L이 하이일 때, 클록 인버터는 상기와 반대로 작용한다. 그 결과, 시프트 레지스터들은 제 3 도에서 우에서 좌로 시프트한다. 제 3 도에 보인 구성을 갖는 시프트 레지스터(11~14)은 제 2 도에 보인 구성을 갖는 시프트 레지스터(11~14)과 동일하게 시프트 클록 φi 및 그의 반전 신호에 의해 제어된다. 제 4도의 타임 차트는 신호 R이 하이이고 신호 L이 로우일 때 수행되는 동작을 나타낸다.
제 5 도는 소스 드라이버의 동작을 보인 타임 차트이다.
상기 4개의 시프트 레지스터(11~14)의 개시는 스타트 펄스 SP에 의해 제어된다. 하나의 시프트 펄스 SP가 4개의 시프트 레지스터(11~14)에 공통으로 제공될 수도 있다. 상기 시프트 레지스터(11~14)은 서로 반대의 위상을 갖고 서로 동일한 주파수를 갖는 한쌍의 시프트 클록에 의해 제어된다. 실제로, 시프트 레지스터(11)는 시프트 클록 φ1 및 그의 반전 신호에 의해 제어된다. 시프트 레지스터(12)는 시프트 클록 φ2 및 그의 반전 신호에 의해 제어된다. 시프트 레지스터(13)는 시프트 클록 φ3 및 그의 반전 신호에 의해 제어된다. 시프트 레지스터(14)는 시프트 클록 φ4 및 그의 반전 신호에 의해 제어된다. 2개의 인접 샘플링 아날로그 스위치에 대응하는 시프트 클록(예컨대, 샘플링 아날로그 스위치 21~22에 대응하는 시프트 클록 φ1과 φ2)의 위상 사이에 지연이 발생되며, 이 지연은 시프트 클록의 주가 τ0의 1/8만큼 시프트 클록 φ1으로부터 지연된다. 이와 같이, 시프트 클록과 반전신호들의 쌍 φ1,내지 φ4,의 위상들은 시프트 클록의 주기 τ1의 1/8만큼 순차적으로 지연된다. 따라서, 시프트 레지스터(11~14)의 출력들인 샘플링 아날로그 스위치 제어신호(SR1~SRn)는 시프트 클록의 주기 τ0의 1/8만큼 순차적으로 지연되는 파형들을 갖는다. 제 4 도에서 출력신호 01 내지 0n은 제 5 도에서 모든 제 4 출력 신호(예컨대, SR1,SR5 및 SR9)들에 대응한다.
상기 출력신호 SR1 내지 SRn중 하나의 출력신호 SRj(j는 1이상의 정수)와 다른 출력신호 SRj+7이 대응 NAND 게이트(5j)에 입력되어 상기 두 신호들의 논리곱의 반전신호()가 얻어진다. 이와 같이 얻어진 상기 출력신호(Saj)는 대응 인버터(5aj)에 입력된다. 상기 인버터(5aj)는 상기 신호들로 반전시킨다. 상기 신호 Saj는 NMOS 장치로 형성되는 대응 샘플링 아날로그 스위치(2j)에 입력된다. 다음, 상기 샘플링 아날로그 스위치(2j)는 ON/OFF 제어된다. ON일 경우, 상기 샘플링 아날로그 스위치(2J)는 도통되어 샘플링 캐패시터(4j)가 비디오 신호(Video)의 전압을 얻을 때까지 그에 연결된 상기 샘플링 캐패시터(4j)를 충전시킨다. 그 후, 상기 샘플링 캐패시터(4j)는 대응 샘플링 아날로그 스위치(2j)가 OFF로 전환될 때까지 상기 얻어진 비디오 신호(Video)의 전압 레벨을 저장한다. 이와 같이 홀드된 전압은 예컨대, 액정표시장치의 데이타 신호선(Sj)의 입력신호로 사용된다.
상기와 같이 동작되는 소스 드라이버에 있어서, 샘플링 아날로그 스위치(21~2n)를 제어하기 위한 신호 Sa1 내지 San은 제 5 도에 도시한 바와 같이 제어신호 발생회로(51~5n)로 인해 1/8 τ0의 펄스폭을 각각 갖는다. 따라서, 둘 이상의 샘플링 아날로그 스위치들은 결코 동시에 도통되지 않으며, 이에 따라 비디오 신호선(30)은 단 하나의 샘플링 캐패시터의 용량으로 항상 로드된다. 이 때문에 상기 RC 시정수가 종래 소스 드라이버의 1/8로 되어 상기 RC 적분회로에 의해 야기되는 비디오 신호(Video)의 파형 왜곡을 대폭 감소시킨다. 그 결과, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
상기 실시예에서, 제어신호 발생회로(51~5n)는 AND 게이트 대신에 NAND 게이트(51a~5na)를 포함한다. 그 이유는 NAND 게이트가 CMOS 장치로 용이하게 형성되기 때문이다. 상기 제어신호 발생회로(51~5n)는 논리곱이 얻어질 수 있는 한 다르게 구성되어도 좋다. 예컨대, 반전 신호의 NOR를 얻기 위한 구성이 채용될 수 있다.
상기 샘플링 아날로그 스위치(21~2n)는 제 6 도에 보인 구조로 될 수도 있다. 제 6 도에 보인 샘플링 아날로그 스위치는 각각 CMOS 장치로 형성되며, 인버터(51b~5nb)로부터의 출력신호() 및 NAND 게이트(51a~5na)로부터의 출력신호(Sal~San)가 공히 사용된다. 물론, 상기 스위치(21~2n)는 PMOS(p채널 금속산화물 반도체)장치로 형성될 수도 있다.
이 실시예에서는 4개의 시프트 레지스터(11~14)가 제공된다. 본 발명은 둘 이상의 시프트 레지스터를 갖는 소스 드라이버에 적용할 수 있다.
상기 제어신호 발생회로(51~5n)에 있어서, 시프트 레지스터(11~14)로부터의 출력신호(SR1~SRn)중 하나의 출력신호 SRj가 다른 출력신호 SRj+1과 조합되어 논리곱을 발생한다. SRj와 조합된 출력신호는 출력신호 SRj와 동시에 ON 레벨로 있는 어떤 신호로 될 수 있다. 예컨대, 출력신호 SRj와 SRJ+6이 조합될 수 있다. 이 경우, 상기 샘플링 아날로그 스위치(21~2n)중 2개가 항상 동시에 도통될 수 있다. 그러나, 동시에 도통되는 샘플링 아날로그 스위치의 수는 종래의 소스 드라이버의 수보다 대단히 적다. 따라서, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
[실시예 2]
제 7 도는 본 발명에 따른 제 2 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구조도를 나타낸다. 제 8 도는 제 7 도에 보인 소스 드라이버의 동작을 나타낸 타임 차트이다. 제 1 실시예에 도시된 것과 동일한 부재에 대해서는 동일한 번호를 부여했다.
상기 출력신호 SR1 내지 SRn이 하나의 출력신호 SRj(j는 1이상의 정수)와 대응 인버터(5jc)에 의해 상기 신호을 반전시켜 얻어진 다른 신호이 대응 AND 게이트(5jd)에 입력되어, 상기 두 신호들 SRj와 SRj+1의 논리곱으로 신호 Saj가 얻어진다. 이와 같이 얻어진 상기 출력신호 Saj는 NMOS 장치로 형성된 대응 샘플링 아날로그 스위치(2j)에 입력된다. 다음, 대응 샘플링 아날로그 스위치(2j)는 ON/OFF 제어된다. ON일 경우, 상기 샘플링 아날로그 스위치(2j)는 도통되어 샘플링 캐패시터(4j)가 비디오 신호(Video)의 전압을 얻을 때까지 그에 연결된 상기 샘플링 캐패시터(4j)를 충전시킨다. 그 후, 상기 샘플링 캐패시터(4j)는 대응 샘플링 아날로그 스위치(2j)가 OFF로 전환될 때 얻어진 비디오 신호(Video)의 전압 레벨을 저장한다. 이와 같이 홀드된 전압은 예컨대, 액정표시장치의 데이타 신호선(Sj)의 입력으로 사용된다.
상기와 같이 동작되는 소스 드라이버에 있어서, 샘플링 아날로그 스위치(21~2n)를 제어하기 위한 신호 Sal 내지 San은 제 8 도에 도시한 바와 같이 제어신호 발생회로(51~5n)로 인해 1/8 τ0의 펄스폭을 각각 갖는다. 따라서, 둘 이상의 샘플링 아날로그 스위치들은 결코 동시에 도통되지 않으며, 이에 따라 비디오 신호선(30)은 단 하나의 샘플링 캐패시터의 용량으로 항상 로드된다. 이 때문에, 상기 RC 시정수가 종래 소스 드라이버의 1/8로 되어 상기 RC 적분회로에 의해 야기되는 비디오 신호(Video)의 파형 왜곡을 대폭 감소시킨다. 그 결과, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
상기 제어신호 발생회로(51~5n)에 있어서, 시프트 레지스터(11~14)로부터의 출력신호(SR1~SRn)중 하나의 출력신호 SRj가 다른 출력신호 SRj+1과 조합되어 논리곱을 발생한다. SRj와 조합된 출력신호는 출력신호 SRj와 동시에 ON 레벨로 되는 어떤 신호의 반전 신호로 될 수 있다. 예컨대, 출력신호 SRj와가 조합될 수 있다. 이 경우, 상기 샘플링 아날로그 스위치(21~2n)중 2개가 동시에 도통될 수 있다. 그러나, 동시에 도통되는 샘플링 아날로그 스위치의 수는 종래의 소스 드라이버의 수보다 대단히 적다. 따라서, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
[실시예 3]
제 9 도는 본 발명에 따른 제 3 실시예의 표시장치에 사용되는 구동회로를 포함하는 소스 드라이버의 구조도를 나타낸다. 이 실시예에서, 시프트 레지스터(11~14)는 소스 드라이버가 쌍방향으로 시프트될 수 있도록 제 3 도에 도시한 구조를 각각 갖는다. 따라서, 제어신호 발생회로(51~5n)는 제 2 실시예와 다른 구성으로 되어 있으나, 다른 요소들은 제 2 실시예와 동일하다. 상기 동일한 요소들에 대해서는 동일한 부호를 부여했으며, 그의 설명은 생략했다.
상기 제어신호 발생회로(51~5n)는 각각 좌에서 우로 시프트시키기 위한 클록 인버터(51e~5ne), 우에서 좌로 시프트시키기 위한 클록 인버터(51f~5nf), 상기 클록 인버트(51e~5ne) 및 클록 인버터(51f~5nf)에 연결된 AND 게이트(51d~5nd)를 포함한다. 상기 클록 인버터(51e~5ne)와 클록 인버터(51f~5nf)는 시프트 레지스터(11~14)로부터의 출력신호(SR1~SRn+2)를 받는다. 즉, 신호 SR1~SRn+2는 클록 인버터(51e~5ne)에 입력된다. 상기 AND 게이트(51d~5nd)는 상기 신호(SR1~SRn)와 상기 신호(SR3~SRn+2)간의 신호, 즉 신호 SR2~SRn+1을 받는다. AND 게이트(51d~5nd)로부터의 출력신호(Sal~San)는 상기 샘플링 아날로그 스위치(21~2n)를 제어한다.
본 실시예의 소스 드라이버의 동작을 제10도 및 11도를 참조하여 이하에 설명한다. 제 10도에서 소스 드라이버는 우로 시프트되며, 제 11도에서 소스 드라이버는 좌로 시프트된다.
상기 제어신호 발생회로(51~5n)에 있어서, 시프트 방향은 R 및 L 신호에 의해 제어된다. 신호 R이 하이이고 신호 L이 로우일 때, 상기 R 신호에 의해 제어되는 클록 인버터(51e~5ne)은 항상 반전신호를 출력하며, 상기 신호 L에 의해 제어되는 클록 인버터(51f~5nf)들은 항상 하이 임피던스를 갖는다. 그 결과, 소스 드라이버는 한방향으로 시프트하는 제 2 도에 도시한 시프트 레지스터와 같이 좌에서 우로 시프트한다. 이와 반대로, 신호 R이 로우이고, 신호 L이 하이일 때, 소스 드라이버는 제 9 도에서 우에서 좌로 시프트한다.
상기 소스 드라이버의 동작을 상기 출력신호 SR1 내지 SRn중 하나의 출력신호 SRj+1(j는 1이상의 정수)에 기초하여 설명한다.
상기 소스 드라이버를 좌에서 우로 시프트시키기 위하여, 클록 인버터(5aj)는 상기 신호를 Saj+2의 반전신호를 AND 게이트(5jb)에 출력한다. 그 결과, AND 게이트(5jb)는 신호 Saj+1과를 수신하고, 상기 두 신호 Saj+1과 Saj의 논리곱을 신호 Saj를 출력한다.
상기 소스 드라이버를 우에서 좌로 시프트시키기 위하여 클록 인버터(5if)는 상기 신호 Saj의 반전신호를 AND 게이트(5jd)에 출력한다. 그 결과, AND 게이트(5jd)는 신호 Saj+1과를 수신하고, 상기 두 신호 Saj+1과 Saj의 논리곱으로 신호 Saj를 출력한다.
이와 같이 얻어진 상기 출력신호 Saj는 NMOS 장치로 형성되는 대응 샘플링 아날로그 스위치(2j)에 입력된다. 다음, 상기 샘플링 아날로그 스위치(2j)는 ON/OFF 제어된다. ON 일 경우, 상기 샘플링 아날로그 스위치(2j)는 도통되어 샘플링 캐패시터(4j)가 비디오 신호(Video)의 전압을 얻을 때까지 그에 연결된 상기 샘플링 캐패시터(4j)를 충전시킨다. 그 후, 상기 샘플링 캐패시터(4j)는 대응 샘플링 아날로그 스위치(2j)가 OFF로 전환될 때 얻어진 비디오 신호(Video)의 전압 레벨을 유지한다. 이와 같이 유지된 전압은 예컨대, 액정표시장치의 데이타 신호선(Sj)의 입력신호로 사용된다.
상기와 같이 동작되는 소스 드라이버에 있어서, 샘플링 아날로그 스위치(21~2n)를 제어하기 위한 Sal 내지 San은 제 10도 및 11도에 도시한 바와 같이 제어신호 발생회로(51~5n)로 인해 1/8 τ0의 펄스폭을 각각 갖는다. 따라서, 둘 이상의 샘플링 아날로그 스위치들은 결코 동시에 도통되지 않으며, 이에 따라 비디오 신호선(30)은 단 하나의 샘플링 캐패시터의 용량으로 항상 로드된다. 이 때문에, 상기 RC 시정수가 종래 소스 드라이버의 1/8로 되어 상기 RC 적분회로에 의해 야기되는 비디오 신호(Video)의 파형 왜곡을 대폭 감소시킨다. 그 결과, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
상기 제어신호 발생회로(51~5n)에 있어서, 시프트 레지스터(11~14)로부터의 출력신호(SR1~SRn)중 하나의 출력신호 SRj는 좌에서 우로 시프트시키기 위한 다른 출력신호 SRj+1 및 우에서 좌로 시프트시키기 위한 다른 출력신호 SRj-1과 조합되어 논리곱을 발생한다. SRj와 조합될 출력신호는 출력신호 SRj와 동시에 ON 레벨로 되는 어떤 신호의 반전 신호로 될 수 있다. 예컨대, 출력신호 SRj와 SRj+2는 좌에서 우로 시프트시키기 위해 조합될 수 있고, 출력신호 SRj와 SRJ-2는 우에서 좌로 시프트시키기 위해 조합될 수 있다. 출력신호 SRj와 SRj+2가 조합되는 경우 2개의 샘플링 아날로그 스위치 2j와 2j+1이 항상 동시에 도통된다. 출력신호 SRj와 SRj-2이 조합되는 경우, 2개의 샘플링 아날로그 스위치 2j와 2j-1이 항상 동시에 도통된다. 그러나, 동시에 도통되는 샘플링 아날로그 스위치의 수는 종래의 소스 드라이버의 수보다 대단히 적다. 따라서, 높은 수평 해상도를 갖는 화상이 얻어질 수 있다.
상기 제 2 및 제 3 실시예에서, AND 게이트(51d~5nd)는 논리곱이 얻어지는 한 다른 요소로 대체될 수 있다. 예컨대, 상기 AND 게이트 대신에 NOR 게이트가 사용될 수 있다. 본 발명은 둘 이상의 어떤 시프트 레지스터를 갖는 소스 드라이버에 적용할 수 있다.
본 발명에 따르면, 비디오 신호의 파형을 왜곡시키지 않고 높은 수평 해상도를 갖는 화상을 실현하면서 복수의 시프트 레지스터를 사용하여 시프트 레지스터의 동작속도를 감소시키기 위한, 특히 드라이버 모놀리식 액정표시장치에 사용되기 위한 구동회로가 얻어진다.
당업자에 의하면 본 발명의 범위와 정신을 벗어나지 않고도 여러가지 다른 변형들이 가능할 것이다. 따라서, 청구범위는 본 명세서에 설명된 것에 한정되지 않고 보다 넓게 해석되어야 할 것이다.

Claims (8)

  1. 비디오 신호를 데이터선에 전송하기 위한 표시장치에 사용되는 구동회로로서, 상기 구동회로는 신호가 하이 상태인 하이 기간이 순차적으로 부분 중첩되도록 신호들을 순차적으로 출력하기 위한 복수의 시프트 레지스터; 상기 시프트 레지스터들에 의해 출력된 신호들의 펄스폭보다 짧은 기간동안 ON 레벨에 있는 제어신호를 출력하기 위한 제어신호 발생수단; 상기 제어신호에 따라 ON 또는 OFF 상태중 하나로 제어되는 스위칭 수단; 및 상기 스위칭 수단을 통해 비디오 신호를 수신하고 상기 ON 또는 OFF 상태중 하나로 제어되는 스위칭 수단의 제어에 의해 상기 비디오 신호를 홀드하기 위한 샘플링 캐패시터를 포함하며, 상기 샘플링 캐패시터에 의해 유지되는 비디오 신호는 데이타선으로 전송되는 것을 특징으로 하는 표시장치 구동회로.
  2. 제 1 항에 있어서, 상기 제어 신호는 서로 부분적으로 중첩되는 하이 기간을 갖는 시프트 레지스터들에 의해 출력되는 한쌍의 신호가 모두 하이 상태로 있는 동안 ON 레벨로 되는 것을 특징으로 하는 표시장치 구동회로.
  3. 제 2 항에 있어서, 상기 제어신호 발생 수단은 상기 한쌍의 신호중 NAND 신호를 얻어 이 NAND 신호를 출력하기 위한 NAND 게이트 수단; 및 상기 NAND 게이트 수단으로부터의 출력을 반전시키기 위한 인버터수단을 포함하는 것을 특징으로 하는 표시장치 구동회로.
  4. 제 3 항에 있어서, 상기 스위칭 수단은 상기 인버터 수단으로부터의 출력을 받는 게이트를 갖는 NMOS 장치 및 상기 NAND 게이트 수단으로부터의 출력을 수신하는 게이트를 갖는 PMIOS 장치를 포함하는 것을 특징으로 하는 표시장치 구동회로.
  5. 제 1 항에 있어서, 상기 제어 신호는 서로 부분적으로 중첩되는 하이 기간을 갖는 시프트 레지스터들에 의해 출력되는 한쌍의 신호중 하나와 상기 한쌍의 신호중 다른 신호를 반전시켜 얻어진 반전신호가 모두 하이 상태로 있는 동안 ON 레벨로 되는 것을 특징으로 하는 표시장치 구동회로.
  6. 제 5 항에 있어서, 상기 제어신호 발생회로는 상기 한쌍의 신호중 하나를 반전시키고 그 반전 신호를 출력하기 위한 인버터 수단; 및 상기 반전신호와 다른 신호의 AND 신호를 얻어 이 AND 신호를 출력하기 위한 AND 게이트 수단을 포함하는 것을 특징으로 하는 표시장치 구동회로.
  7. 제 1 항에 있어서, 상기 시프트 레지스터들은 쌍방향으로 시프트하는 것을 특징으로 하는 표시장치 구동회로.
  8. 제 1 항에 있어서, 시프트 레지스터들은 적어도 하나이상 4그룹으로 제공되는 것을 특징으로 하는 표시장치 구동회로.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07244337A (ja) * 1994-03-04 1995-09-19 Semiconductor Energy Lab Co Ltd 情報入出力装置
KR0120574B1 (ko) * 1994-05-17 1997-10-22 김광호 액정 표시 패널의 표시 제어방법 및 회로
JPH08129360A (ja) 1994-10-31 1996-05-21 Tdk Corp エレクトロルミネセンス表示装置
JPH08227283A (ja) * 1995-02-21 1996-09-03 Seiko Epson Corp 液晶表示装置、その駆動方法及び表示システム
GB2323958A (en) 1997-04-04 1998-10-07 Sharp Kk Active matrix devices
GB2333174A (en) 1998-01-09 1999-07-14 Sharp Kk Data line driver for an active matrix display
JP2000227784A (ja) 1998-07-29 2000-08-15 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置
US20020149556A1 (en) * 1998-09-14 2002-10-17 Seiko Epson Corporation Liquid crystal display apparatus, driving method therefor, and display system
JP2000163014A (ja) * 1998-11-27 2000-06-16 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
TW538400B (en) 1999-11-01 2003-06-21 Sharp Kk Shift register and image display device
KR100803903B1 (ko) * 2000-12-29 2008-02-15 엘지.필립스 엘시디 주식회사 액정표시장치의 구동회로 및 구동방법
JP4480944B2 (ja) * 2002-03-25 2010-06-16 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
KR100922790B1 (ko) * 2003-02-28 2009-10-21 엘지디스플레이 주식회사 액정 패널의 게이트 구동 장치
TW566416U (en) * 2003-04-22 2003-12-11 Shi-Tsai Chen Air expanding shaft
KR101096693B1 (ko) * 2005-06-30 2011-12-23 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
US20100259523A1 (en) * 2009-04-09 2010-10-14 Himax Technologies Limited Source driver
CN105096866A (zh) 2015-08-07 2015-11-25 深圳市华星光电技术有限公司 一种液晶显示器及其控制方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0167408B1 (en) * 1984-07-06 1991-06-12 Sharp Kabushiki Kaisha Drive circuit for color liquid crystal display device
JPH0750389B2 (ja) * 1987-06-04 1995-05-31 セイコーエプソン株式会社 液晶パネルの駆動回路
JP2738704B2 (ja) * 1988-06-20 1998-04-08 株式会社日立製作所 液晶表示装置
JPH0283584A (ja) * 1988-09-21 1990-03-23 Hitachi Ltd 倍速線順次走査回路
JP2894039B2 (ja) * 1991-10-08 1999-05-24 日本電気株式会社 表示装置

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Publication number Publication date
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GB2273194A (en) 1994-06-08
GB2273194B (en) 1996-05-08
KR940012021A (ko) 1994-06-22
GB9324090D0 (en) 1994-01-12

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