JP2752555B2

JP2752555B2 - 表示装置の駆動回路

Info

Publication number: JP2752555B2
Application number: JP4313713A
Authority: JP
Inventors: 修佐々木; 俊夫松本; 康直明比
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1992-11-24
Filing date: 1992-11-24
Publication date: 1998-05-18
Anticipated expiration: 2013-05-18
Also published as: JPH06161380A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置等の表示装置において、ビデオ信号をデ
ータ信号線へ出力する表示装置の駆動回路に関する。

【０００２】

【従来の技術】上記アクティブマトリクス型液晶表示装
置は、マトリクス状に形成された画素を薄膜トランジス
タ等のスイッチング素子によって各々駆動することによ
り表示を行う。従来のアクティブマトリクス型液晶表示
装置として、画素が形成されている表示部と、画素を駆
動するデータ信号線駆動回路（以下「ソースドライバ」
と称す。）とを同一基板に形成したドライバモノシリッ
ク型表示装置が知られている。このドライバモノシリッ
ク型表示装置は、製造過程において、画素のスイッチン
グ素子とソースドライバとを同じプロセスで作り込むの
で、画素のスイッチング素子とソースドライバを構成す
る素子とは、同一構造であることが望ましい。透過型表
示装置では、スイッチング素子を石英ガラスなどの透明
基板に薄膜プロセスにより形成しなければならない一方
で、ソースドライバを構成する素子は、必要な動作速度
が得られなければならない。これらのことから、通常多
結晶シリコンの薄膜トランジスタ（以下、「ポリシリコ
ンＴＦＴ」と称す。）が、画素のスイッチング素子及び
ソースドライバを構成する素子して用いられる。

【０００３】このポリシリコンＴＦＴは、その移動度が
概略１０〜１００ｃｍ²／Ｖ・ｓ程度であり、ポリシリ
コンＴＦＴを用いて構成されるシフトレジスタにおいて
安定して動作する限界の動作速度は、現状では最高で数
ＭＨz程度である。ところが、画素数のかなり多い表示
装置、例えば水平画素数が７２０個であるＮＴＳＣ−Ｔ
Ｖ（National Television System Committee televisio
n）ディスプレイにおいては、ソースドライバを構成す
るシフトレジスタには１４．４ＭＨzの動作速度が要求
される。そこで、シフトレジスタの動作速度を低速化さ
せたソースドライバが使用される。

【０００４】図８に、シフトレジスタの動作速度を低速
化させたソースドライバの構成図を示す。このソースド
ライバは、図示するように、４系統のシフトレジスタ１
１〜１４と、シフトレジスタ１１〜１４に開閉を制御さ
れたサンプリングアナログスイッチ２１、２２、…と、
ビデオ信号Ｖideoが送られるビデオ信号配線３０と、ス
イッチ２１、２２、…を介してビデオ信号配線３０と接
続されたサンプリングコンデンサ４１、４２、…とから
構成されている。図示しない画素に接続されたデータ信
号線Ｓ１、Ｓ２、…は、スイッチ２１、２２、…とサン
プリングコンデンサ４１、４２、…との間に分岐して接
続されている。データ信号線Ｓ１、Ｓ２、…は、連続す
る４本、例えばＳ１、Ｓ２、Ｓ３及びＳ４を１組とし、
各々異なるシフトレジスタ１１〜１４に制御されたスイ
ッチ２１、２２、…に接続されている。詳細には、シフ
トレジスタ１１は３本おきにデータ信号線Ｓ１、Ｓ５、
Ｓ９、…に接続され、又シフトレジスタ１２は３本おき
にデータ信号線Ｓ２、Ｓ６、…に接続されている。シフ
トレジスタ１３、１４についても同様に、３本おきにデ
ータ信号線Ｓ３、Ｓ４、…に接続されている。

【０００５】上記構成において、スイッチ２１、２２、
…は、ビデオ信号配線３０に印加されるビデオ信号Ｖid
eoをサンプリングするためのものである。サンプリング
コンデンサ４１、４２、…は、サンプリングしたビデオ
信号Ｖideoを保持するためのものである。

【０００６】上記ソースドライバの動作を、図９に示す
タイムチャートに基づいて説明する。４系統のシフトレ
ジスタ１１〜１４の起動は、各シフトレジスタ１１〜１
４に共通のシフトスタートパルスＳＰで制御される。シ
フトレジスタ１１、１２、１３、１４はそれぞれ位相の
異なるシフトクロックφ１及びその反転信号φ１バー、
φ２及びその反転信号φ２バー、φ３及びその反転信号
φ３バー、φ４及びその反転信号φ４バーにより制御さ
れる。隣合うサンプリングアナログスイッチ２１、２
２、…に対応するシフトクロックφ１〜φ４、φ１バー
〜φ４バーは、それぞれシフトパルス幅τ0の１／８の
時間幅だけ位相がずれている。その結果、シフトレジス
タ１１〜１４の出力であるサンプリングスイッチ制御信
号ＳＲ１、ＳＲ２、…は、それぞれシフトパルス幅τ0
の１／８の時間幅だけ位相のずれた波形となる。スイッ
チ２１、２２、…は、サンプリングスイッチ制御信号Ｓ
Ｒ１、ＳＲ２…がハイレベルの期間に導通する。スイッ
チ２１、２２、…が導通している期間τ0に、サンプリ
ングコンデンサ４１、４２、…にビデオ信号Ｖideoがサ
ンプリングされる。しかし、実際に、サンプングコンデ
ンサ４１、４２、…に保持されるのは、スイッチ２１、
２２、…が、ＯＮからＯＦＦに切り替わる時点に保持さ
れたビデオ信号Ｖideoの電圧となる。

【０００７】以上のように動作するので、上記ソースド
ライバにおける各制御信号ＳＲ１、ＳＲ２…相互間の時
間のずれを、シフトレジスタが１系統のみのソースドラ
イバにおける場合と同様になるようにしても、上記ソー
スドライバにおけるシフトパルス幅τ0は、１系統のみ
のシフトレジスタを有するソースドライバのシフトパル
ス幅の４倍にでき、各系統のシフトレジスタ１１〜１４
を低速で動作させることが可能になる。

【０００８】

【発明が解決しようとする課題】ところで、上述したよ
うに、相前後するサンプリングスイッチ制御信号ＳＲ
１、ＳＲ２、…のハイレベルである期間が互いにオーバ
ーラップしている。そのため、例えば８個の制御信号Ｓ
Ｒ１〜ＳＲ８が同時にアクティブになっており、８個の
サンプリングスイッチ２１〜２８が同時に導通状態とな
る。すなわち、ビデオ信号Ｖideoは８個のスイッチ２１
〜２８を通し、８個のサンプリングコンデンサ４１〜４
８へと供給される。これは、８個の制御信号ＳＲ２〜Ｓ
Ｒ９にも同様であり、結果的に、ビデオ信号配線３０、
あるいはビデオ信号Ｖideoを出力する回路部に対して
は、常に８個分のサンプリングコンデンサ４１、４２、
の容量が負荷となる。更に、ビデオ信号配線３０の配線
抵抗が存在するため、ＲＣ積分回路が構成されているこ
とになる。従って、サンプリングコンデンサ４１、４
２、…では、このＲＣ積分回路の作用によりビデオ信号
Ｖideoに対する応答が悪化し、もとのビデオ信号Ｖideo
と比べ波形がくずれたものとなる。そのようなくずれた
波形を有する信号は、液晶表示装置入力部に於て本来ビ
デオ信号Ｖideoがもっていた帯域情報が失われているの
で、くずれた波形を有する信号に基づく映像表示では、
水平解像度の低くなるという問題が生じる。

【０００９】本発明は、上記従来技術の問題点を解決す
べくなされたものであり、複数系統のシフトレジスタに
よってシフトレジスタの動作速度を低減するとともに、
ビデオ信号の波形をくずすことなく水平解像度の高い、
ドライバモノリシック液晶表示装置を用いた表示を行う
ことのできる表示装置の駆動回路を提供することを目的
とする。

【００１０】

【課題を解決するための手段】本発明の液晶表示装置の
駆動回路は、ビデオ信号をデータ線へ出力する表示装置
の駆動回路において、相前後する信号をハイレベルであ
る期間の一部を重ねると共に、該期間をずらして出力す
る複数系統のシフトレジスタと、該シフトレジスタから
の信号のうちの１信号と、該１信号のハイレベルである
期間と重なるハイレベルである期間を有する別の信号と
のうち、何れか一方の信号を反転させた信号と、他方の
信号とが同時にハイレベルである期間をアクティブとす
る制御信号を出力する制御信号発生手段と、該制御信号
に基づいてＯＮ／ＯＦＦが制御されるスイッチ手段と、
該スイッチ手段を介して、該ビデオ信号をサンプリング
するサンプリングコンデンサとを備えており、そのこと
によって上記目的が達成される。

【００１１】前記シフトレジスタが、双方向にシフト可
能であってもよい。

【００１２】

【作用】本発明の表示装置の駆動回路においては、複数
系統のシフトレジスタによって、相前後してハイレベル
である期間の一部が重なると共に、その期間がずれた信
号を出力させる。よって、従来と同様な低速度でシフト
レジスタを動作させることができる。

【００１３】更に、シフトレジスタからの信号のうちの
１信号と、その１信号のハイレベルである期間と重なる
ハイレベルである期間を有する別の信号とのうち、何れ
か一方の信号を反転させた信号と、他方の信号との間で
同時にハイレベルである期間について、制御信号発生手
段がアクティブとする制御信号を出力する。スイッチ手
段はその制御信号に基づいてＯＮ／ＯＦＦ制御され、導
通する期間が従来より短くなり、ビデオ信号送信用の配
線に対するサンプリングコンデンサの負荷が低減され
る。

【００１４】

【実施例】本発明を実施例について以下に説明する。

【００１５】＜第１実施例＞図１に、本発明を適用した
ソースドライバの構成図を示す。図８に示す従来のソー
スドライバと同一構成部分には同一符号を付記してい
る。

【００１６】本実施例のソースドライバは、図示するよ
うに、４系統のシフトレジスタ１１〜１４と、シフトレ
ジスタ１１〜１４に開閉を制御されたサンプリングアナ
ログスイッチ２１、２２、…と、シフトレジスタ１１〜
１４とスイッチ２１、２２、…の間に設けられた制御信
号発生手段５１、５２、…と、ビデオ信号Ｖideoが送ら
れるビデオ信号配線３０と、スイッチ２１、２２、…を
介してビデオ信号配線３０と接続されたサンプリングコ
ンデンサ４１、４２、…とから構成されている。図示し
ない画素に接続されたデータ信号線Ｓ１、Ｓ２、…は、
スイッチ２１、２２、…とサンプリングコンデンサ４
１、４２、…との間に分岐して接続されている。データ
信号線Ｓ１、Ｓ２、…は、連続する４本、例えばＳ１、
Ｓ２、Ｓ３及びＳ４を１組とし、各々異なるシフトレジ
スタ１１〜１４に制御されたスイッチ２１、２２、…に
接続されている。詳細には、シフトレジスタ１１は３本
おきにデータ信号線Ｓ１、Ｓ５、Ｓ９、…に接続され、
又シフトレジスタ１２は３本おきにデータ信号線Ｓ２、
Ｓ６、…に接続されている。シフトレジスタ１３、１４
についても同様に、３本おきにデータ信号線Ｓ３、Ｓ
４、…に接続されている。

【００１７】上記構成において、スイッチ２１、２２、
…は、ＮＭＯＳ（N-channel metaloxide semiconducto
r）で構成されており、ビデオ信号配線３０に印加され
るビデオ信号Ｖideoをサンプリングするためのものであ
る。サンプリングコンデンサ４１、４２、…は、サンプ
リングしたビデオ信号Ｖideoを保持するためのものであ
る。各制御信号発生手段５１、５２、…は、インバータ
５１ａ、５２ａ、…と、その出力に接続されたＡＮＤゲ
ート５１ｂ、５２ｂ、…とによって構成されている。イ
ンバータ５１ａ、５２ａ、…には、シフトレジスタ１１
〜１４の出力信号が入力されている。ＡＮＤゲート５１
ｂ、５２ｂ、…には、シフトレジスタ１１〜１４から、
インバータ５１ａ、５２ａ、…に入力されている信号と
は別の信号が入力されており、ＡＮＤゲート５１ｂ、５
２ｂ、…の出力信号がスイッチ２１、２２、…を制御す
る。

【００１８】図２及び図３に、上記ソースドライバに用
いられたシフトレジスタ１１〜１４の回路図を示す。図
中のクロックドインバータには、各々そのクロックドイ
ンバータを制御する信号の種類を付記している。４系統
のシフトレジスタ１１〜１４は、それぞれ同じ回路構成
であり、図２に示すように、インバータとクロックドイ
ンバータとを組み合わせた回路である。シフトレジスタ
１１〜１４の回路構成は、図３で示すように、双方向シ
フト対応の回路構成であってもよい。

【００１９】図４に、上記シフトレジスタ１１〜１４に
おけるタイムチャートを示す。シフトレジスタ１１〜１
４は、図示するように、シフトスタートパルスＳＰとシ
フトクロックφｉ及びその反転信号φｉバーとにより制
御される。その結果、シフトレジスタ１１〜１４は、信
号Ｏ１、Ｏ２、…に示すように、パルス幅τ0を有する
シフトパルスを順次出力する。

【００２０】尚、図３に示す双方向対応のシフトレジス
タ１１〜１４においては、シフト方向設定用の信号Ｒ、
Ｌに基づきシフト方向が制御される。信号Ｒがハイレベ
ルであり、且つ信号Ｌがローレベルである場合は、信号
Ｒにより制御されるクロックドインバータは常時、反転
信号を出力し、信号Ｌにより制御されるクロックドイン
バータは常時、出力ハイインピーダンスとなって、図面
の左方向から右方向へシフトするシフトレジスタにな
る。また、信号Ｒがローレベルであり、且つ信号Ｌがハ
イレベルである場合は、その反対で、図面の右方向から
左方向へシフトするシフトレジスタとなる。しかし、シ
フトクロックφｉ、φｉバーに対しての動作は、図２に
示すシフトレジスタ１１〜１４の場合と同様に考えてよ
く、図４に示すタイムチャートは、信号Ｒがハイレベル
であり、且つ信号Ｌがローレベルである場合に該当す
る。

【００２１】上記ソースドライバの動作を、図５に示す
タイムチャートに基づいて説明する。４系統のシフトレ
ジスタ１１〜１４の起動は、上述したように、シフトス
タートパルスＳＰにより制御される。このシフトスター
トパルスＳＰは、各シフトレジスタ１１〜１４に共通の
信号でよい。シフトレジスタ１１、１２、１３、１４は
それぞれ位相の異なるシフトクロックφ１及びその反転
信号φ１バー、φ２及びその反転信号φ２バー、φ３及
びその反転信号φ３バー、φ４及びその反転信号φ４バ
ーにより制御される。隣合うサンプリングアナログスイ
ッチ２１、２２、…に対応するシフトクロックφ１〜φ
４、φ１バー〜φ４バーは、それぞれシフトパルス幅τ
0の１／８の時間幅だけ位相がずれている。その結果、
シフトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、
…においては、隣合う制御信号発生手段５１、５２、…
に出力される信号は、それぞれシフトパルス幅τ0の１
／８の時間幅だけ位相のずれた波形となる。尚、図４に
示すシフトレジスタ１１〜１４の出力信号Ｏ１、Ｏ２、
…は、図５に示すシフトレジスタ１１〜１４の出力信号
ＳＲ１、ＳＲ２、…において、３本おきの信号、例えば
ＳＲ１、ＳＲ５、ＳＲ９、…に該当する。

【００２２】本実施例のソースドライバにおいては、シ
フトレジスタ１１〜１４の出力信号ＳＲ１、ＳＲ２、…
のうちの、ある出力信号ＳＲｊ（ｊは１以上の整数）
と、その出力信号ＳＲｊより１本後の信号ＳＲｊ+1をイ
ンバータ５１ａ、５２ａ、…によって反転させた信号Ｓ
Ｒｊ+１バーとをＡＮＤゲート５１ｂ、５２ｂ、…に入
力し、両者の論理積の信号Ｓａｊを得る。この出力信号
Ｓａ１、Ｓａ２、…を、ＮＭＯＳで形成されたサンプリ
ングアナログスイッチ２１、２２、…に入力し、ＯＮ／
ＯＦＦ制御する。ＯＮの時にはスイッチ２１、２２、…
を導通させて、スイッチ２１、２２、…と接続されたサ
ンプリングコンデンサ４１、４２、…をビデオ信号Ｖid
eoの電圧まで充電する。その後、サンプリングコンデン
サ４１、４２、…は、対応するスイッチ２１、２２、…
がＯＮからＯＦＦに切り替わる時点におけるビデオ信号
Ｖideoの電圧レベルをそのまま保持する。この保持され
た電圧が、液晶表示装置のデータ信号線Ｓ１、Ｓ２、…
への入力信号となる。

【００２３】上述のように動作するソースドライバにお
いては、サンプリングアナログスイッチ２１、２２、…
を制御する信号Ｓａ１、Ｓａ２、…は、制御信号発生手
段５１、５２、…により、図５のタイムチャートに示す
ように、１／８τ0のパルス幅を有する信号となってい
る。そのため、２つ以上のサンプリングアナログスイッ
チ２１、２２、…が同時に導通することはなく、ビデオ
信号配線３０に対する負荷は、常にただ１個のサンプリ
ングコンデンサ４１、４２、…の容量となる。

【００２４】上述した従来例においては、シフトレジス
タ１１〜１４の出力信号ＳＲ１、ＳＲ２、…によりサン
プリングアナログスイッチ２１、２２、…のＯＮ／ＯＦ
Ｆを制御している。その結果、常に８個のサンプリング
コンデンサ４１、４２、…の容量がビデオ信号配線３０
に対する負荷となっている。これに対し、本実施例のソ
ースドライバにおいては、上述のように、ビデオ信号配
線３０に対する負荷は１個のサンプリングコンデンサ４
１、４２、…であるため、ＲＣ時定数も従来の１／８と
なる。従って、ＲＣ積分回路の作用によるビデオ信号Ｖ
ideoの波形くずれ（波形なまり）を従来よりも小さく抑
えることができ、水平解像度の高い表示を行うことが出
来る。

【００２５】尚、本実施例の制御信号発生手段５１、５
２、…において、シフトレジスタ１１〜１４の出力信号
ＳＲ１、ＳＲ２、…のうちの、ある出力信号ＳＲｊと組
み合わせて論理積をとる信号は、その出力信号ＳＲｊと
同時にアクティブを出力している期間を有する信号の反
転信号であればよく、例えば２本後の出力信号ＳＲｊ+2
の反転信号ＳＲｊ+2バー等にしてもよい。このように、
信号ＳＲｊと信号ＳＲｊ+2バーとの論理積をとる場合で
は、２個のサンプリングアナログスイッチ２ｊ及び２ｊ
+1が同時に導通となる。しかし、従来例と比べるとその
数は減っており、やはり水平解像度の向上効果が期待で
きる。

【００２６】＜第２実施例＞図６に、本発明を適用した
他のソースドライバの構成図を示す。図１に示す第１実
施例と同一構成部分には同一符号を付記している。本実
施例においては、シフトドライバ１１〜１４を図３に示
す回路構成に限定し、ソースドライバを双方向へシフト
可能にする。そのために、制御信号発生手段５１〜５ｎ
の構成が第１実施例と異なるが、他の構成要素について
は、第１実施例と同様である。

【００２７】本実施例の制御信号発生手段は５１〜５ｎ
は、それぞれ右シフト用クロックドインバータ５１ｃ〜
５ｎｃと、左シフト用クロックドインバータ５１ｄ〜５
ｎｄと、両者の出力に接続されたＡＮＤゲート５１ｂ〜
５ｎｂとによって構成されている。右シフト用クロック
ドインバータ５１ｃ〜５ｎｃ及び左シフト用クロックド
インバータ５１ｄ〜５ｎｄには、それぞれシフトレジス
タ１１〜１４の出力信号ＳＲ１〜ＳＲｎが入力され、左
シフト用クロックドインバータ５１ｄ〜５ｎｄに入力さ
れる信号ＳＲ１〜ＳＲｎの２本後の信号ＳＲ１〜ＳＲｎ
が対応する右シフト用クロックドインバータ５１ｃ〜５
ｎｃに入力される。ＡＮＤゲート５１ｂ〜５ｎｂには、
右シフト用クロックドインバータ５１ｃ〜５ｎｃの入力
信号ＳＲ１〜ＳＲｎと左シフト用クロックドインバータ
５１ｄ〜５ｎｄの入力信号ＳＲ１〜ＳＲｎとの間の信号
ＳＲ１〜ＳＲｎが入力されており、ＡＮＤゲート５１ｂ
〜５２ｂの出力信号Ｓａ１〜Ｓａｎがスイッチ２１〜２
ｎを制御する。

【００２８】本実施例ソースドライバの動作を、図５及
び図７に示すタイムチャートに基づいて説明する。ソー
スドライバを右方向にシフトさせる場合が図５であり、
左方向にシフトさせる場合が図７である。

【００２９】上記制御信号発生手段５１〜５ｎにおいて
は、シフト方向設定用の信号Ｒ、Ｌに基づきシフト方向
が制御される。信号Ｒがハイレベルであり、且つ信号Ｌ
がローレベルである場合は、信号Ｒにより制御される右
シフト用クロックドインバータ５１ｃ〜５ｎｃは常時、
反転信号を出力し、信号Ｌにより制御される左シフト用
クロックドインバータ５１ｄ〜５ｎｄは常時、出力ハイ
インピーダンスとなって、図２に示すように、図の左方
向から右方向へのシフト動作に対応する。また、信号Ｒ
がローレベルであり、且つ信号Ｌがハイレベルである場
合は、その反対で、図面の右方向から左方向へのシフト
動作に対応する。

【００３０】ここで、シフトレジスタ１１〜１４の出力
信号ＳＲ１〜ＳＲｎのうちの、ある出力信号ＳＲｊ（ｊ
は１以上の整数）を例に挙げて説明する。図の左方向か
ら右方向へシフトさせる場合は、右シフト用クロックド
インバータ５１ｃ〜５ｎｃは、出力信号ＳＲｊより１本
後の信号ＳＲｊ+1の反転信号ＳＲｊ+1バーをＡＮＤゲー
ト５１ｂ〜５ｎｂへ出力する。ＡＮＤゲート５１ｂ〜５
ｎｂには、信号ＳＲｊと反転信号ＳＲｊ+1バーとが入力
されることとなり、両者の論理積の信号Ｓａｊを出力す
る。一方、図の右方向から左方向へシフトさせる場合
は、左シフト用クロックドインバータ５１ｄ〜５ｎｄ
は、出力信号ＳＲｊより１本前の信号ＳＲｊ-1の反転信
号ＳＲｊ-1バーをＡＮＤゲート５１ｂ〜５ｎｂへ出力す
る。ＡＮＤゲート５１ｂ〜５ｎｂには、信号ＳＲｊと反
転信号ＳＲｊ-1バーとが入力されることとなり、両者の
論理積の信号Ｓａｊを出力する。

【００３１】このようにして得られた出力信号Ｓａ１〜
Ｓａｎを、ＮＭＯＳで形成されたサンプリングアナログ
スイッチ２１〜２ｎに入力し、ＯＮ／ＯＦＦ制御する。
ＯＮの時にはスイッチ２１〜２ｎを導通させて、スイッ
チ２１〜２ｎと接続されたサンプリングコンデンサ４１
〜４ｎをビデオ信号Ｖideoの電圧まで充電する。その
後、サンプリングコンデンサ４１〜４ｎは、対応するス
イッチ２１〜２ｎがＯＮからＯＦＦに切り替わる時点に
おけるビデオ信号Ｖideoの電圧レベルをそのまま保持す
る。この保持された電圧が、液晶表示装置のデータ信号
線Ｓ１〜Ｓｎへの入力信号となる。

【００３２】上述のように動作するソースドライバにお
いては、サンプリングアナログスイッチ２１〜２ｎを制
御する信号Ｓａ１〜Ｓａｎは、制御信号発生手段５１〜
５ｎにより、図５及び図７のタイムチャートに示すよう
に、１／８τ0のパルス幅を有する信号となっている。
そのため、２つ以上のサンプリングアナログスイッチ２
１〜２ｎが同時に導通することはなく、ビデオ信号配線
３０に対する負荷は、常にただ１個のサンプリングコン
デンサ４１〜４ｎの容量となる。よって、第１実施例と
同様に、ＲＣ積分回路の作用によるビデオ信号Ｖideoの
波形くずれ（波形なまり）を従来よりも小さく抑えるこ
とができ、水平解像度の高い表示を行うことが出来る。

【００３３】本実施例の制御信号発生手段５１〜５ｎに
おいて、シフトレジスタ１１〜１４の出力信号ＳＲ１〜
ＳＲｎのうちの、ある出力信号ＳＲｊと組み合わせて論
理積をとる信号は、その出力信号ＳＲｊと同時にアクテ
ィブを出力している期間を有する信号の反転信号であれ
ばよく、右方向へのシフトであれば、例えば２本後の出
力信号ＳＲｊ+2の反転信号ＳＲｊ+2バー等、左方向への
シフトであれば、例えば２本前の出力信号ＳＲｊ-2の反
転信号ＳＲｊ-2バー等にしてもよい。このような場合、
信号ＳＲｊと信号ＳＲｊ+2バーとの論理積をとる場合で
は、２個のサンプリングアナログスイッチ２ｊ及び２ｊ
+1が同時に導通となり、信号ＳＲｊと信号ＳＲｊ-2バー
との論理積をとる場合では、２個のサンプリングアナロ
グスイッチ２ｊ及び２ｊ-1が同時に導通となる。しか
し、従来例と比べるとその数は減っており、やはり水平
解像度の向上効果が期待できる。

【００３４】上記第１及び第２実施例において、ＡＮＤ
ゲート５１ｂ〜５２ｎは、論理積を得られる他の方式に
置き換えることが可能であり、例えばＮＯＲゲート等で
もよい。又、シフトレジスタ１１〜１４は４系統に限ら
れるものではなく、本発明は２系統以上のシフトレジス
タを有するソースドライバであれば適用することが可能
である。

【００３５】

【発明の効果】以上の説明から明らかなように、本発明
の表示装置の駆動回路によれば、複数系統のシフトレジ
スタによってシフトレジスタの動作速度を低減するとと
もに、ビデオ信号の波形をくずすことなく水平解像度の
高い、ドライバモノリシック液晶表示装置を用いた表示
を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例であるソースドライバの構
造図である。

【図２】図１に示すソースドライバに使用するシフトレ
ジスタの内部構成を示す回路図である。

【図３】図１及び図６に示すソースドライバに使用する
双方向シフト対応のシフトレジスタの内部構成を示す回
路図である。

【図４】図２に示すシフトレジスタの動作を示すタイム
チャートである。

【図５】図１に示すソースドライバの動作を示すタイム
チャートである。

【図６】本発明の第２実施例であるソースドライバの構
造図である。

【図７】図７に示すソースドライバの動作を示すタイム
チャートである。

【図８】従来のソースドライバの構成図である。

【図９】図８に示す従来のソースドライバの動作を示す
タイムチャートである。

【符号の説明】

１１〜１４シフトレジスタ２１〜２ｎサンプリングアナログスイッチ３０ビデオ信号配線４１〜４２サンプリングコンデンサ５１〜５２制御信号発生手段５１ａ〜５９ａインバータ５１ｂ〜５ｎｂＡＮＤゲート５１ｃ〜５ｎｃ右シフト用クロックドインバータ５１ｄ〜５ｎｄ左シフト用クロックドインバータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−241536（ＪＰ，Ａ) 特開昭62−183272（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 550

Claims

(57)【特許請求の範囲】

【請求項１】ビデオ信号をデータ線へ出力する表示装
置の駆動回路において、相前後する信号をハイレベルである期間の一部を重ねる
と共に、該期間をずらして出力する複数系統のシフトレ
ジスタと、該シフトレジスタからの信号のうちの１信号と、該１信
号のハイレベルである期間と重なるハイレベルである期
間を有する別の信号とのうち、何れか一方の信号を反転
させた信号と、他方の信号とが同時にハイレベルである
期間をアクティブとする制御信号を出力する制御信号発
生手段と、該制御信号に基づいてＯＮ／ＯＦＦが制御されるスイッ
チ手段と、該スイッチ手段を介して、該ビデオ信号をサンプリング
するサンプリングコンデンサとを備えた表示装置の駆動
回路。
【請求項２】前記シフトレジスタが、双方向にシフト
可能である請求項１に記載の表示装置の駆動回路。