JPH08146910A - シフトレジスタ及び表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 駆動回路の駆動周波数の低減が可能なシフト
レジスタを実現する。 【解決手段】 シフトレジスタＳＲの各単位シフトレジ
スタＳＲｉは、サンプリングパルスＳＰ１の出力側に接
続される３系列の遅延回路ＤＣＡ〜ＤＣＣを有してい
る。単位シフトレジスタＳＲｉの出力ラインはサンプリ
ングトランジスタＳＴ１のゲートに接続され、３つの遅
延回路ＤＣＡ〜ＤＣＣの出力ラインはサンプリングトラ
ンジスタＳＴ２〜ＳＴ４のゲートに接続されている。各
遅延回路ＤＣＡ〜ＤＣＣは、サンプリングパルスＳＰ１
に対して、シフトレジスタＳＲのシフトクロックの１／
４周期分ずつ位相がシフトしたサンプリングパルスＳＰ
２〜ＳＰ４を生成し、各サンプリングトランジスタＳＴ
２〜ＳＴ４に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ及
び表示装置の駆動回路の構成に関する。

【０００２】

【従来の技術】近年の液晶表示装置に対する要求は、大
型化及び高精細の方向に向かっている。このような要求
を満たすためには、画素数の増大に応じて液晶パネルの
駆動回路の駆動周波数をより高める必要がある。しかし
ながら、駆動周波数を高めることは現実的に困難な点が
あるため、駆動周波数を抑制しつつ要求を満たすための
種々の方法が講じられている。その１つの方法を図１１
に示す。この方法は、４系列のシフトレジスタＳＲ１〜
ＳＲ４を用いて液晶パネルを駆動する方法である。各シ
フトレジスタＳＲ１〜ＳＲ４には各々位相の異なる複数
のクロックが個別に与えられる。また、各シフトレジス
タＳＲ１〜ＳＲ４の各出力段は、各々３つおきのサンプ
リングトランジスタＳＴｉ（ｉ＝１〜ｎ）に接続されて
いる。シフトレジスタＳＲ１〜ＳＲ４に与えられる信号
波形及び映像信号線から供給される映像信号Ｖｓの波形
を図１２に示す。図１２を参照して、例えば１つのシフ
トレジスタＳＲ１に供給されるクロックＣＬＫ１は、サ
ンプリングパルスＳＰ１を発生させてサンプリングトラ
ンジスタＳＴ１をオンし、映像信号１を画素に書き込ま
せる。また、シフトレジスタＳＲ２に供給されるクロッ
クＣＬＫ２は、サンプリングパルスＳＰ２を発生させ、
サンプリングトランジスタＳＴ２をオンし、映像信号２
を書き込ませる。同様に、シフトレジスタＳＲ３に供給
されるクロックＣＬＫ３及びシフトレジスタＳＲ４に供
給されるクロックＣＬＫ４は、サンプリングパルスＳＰ
３及びＳＰ４を生成し、各々映像信号３及び４を対応す
る画素に書き込ませる。このように、各シフトレジスタ
は、全ての画素を駆動するために必要な駆動周波数の４
分の１の周波数で駆動される。このため、各シフトレジ
スタに供給するクロックの周波数を低減することができ
る。

【０００３】さらに、駆動回路の駆動周波数を低減する
他の方法を図１３に示す。この方法は、位相シフトした
複数の映像信号を入力とし、これを同時にサンプリング
する方法である。シフトレジスタＳＲは、各段毎にサン
プリングパルスＳＰｉを発生し、４画素分のサンプリン
グトランジスタＳＴ１〜ＳＴ４を同時にＯＮ／ＯＦＦす
る。４画素分のサンプリングトランジスタＳＴ１〜ＳＴ
４は、それぞれ別の映像信号線Ｖｓ１〜Ｖｓ４に接続さ
れており、この映像信号線Ｖｓ１〜Ｖｓ４から各々位相
が９０°ずつシフトされた映像信号が入力される（図１
４参照）。このように、シフトレジスタＳＲは、１つの
サンプリングパルスによって４画素分のサンプリングト
ランジスタを同時に制御することにより、個別のサンプ
リングトランジスタを順次駆動する方式に比べて、シフ
トレジスタの駆動周波数を４分の１に低減することがで
きる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
２つの方法には、各々以下のような問題点があった。ま
ず、図１１に示す方法では、複数系列のシフトレジスタ
を設ける必要がある。このため、シフトレジスタを含む
駆動回路全体の構成が大きくなり表示装置全体が大型化
する欠点がある。また、本来シフトレジスタには欠陥の
発生が許されないが、シフトレジスタが増えるにつれ欠
陥の発生確率が高まり、装置の歩留りが低下する。さら
に、各シフトレジスタに供給する複数のクロックを生成
する必要があるため、入力部や表示パネル内の配線スペ
ースが大きくなる欠点を有している。

【０００５】また、図１３に示す方法においては、映像
信号を位相シフトさせる回路を液晶表示パネルの外部に
設ける必要がある。このため、回路の増大によるコスト
が増大する。また、映像信号入力用の配線数が増加し、
配線スペースが大きくなるという問題もある。

【０００６】従って、本発明は、最少系列のシフトレジ
スタで、より低い駆動周波数で液晶表示パネルを駆動す
ることが可能なシフトレジスタ及び表示装置の駆動回路
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のシフトレジスタ
は、シフトパルスの転送方向に複数段並べられた単位シ
フトレジスタと、各単位シフトレジスタからの出力を受
け取るサンプリングパルス生成手段とを備えている。単
位シフトレジスタは、所定のタイミングでシフトパルス
を次段に順次転送し、また同時にシフトパルスを外部に
出力する。サンプリングパルス生成手段は、単位シフト
レジスタから出力されたシフトパルスを受け取り、この
シフトパルスに基づいてシフトパルスと異なるタイミン
グを発生させるサンプリングパルスを生成して出力す
る。

【０００８】このような構成により、シフトレジスタの
各段位置から、複数の画素に対する映像信号をサンプリ
ングするためのサンプリングパルスを出力することがで
きる。すなわち、シフトパルスの１回の転送動作を行わ
せるクロック信号によって複数の画素に対する映像信号
の書き込みを行わせることができる。

【０００９】また、本発明のシフトレジスタのサンプリ
ングパルス生成手段は、遅延回路から構成されている。
この遅延回路は、単位シフトレジスタから入力されたシ
フトパルスを入力信号とし、この入力信号を所定時間だ
け遅延させて出力する。そして、この遅延させる時間を
種々設定することにより互いに位相の異なる複数のサン
プリングパルスを生成する。

【００１０】さらに、本発明のより限定された構成にお
ける遅延回路は、バッファ回路により構成される。ま
た、他の限定された構成においては、バッファ回路と集
中定数回路とを直列接続して構成される。さらに、本発
明の他の限定された構成では、遅延回路はラッチ回路に
より構成される。

【００１１】さらに、本発明のシフトレジスタのサンプ
リングパルス生成手段は、互いに位相の異なるクロック
パルスとシフトパルスを入力とし、シフトパルスと異な
るタイミングを発生させるためのサンプリングパルスを
生成する論理回路を有している。すなわち、このサンプ
リングパルス生成手段は、単位シフトレジスタから出力
されるシフトパルスと、個別に用意したクロックパルス
とを論理回路の入力とし、両者の論理演算によってシフ
トパルスと異なるタイミングを有するサンプリングパル
スを生成する。

【００１２】さらに、本発明のサンプリングパルス生成
手段は、単位シフトレジスタから出力されたシフトパル
スをサンプリングパルスとして出力するとともに、遅延
回路から遅延させたサンプリングパルスを出力すること
により、互いに位相の異なる複数のサンプリングパルス
を出力する。

【００１３】さらに、本発明の他のサンプリングパルス
生成手段は、単位シフトレジスタから出力されたシフト
パルスをサンプリングパルスとして出力するとともに、
論理回路によって生成したサンプリングパルスを出力す
ることにより、互いに異なるタイミングを発生させる複
数のサンプリングパルスを出力するものである。

【００１４】さらに、本発明のシフトレジスタにおい
て、遅延回路は、所定の遅延時間に対応する複数の位置
から出力を取り出すことにより互いに位相の異なる複数
のサンプリングパルスを生成する。そして、シフトレジ
スタは、単位シフトレジスタから出力されるシフトパル
スと遅延回路から出力される複数のサンプリングパルス
とによって互いに位相の異なる所定種のサンプリングパ
ルスを生成して出力する。

【００１５】このような構成により、単位シフトレジス
タから出力されるシフトパルスを基準とし、さらに遅延
回路から出力される位相の異なる複数のサンプリングパ
ルスによって映像信号のサンプリングが行われる。

【００１６】さらに、本発明の表示装置の駆動回路は、
複数の画素に接続された複数の信号線に接続されたシフ
トレジスタを有しており、シフトレジスタは上記のよう
な構成を有するものである。

【００１７】さらに、本発明のシフトレジスタは、少な
くとも、多結晶シリコン層を能動層とする薄膜トランジ
スタから構成されていることを特徴としている。さら
に、本発明の液晶表示装置は、上記のような構成を有す
るシフトレジスタを備えたことを特徴としている。

【００１８】さらに、本発明の液晶表示装置は、上記構
成を有するシフトレジスタが、画素領域と同一基板上に
形成されていることを特徴としている。

【００１９】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明することにより、本発明を明らかに
する。

【００２０】図１０は、本発明の実施形態に係るマトリ
クス型液晶表示装置の概略構成図である。このマトリク
ス型液晶表示装置は、一つの基板１上に液晶パネル１０
０とデータドライバ２００及び走査ドライバ３００とが
形成された、いわゆるドライバ一体型の液晶表示パネル
の構造を有している。

【００２１】液晶パネル１００は、水平方向に互いに平
行に延びる複数の走査電極１０１と、走査電極１０１に
直交する垂直方向に互いに平行に延びる複数の信号電極
１０２と、走査電極１０１及び信号電極１０２の交差部
近傍に配置されるＴＦＴ（Thin Film Transistor）１０
４と、ＴＦＴ１０４に接続された画素電極１０３とを備
えている。走査電極１０１の一端は、各ＴＦＴ１０４の
ゲート電極に接続され、他端は走査ドライバ３００に接
続されている。また、信号電極１０２は、ＴＦＴ１０４
のソース電極に接続され、他端はデータドライバ２００
に接続されている。データドライバ２００は、外部から
入力される入力信号を所定のサンプリング周波数でサン
プリングし、走査ドライバ３００によりゲートオン信号
の出力に同期して各信号電極１０２に映像信号を出力す
る。これにより、オン状態ＴＦＴ１０４を通じて画素電
極１０３に映像信号が出力される。

【００２２】上記のような構造を有するマトリクス型液
晶表示装置において、本発明は、特に駆動回路（ドライ
バ）のシフトレジスタに関連する構成に特徴を有する。
以下、そのシフトレジスタの構成について説明する。

【００２３】まず、本発明の第１実施形態に係るシフト
レジスタについて説明する。図１は、ドライバ一体型液
晶パネルの駆動回路の構成を示している。図１におい
て、シフトレジスタＳＲは複数の単位シフトレジスタＳ
Ｒｉ（ｉ＝１〜ｎ）が直列に接続され、１系列の転送経
路を構成している。シフトレジスタＳＲの入力端からは
シフトパルスＳＴＨとシフトクロックＣＬＫとが入力さ
れる。そして、シフトパルスＳＴＨは、シフトクロック
ＣＬＫのタイミングに応じて各単位シフトレジスタＳＲ
ｉ間を順次転送される。なお、本書において単位シフト
レジスタとは、シフトレジスタの１つのデータ転送単位
に相当する構成を指すものとする。

【００２４】各単位シフトレジスタＳＲｉは、シフトパ
ルスＳＴＨを出力する出力ライン１０を有し、この出力
ライン１０はサンプリングトランジスタＳＴ１のゲート
に接続されている。また、各単位シフトレジスタＳＲｉ
に対応して３つの遅延回路ＤＣＡ〜ＤＣＣが設けられて
いる。３つの遅延回路ＤＣＡ〜ＤＣＣの入力端は、単位
シフトレジスタＳＲｉの出力ライン１０に接続され、ま
た出力端は各々サンプリングトランジスタＳＴ２、ＳＴ
３、ＳＴ４の各ゲートに接続されている。

【００２５】サンプリングトランジスタＳＴｉは、ソー
ス・ドレインの一方が映像信号入力ライン２０に接続さ
れ、他方は表示パネルの画素電極に接続されている。次
に、図１に示す駆動回路の動作について図２に示す信号
波形図を用いて説明する。ここでは、特に第１番目の単
位シフトレジスタＳＲ１からのサンプリングパルスＳＰ
１〜ＳＰ４の生成動作について説明する。シフトパルス
ＳＴＨが入力されると、単位シフトレジスタＳＲ１は、
出力ライン１０を通してサンプリングトランジスタＳＴ
１にサンプリングパルスＳＰ１を出力すると同時に、３
つの遅延回路ＤＣＡ〜ＤＣＣに同じサンプリングパルス
ＳＰ１を入力する。３つの遅延回路ＤＣＡ〜ＤＣＣは、
その出力信号をシフトレジスタＳＲのシフトクロックＣ
ＬＫの１周期の各々１／４、２／４、３／４に相当する
時間だけ遅延して出力するように遅延時間が設定されて
いる。この結果、４つのサンプリングトランジスタＳＴ
１〜ＳＴ４の各ゲートに印加されるサンプリングパルス
ＳＰ１〜ＳＰ４は、図２に示すように均等な位相差を持
つ波形となる。そして、この異なる位相差を有するサン
プリングパルスのタイミングに対応して映像信号入力ラ
イン２０から各映像データ１〜４がサンプリングトラン
ジスタＳＴ１〜ＳＴ４を介して画素電極へ書き込まれ
る。

【００２６】さらに、次のタイミングでは、シフトクロ
ックＣＬＫの発生するタイミングに応じて単位シフトレ
ジスタＳＲ１のシフトパルスＳＴＨが次段の単位シフト
レジスタＳＲ２に転送される。そして、単位シフトレジ
スタＳＲ２において上記と同様の動作が行われる。

【００２７】次に、図１に示す遅延回路ＤＣＡ〜ＤＣＣ
の具体的な構成例について説明する。第１の構成例を図
３に示す。この例は、バッファ回路ＢＣを用いて３系列
の遅延回路を構成したものである。各々の遅延回路ＤＣ
Ａ〜ＤＣＣ（ＢＣ１〜ＢＣ３）に必要とされる遅延時間
は、バッファ回路ＢＣの接続個数あるいはバッファ回路
の特性値を適宜設定することによって調整される。

【００２８】第２の構成例を図４に示す。この例は、上
記のバッファ回路ＢＣに加え、さらに抵抗Ｒ及び容量Ｃ
による集中定数回路を接続したものである。この構成に
おいて、遅延時間は、バッファ回路及びＣＲ定数回路の
接続段数や抵抗あるいは容量の大きさなどを調整するこ
とによって必要な大きさに設定される。

【００２９】また、図１に示す第１実施形態の変形例と
して図５に示す構成が適用される。図５に示す構成は、
図１中の点線で囲った部分と等価な構成を示している。
すなわち、この変形例では、１系列の遅延回路ＤＣの所
定の位置から出力を取り出すことによって各々タイミン
グの異なるサンプリングパルスＳＰ１〜ＳＰ４を生成す
るものである。

【００３０】この変形例の第１の構成例としては、図３
に示すバッファ回路を用いたものが考えられる。また、
第２の構成例としては、図４に示すバッファ回路ＢＣと
集中定数回路との組み合わせによる遅延回路を適用した
ものが考えられる。

【００３１】さらに、第３の構成例を図６に示す。この
例における遅延回路ＤＣは、ラッチ回路ＲＣ１〜ＲＣ３
を用いて構成される。このラッチ回路ＲＣ１〜ＲＣ３と
しては、例えばＤフリップフロップ回路、あるいはトグ
ルフリップフロップ回路などが適用可能である。このラ
ッチ回路、例えばＲＣ１は、基準クロックＳＰＣＫに従
って単位シフトレジスタＳＲｉからの出力であるシフト
パルスＳＴＨ（サンプリングパルスＳＰ１）を取り込
み、１クロック分ラッチした後、基準クロックＳＰＣＫ
の次のクロックのタイミングで出力する。この出力がサ
ンプリングパルスＳＰ２となる。すなわち、図７に示す
信号波形図を参照すると、ラッチ回路ＲＣ１の入力であ
るサンプリングパルスＳＰ１に対し、出力であるサンプ
リングパルスＳＰ２は基準クロックＳＰＣＫの１クロッ
ク分だけ位相がシフトしている。これと同様に、ラッチ
回路ＲＣ２及びＲＣ３においても各々基準クロックＳＰ
ＣＫの１クロック分ずつ位相シフトすることにより互い
に位相の異なるサンプリングパルスＳＰ１〜ＳＰ４が生
成される。このサンプリングパルスＳＰ１〜ＳＰ４はサ
ンプリングトランジスタＳＴ１〜ＳＴ４に供給される。

【００３２】このラッチ回路を用いた遅延回路では、ラ
ッチ回路ＲＣ１〜ＲＣ３に入力される基準クロックＳＰ
ＣＫの周波数を適宜調整することによって遅延時間を所
定の値に調整することができる。

【００３３】次に、本発明の第２実施形態について説明
する。図８は第２実施形態による駆動回路の主要な構成
を示しており、第１実施形態の図１に相当するものであ
る。この駆動回路は、１系統のシフトレジスタＳＲとシ
フトレジスタＳＲの各単位シフトレジスタＳＲｉに対応
して設けられる３つの論理回路ＬＣ１〜ＬＣ３とを備え
ている。単位シフトレジスタＳＲｉからの出力ライン１
０はサンプリングトランジスタＳＴ４のゲートに接続さ
れ、同時に論理回路（ＡＮＤ回路）ＬＣ１〜ＬＣ３の一
方の入力側に接続される。また、論理回路ＬＣ１〜ＬＣ
３の他方の入力端には３本のクロック入力ライン３１〜
３３が各々接続される。また、論理回路ＬＣ１〜ＬＣ３
の出力端は各々サンプリングトランジスタＳＴ１〜ＳＴ
３のゲートに接続される。

【００３４】このような構成を有する駆動回路の動作に
ついて、図９に示す信号波形図を参照して説明する。図
９に示すように、シフトレジスタＳＲに入力されるシフ
トクロックＣＬＫ４と論理回路ＬＣ１〜ＬＣ３に入力さ
れる３つのクロックＣＬＫ１〜ＣＬＫ３は各々異なる位
相を有している。シフトクロックＣＬＫ４に従って単位
シフトレジスタＳＲ１に入力されたシフトパルスＳＴＨ
は、所定のタイミングでサンプリングトランジスタＳＴ
４のゲートに供給されるとともに、論理回路ＬＣ１〜Ｌ
Ｃ３に入力される。各論理回路ＬＣ１〜ＬＣ３は、入力
されたシフトパルスＳＴＨ（サンプリングパルスＳＰ
４）と各々入力されるクロックＣＬＫ１〜ＣＬＫ３との
論理積を取り、図９に示すような波形のサンプリングパ
ルスＳＰ１〜ＳＰ３を生成しサンプリングトランジスタ
ＳＴ１〜ＳＴ３のゲートに出力する。これにより、４つ
のサンプリングトランジスタＳＴ１〜ＳＴ４のゲートが
各々異なるタイミングで開放され、映像信号Ｖｓが各々
の画素電極側へ供給される。

【００３５】このように、本発明の第１及び第２実施形
態による表示装置の駆動回路では、１系列のシフトレジ
スタＳＲと、各単位シフトレジスタＳＲｉ毎に異なるタ
イミングを発生させる３種類のサンプリングパルスＳＰ
ｉを生成する手段を設けている。これにより、シフトレ
ジスタＳＲを駆動するクロックの周波数は、各画素を順
次駆動するために必要とされる周波数の４分の１に低減
することができる。従って、今後の高精細の要求に応じ
て画素数が増大した場合でも、低い駆動周波数を用いて
シフトレジスタＳＲを駆動することが可能となる。しか
も、１系列のシフトレジスタＳＲと１本の映像信号入力
ラインとを基本的な構成とするため、先に述べた従来の
例に比べてシフトレジスタの構造の複雑化あるいは映像
信号の位相シフトのための外部回路を省略することがで
き、その結果、製造歩留りの低下を防止し、省スペース
化を図ることが可能となる。

【００３６】また、上記第１及び第２実施形態におい
て、各単位シフトレジスタ、遅延回路、バッファ回路、
ラッチ回路、論理回路及びサンプリングトランジスタ等
では、スイッチング素子としてＴＦＴを用いて構成され
る。ＴＦＴは、ソース・ドレイン及びチャネル領域が形
成された多結晶シリコン層と、シリコン酸化膜などから
なるゲート絶縁層と、タングステンシリサイドなどを有
するポリサイド構造のゲート電極などから構成される。
また、このＴＦＴは、液晶パネルの画素領域の各画素の
スイッチング素子に用いられるＴＦＴと同様の構造を有
している。従って、製造プロセスにおいては、同一の基
板上に、画素領域と、シフトレジスタなどを含む周辺駆
動回路とを同一プロセスを用いて同時に、かつ一体的に
形成することができる。これによって、ドライバ一体型
の液晶表示パネルが効率よく製造される。

【００３７】また、本発明の各単位シフトレジスタ等の
ＴＦＴ及び画素領域のＴＦＴは、高温でも低温（６００
℃以下）でも製造が可能である。高温で製造するために
は、各ＴＦＴを形成する基板として高温に耐え得る石英
基板のような高価な基板を用いる必要がある。これに対
し、低温で製造する場合には、安価な大型ガラス基板を
用いることができる。この低温での製造において、ＴＦ
Ｔの能動層の多結晶シリコン層は、例えばアモルファス
シリコン層にエキシマレーザーをスイープスキャン法に
より照射することによって形成することができる。

【００３８】なお、本発明によるシフトレジスタは、液
晶パネルの駆動回路のみならず、走査回路に対しても適
用することが可能である。

【００３９】

【発明の効果】このように、本発明によるシフトレジス
タは、単位シフトレジスタから出力されるシフトパルス
を用いて、異なるタイミングを発生するためのサンプリ
ングパルスを生成するサンプリングパルス生成手段を設
けたことにより、シフトレジスタを駆動するための駆動
信号の周波数を増大させることなく高画素数の表示パネ
ルを駆動することができる。

【００４０】また、このようなシフトレジスタを用いた
駆動回路は、１系統のシフトレジスタによって構成され
るため、複数系列のシフトレジスタを必要とするものに
比べ、構造の複雑化及び製造歩留りの低下を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による駆動回路の構成
図。

【図２】図１に示す駆動回路に供給される各信号の波形
図。

【図３】図１に示す駆動回路の第１の構成例の構成図。

【図４】図１に示す遅延回路の第２の構成例の構成図。

【図５】第１実施形態の変形例による遅延回路周辺の構
成図。

【図６】図５の遅延回路の第３の構成例の構成図。

【図７】図６に示す遅延回路に供給される各信号の波形
図。

【図８】本発明の第２実施形態による駆動回路の構成
図。

【図９】図８の駆動回路に供給される各信号の波形図。

【図１０】本発明に係るドライバ一体型液晶パネルの平
面構造図である。

【図１１】従来の一例による駆動回路の構成図。

【図１２】図１０に示す駆動回路に供給される各信号の
波形図。

【図１３】従来の他の例による駆動回路の構成図。

【図１４】図１２に示す駆動回路に供給される各信号の
波形図。

【符号の説明】

ＳＲ……シフトレジスタ ＤＣＡ〜ＤＣＣ……遅延回路 ＢＣ……バッファ回路 Ｒ……抵抗 Ｃ……コンデンサ（容量） ＳＰ１〜ＳＰ４……サンプリングパルス ＬＣ１〜ＬＣ４……論理回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 シフトパルスの転送方向に複数段並べら
   れ、所定のタイミングで前記シフトパルスを次段に順次
   転送するとともに、各段位置から前記シフトパルスを出
   力する複数の単位シフトレジスタと、 前記単位シフトレジスタ毎に設けられ、前記単位シフト
   レジスタから出力された前記シフトパルスに基づいて前
   記シフトパルスと異なるタイミングを発生させるための
   サンプリングパルスを生成して出力するサンプリングパ
   ルス生成手段とを備えたことを特徴とする、シフトレジ
   スタ。
2. 【請求項２】 前記サンプリングパルス生成手段は、前
   記シフトパルスを入力として受け取り、所定時間だけ遅
   延させて出力することによって前記シフトパルスと位相
   の異なるサンプリングパルスを生成する遅延回路を有す
   ることを特徴とする、請求項１に記載のシフトレジス
   タ。
3. 【請求項３】 前記遅延回路は、バッファ回路により構
   成されたことを特徴とする、請求項２に記載のシフトレ
   ジスタ。
4. 【請求項４】 前記遅延回路は、バッファ回路と集中定
   数回路とを直列に接続して構成されていることを特徴と
   する、請求項２に記載のシフトレジスタ。
5. 【請求項５】 前記遅延回路は、ラッチ回路により構成
   されたことを特徴とする、請求項２に記載のシフトレジ
   スタ。
6. 【請求項６】 前記サンプリングパルス生成手段は、前
   記単位シフトレジスタから出力された前記シフトパルス
   をサンプリングパルスとして出力するとともに、前記遅
   延回路により遅延させたサンプリングパルスを出力する
   ことによって互いに位相の異なる複数のサンプリングパ
   ルスを出力する、請求項２に記載のシフトレジスタ。
7. 【請求項７】 前記サンプリングパルス生成手段は、互
   いに位相の異なるクロックパルスと、前記シフトパルス
   とを入力とし、前記シフトパルスと異なるタイミングを
   発生させるためのサンプリングパルスを生成する論理回
   路を有することを特徴とする、請求項１に記載のシフト
   レジスタ。
8. 【請求項８】 前記サンプリングパルス生成手段は、前
   記単位シフトレジスタから出力された前記シフトパルス
   をサンプリングパルスとして出力するとともに、前記論
   理回路によって生成したサンプリングパルスを出力する
   ことによって互いに異なるタイミングを発生させる複数
   のサンプリングパルスを出力する、請求項７に記載のシ
   フトレジスタ。
9. 【請求項９】 前記遅延回路は、所定の遅延時間に対応
   する複数の位置から出力を取り出すことにより互いに位
   相の異なる複数のサンプリングパルスを生成し、 該シフトレジスタは、前記単位シフトレジスタから出力
   される前記シフトパルスと、前記遅延回路から出力され
   る複数の前記サンプリングパルスとによって互いに位相
   の異なる所定種のサンプリングパルスを生成して出力す
   ることを特徴とする、請求項２に記載のシフトレジス
   タ。
10. 【請求項１０】 複数の画素に接続された複数の信号線
    に接続された請求項１ないし請求項９の何れかに記載の
    シフトレジスタを有する表示装置の駆動回路。
11. 【請求項１１】 請求項１ないし請求項９の何れかに記
    載のシフトレジスタが、少なくとも、多結晶シリコン層
    を能動層とする薄膜トランジスタから構成されているこ
    とを特徴とする、シフトレジスタ。
12. 【請求項１２】 請求項１１に記載のシフトレジスタを
    備えることを特徴とする、液晶表示装置。
13. 【請求項１３】 前記シフトレジスタが、画素領域と同
    一基板上に形成されていることを特徴とする、請求項１
    ２に記載の液晶表示装置。