しかしながら、上記従来のシフトレジスタ101・111では、図17および図19に示すような回路が必要となり、駆動回路が大きくなってしまうという問題が生ずる。
近年では、表示画面がより広く、高精細で、かつ表示領域の周囲を狭くした画像表示装置が求められているため、駆動回路の面積をより小さくする必要がある。また、画像表示装置以外に用いられる場合も、シフトレジスタの回路構成の簡略化の要請は高いといえる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段の出力パルスが重ならず、任意にパルス幅を変更でき、しかも、回路構成の簡略化を実現したシフトレジスタ、および、該シフトレジスタを用いることで駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することにある。
本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、i(iは、任意の値)段目の前記フリップフロップの出力信号に応じてオンまたはオフされることによりi+1段目の前記フリップフロップへの前記クロック信号の入力を各々制御する複数のスイッチ手段と、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータとを備え、前記クロック信号として、M(M≧2)種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ(M−1)個おきに入力され、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記i+1段目のフリップフロップに前記クロック信号が入力される一方、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで、前記クロック信号により、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロップへの前記クロック信号の入力を制御する前記スイッチ手段の入力の切り換わりにより生成される前記出力パルスが、i段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
また、本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、i(iは、任意の値)段目の前記フリップフロップの出力信号に応じてオンまたはオフされることによりi+1段目の前記フリップフロップへの前記クロック信号の入力を各々制御する複数のスイッチ手段と、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータとを備え、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記i+1段目のフリップフロップに前記クロック信号が入力される一方、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで、前記クロック信号により、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロッップの出力信号が、i段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
上記の各構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を、スイッチ手段を介して制御する。また、この制御されたクロック信号が、当該段におけるシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。
この結果、従来は前段のフリップフロップの出力と自段の出力の論理演算を行い、クロック信号と同じパルス幅の信号を生成していたが、本発明のシフトレジスタでは、この論理演算を行う回路を必要としない。また、論理演算部内で信号の遅延(信号の立ち上がり、立ち下がりの遅れ)により、論理演算部の出力の一部が重なることを回避できる。さらに、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、シフトレジスタの大幅な縮小化を実現できる。
したがって、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができる。本発明のシフトレジスタは、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータを備え、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで前記出力パルスが生成される。
また、本発明のシフトレジスタにおいて、前記クロック信号として、M(Mは、2以上の整数)種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ(M−1)個おきに入力される構成とすることで、複数のクロック信号を用いることになり、周波数を低減することが可能となる。したがって、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電圧低減の一助となる。
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロップへの前記クロック信号の入力を制御する前記スイッチ手段の入力の切り換わりにより生成される前記出力パルスが、i段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
なお、「セット・リセット型フリップフロップ」とは、一般に、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、前記信号が入力されないときにはその状態を保持する回路である。セット・リセット型フリップフロップでは、例えば、入力されるセット信号によって、出力をHighの状態にし、セット信号が非アクティブになっても、その出力状態を保持し続ける。その後、セット信号が非アクティブでリセット信号がアクティブになると、出力をLowの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続けるフリップフロップである。
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロッップの出力信号が、i段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
また、本発明のシフトレジスタにおいて、好ましくは、前記M種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができる。
また、本発明のシフトレジスタにおいて、好ましくは、前記M種類の各クロック信号のデューティ比が、(100×1/M)%以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができる。
なお、「デューテイ比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。例えば、ここで、信号波形がHighを示しているときをアクティブ(アクティブとは、信号が作用している状態)とし、信号波形がLowを示しているときを非アクティブとすると、波形の一周期はアクティブの時間と非アクティブの時間との和になる。例えば、デューテイ比が40%とは、アクティブの時間が一周期の40%を占めるということを表している。回路によっては、Low期間がアクティブとされる。
また、本発明のシフトレジスタにおいて、好ましくは、前記スイッチ手段がオフされている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できる。
また、本発明に係る画像表示装置は、上記の課題を解決するために、マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。
上記の構成によれば、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できる。
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、データ信号線駆動回路と各画素との間の配線、または、走査信号線駆動回路と各画素との間の配線は同一基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないため、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。また、製造時の手間を省くことができる。
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できる。
ところで、多結晶シリコン薄膜は、単結晶シリコンに比べて面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
したがって、多結晶シリコン薄膜トランジスタからなるスイッチング素子を備えた構成とすることにより、表示面積を容易に拡大できる。また、本発明のシフトレジスタを用いることにより、回路規模の縮小による狭額縁化や消費電力の低減が実現できる。
また、本発明の画像表示装置において、好ましくは、前記スイッチ素子は、600℃以下の温度で形成されることで、各スイッチング素子の形成される基板として、通常のガラス基板(歪み点が600度以下のガラス基板)を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、i(iは、任意の値)段目の前記フリップフロップの出力信号に応じてオンまたはオフされることによりi+1段目の前記フリップフロップへの前記クロック信号の入力を各々制御する複数のスイッチ手段と、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータとを備え、前記クロック信号として、M(M≧2)種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ(M−1)個おきに入力され、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記i+1段目のフリップフロップに前記クロック信号が入力される一方、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで、前記クロック信号により、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロップへの前記クロック信号の入力を制御する前記スイッチ手段の入力の切り換わりにより生成される前記出力パルスが、i段目の前記フリップフロップのリセット端子へ入力される構成である。
また、本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、i(iは、任意の値)段目の前記フリップフロップの出力信号に応じてオンまたはオフされることによりi+1段目の前記フリップフロップへの前記クロック信号の入力を各々制御する複数のスイッチ手段と、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータとを備え、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記i+1段目のフリップフロップに前記クロック信号が入力される一方、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで、前記クロック信号により、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロッップの出力信号が、i段目の前記フリップフロップのリセット端子へ入力される構成である。
それゆえ、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができるという効果を奏する。本発明のシフトレジスタは、前記スイッチ手段により選択的に入力されたクロック信号を反転させるインバータを備え、前記i段目のフリップフロップの出力信号によって前記スイッチ手段がオンされると、該スイッチ手段を介して前記クロック信号が前記インバータに入力され、該インバータを介して出力されることで前記出力パルスが生成される。
また、本発明のシフトレジスタにおいて、前記クロック信号として、M(M≧2)種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ(M−1)個おきに入力される構成とすることで、周波数を低減することができ、外部回路からクロック信号を入力する際、外部回路の消費電圧を低減できるという効果を奏する。
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロップへの前記クロック信号の入力を制御する前記スイッチ手段の入力の切り換わりにより生成される前記出力パルスが、i段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の前記フリップフロッップの出力信号が、i段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
また、本発明のシフトレジスタにおいて、前記M種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができるという効果を奏する。
また、本発明のシフトレジスタにおいて、前記M種類の各クロック信号のデューティ比が、(100×1/M)%以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができるという効果を奏する。
また、本発明のシフトレジスタにおいて、前記スイッチ手段がオフされている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できるという効果を奏する。
また、本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えた構成である。
それゆえ、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できるという効果を奏する。
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、製造時の手間を省き、各信号線の容量の不所望な増大を防止できるという効果を奏する。
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できるという効果を奏する。
また、本発明の画像表示装置において、前記スイッチ素子は、600℃以下の温度で形成されることで、基板として安価なガラス基板などを使用することができ、画像表示装置を安価に提供することが可能になるという効果を奏する。
〔実施形態1〕
本発明の実施の一形態について図1〜図12に基づいて説明すれば、以下の通りである。
本発明のシフトレジスタは、画像表示装置のデータ信号線駆動回路および走査信号線駆動回路に好適に用いることができるが、画像表示装置以外にも適用可能である。以下では、データ信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態1として、また、走査信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態2として、説明する。
本実施形態に係るシフトレジスタ1は、図1に示すように、大略的に、スイッチ部2、入力安定部3、およびフリップフロップ部4を備えて構成されており、例えば図2に示される画像表示装置11のデータ信号線駆動回路14に用いられる。
上記画像表示装置11は、図2に示すように、表示部12、走査信号線駆動回路13、データ信号線駆動回路14、および制御回路15を備えている。
表示部12は、互いに平行するn本の走査信号線GL…(GL1、GL2、…GLn)および互いに平行するn本のデータ信号線SL…(SL1、SL2、…SLn)と、マトリクス状に配置された画素(図中、PIX)16…とを有している。画素16は、隣接する2本の走査信号線GL・GLと隣接する2本のデータ信号線SL・SLとで包囲された領域に形成される。なお、説明の便宜上、走査信号線GLおよびデータ信号線SLの数は同じくn本としたが、両線の数が異なっていてもよいことは勿論である。
走査信号線駆動回路13は、シフトレジスタ17を備えており、該シフトレジスタ17は、制御回路15から入力される二種類のクロック信号GCK1・GCK2、およびスタートパルスGSPに基づいて各行の画素16に接続された走査信号線GL1、GL2、…に与える走査信号を順次発生するようになっている。なお、シフトレジスタ17の回路構成については、後の実施形態2において詳述する。
データ信号線駆動回路14は、シフトレジスタ1およびサンプリング部18を備えている。制御回路15からシフトレジスタ1へは、互いに位相が異なる二種類のクロック信号SCK・SCKB、およびスタートパルスSSPが入力される一方、制御回路15からサンプリング部18へは、映像信号DATが入力される。データ信号線駆動回路14は、シフトレジスタ1の各段から出力される信号S1〜Snに基づいて、サンプリング部18にて映像信号DATをサンプリングし、得られた映像データを各列の画素16に接続されたデータ信号線SL1、SL2、…に出力するようになっている。
制御回路15は、走査信号線駆動回路13およびデータ信号線駆動回路14の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号GCK1・GCK2・SCK・SCKB、スタート信号GSP・SSP、および映像信号DAT等が用意されている。
なお、本画像表示装置11の走査信号線駆動回路13、データ信号線駆動回路14、および表示部12の各画素16では、それぞれスイッチ素子が設けられているが、これらスイッチ素子の製造方法については、後の実施形態3において詳述する。
本画像表示装置11がアクティブマトリクス型液晶表示装置である場合、上記の画素16は、図3に示すように、電界効果トランジスタからなる画素トランジスタSWと、液晶容量CL を含む画素容量CP (必要に応じて補助容量CS が付加される)とによって構成される。このような画素16において、画素トランジスタSWのドレインおよびソースを介してデータ信号線SLと画素容量CP の一方の電極とが接続され、画素トランジスタSWのゲートが走査信号線GLに接続され、画素容量CP の他方の電極が全画素に共通の共通電極線(図示せず)に接続されている。
ここで、i本目のデータ信号線SLiとj本目の走査信号線GLjとに接続された画素16をPIX(i,j)と表すと(i,jは、1≦i,j≦nの範囲の任意の整数)、当該PIX(i,j)において、走査信号線GLjが選択されると、画素トランジスタSWが導通し、データ信号線SLiに印加された映像データとしての電圧が画素容量CP へ印加される。このように画素容量CP における液晶容量CL に電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線GLjを選択し、データ信号線SLiへ映像データに応じた信号電圧を印加すれば、当該PIX(i,j)の表示状態を、映像データに合わせて変化させることができる。
画像表示装置11では、走査信号線駆動回路13が走査信号線GLを選択し、選択中の走査信号線GLとデータ信号線SLとの組み合わせに対応する画素16への映像データが、データ信号線駆動回路14によってそれぞれのデータ信号線SLへ出力される。これによって、当該走査信号線GLに接続された画素16へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路13が走査信号線GLを順次選択し、データ信号線駆動回路14がデータ信号線SLへ映像データを出力する。この結果、表示部12の全画素16にそれぞれの映像データが書き込まれることになり、表示部12に映像信号DATに応じた画像が表示される。
ここで、上記制御回路15からデータ信号線駆動回路14までの間、各画素16への映像データは、映像信号DATとして、時分割で伝送されており、データ信号線駆動回路14は、タイミング信号となる、所定の周期でデューティ比が50%以下(本実施形態では、Low期間がHigh期間より短い)のクロック信号SCKと、該クロック信号SCKと位相が180°異なるクロック信号SCKB(図4参照)と、スタートパルスSSPとに基づいたタイミングで、映像信号DATから各映像データを抽出している。
具体的には、データ信号線駆動回路14のシフトレジスタ1は、クロック信号SCK・SCKBに同期して、スタートパルスSSPが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、1クロックずつタイミングが異なる出力信号S1〜Snを生成する。また、データ信号線駆動回路14のサンプリング部18は、各出力信号S1〜Snのタイミングで、映像信号DATから映像データを抽出する。
一方、走査信号線駆動回路13のシフトレジスタ17は、クロック信号GCK1・GCK2に同期して、スタートパルスGSPが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、1クロックずつタイミングが異なる走査信号を、各走査信号線GL1〜GLnへ出力する。
以下では、データ信号線駆動回路14に用いられる本実施形態のシフトレジスタ1の構成および動作について説明し、続いて、実施形態2において、走査信号線駆動回路13に用いられるシフトレジスタ17の構成および動作について説明する。
図1を参照して、シフトレジスタ1は、n段からなり、上述のように、互いに位相が異なる二種類のクロック信号SCK・SCKB、およびスタートパルスSSPが入力される構成になっている。クロック信号SCK・SCKBは、各段に交互に入力されており、奇数段にはクロック信号SCKが入力される一方、偶数段にはクロック信号SCKBが入力される構成になっている。
シフトレジスタ1は、スイッチ部2、入力安定部3、およびフリップフロップ部4を備えている。スイッチ部2には、各段ごとに、スイッチ手段21が設けられており、入力安定部3には、各段ごとに、p型トランジスタ(入力安定手段)22が設けられている。また、フリップフロップ部4には、各段ごとに、セット・リセット型フリップフロップであるフリップフロップ(図中、SR−FF)23、およびインバータ24が設けられている。
上記フリップフロップ23は、例えば、図5に示すように、p型MOSトランジスタであるトランジスタ31・34・35、n型MOSトランジスタであるトランジスタ32・33・36・37、およびインバータ38・39を備えた構成によって実現できる。
図5を参照して、フリップフロップ23では、駆動電圧Vccと接地レベルとの間に、トランジスタ31・32・33が互いに直列に接続されており、トランジスタ31・33のゲートには、負論理のセット信号/Sが印加される。また、トランジスタ32のゲートには、正論理のリセット信号Rが印加される。さらに、互いに接続されたトランジスタ31・32のドレイン電位は、インバータ38・39でそれぞれ反転され、出力信号Qとして出力される。
駆動電圧Vccと接地レベルとの間には、さらに、それぞれ直列に接続されたトランジスタ34・35・36・37が設けられている。トランジスタ35・36のドレインは、インバータ38の入力に接続されており、トランジスタ35・36のゲートは、インバータ38の出力に接続されている。さらに、トランジスタ34のゲートには、リセット信号Rが印加されるとともに、トランジスタ37のゲートには、セット信号/Sが印加される。
フリップフロップ23では、図6に示すように、リセット信号Rがインアクティブ(ローレベル)の間に、セット信号/Sがアクティブ(ローレベル)に変化すると、トランジスタ31が導通して、インバータ38の入力をハイレベルに変化させる。これによって、フリップフロップ23の出力信号Qは、ハイレベルへと変化する。
また、上記の状態では、リセット信号Rおよびインバータ38の出力によって、トランジスタ34・35が導通する。また、リセット信号Rおよびインバータ38の出力によって、トランジスタ32・36が遮断される。これによって、セット信号/Sがインアクティブに変化しても、インバータ38の入力はハイレベルに維持され、出力信号Qはハイレベルのまま保たれる。
その後、リセット信号Rがアクティブになると、トランジスタ34が遮断され、トランジスタ32が導通する。ここで、セット信号/Sがインアクティブのままなので、トランジスタ31は遮断され、トランジスタ33が導通する。したがって、インバータ38の入力がロウレベルに駆動され、出力信号Qがロウレベルへと変化する。
再び図1を参照して、各段のフリップフロップ23の出力信号Q(Q1、Q2、…)は、次段のスイッチ手段21に入力されるとともに、次段のp型トランジスタ22のゲートに入力される。各スイッチ手段21は、その開閉により、各段へのクロック信号SCKまたはSCKBの入力を制御し、前段のフリップフロップ23の出力信号Qがロウレベルの期間は開放(スイッチオフ)となる一方、出力信号Qがハイレベルの期間は閉状態(スイッチオン)となる。各段へ入力されたクロック信号SCKまたはSCKBは、セット信号/Sとしてフリップフロップ23に入力され、また、インバータ24に入力される。
p型トランジスタ22は、フリップフロップ23にクロック信号SCK・SCKBが入力されていない場合に、フリップフロップ23の入力を安定させるためのものである。p型トランジスタ22は、出力信号Qがハイレベルの期間は、ソース−ドレイン間が非導通状態となり、出力信号Qがロウレベルの期間は、ソース−ドレイン間が導通状態となる。
フリップフロップ23は、1クロック周期幅の開始信号SSPをクロック信号SCK・SCKBの立ち下がりごとに次段へ伝送できるように構成されている。具体的には、前段の出力信号Q(初段は、開始信号SSP)によって開閉されるスイッチ手段21によって制御されるクロック信号SCK・SCKBが、負論理のセット信号/Sとしてフリップフロップ23に印加されるとともに、初段では、インバータ24を介してシフトレジスタ1の出力S1として出力される。初段のフリップフロップ23の出力信号Q1は、次段のスイッチ手段21の切り換え信号として印加される。
さらに、各フリップフロップ23には、後段への入力信号のうち、インバータ24を介してシフトレジスタ1の出力として伝送されるパルス幅だけ遅れた信号がリセット信号Rとして印加される。本シフトレジスタ1では、1クロック周期幅のパルスを伝送するので、1クロック周期遅れた信号、すなわち、二段後のスイッチ手段21によって切り換えられ、当該段のインバータ24から出力されたシフトレジスタ1の出力信号が正論理のリセット信号Rとして印加される。
また、奇数段のフリップフロップ23がクロック信号SCKの立ち下がりでセットされるように、奇数段のスイッチ手段21にはクロック信号SCKが入力される。一方、偶数段のフリップフロップ23がクロック信号SCKBの立ち下がりでセットされるように、偶数段のスイッチ手段21にはクロック信号SCKBが入力される。
したがって、シフトレジスタ1は、以下のように動作する。
開始信号SSPがハイレベルになると、接続されている初段のスイッチ手段21がそれに応じて切り換わり、クロック信号SCKがフリップフロップ23に入力される。このとき、入力安定部3の初段のp型トランジスタ22では、ゲートに開始信号SSPが入力されているため、ソース−ドレイン間は非導通状態となる。よって、初段のスイッチ手段21の切り換わりにより入力された信号は、インバータ24を介して、出力S1として映像データを映像信号DATから抽出するサンプリング信号となる。
一方、入力クロック信号SCKの立ち下がりに応じて、初段のフリップフロップ23の出力信号Q1がハイレベルとなる。ハイレベルの出力信号Q1は、次段(二段目)のスイッチ手段21をオン状態にし、クロック信号SCKBが入力される。クロック信号SCKBは、二段目のフリップフロップ23に入力され、出力信号Q2が生成されるとともに、一方は、インバータ24を介して、出力S2として映像データを映像信号DATから抽出するサンプリング信号となる。
さらに、出力信号Q2によって次段(三段目)のスイッチ手段21がオン状態になると、当該段にはクロック信号SCKが入力される。クロック信号SCKは、三段目のフリップフロップ23に入力され、出力信号Q3が生成されるとともに、一方は、インバータ24を介して、出力S3として映像データを映像信号DATから抽出するサンプリング信号となる。
また、三段目の信号S3は、初段のフリップフロップ23のリセット信号Rとして入力され、出力信号Q1はロウレベルになる。出力信号Q1がロウレベルになると、二段目のスイッチ手段21はオフ状態になる。このとき、二段目のp型トランジスタ22では、ソース−ドレイン間が導通状態となり、二段目のフリップフロップ23の入力部はハイレベルとなり、安定する。
ここで、初段のフリップフロップ23の場合は、開始信号SSPがロウレベルになった時点で、初段のスイッチ手段21がオフ状態になり、クロック信号SCKの入力を停止し、さらに、初段のp型トランジスタ22では、ソース−ドレイン間が導通状態となり、初段のフリップフロップ23の入力部はハイレベルとなり、安定する。
以下、上記と同様に順次信号が生成されることによって、図4に示すように、クロック信号SCK・SCKBに基づき、互いに重ならない出力信号S1〜Snを得ることができる。これは、各スイッチ手段21が、出力信号S1〜Snのパルス幅分は十分に長い期間導通状態となっているため、クロック信号SCKまたはSCKBの立ち上がりまたは立ち下がりタイミングがほとんど遅延なくスイッチを通り、その結果、出力信号S1〜Snは互いにほとんど重なりがなくなるのである。
これに対し、図17に示されるような、論理素子によって出力パルスを作成する従来の構成では、各論理素子を構成するトランジスタのスイッチング時間のばらつき等により、パルスの立ち上がりまたは立ち下がりタイミングに遅延が生じ、その結果、出力パルスが互いに重なり合うという不都合が生ずるおそれがある。
なお、本実施形態のシフトレジスタ1では、図1に示すように、最終段にダミー用としてスイッチ手段21x、p型トランジスタ22x、フリップフロップ23x、およびインバータ24xが設けられている。そして、インバータ24xからの出力信号Sxが、n段目のフリップフロップ23のリセット端子に入力され、最終段のフリップフロップ23xのリセット端子には、フリップフロップ23x自身の出力信号Qxが入力される構成になっている。よって、最終段のフリップフロップ23xは、セットされて出力信号Qxが生ずると同時にリセットがかかることとなり、出力信号Qxは図4に示すような波形となる。
なお、インバータ24xからの出力信号Sxが、n段目のフリップフロップ23のリセット端子に入力される構成とせずに、最終段のフリップフロップ23xの出力信号Qxが、n段目のフリップフロップ23のリセット端子に入力される構成としてもよい。このような構成とした場合、インバータ24xは不要となる。
以上のように、本実施形態のシフトレジスタ1では、各段の出力パルスが重ならず、しかも、論理素子などを設ける必要がないので回路構成の簡略化を実現できる。また、かかるシフトレジスタ1を用いることで、駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することができる。
なお、本実施形態では、シフトレジスタ1に入力されるクロック信号は2種類であったが、本発明はこれに限定されず、例えば3種類以上であってもよい。
また、シフトレジスタ1に入力されるクロック信号SCK・SCKBは、Low期間がHigh期間より短いものであったが、本発明はこれに限定されず、Low期間とHigh期間との長さが同じであるクロック信号が入力される構成としてもよい。
また、シフトレジスタ1の各フリップフロップ23のリセット端子には、二段後のインバータ24からの出力信号が入力される構成であったが、本発明はこれに限定されない。すなわち、M(M≧2)種類のクロック信号が入力され、kを1以上の任意の整数とすると、(i+k×M)段目の出力パルス((i+k×M)段目のインバータ24の出力信号)が、i段目のフリップフロップ23のリセット端子へ入力されるいずれの構成としてもよい。例えば、図7に示されるシフトレジスタ25のように、各フリップフロップ23のリセット端子に、四段後のインバータ24からの出力信号が入力される構成としてもよい。
図1に示されるシフトレジスタ1は、k=1、M=2に設定された構成であり、例えば、一段目のフリップフロップ23のリセット端子には、三段目の出力パルスが入力される構成である。一方、図7に示されるシフトレジスタ25は、k=2、M=2に設定された構成であり、例えば、1段目のフリップフロップ23のリセット端子には、五段目の出力パルスが入力される構成である。
図8は、シフトレジスタ25の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ23の出力信号Q1は、五段目の出力パルスS5によってリセットされ、二段目のフリップフロップ23の出力信号Q2は、六段目の出力パルスS6によってリセットされる。なお、例えば出力パルスS1のように、フリップフロップ23には2回のセット信号が入力されることとなるが、フリップフロップ23の動作には何ら影響がない。また、一段目のフリップフロップ23をリセットするために、五段目の出力パルスS5を用いているが、このようにリセット信号が2回入力されても、フリップフロップ23の動作には支障がない。
また、図7に示されるシフトレジスタ25をデータ信号線駆動回路14に用いた場合、出力パルスにより、2回映像信号DATをサンプリングすることができる。つまり、1回目のサンプリングを予備的なサンプリングとし、2回目のサンプリングで所望の映像信号DATをデータ信号線にサンプリングすることが可能になる。また、上記予備的なサンプリングは、2回目の充電を助ける効果もある。
さらに、本発明のシフトレジスタにおいて、M(M≧2)種類のクロック信号が入力され、kを1以上の任意の整数とすると、(i+k×M)段目のフリップフロップ23の出力信号が、i段目のフリップフロップ23のリセット端子へ入力される構成としてもよい。例えば、図9に示されるシフトレジスタ26のように、各フリップフロップ23のリセット端子に、二段後のフリップフロップ23の出力信号が入力される構成としてもよい。また、図11に示されるシフトレジスタ27のように、各フリップフロップ23のリセット端子に、四段後のフリップフロップ23の出力信号が入力される構成としてもよい。
図9に示されるシフトレジスタ26は、k=1、M=2に設定された構成であり、例えば、一段目のフリップフロップ23のリセット端子には、三段目のフリップフロップ23の出力信号Q3が入力される構成である。一方、図11に示されるシフトレジスタ27は、k=2、M=2に設定された構成であり、例えば、1段目のフリップフロップ23のリセット端子には、五段目のフリップフロップ23の出力信号Q5が入力される構成である。
図10は、シフトレジスタ26の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ23は、三段目のフリップフロップ23の出力信号Q3によってリセットされ、二段目のフリップフロップ23は、四段目のフリップフロップ23の出力信号Q4によってリセットされる。また、図12は、シフトレジスタ27の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ23は、五段目のフリップフロップ23の出力信号Q5によってリセットされ、二段目のフリップフロップ23は、六段目のフリップフロップ23の出力信号Q6によってリセットされる。このような構成によって、シフトレジスタ26・27は、上述したシフトレジスタ1・25と同様の効果を奏する。
なお、上記シフトレジスタ25・26・27の構成・動作を示す図7〜図12では、ダミー用の最終段をn段目として表記している。また、シフトレジスタ25では、最終n段目のインバータ24からの出力信号Snが、n−1段目のフリップフロップ23のリセット端子に入力される構成であり、シフトレジスタ26・27では、最終n段目のフリップフロップ23の出力信号Qnが、n−1段目のフリップフロップ23のリセット端子に入力される構成となっている。
〔実施形態2〕
本発明の第2の実施形態について図13および図14に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態1における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
本実施形態に係るシフトレジスタ17は、上述のように、走査信号線駆動回路13に用いられるシフトレジスタであり、図13に示すように、クロック信号として二種類のクロック信号GCK1・GCK2が入力され、開始信号としてスタートパルスGSPが入力される以外は、実施形態1のシフトレジスタ1の構成と同じである。
上記クロック信号GCK1・GCK2は、図14に示すように、互いにロウレベルの期間が重ならないような位相を有しており、具体的には、互いに位相が180°ずれた関係になっている。さらに、クロック信号GCK1・GCK2は、ハイレベルの期間に比べてロウレベルの期間が十分短いものになっている。
走査信号線駆動回路13の場合は、前後の走査信号が重なると表示上著しく表示が劣化する。そこで、従来は、パルス幅制御信号PWC等を用いて走査信号を重ならないように生成している。
本実施形態のシフトレジスタ17では、上記クロック信号GCK1・GCK2が用いられる。また、上述したシフトレジスタ1と同様の動作で、各スイッチ手段21によって、各フリップフロップ23ヘのクロック信号GCK1・GCK2の入力が制御されるとともに、各インバータ24を介して各段から信号GL1〜GLnが出力される。したがって、クロック信号GCK1・GCK2に基づき、図14に示すように、互いに重ならない出力信号GL1〜GLnを得ることができる。
また、これにより、パルス幅制御信号PWCや論理回路を必要とせず、狭額縁化を容易に実現できる。
なお、シフトレジスタ17における各フリップフロップ23のリセット端子への入力を、上記シフトレジスタ25・26・27のように変更した構成としてもよいことは勿論である。
〔実施形態3〕
本発明の第3の実施形態について図15および図16に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態1・2における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
本実施形態に係る画像表示装置は、実施形態1で説明した画像表示装置11と同様の構成であるが、走査信号線駆動回路13およびデータ信号線駆動回路14が、複数の画素16からなる表示部12と同一基板上に形成されている。
すなわち、本実施形態の画像表示装置では、走査信号線駆動回路13およびデータ信号線駆動回路14が表示部12とともに、絶縁性基板、例えばガラス基板51上に形成されている(ドライバモノリシック構造)。絶縁性基板(基板)としては、サファイヤ基板、石英基板、無アルカリガラス等が用いられることが多い。
このように、走査信号線駆動回路13およびデータ信号線駆動回路14を表示部12と同一のガラス基板51上にモノリシックに形成することにより、製造時の手間と配線容量とを削減できる。また、外付のICをドライバとして用いた画像表示装置に比べ、ガラス基板51への入力端子数が少なくなる。その結果、ガラス基板51に部品を実装するためのコストや、その実装に伴う不良の発生を低減することができる。したがって、駆動回路の製造コストや実装コストの低減および駆動回路の信頼性の向上を図ることができる。
また、本画像表示装置では、画素トランジスタSW(図3参照)として薄膜トランジスタが用いられ、走査信号線駆動回路13およびデータ信号線駆動回路14は薄膜トランジスタを備えて構成されているが、より多くの画素16を集積し、表示面積を拡大するために、これら薄膜トランジスタとして多結晶シリコン薄膜トランジスタが採用されている。
上記多結晶シリコン薄膜トランジスタは、例えば図15に示すような構造であり、この構造においては、ガラス基板51上に汚染防止用のシリコン酸化膜52が堆積されており、その上に電界効果トランジスタが形成されている。
上記の薄膜トランジスタは、シリコン酸化膜52上に形成されたチャネル領域53a、ソース領域53bおよびドレイン領域53cからなる多結晶シリコン薄膜53と、さらにその上に形成されたゲート絶縁膜54、ゲート電極55、層間絶縁膜56および金属配線57・57により構成されている。
上記の多結晶シリコン薄膜トランジスタは、絶縁性基板上の多結晶シリコン薄膜を活性層とする順スタガー(トップゲート)構造を成しているが、本実施の形態ではこれに限らず、逆スタガー構造等の他の構造のトランジスタであってよい。また、本画像表示装置では、単結晶シリコン薄膜トランジスタ、非晶質シリコン薄膜トランジスタ、または他の材料からなる薄膜トランジスタも適用することが可能である。
上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路13およびデータ信号線駆動回路14を、表示部12が形成されるガラス基板51上に、画素16…とほぼ同一の製造工程で作製することができる。
図16は、上記多結晶シリコン薄膜トランジスタの製造工程を示す工程断面図である。本製造工程では、まず、図16(a)に示すガラス基板51上に、非晶質シリコン薄膜a-Siを堆積させる(図16(b))。次いで、その非晶質シリコン薄膜a-Siにエキシマレーザを照射することにより、多結晶シリコン薄膜53を形成する(図16(c))。この多結晶シリコン薄膜53を所望の形状にパターニングし(図16(d))、その上に二酸化シリコンからなるゲート絶縁膜54を形成する(図16(e))。
さらに、ゲート電極55をアルミニウム等で形成する(図16(f))。その後、多結晶シリコン薄膜53においてソース領域53bおよびドレイン領域53cとなるべき部分に不純物(n型領域には燐、p型領域には硼素)を注入する(図16(g)(h))。n型領域に不純物を注入する際には、p型領域をレジスト58でマスクし(図16(g))、p型領域に不純物を注入する際には、n型領域をレジスト58でマスクする(図16(h))。
そして、二酸化シリコン、窒化シリコン等からなる層間絶縁膜56を堆積させ(図16(i))、層間絶縁膜56にコンタクトホール59…を形成する(図16(j))。最後に、コンタクトホール59…にアルミニウム等の金属配線57…を形成する(図16(k))。
上記のプロセスにおける最高温度は、ゲート絶縁膜54を形成するときの600℃以下である。したがって、通常のガラス基板(歪み点が600℃以下のガラス基板)を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しない。すなわち、絶縁性基板として、耐熱性が極めて高い高価な石英基板を用いる必要がなくなり、安価な高耐熱性ガラスを使用することができる。それゆえ、画像表示装置を安価に提供することが可能になる。
なお、画像表示装置の製造においては、上記のようにして作製された薄膜トランジスタの上に、さらに別の層間絶縁膜を介して、透明電極(透過型液晶表示装置の場合)または反射電極(反射型液晶表示装置の場合)を形成する。
前記のプロセスを採用することにより、安価で大面積化が可能なガラス基板上に多結晶シリコン薄膜トランジスタを形成することができる。それゆえ、画像表示装置の低コスト化および大型化を容易に実現することができる。