KR101710661B1 - 게이트 구동회로 및 이를 갖는 표시장치 - Google Patents
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Abstract
게이트 구동회로는 종속적으로 서로 연결된 하나 이상의 스테이지를 포함하고 적어도 하나의 클럭 신호에 응답하여 게이트 전압을 출력한다. 또한, 게이트 구동회로는 게이트 라인의 일단에 구비되어 오프 전압으로 방전하는 제1 방전회로 및 방전 제어 신호에 응답하여 오프 전압으로 방전하는 제2 방전회로를 포함한다. 클럭신호가 입력되지 않는 구간동안 게이트 구동회로를 방전시킴으로써 화질 불량을 제거할 수 있다.
Description
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 화질 불량이 제거된 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정 표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정 표시패널을 구비한다. 액정 표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.
액정 표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다. 일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 필름 또는 액정 표시패널 상에 실장된다.
최근 액정 표시장치는 칩의 개수를 감소시키기 위하여 박막 공정을 통해 하부기판 상에 게이트 구동회로를 직접적으로 형성한 아몰퍼스 실리콘 게이트(amorphous silicon gate) 구조를 채택하고 있다. 이때, 액정 표시장치에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나 이상의 쉬프트 레지스터를 구비한다.
종래의 게이트 구동회로에 구비된 다수의 스테이지 각각은 다음 스테이지 게이트 신호에 응답하여 리셋된다. 그러나, 다음 스테이지의 게이트 신호에 왜곡이 발생하면, 게이트 구동회로에 구비된 스테이지들 각각의 리셋 기능이 저하된다. 이로 인해, 화질 불량이 발생하는 문제점이 있다.
액정 표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다. 일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 필름 또는 액정 표시패널 상에 실장된다.
최근 액정 표시장치는 칩의 개수를 감소시키기 위하여 박막 공정을 통해 하부기판 상에 게이트 구동회로를 직접적으로 형성한 아몰퍼스 실리콘 게이트(amorphous silicon gate) 구조를 채택하고 있다. 이때, 액정 표시장치에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나 이상의 쉬프트 레지스터를 구비한다.
종래의 게이트 구동회로에 구비된 다수의 스테이지 각각은 다음 스테이지 게이트 신호에 응답하여 리셋된다. 그러나, 다음 스테이지의 게이트 신호에 왜곡이 발생하면, 게이트 구동회로에 구비된 스테이지들 각각의 리셋 기능이 저하된다. 이로 인해, 화질 불량이 발생하는 문제점이 있다.
본 발명에서 해결하고자 하는 기술적 과제는 화질 불량을 방지할 수 있는 게이트 구동회로를 제공하는 것이다.
본 발명에서 해결하고자 하는 다른 기술적 과제는 상기의 게이트 구동회로를 구비하는 표시장치를 제공하는 것이다.
본 발명에서 해결하고자 하는 다른 기술적 과제는 상기의 게이트 구동회로를 구비하는 표시장치를 제공하는 것이다.
본 발명의 실시 예에 따른 게이트 구동회로는, 종속적으로 서로 연결된 하나 이상의 스테이지를 포함하고, 각 스테이지는 적어도 하나의 클럭 신호에 응답하여 대응하는 게이트 라인에 게이트 전압을 출력한다. 상기 각 스테이지는 상기 게이트 전압을 출력하는 전압 출력부, 상기 전압 출력부를 구동하는 출력 구동부, 상기 게이트 라인을 오프 전압으로 홀딩하는 홀딩부, 및 상기 게이트 라인의 일단에 구비되어 상기 전압 출력부로부터 출력된 상기 게이트 전압에 응답하여 상기 게이트 라인을 상기 오프 전압으로 방전시키는 방전부를 포함한다. 상기 방전부는 상기 전압 출력부로부터 출력되는 상기 게이트 전압을 수신하여 상기 오프 전압으로 방전하는 제1 방전회로, 및 방전 제어 신호에 응답하여 상기 전압 출력부로부터 출력되는 상기 게이트 전압을 상기 오프 전압으로 방전하는 제2 방전회로를 포함한다.
본 발명의 다른 실시 예에 따른 표시장치는, 행렬 형태로 배열되어 있는 복수의 화소, 상기 화소에 게이트 신호를 전달하는 복수의 게이트 라인, 상기 화소에 데이터 신호를 전달하는 복수의 데이터 라인, 상기 게이트 라인에 연결되어 있으며 적어도 하나의 클럭신호에 기초하여 상기 게이트 신호를 생성하는 게이트 구동부, 상기 데이터 라인에 연결되어 상기 데이터 신호를 생성하는 데이터 구동부 및 상기 게이트 구동부 및 데이터 구동부의 동작을 제어하는 제어부를 포함하며, 상기 게이트 구동부는 상기 게이트 라인들의 일단에 구비되어 상기 게이트 신호를 수신하여 오프 전압으로 방전하는 제1 방전회로, 및 상기 제어부로부터 출력되는 방전 제어 신호에 응답하여 상기 게이트 신호를 상기 오프 전압으로 방전하는 제2 방전회로를 포함한다.
본 발명의 다른 실시 예에 따른 표시장치는, 행렬 형태로 배열되어 있는 복수의 화소, 상기 화소에 게이트 신호를 전달하는 복수의 게이트 라인, 상기 화소에 데이터 신호를 전달하는 복수의 데이터 라인, 상기 게이트 라인에 연결되어 있으며 적어도 하나의 클럭신호에 기초하여 상기 게이트 신호를 생성하는 게이트 구동부, 상기 데이터 라인에 연결되어 상기 데이터 신호를 생성하는 데이터 구동부 및 상기 게이트 구동부 및 데이터 구동부의 동작을 제어하는 제어부를 포함하며, 상기 게이트 구동부는 상기 게이트 라인들의 일단에 구비되어 상기 게이트 신호를 수신하여 오프 전압으로 방전하는 제1 방전회로, 및 상기 제어부로부터 출력되는 방전 제어 신호에 응답하여 상기 게이트 신호를 상기 오프 전압으로 방전하는 제2 방전회로를 포함한다.
본 발명에 따르면, 상기 게이트 구동회로의 각 스테이지는 클럭신호가 입력되지 않는 구간에도 상기 오프 전압으로 방전될 수 있고, 그 결과 화질 불량을 제거할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 액정 표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 게이트 구동회로 중 하나의 스테이지를 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 5는 도 4에 도시된 제1 클럭신호, 제2 클럭신호, 및 방전제어신호를 나타낸 타이밍도이다.
도 6은 본 발명의 제2 실시 예에 따른 게이트 구동회로의 블록도이다.
도 7은 도 6에 도시된 제1 내지 제4 클럭신호, 제1 및 제2 방전제어신호를 나타낸 타이밍도이다.
도 8은 본 발명의 제3 실시 예에 따른 게이트 구동회로의 블록도이다.
도 9는 본 발명의 제4 실시 예에 따른 게이트 구동회로의 블록도이다.
도 10은 본 발명의 제5 실시 예에 따른 게이트 구동회로의 블록도이다.
도 11은 도 10에 도시된 제1 내지 제4 클럭신호, 제3 내지 제6 방전제어신호를 나타낸 타이밍도이다.
도 12는 본 발명의 제6 실시 예에 따른 게이트 구동회로의 블록도이다.
도 13은 본 발명의 제7 실시 예에 따른 게이트 구동회로의 블록도이다.
도 14는 도 13에 도시된 제1 내지 제4 클럭신호 및 제7 내지 제10 방전제어신호의 타이밍도이다.
도 15는 본 발명의 제8 실시 예에 따른 게이트 구동회로의 블럭도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 게이트 구동회로 중 하나의 스테이지를 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 5는 도 4에 도시된 제1 클럭신호, 제2 클럭신호, 및 방전제어신호를 나타낸 타이밍도이다.
도 6은 본 발명의 제2 실시 예에 따른 게이트 구동회로의 블록도이다.
도 7은 도 6에 도시된 제1 내지 제4 클럭신호, 제1 및 제2 방전제어신호를 나타낸 타이밍도이다.
도 8은 본 발명의 제3 실시 예에 따른 게이트 구동회로의 블록도이다.
도 9는 본 발명의 제4 실시 예에 따른 게이트 구동회로의 블록도이다.
도 10은 본 발명의 제5 실시 예에 따른 게이트 구동회로의 블록도이다.
도 11은 도 10에 도시된 제1 내지 제4 클럭신호, 제3 내지 제6 방전제어신호를 나타낸 타이밍도이다.
도 12는 본 발명의 제6 실시 예에 따른 게이트 구동회로의 블록도이다.
도 13은 본 발명의 제7 실시 예에 따른 게이트 구동회로의 블록도이다.
도 14는 도 13에 도시된 제1 내지 제4 클럭신호 및 제7 내지 제10 방전제어신호의 타이밍도이다.
도 15는 본 발명의 제8 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하, 도면들을 참조하여 본 발명의 실시 예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시 예1
도 1은 본 발명의 제1 실시 예에 따른 액정 표시장치의 평면도이다.
도 1을 참조하면, 액정 표시장치(400)는 영상을 표시하는 액정 표시패널(100), 액정 표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동부(320) 및 액정 표시패널(100)에 게이트 전압을 출력하는 게이트 구동부(210)를 포함한다.
액정 표시패널(100)은 하부기판(110), 하부기판(110)과 마주보는 상부기판(120) 및 하부기판(110)과 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 액정표시패널(100)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소 영역이 정의된다. 각 화소 영역에는 박막 트랜지스터(Tr), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)로 이루어진 화소(P1)가 구비된다. 예를 들어, 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극(미도시)은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극(미도시)은 액정 커패시터(Clc)의 제1 전극인 화소 전극(미도시)에 전기적으로 연결된다. 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 박막 트랜지스터(Tr)의 드레인 전극에 병렬 연결된다.
게이트 구동회로(210)는 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 주변영역(PA)에 형성된다. 게이트 구동회로(210)는 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 게이트 전압을 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 인가한다. 게이트 구동회로(210)는 화소 영역에 구비되는 박막 트랜지스터(Tr)의 제조 공정 시 동시에 형성될 수 있다.
다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 주변영역(PA)에는 다수의 구동 회로 기판(310)이 구비된다. 예를 들어, 다수의 구동 회로 기판(310)은 테이프 캐리어 패키지(Tape Carrier Package: TCP) 또는 칩 온 필름(Chip On Film : COF)일 수 있다. 다수의 구동 회로 기판(310) 상에는 다수의 데이터 구동 칩(320)이 실장된다. 다수의 데이터 구동 칩(320)은 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 다수의 데이터 라인(DL1 ~ DLm)에 데이터 전압을 출력한다.
액정 표시장치(400)는 게이트 구동회로(210)와 다수의 데이터 구동 칩(320)의 구동을 제어하기 위한 컨트롤 인쇄회로기판(330)을 더 구비한다. 컨트롤 인쇄회로기판(330)은 다수의 데이터 구동 칩(320)의 구동을 제어하는 데이터 제어 신호와 영상 데이터를 출력하고, 게이트 구동회로(210)의 구동을 제어하는 게이트 제어 신호를 출력한다.
컨트롤 인쇄회로기판(330)은 외부로부터 영상 데이터를 수신하여 데이터 제어 신호와 게이트 제어 신호를 생성하는 타이밍 컨트롤러(331) 및 게이트 제어 신호를 생성하는 게이트 제어회로(332)를 포함한다. 이때, 컨트롤 인쇄회로기판(330)은 타이밍 컨트롤러를 포함하는 또 다른 인쇄회로기판으로부터 제어 신호를 수신하고, 데이터 제어 신호를 생성하여 출력하는 데이터 인쇄회로기판일 수도 있다.
타이밍 컨트롤러(331)는 다수의 데이터 구동 칩(320)과 게이트 구동회로(210)의 구동을 제어한다. 게이트 제어회로(332)는 게이트 구동회로(210)의 구동을 위한 클럭 신호(CKV, CKVB), 게이트 신호의 개시를 알리는 개시 신호(STV), 방전 제어 신호(RVS-1) 등을 생성한다.
컨트롤 인쇄회로기판(330)은 데이터 제어신호와 영상 데이터를 다수의 구동 회로 기판(310)을 통해 다수의 데이터 구동 칩(320)으로 인가한다. 또한, 인쇄 회로 기판(330)은 게이트 제어 신호를 게이트 구동회로(210)에 인접하는 구동 회로 기판(310)을 통해 게이트 구동회로(210)에 인가한다.
이러한 구동 장치(210, 310) 각각은 적어도 하나의 집적 회로의 형태로 액정 표시패널(100) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 액정 표시패널(100)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이러한 구동 장치(210, 310)가 신호 라인(GL1 ~ GLn, DL1 ~ DLm)) 및 박막 트랜지스터(Tr)와 함께 액정 표시패널(100)에 집적될 수도 있다. 또한, 구동 장치(210, 310, 331, 332)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 외부에 구비될 수 있다.
그러면, 도 2 내지 도 4를 참조하여 게이트 구동회로(210)에 대해서 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)로 이루어진 쉬프트 레지스터(210a) 및 다수의 게이트 라인(GL1 ~ GLn)에 연결되어 다음 스테이지 중의 어느 하나의 스테이지로부터 출력된 게이트 전압에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 방전부(210b)를 더 포함한다.
각 스테이지(ASG-1 ~ ASG-N, ASG-D)는 제1 입력 단자(IN1), 제1 및 제2 클럭 단자(CK1, CK2), 제2 입력 단자(IN2), 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다.
각 스테이지(ASG-1 ~ ASG-N, ASG-D)의 제1 입력 단자(IN1)는 이전 스테이지들 중 어느 하나의 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 캐리 전압을 수신한다. 예를 들어, 본 실시 예에서는 이전 스테이지의 캐리 전압을 수신한다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 첫 번째 스테이지(SRC1)의 제1 입력 단자(IN1)에는 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 제2 입력단자(IN2)는 다음 스테이지들 중 어느 하나의 스테이지의 출력 단자(OUT)에 전기적으로 연결되어 출력 전압을 수신한다. 단, 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 마지막 스테이지(ASG-D)의 제2 입력단자(IN2)에는 개시신호(STV)가 제공된다. 마지막 스테이지(ASG-D)는 바로 이전 스테이지(ASG-N)의 출력 전압을 오프 레벨로 낮추기 위한 더미(dummy) 스테이지이다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 홀수 번째 스테이지(ASG1, ASG3,...ASGn-1, n은 자연수)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CK1)가 제공되고, 제2 클럭단자(CK2)에는 제1 클럭 신호(CK1)와 다른 위상을 갖는 제2 클럭 신호(CK2)가 제공된다. 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)의 위상은 후술한다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 짝수 번째 스테이지(ASG2,...ASGn)의 제1 클럭 단자(CK1)에는 제2 클럭 신호(CK2)가 제공되고, 제2 클럭 단자(CK2)에는 제1 클럭 신호(CK1)가 제공된다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 전압 입력 단자(Vin)에는 게이트 라인을 오프시키는 오프 전압(VSS)이 제공된다. 또한, 마지막 스테이지(ASG-D)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)이 전기적으로 연결된다. 따라서, 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)는 출력단자들(OUT)을 통해 게이트 전압을 순차적으로 출력하여 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다. 도 2에 도시된 바와 같이, 하나의 스테이지( ASG-1 ~ ASG-N, ASG-D)는 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 구비된다.
방전부(210b)는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)에 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14) 및 제2 방전 트랜지스터(T17-1)를 포함한다.
제1 방전 트랜지스터(T14)는 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)는 도 1의 게이트 제어회로(332)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 방전부(210b)의 동작에 대한 상세한 설명은 후술한다.
도 3은 게이트 구동회로 중 하나의 스테이지를 설명하기 위한 회로도이다. 단, 게이트 구동회로의 각 스테이지는 더미 스테이지(ASG-D)를 제외하고 서로 동일한 내부 구성을 가지므로, 도 3에서는 하나의 스테이지를 도시하여 설명함으로써 나머지 스테이지들에 대한 설명을 대신한다.
도 3을 참조하면, 각 스테이지(ASG-i)는 해당 게이트 라인에 게이트 온/오프 전압을 공급하는 전압 출력부(211), 전압 출력부(211)를 구동하는 출력 구동부(212), 해당 게이트 라인을 오프 전압(VSS)으로 홀딩하는 제1 홀딩부(213) 및 제2 홀딩부(214)를 포함한다.
전압 출력부(211)는 풀업 트랜지스터(T01) 및 풀다운 트랜지스터(T02)를 포함한다. 풀업 트랜지스터(T01)는 출력 구동부(212)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 풀업 트랜지스터(T01)는 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 출력단자(OUT)로 출력되는 현재 스테이지의 게이트 전압을 제1 클럭단자(CK1)를 통해 제공된 제1 클럭신호(이하, 제1 클럭신호(CKV, 도 2에 도시됨))까지 풀-업시킨다. 풀업 트랜지스터(T01)는 한 프레임 중 제1 클럭신호(CKV)의 하이 구간인 1H 시간 동안만 턴-온되어, 1H 시간 동안 현재 스테이지의 게이트 전압을 하이 상태로 유지시킨다.
풀다운 트랜지스터(T02)는 제2 입력단자(IN2)에 연결된 제어전극, 전압입력단자(Vin)에 연결된 출력전극 및 출력단자(OUT)에 연결된 입력전극으로 이루어진다. 따라서, 풀다운 트랜지스터(T02)는 다음 스테이지의 게이트 전압에 응답하여 제1 클럭신호(CKV)까지 풀업 된 현재 스테이지의 게이트 전압을 전압 입력단자(Vin)를 통해 공급된 오프전압(VSS, 도 2에 도시됨)만큼 풀다운 시킨다. 즉, 풀다운 트랜지스터(T02)는 1H 시간 이후에 턴 온 되어 현재 스테이지의 게이트 전압을 로우 상태로 다운시킨다.
출력 구동부(212)는 버퍼 트랜지스터(T04), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(T09) 및 리셋 트랜지스터(T06)를 포함한다.
버퍼 트랜지스터(T04)는 제1 입력단자(IN1)에 공통으로 연결된 입력전극과 제어전극 및 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 제1 커패시터(C1)는 Q-노드(QN)와 출력단자(OUT) 사이에 연결되고, 제2 커패시터(C2)는 캐리 트랜지스터(T15)의 제어전극과 캐리단자(CR)와의 사이에 연결된다. 한편, 방전 트랜지스터(T09)는 버퍼 트랜지스터(T04)의 출력전극에 연결된 입력전극, 제2 입력단자(IN2)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다.
리셋 트랜지스터(T06)는 리셋 단자(RE)에 연결된 제어전극, 풀업 트랜지스터(T01)의 제어전극에 연결된 입력전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 리셋 트랜지스터(T06)는 리셋단자(RE)를 통해 입력된 마지막 스테이지(ASG-D)로부터 출력된 마지막 캐리 전압에 응답하여 제1 입력단자(IN1)를 통해 입력된 리플 전압을 오프전압(VSS)으로 방전시킨다. 따라서, 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)는 마지막 스테이지(ASG-D)의 마지막 캐리 전압에 응답하여 턴-오프 된다. 결과적으로, 마지막 캐리 전압은 이전 스테이지에 존재하는 N개의 스테이지의 리셋 단자(RE)로 제공되어 N개의 스테이지의 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)를 턴-오프시켜 N개의 스테이지를 리셋시킨다.
버퍼 트랜지스터(T04)가 이전 스테이지의 캐리 전압에 응답하여 턴-온되면, 제1 및 제2 커패시터(C1, C2)가 충전된다. 제1 커패시터(C1)에 풀업 트랜지스터(T01)의 문턱전압(Vth) 이상의 전하가 충전되면, Q-노드(QN)의 전위가 문턱전압 이상으로 상승하여 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)가 턴-온 된다. 이때, 제1 클럭신호(CKV)가 로우 상태이기 때문에, 현재 스테이지의 게이트 전압과 캐리 전압은 로우 구간(1H)동안 로우 상태를 유지한다. 이후, 제1 클럭신호(CKV)가 하이 상태가 되면 제1 클럭신호(CKV)가 출력단자(OUT) 및 캐리단자(CR)로 출력되어 현재 스테이지의 게이트 전압과 캐리 전압은 하이 상태로 전환된다. 즉, 현재 스테이지의 게이트 전압과 캐리 전압은 제1 클럭신호(CKV)의 하이 구간(1H) 만큼 하이 상태를 유지한다.
이후, 방전 트랜지스터(T09)가 다음 스테이지의 게이트 전압에 응답하여 턴-온되면, 제1 커패시터(C1)에 충전된 전하는 방전 트랜지스터(T09)를 통해 오프전압(VSS)으로 방전된다. 따라서, Q-노드(QN)의 전위는 오프전압(VSS)으로 다운된다. 그 결과 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)는 턴-오프된다. 즉, 방전 트랜지스터(T09)는 1H 시간 이후에 턴온 되어 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)를 턴-오프시킴으로써, 출력단자(OUT) 및 캐리 단자(CR)로 하이 상태의 현재 스테이지의 게이트 전압 및 캐리 전압이 출력되지 않도록 차단하는 역할을 수행한다.
제1 홀딩부(213)은 제1 내지 제5 인버터 트랜지스터(T13, T07, T12, T08, T03), 제3 및 제4 커패시터(C3, C4)로 이루어진다.
제1 인버터 트랜지스터(T13)는 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 제4 커패시터(C4)를 통해 제2 인버터 트랜지스터(T07)의 출력전극에 연결된 출력전극으로 이루어진다. 제2 인버터 트랜지스터(T07)는 제1 클럭단자(CK1)에 연결된 입력전극, 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 제5 인버터 트랜지스터(T03)의 제어전극에 연결된 출력전극으로 이루어진다. 제3 인버터 트랜지스터(T12)는 제1 인버터 트랜지스터(T13)의 출력전극에 연결된 입력전극, 출력단자(OUT)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 제4 인버터 트랜지스터(T08)는 제5 인버터 트랜지스터(T03)의 제어전극에 연결된 입력전극, 출력단자(OUT)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 제5 인버터 트랜지스터(T03)는 제2 인버터 트랜지스터의 출력전극에 연결된 제어전극, 전압입력단자(Vin)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진다.
제3 및 제4 인버터 트랜지스터(T12, T08)는 출력단자(OUT)로 출력되는 하이 상태의 현재 스테이지의 게이트 전압에 응답하여 턴-온되고, 제1 및 제2 인버터 트랜지스터(T13, T07)로부터 출력된 제1 클럭신호(CKV)는 오프전압(VSS)으로 방전된다. 따라서, 제5 인버터 트랜지스터(T03)는 현재 스테이지의 게이트 전압이 하이 상태로 유지되는 1H 시간 동안 턴-오프 상태로 유지된다. 이후, 현재 스테이지의 게이트 전압이 로우 상태로 전환되면, 제3 및 제4 인버터 트랜지스터(T12, T08)는 턴-오프된다. 따라서, 제1 및 제2 인버터 트랜지스터(T13, T07)로부터 출력된 제1 클럭신호(CKV)에 응답하여 제5 인버터 트랜지스터(T03)가 턴-온 된다. 결과적으로, 현재 스테이지의 게이트 전압은 제5 인버터 트랜지스터(T03)에 의해서 한 프레임 중 1H 시간을 제외한 나머지 시간(이하, (n-1)H) 중 제1 클럭신호(CKV)의 하이 구간동안 오프전압(VSS)으로 홀딩된다.
제2 홀딩부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT6, NT7, NT8)로 이루어져 한 프레임 중 (n-1)H동안 현재 스테이지의 게이트 전압 및 캐리 전압이 제1 또는 제2 클럭신호(CKV, CKVB)에 의해서 리플되는 것을 방지한다.
제1 리플 방지 트랜지스터(T10)는 제1 클럭단자(CK1)에 연결된 제어전극, 출력단자(OUT)에 연결된 입력전극 및 Q-노드(QN)에 연결된 출력전극을 포함한다. 제2 리플 방지 트랜지스터(T11)는 제2 클럭단자(CK2)에 연결된 제어전극, 제1 입력단자(IN1)에 연결된 입력전극 및 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 제3 리플 방지 트랜지스터(T05)는 제2 클럭단자(CK2)에 연결된 제어전극, 출력단자(OUT)에 연결된 입력전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다.
제1 리플 방지 트랜지스터(T10)는 제1 클럭신호(CKV)에 응답하여 출력단자(OUT)로부터 출력된 현재 스테이지의 게이트 전압(오프전압(VSS)과 동일한 전압레벨을 가짐)을 Q-노드(QN)로 제공한다. 따라서, (n-1)H 시간 중 제1 클럭신호(CKV)의 하이 구간에서 Q-노드(QN)의 전위는 오프전압(VSS)으로 유지된다. 이로써, 제1 리플 방지 트랜지스터(T10)는 (n-1)H 시간 중 제1 클럭신호(CKV)의 하이 구간 동안 풀업 트랜지스터(T1) 및 캐리 트랜지스터(T15)가 턴-온되는 것을 방지한다.
제2 리플 방지 트랜지스터(T11)는 제2 클럭단자(CK2)를 통해 제공된 클럭(이하, 제2 클럭신호(CKVB, 도 2에 도시됨))에 응답하여 제1 입력단자(IN1)를 통해 입력되는 이전 스테이지의 출력 전압(오프전압(VSS)과 동일한 전압레벨을 가짐)을 Q-노드(QN)로 제공한다. 따라서, (n-1)H 시간 중 제2 클럭신호(CKVB)의 하이 구간에서 Q-노드(QN)의 전위는 오프전압(VSS)으로 유지된다. 이로써, 제2 리플 방지 트랜지스터(T11)는 (n-1)H 시간 중 제2 클럭(CKVB)의 하이 구간동안 풀업 및 캐리 트랜지스터(T1, T15)가 턴-온되는 것을 방지한다.
제3 리플 방지 트랜지스터(T05)는 제2 클럭신호(CKVB)에 응답하여 현재 스테이지의 게이트 전압을 오프전압(VSS)으로 방전시킨다. 따라서, 제3 리플 방지 트랜지스터(T05)는 (n-1)H 시간 중 제2 클럭신호(CKVB)의 하이 구간동안 현재 스테이지의 게이트 전압을 오프전압(VSS)으로 유지시킨다.
각 스테이지는 현재 스테이지의 출력 전압을 다음 스테이지에 전달하는 캐리부(215)를 더 포함한다. 캐리부(215)는 Q-노드(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(T15)를 포함한다. 따라서, 캐리 트랜지스터(T15)는 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 캐리 단자(CR)로 출력되는 현재 스테이지의 캐리 전압을 제1 클럭신호(CKV)까지 풀-업시킨다. 캐리 트랜지스터(T15)는 한 프레임 중 1H 시간 동안만 턴-온 되어, 1H 시간 동안 현재 스테이지의 캐리 전압을 하이 상태로 유지시킨다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이고, 도 5는 도 4에 도시된 제1 및 제2 클럭신호 및 방전 제어신호를 나타낸 파형도이다.
도 4를 참조하면, 게이트 구동회로(210)의 쉬프트 레지스터(210a)는 제1 클럭신호(CKV) 및 제2 클럭신호(CKVB)를 수신하여 도 3의 회로에 의한 동작에 의해 해당 게이트 라인에 게이트 전압을 출력한다. 홀수 번째 스테이지(ASG1,...ASGn-1)에서, 제1 클럭신호(CKV)는 게이트 전압으로 사용되고 제2 클럭신호(CKVB)는 리플 방지를 위한 클럭신호로 사용된다. 짝수 번째 스테이지(ASG2,...ASGn)에서, 제2 클럭신호(CKVB)는 게이트 전압으로 사용되고 제1 클럭신호(CKV)는 리플 방지를 위한 클럭신호로 사용된다.
본 발명의 일 실시 예에 따른 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비(duty ratio)는 50% 미만으로 설정된다. 특히, 도 4에서는 본 발명의 일 실시예로 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비가 37.5%로 설정된 경우를 도시하였다. 또한, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 180° 위상차를 갖는다. 이처럼, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비가 50% 미만일 경우, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)가 모두 로우 상태인 구간이 존재한다.
제1 클럭신호(CKV)과 제2 클럭신호(CKVB) 중의 어느 하나의 클럭신호가 하이 상태일 때에는, 현재 스테이지가 정상적으로 동작한다. 그러나, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)가 모두 로우 상태일 때, 현재 스테이지의 모든 구동 트랜지스터가 동작하지 않아서, 현재 스테이지의 모든 노드가 플로팅(floating) 상태가 된다. 현재 스테이지의 모든 노드가 플로팅 상태가 되면, 현재 게이트 라인으로 인가되는 현재 게이트 전압에 지연(Delay) 문제가 발생한다. 특히, 다음 스테이지로부터 공급되는 현재 게이트 전압에 응답하여 현재 게이트 전압을 오프 전압(VSS)으로 다운시키는 구동 트랜지스터들이 정상적으로 동작하지 못하여, 현재 게이트 전압의 지연 시간이 길어진다. 이러한 지연 문제는 액정 표시패널(100)의 우측으로 갈수록 더욱 심해진다.
따라서, 현재 게이트 전압의 지연 시간을 단축시키고자, 방전부(210b)는 제1 방전 트랜지스터(T14) 및 제2 방전 트랜지스터(T17-1)를 구비한다. 제2 방전 트랜지스터(T17-1)는 게이트 제어회로(332)로부터 방전 제어신호(RVS-1)를 수신하여 현재 게이트 라인의 현재 게이트 전압을 오프 전압(VSS)으로 다운시킨다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)를 수신하여, 제1 및 제2 클럭신호(CKV, CKVB)가 모두 로우 상태일 때 하이 상태의 방전 제어신호(RVS-1)를 출력하는 NOR 게이트 회로(332-1)를 포함한다. 따라서, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 하이 상태를 갖는 방전 제어신호(RVS-1)가 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 방전 제어신호(RVS-1)에 응답하여 제2 방전 트랜지스터(17-1)가 턴 온되면, 현재 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 따라서, 현재 게이트 라인으로 인가된 현재 게이트 전압의 지연을 방지할 수 있다.
한편, 제1 방전 트랜지스터(T14)는 다음 스테이지의 다음 게이트 전압에 응답하여 현재 게이트 라인으로 인가된 현재 게이트 전압을 오프 전압(VSS)으로 유지시킨다. 그러나, 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 게이트 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 상기 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
본 실시 예의 NOR 게이트 회로(332-1)는 게이트 제어회로(332)의 내부에 존재하는 별개의 소프트웨어를 통해 구현될 수 있으며, 별도의 NOR 게이트 회로의 구성에 의해 구현될 수도 있다.
실시 예 2
도 6은 본 발명의 제2 실시 예에 따른 게이트 구동회로의 블럭도이고, 도 7은 도 6에 도시된 제1 내지 제4 클럭신호 및 방전 제어신호를 나타낸 파형도이다.
이하에서, 본 발명의 제1 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 6 및 도 7을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중의 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서, 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후, 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)를 수신하고, 두 클럭신호(CK1, CK3)가 모두 로우 상태일 때 하이 상태의 제1 방전제어신호(RVS-1)를 출력하는 제1 NOR 게이트 회로(332-1), 및 제2 클럭신호(CK2)와 제4 클럭신호(CK4)를 수신하여 두 클럭신호(CK2, CK4)가 모두 로우 상태일 때 하이 상태의 제2 방전제어신호(RVS-2)를 출력하는 제2 NOR 게이트 회로(332-2)를 포함한다. 본 발명의 제2 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만으로 설정된다. 일 예로, 각각의 듀티비는 37.5% 일 수 있다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 갖고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때, 홀수 번째 스테이지들이 정상적으로 동작하고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중 어느 하나의 클럭신호가 하이 상태일 때, 짝수 번째 스테이지들 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 홀수 번째 스테이지들 및 짝수 번째 스테이지들의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제2 실시 예에서, 제1 NOR 게이트 회로(332-1)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 하이 상태의 제1 방전제어신호(RVS-1)를 출력하여 홀수 번째 스테이지들의 모든 노드가 플로팅되지 않도록 한다. 또한, 제2 NOR 게이트 회로(332-1)는 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 하이 상태의 제2 방전제어신호(RVS-2)를 출력하여 짝수 번째 스테이지의 모든 노드가 플로팅 되지 않도록 한다.
이를 위해, 제1 NOR 게이트 회로(332-1)로부터 출력된 제1 방전제어신호(RVS-1)는 홀수 번째 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제1 방전제어신호(RVS-1)에 응답하여 홀수 번째 제2 방전 트랜지스터(17-1)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 또한, 제2 NOR 게이트 회로(332-1)로부터 출력된 제2 방전제어신호(RVS-2)는 짝수 번째 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제2 방전제어신호(RVS-2)에 응답하여 짝수 번째 제2 방전 트랜지스터(17-1)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 제1 내지 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간 및 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 3
도 8은 본 발명의 제3 실시 예에 따른 게이트 구동회로의 블록도이다.
이하에서, 본 발명의 제1 내지 제2 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 8을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CKV) 및 제2 클럭신호(CKVB)를 수신하여 도 3의 회로에 의한 동작에 의해 해당 게이트 라인에 게이트 전압을 출력한다. 홀수 번째 스테이지에서, 제1 클럭신호(CKV)는 게이트 전압으로 사용되고 제2 클럭신호(CKVB)는 리플 방지를 위한 클럭신호로 사용된다. 짝수 번째 스테이지에서, 제2 클럭신호(CKVB)는 게이트 전압으로 사용되고 제1 클럭신호(CKV)는 리플 방지를 위한 클럭신호로 사용된다.
게이트 제어회로(332)는 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)를 수신하여, 두 클럭신호(CKV, CKVB)가 모두 로우 상태일 때 하이 상태를 출력하는 NOR 게이트 회로(332-1)를 포함한다. 본 발명의 제3 실시 예에 따른 제1 클럭신호(CK1)와 제3 클럭신호(CK3) 각각의 듀티비(duty ratio)는 50% 미만, 예를 들어, 37.5%로 설정된다. 또한, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 180°의 위상차를 갖는다.
본 발명의 제3 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 방전 제어신호(RVS-1)에 응답하여 현재 게이트 라인을 오프전압으로 방전시키는 제2 방전 트랜지스터(T17-1) 및 제3 방전 트랜지스터(T17-2)를 포함한다.
제1 방전 트랜지스터(T14)는 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)는 NOR 게이트 회로(332-1)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 제3 방전 트랜지스터(T17-2)는 NOR 게이트 회로(332-1)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)가 게이트 라인들의 제1 단부에 배치되면, 제3 방전 트랜지스터(T17-2)는 게이트 라인들의 제2 단부에 배치된다. 따라서, 제2 및 제3 방전 트랜지스터(T17-1, T17-2)는 표시 영역(DA)을 기준으로 양측에 각각 배치된다.
NOR 게이트 회로(332-1)로부터 출력된 방전 제어 신호(RVS-1)는 제2 방전 트랜지스터(T17-1)의 제어전극과 제3 방전 트랜지스터(T17-2)의 제어전극에 입력된다. 방전 제어신호(RVS-1)에 응답하여 제2 방전 트랜지스터(T17-1)와 제3 방전 트랜지스터(T17-2)가 턴 온되면, 현재 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 현재 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드는 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 4
도 9는 본 발명의 제4 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제3 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 9를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)중의 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고, 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)를 입력 받아, 두 클럭신호(CK1, CK3)가 모두 로우 상태일 때 하이 상태를 갖는 제1 방전제어신호(RVS-1)를 출력하는 제1 NOR 게이트 회로(332-1), 및 제2 클럭신호(CK2)와 제4 클럭신호(CK4)를 입력 받아 두 클럭신호(CK2, CK4)가 모두 로우 상태일 때 하이 상태를 갖는 제2 방전제어신호(RVS-2)를 출력하는 제2 NOR 게이트 회로(332-2)를 포함한다. 본 발명의 제4 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
본 발명의 제4 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 방전 제어신호(RVS-1)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제2 방전 트랜지스터(T17-1) 및 제3 방전 트랜지스터(T17-2)를 포함한다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때, 홀수 번째 스테이지는 정상적으로 동작한다. 또한, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중 어느 하나의 클럭신호가 하이 상태일 때, 짝수 번째 스테이지는 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 게이트 구동회로(210)의 홀수 번째 스테이지 및 짝수 번째 스테이지에는 동작하는 구동 트랜지스터가 없어서, 홀수 번째 스테이지 및 짝수 번째 스테이지의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제4 실시 예에서, 제1 NOR 게이트 회로(332-1)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 제1 방전 제어신호(RVS-1)를 출력하고, 제2 NOR 게이트 회로(332-1)는 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 제2 방전 제어신호(RVS-2)를 출력한다.
제1 NOR 게이트 회로(332-1)로부터 출력된 제1 방전제어신호(RVS-1)는 홀수 번째 제2 방전 트랜지스터(T17-1) 및 홀수번째 제3 방전 트랜지스터(T17-2)의 제어전극에 입력되고, 제2 NOR 게이트 회로(332-1)로부터 출력된 제2 방전제어신호(RVS-2)는 짝수 번째 제2 방전 트랜지스터(T17-1) 및 짝수번째 제3 방전 트랜지스터(T17-2)의 제어전극에 입력된다. 홀수 번째 및 짝수 번째 제2 방전 트랜지스터(17-1)와 홀수 번째 및 짝수 번째 제3 방전 트랜지스터(T17-2)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 5
도 10은 본 발명의 제5 실시 예에 따른 게이트 구동회로의 블록도이고, 도 11은 도 10에 도시된 제1 내지 제4 클럭신호 및 제3 내지 제6 방전제어신호의 타이밍이다.
이하에서, 본 발명의 제1 내지 제4 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 10 및 도 11을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4) 중 어느 두 클럭신호의 동작에 의해 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)를 반전하여 제3 방전제어신호(RVS-3)를 출력하는 제1 인버터 회로(332-3), 제2 클럭신호(CK2)를 반전하여 제4 방전제어신호(RVS-4)를 출력하는 제2 인버터 회로(332-4), 제3 클럭신호(CK3)를 반전하여 제5 방전제어신호(RVS-5)를 출력하는 제3 인버터 회로(332-5), 및 제4 클럭신호(CK4)를 반전하여 제6 반전제어신호(RVS-6)를 출력하는 제4 인버터 회로(332-6)를 포함한다. 본 발명의 제5 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1)및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제5 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제1 방전 트랜지스터(T14) 및 제3 내지 제6 방전 제어신호(RVS-3 ~ RVS-6)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
도 11에 도시된 바와 같이, 제3 및 제5 방전제어신호(RVS-3, RVS-5)는 각각 제1 및 제3 클럭신호(CK1, CK3)로부터 반전된 신호이므로, 제1 및 제3 클럭신호(CK1, Ck3)가 모두 로우인 구간에서 하이 상태를 갖는다. 또한, 제4 및 제6 방전제어신호(RVS-3, RVS-5)는 각각 제2 및 제4 클럭신호(CK2, CK4)로부터 반전된 신호이므로, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우인 구간에서 하이 상태를 갖는다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제3 및 제5 방전제어신호(RVS-3, RVS-5)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제4 및 제6 방전제어신호(RVS-4, RVS-6)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 6
도 12는 본 발명의 제6 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제5 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 12를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-2)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332, 도 1에 도시됨)는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)를 각각 반전하여 제3 내지 제6 방전제어신호(RVS-3 ~ RVS-6)를 출력하는 제1 내지 제4 인버터 회로(332-3 ~ 332-6)를 포함한다. 본 발명의 제6 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1) 및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제6 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 제3 내지 제6 방전 제어신호(RVS-3 ~ RVS-6)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1) 및 다수의 제3 방전 트랜지스터(T17-2)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다.
다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
또한, 다수의 제3 방전 트랜지스터(T17-2) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
도 11에 도시된 바와 같이, 제3 및 제5 방전제어신호(RVS-3, RVS-5)는 각각 제1 및 제3 클럭신호(CK1, CK3)로부터 반전된 신호이므로, 제1 및 제3 클럭신호(CK1, Ck3)가 모두 로우인 구간에서 하이 상태를 갖는다. 또한, 제4 및 제6 방전제어신호(RVS-3, RVS-5)는 각각 제2 및 제4 클럭신호(CK2, CK4)로부터 반전된 신호이므로, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우인 구간에서 하이 상태를 갖는다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제3 및 제5 방전제어신호(RVS-3, RVS-5)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제4 및 제6 방전제어신호(RVS-4, RVS-6)에 응답하여, 4n-2번째 및 4n번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 7
도 13은 본 발명의 제7 실시 예에 따른 게이트 구동회로의 블록도이고, 도 14는 도 13에 도시된 제1 내지 제4 클럭신호 및 제7 내지 제10 방전제어신호의 타이밍도이다.
이하에서, 본 발명의 제1 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 13 및 도 14를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서, 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제4 클럭신호(CK4)를 수신하여, 두 클럭신호(CK1, CK4)가 모두 로우 상태일 때 하이 상태의 제7 방전제어신호(RVS-7)를 출력하는 제7 NOR 게이트 회로(332-7), 및 제1 클럭신호(CK1)와 제2 클럭신호(CK2)를 수신하여 두 클럭신호(CK1, CK2)가 모두 로우 상태일 때 하이 상태의 제8 방전제어신호(RVS-8)를 출력하는 제8 NOR 게이트 회로(332-8)를 포함한다. 또한, 게이트 제어회로(332)는 제2 클럭신호(CK2)와 제3 클럭신호(CK3)를 수신하여, 두 클럭신호(CK2, CK3)가 모두 로우 상태일 때 하이 상태의 제9 방전제어신호(RVS-9)를 출력하는 제9 NOR 게이트 회로(332-9), 및 제3 클럭신호(CK3)와 제4 클럭신호(CK4)를 수신하여 두 클럭신호(CK3, CK4)가 모두 로우 상태일 때 하이 상태의 제10 방전제어신호(RVS-10)를 출력하는 제10 NOR 게이트 회로(332-10)를 포함한다.
본 발명의 제7 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만으로 설정된다. 특히, 각각의 듀티비는 37.5% 이다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 갖고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때에는 홀수 번째 스테이지들이 정상적으로 동작한다. 또한, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중의 어느 하나의 클럭신호가 하이 상태일 때에는, 짝수 번째 스테이지들이 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 홀수 번째 스테이지 및 짝수 번째 스테이지들의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제7 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제1 방전 트랜지스터(T14) 및 제7 내지 제10 방전 제어신호(RVS-7 ~ RVS-10)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
제7 방전제어신호(RVS-7)는 4n-3번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제7 방전제어신호(RVS-7)에 응답하여 4n-3번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-3번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제7 방전제어신호(RVS-7)는 상기 제1 및 제4 클럭 신호(CK1, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제7 방전제어신호(RVS-7)는 4n-3번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
또한, 제8 방전제어신호(RVS-8)는 4n-2번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제8 방전제어신호(RVS-8)에 응답하여 4n-2번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-2번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제8 방전제어신호(RVS-8)는 상기 제1 및 제2 클럭 신호(CK1, CK2)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제8 방전제어신호(RVS-8)는 4n-2번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
제9 방전제어신호(RVS-9)는 4n-1번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제9 방전제어신호(RVS-9)에 응답하여 4n-1번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-1번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제9 방전제어신호(RVS-9)는 상기 제2 및 제3 클럭 신호(CK2, CK3)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제9 방전제어신호(RVS-9)는 4n-1번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
마지막으로, 제10 방전제어신호(RVS-10)는 4n번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제10 방전제어신호(RVS-10)에 응답하여 4n번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제10 방전제어신호(RVS-10)는 상기 제3 및 제4 클럭 신호(CK3, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제10 방전제어신호(RVS-10)는 4n번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
이로 인해, 각 스테이지의 모든 노드는 제1 내지 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간 및 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서도 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어 전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 8
도 15는 본 발명의 제8 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제7 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 15를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-2)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332, 도 1에 도시됨)는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)를 각각 반전하여 제3 내지 제6 방전제어신호(RVS-3 ~ RVS-6)를 출력하는 제1 내지 제4 인버터 회로(332-3 ~ 332-6)를 포함한다. 본 발명의 제6 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1) 및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제8 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 제7 내지 제10 방전 제어신호(RVS-7 ~ RVS-10)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1) 및 다수의 제3 방전 트랜지스터(T17-2)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다.
다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
또한, 다수의 제3 방전 트랜지스터(T17-2) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
도 14에 도시된 바와 같이, 제7 방전제어신호(RVS-7)는 상기 제1 및 제4 클럭 신호(CK1, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력되고, 제8 방전제어신호(RVS-8)는 상기 제1 및 제2 클럭 신호(CK1, CK2)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 또한, 제9 방전제어신호(RVS-9)는 상기 제2 및 제3 클럭 신호(CK2, CK3)가 모두 로우 상태인 구간에서 하이 상태로 출력되고, 제10 방전제어신호(RVS-10)는 상기 제3 및 제4 클럭 신호(CK3, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제7 및 제9 방전제어신호(RVS-7, RVS-7)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제8 및 제10 방전제어신호(RVS-8, RVS-10)에 응답하여, 4n-2번째 및 4n번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
결과적으로, 게이트 구동회로에 입력되는 클럭신호를 이용하여 방전제어신호를 생성하고, 생성된 방전제어신호를 방전 트랜지스터에 공급하여 동작시킴으로써, 게이트 구동회로 내에 발생하는 플로팅 구간을 제거하여 화질 불량을 제거할 수 있다.
이상에서는 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시 예1
도 1은 본 발명의 제1 실시 예에 따른 액정 표시장치의 평면도이다.
도 1을 참조하면, 액정 표시장치(400)는 영상을 표시하는 액정 표시패널(100), 액정 표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동부(320) 및 액정 표시패널(100)에 게이트 전압을 출력하는 게이트 구동부(210)를 포함한다.
액정 표시패널(100)은 하부기판(110), 하부기판(110)과 마주보는 상부기판(120) 및 하부기판(110)과 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 액정표시패널(100)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소 영역이 정의된다. 각 화소 영역에는 박막 트랜지스터(Tr), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)로 이루어진 화소(P1)가 구비된다. 예를 들어, 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극(미도시)은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극(미도시)은 액정 커패시터(Clc)의 제1 전극인 화소 전극(미도시)에 전기적으로 연결된다. 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 박막 트랜지스터(Tr)의 드레인 전극에 병렬 연결된다.
게이트 구동회로(210)는 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 주변영역(PA)에 형성된다. 게이트 구동회로(210)는 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 게이트 전압을 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 인가한다. 게이트 구동회로(210)는 화소 영역에 구비되는 박막 트랜지스터(Tr)의 제조 공정 시 동시에 형성될 수 있다.
다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 주변영역(PA)에는 다수의 구동 회로 기판(310)이 구비된다. 예를 들어, 다수의 구동 회로 기판(310)은 테이프 캐리어 패키지(Tape Carrier Package: TCP) 또는 칩 온 필름(Chip On Film : COF)일 수 있다. 다수의 구동 회로 기판(310) 상에는 다수의 데이터 구동 칩(320)이 실장된다. 다수의 데이터 구동 칩(320)은 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 다수의 데이터 라인(DL1 ~ DLm)에 데이터 전압을 출력한다.
액정 표시장치(400)는 게이트 구동회로(210)와 다수의 데이터 구동 칩(320)의 구동을 제어하기 위한 컨트롤 인쇄회로기판(330)을 더 구비한다. 컨트롤 인쇄회로기판(330)은 다수의 데이터 구동 칩(320)의 구동을 제어하는 데이터 제어 신호와 영상 데이터를 출력하고, 게이트 구동회로(210)의 구동을 제어하는 게이트 제어 신호를 출력한다.
컨트롤 인쇄회로기판(330)은 외부로부터 영상 데이터를 수신하여 데이터 제어 신호와 게이트 제어 신호를 생성하는 타이밍 컨트롤러(331) 및 게이트 제어 신호를 생성하는 게이트 제어회로(332)를 포함한다. 이때, 컨트롤 인쇄회로기판(330)은 타이밍 컨트롤러를 포함하는 또 다른 인쇄회로기판으로부터 제어 신호를 수신하고, 데이터 제어 신호를 생성하여 출력하는 데이터 인쇄회로기판일 수도 있다.
타이밍 컨트롤러(331)는 다수의 데이터 구동 칩(320)과 게이트 구동회로(210)의 구동을 제어한다. 게이트 제어회로(332)는 게이트 구동회로(210)의 구동을 위한 클럭 신호(CKV, CKVB), 게이트 신호의 개시를 알리는 개시 신호(STV), 방전 제어 신호(RVS-1) 등을 생성한다.
컨트롤 인쇄회로기판(330)은 데이터 제어신호와 영상 데이터를 다수의 구동 회로 기판(310)을 통해 다수의 데이터 구동 칩(320)으로 인가한다. 또한, 인쇄 회로 기판(330)은 게이트 제어 신호를 게이트 구동회로(210)에 인접하는 구동 회로 기판(310)을 통해 게이트 구동회로(210)에 인가한다.
이러한 구동 장치(210, 310) 각각은 적어도 하나의 집적 회로의 형태로 액정 표시패널(100) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 액정 표시패널(100)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이러한 구동 장치(210, 310)가 신호 라인(GL1 ~ GLn, DL1 ~ DLm)) 및 박막 트랜지스터(Tr)와 함께 액정 표시패널(100)에 집적될 수도 있다. 또한, 구동 장치(210, 310, 331, 332)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 외부에 구비될 수 있다.
그러면, 도 2 내지 도 4를 참조하여 게이트 구동회로(210)에 대해서 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)로 이루어진 쉬프트 레지스터(210a) 및 다수의 게이트 라인(GL1 ~ GLn)에 연결되어 다음 스테이지 중의 어느 하나의 스테이지로부터 출력된 게이트 전압에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 방전부(210b)를 더 포함한다.
각 스테이지(ASG-1 ~ ASG-N, ASG-D)는 제1 입력 단자(IN1), 제1 및 제2 클럭 단자(CK1, CK2), 제2 입력 단자(IN2), 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다.
각 스테이지(ASG-1 ~ ASG-N, ASG-D)의 제1 입력 단자(IN1)는 이전 스테이지들 중 어느 하나의 스테이지의 캐리 단자(CR)에 전기적으로 연결되어 캐리 전압을 수신한다. 예를 들어, 본 실시 예에서는 이전 스테이지의 캐리 전압을 수신한다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 첫 번째 스테이지(SRC1)의 제1 입력 단자(IN1)에는 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 제2 입력단자(IN2)는 다음 스테이지들 중 어느 하나의 스테이지의 출력 단자(OUT)에 전기적으로 연결되어 출력 전압을 수신한다. 단, 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 마지막 스테이지(ASG-D)의 제2 입력단자(IN2)에는 개시신호(STV)가 제공된다. 마지막 스테이지(ASG-D)는 바로 이전 스테이지(ASG-N)의 출력 전압을 오프 레벨로 낮추기 위한 더미(dummy) 스테이지이다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 홀수 번째 스테이지(ASG1, ASG3,...ASGn-1, n은 자연수)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CK1)가 제공되고, 제2 클럭단자(CK2)에는 제1 클럭 신호(CK1)와 다른 위상을 갖는 제2 클럭 신호(CK2)가 제공된다. 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)의 위상은 후술한다. 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D) 중 짝수 번째 스테이지(ASG2,...ASGn)의 제1 클럭 단자(CK1)에는 제2 클럭 신호(CK2)가 제공되고, 제2 클럭 단자(CK2)에는 제1 클럭 신호(CK1)가 제공된다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 전압 입력 단자(Vin)에는 게이트 라인을 오프시키는 오프 전압(VSS)이 제공된다. 또한, 마지막 스테이지(ASG-D)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.
다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)이 전기적으로 연결된다. 따라서, 다수의 스테이지(ASG-1 ~ ASG-N, ASG-D)는 출력단자들(OUT)을 통해 게이트 전압을 순차적으로 출력하여 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다. 도 2에 도시된 바와 같이, 하나의 스테이지( ASG-1 ~ ASG-N, ASG-D)는 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 구비된다.
방전부(210b)는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)에 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14) 및 제2 방전 트랜지스터(T17-1)를 포함한다.
제1 방전 트랜지스터(T14)는 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)는 도 1의 게이트 제어회로(332)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 방전부(210b)의 동작에 대한 상세한 설명은 후술한다.
도 3은 게이트 구동회로 중 하나의 스테이지를 설명하기 위한 회로도이다. 단, 게이트 구동회로의 각 스테이지는 더미 스테이지(ASG-D)를 제외하고 서로 동일한 내부 구성을 가지므로, 도 3에서는 하나의 스테이지를 도시하여 설명함으로써 나머지 스테이지들에 대한 설명을 대신한다.
도 3을 참조하면, 각 스테이지(ASG-i)는 해당 게이트 라인에 게이트 온/오프 전압을 공급하는 전압 출력부(211), 전압 출력부(211)를 구동하는 출력 구동부(212), 해당 게이트 라인을 오프 전압(VSS)으로 홀딩하는 제1 홀딩부(213) 및 제2 홀딩부(214)를 포함한다.
전압 출력부(211)는 풀업 트랜지스터(T01) 및 풀다운 트랜지스터(T02)를 포함한다. 풀업 트랜지스터(T01)는 출력 구동부(212)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 풀업 트랜지스터(T01)는 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 출력단자(OUT)로 출력되는 현재 스테이지의 게이트 전압을 제1 클럭단자(CK1)를 통해 제공된 제1 클럭신호(이하, 제1 클럭신호(CKV, 도 2에 도시됨))까지 풀-업시킨다. 풀업 트랜지스터(T01)는 한 프레임 중 제1 클럭신호(CKV)의 하이 구간인 1H 시간 동안만 턴-온되어, 1H 시간 동안 현재 스테이지의 게이트 전압을 하이 상태로 유지시킨다.
풀다운 트랜지스터(T02)는 제2 입력단자(IN2)에 연결된 제어전극, 전압입력단자(Vin)에 연결된 출력전극 및 출력단자(OUT)에 연결된 입력전극으로 이루어진다. 따라서, 풀다운 트랜지스터(T02)는 다음 스테이지의 게이트 전압에 응답하여 제1 클럭신호(CKV)까지 풀업 된 현재 스테이지의 게이트 전압을 전압 입력단자(Vin)를 통해 공급된 오프전압(VSS, 도 2에 도시됨)만큼 풀다운 시킨다. 즉, 풀다운 트랜지스터(T02)는 1H 시간 이후에 턴 온 되어 현재 스테이지의 게이트 전압을 로우 상태로 다운시킨다.
출력 구동부(212)는 버퍼 트랜지스터(T04), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(T09) 및 리셋 트랜지스터(T06)를 포함한다.
버퍼 트랜지스터(T04)는 제1 입력단자(IN1)에 공통으로 연결된 입력전극과 제어전극 및 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 제1 커패시터(C1)는 Q-노드(QN)와 출력단자(OUT) 사이에 연결되고, 제2 커패시터(C2)는 캐리 트랜지스터(T15)의 제어전극과 캐리단자(CR)와의 사이에 연결된다. 한편, 방전 트랜지스터(T09)는 버퍼 트랜지스터(T04)의 출력전극에 연결된 입력전극, 제2 입력단자(IN2)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다.
리셋 트랜지스터(T06)는 리셋 단자(RE)에 연결된 제어전극, 풀업 트랜지스터(T01)의 제어전극에 연결된 입력전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 리셋 트랜지스터(T06)는 리셋단자(RE)를 통해 입력된 마지막 스테이지(ASG-D)로부터 출력된 마지막 캐리 전압에 응답하여 제1 입력단자(IN1)를 통해 입력된 리플 전압을 오프전압(VSS)으로 방전시킨다. 따라서, 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)는 마지막 스테이지(ASG-D)의 마지막 캐리 전압에 응답하여 턴-오프 된다. 결과적으로, 마지막 캐리 전압은 이전 스테이지에 존재하는 N개의 스테이지의 리셋 단자(RE)로 제공되어 N개의 스테이지의 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)를 턴-오프시켜 N개의 스테이지를 리셋시킨다.
버퍼 트랜지스터(T04)가 이전 스테이지의 캐리 전압에 응답하여 턴-온되면, 제1 및 제2 커패시터(C1, C2)가 충전된다. 제1 커패시터(C1)에 풀업 트랜지스터(T01)의 문턱전압(Vth) 이상의 전하가 충전되면, Q-노드(QN)의 전위가 문턱전압 이상으로 상승하여 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)가 턴-온 된다. 이때, 제1 클럭신호(CKV)가 로우 상태이기 때문에, 현재 스테이지의 게이트 전압과 캐리 전압은 로우 구간(1H)동안 로우 상태를 유지한다. 이후, 제1 클럭신호(CKV)가 하이 상태가 되면 제1 클럭신호(CKV)가 출력단자(OUT) 및 캐리단자(CR)로 출력되어 현재 스테이지의 게이트 전압과 캐리 전압은 하이 상태로 전환된다. 즉, 현재 스테이지의 게이트 전압과 캐리 전압은 제1 클럭신호(CKV)의 하이 구간(1H) 만큼 하이 상태를 유지한다.
이후, 방전 트랜지스터(T09)가 다음 스테이지의 게이트 전압에 응답하여 턴-온되면, 제1 커패시터(C1)에 충전된 전하는 방전 트랜지스터(T09)를 통해 오프전압(VSS)으로 방전된다. 따라서, Q-노드(QN)의 전위는 오프전압(VSS)으로 다운된다. 그 결과 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)는 턴-오프된다. 즉, 방전 트랜지스터(T09)는 1H 시간 이후에 턴온 되어 풀업 트랜지스터(T01) 및 캐리 트랜지스터(T15)를 턴-오프시킴으로써, 출력단자(OUT) 및 캐리 단자(CR)로 하이 상태의 현재 스테이지의 게이트 전압 및 캐리 전압이 출력되지 않도록 차단하는 역할을 수행한다.
제1 홀딩부(213)은 제1 내지 제5 인버터 트랜지스터(T13, T07, T12, T08, T03), 제3 및 제4 커패시터(C3, C4)로 이루어진다.
제1 인버터 트랜지스터(T13)는 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 제4 커패시터(C4)를 통해 제2 인버터 트랜지스터(T07)의 출력전극에 연결된 출력전극으로 이루어진다. 제2 인버터 트랜지스터(T07)는 제1 클럭단자(CK1)에 연결된 입력전극, 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 제5 인버터 트랜지스터(T03)의 제어전극에 연결된 출력전극으로 이루어진다. 제3 인버터 트랜지스터(T12)는 제1 인버터 트랜지스터(T13)의 출력전극에 연결된 입력전극, 출력단자(OUT)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 제4 인버터 트랜지스터(T08)는 제5 인버터 트랜지스터(T03)의 제어전극에 연결된 입력전극, 출력단자(OUT)에 연결된 제어전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다. 제5 인버터 트랜지스터(T03)는 제2 인버터 트랜지스터의 출력전극에 연결된 제어전극, 전압입력단자(Vin)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진다.
제3 및 제4 인버터 트랜지스터(T12, T08)는 출력단자(OUT)로 출력되는 하이 상태의 현재 스테이지의 게이트 전압에 응답하여 턴-온되고, 제1 및 제2 인버터 트랜지스터(T13, T07)로부터 출력된 제1 클럭신호(CKV)는 오프전압(VSS)으로 방전된다. 따라서, 제5 인버터 트랜지스터(T03)는 현재 스테이지의 게이트 전압이 하이 상태로 유지되는 1H 시간 동안 턴-오프 상태로 유지된다. 이후, 현재 스테이지의 게이트 전압이 로우 상태로 전환되면, 제3 및 제4 인버터 트랜지스터(T12, T08)는 턴-오프된다. 따라서, 제1 및 제2 인버터 트랜지스터(T13, T07)로부터 출력된 제1 클럭신호(CKV)에 응답하여 제5 인버터 트랜지스터(T03)가 턴-온 된다. 결과적으로, 현재 스테이지의 게이트 전압은 제5 인버터 트랜지스터(T03)에 의해서 한 프레임 중 1H 시간을 제외한 나머지 시간(이하, (n-1)H) 중 제1 클럭신호(CKV)의 하이 구간동안 오프전압(VSS)으로 홀딩된다.
제2 홀딩부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT6, NT7, NT8)로 이루어져 한 프레임 중 (n-1)H동안 현재 스테이지의 게이트 전압 및 캐리 전압이 제1 또는 제2 클럭신호(CKV, CKVB)에 의해서 리플되는 것을 방지한다.
제1 리플 방지 트랜지스터(T10)는 제1 클럭단자(CK1)에 연결된 제어전극, 출력단자(OUT)에 연결된 입력전극 및 Q-노드(QN)에 연결된 출력전극을 포함한다. 제2 리플 방지 트랜지스터(T11)는 제2 클럭단자(CK2)에 연결된 제어전극, 제1 입력단자(IN1)에 연결된 입력전극 및 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 제3 리플 방지 트랜지스터(T05)는 제2 클럭단자(CK2)에 연결된 제어전극, 출력단자(OUT)에 연결된 입력전극 및 전압 입력단자(Vin)에 연결된 출력전극으로 이루어진다.
제1 리플 방지 트랜지스터(T10)는 제1 클럭신호(CKV)에 응답하여 출력단자(OUT)로부터 출력된 현재 스테이지의 게이트 전압(오프전압(VSS)과 동일한 전압레벨을 가짐)을 Q-노드(QN)로 제공한다. 따라서, (n-1)H 시간 중 제1 클럭신호(CKV)의 하이 구간에서 Q-노드(QN)의 전위는 오프전압(VSS)으로 유지된다. 이로써, 제1 리플 방지 트랜지스터(T10)는 (n-1)H 시간 중 제1 클럭신호(CKV)의 하이 구간 동안 풀업 트랜지스터(T1) 및 캐리 트랜지스터(T15)가 턴-온되는 것을 방지한다.
제2 리플 방지 트랜지스터(T11)는 제2 클럭단자(CK2)를 통해 제공된 클럭(이하, 제2 클럭신호(CKVB, 도 2에 도시됨))에 응답하여 제1 입력단자(IN1)를 통해 입력되는 이전 스테이지의 출력 전압(오프전압(VSS)과 동일한 전압레벨을 가짐)을 Q-노드(QN)로 제공한다. 따라서, (n-1)H 시간 중 제2 클럭신호(CKVB)의 하이 구간에서 Q-노드(QN)의 전위는 오프전압(VSS)으로 유지된다. 이로써, 제2 리플 방지 트랜지스터(T11)는 (n-1)H 시간 중 제2 클럭(CKVB)의 하이 구간동안 풀업 및 캐리 트랜지스터(T1, T15)가 턴-온되는 것을 방지한다.
제3 리플 방지 트랜지스터(T05)는 제2 클럭신호(CKVB)에 응답하여 현재 스테이지의 게이트 전압을 오프전압(VSS)으로 방전시킨다. 따라서, 제3 리플 방지 트랜지스터(T05)는 (n-1)H 시간 중 제2 클럭신호(CKVB)의 하이 구간동안 현재 스테이지의 게이트 전압을 오프전압(VSS)으로 유지시킨다.
각 스테이지는 현재 스테이지의 출력 전압을 다음 스테이지에 전달하는 캐리부(215)를 더 포함한다. 캐리부(215)는 Q-노드(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(T15)를 포함한다. 따라서, 캐리 트랜지스터(T15)는 풀업 구동부(213)로부터 출력된 제어전압에 응답하여 캐리 단자(CR)로 출력되는 현재 스테이지의 캐리 전압을 제1 클럭신호(CKV)까지 풀-업시킨다. 캐리 트랜지스터(T15)는 한 프레임 중 1H 시간 동안만 턴-온 되어, 1H 시간 동안 현재 스테이지의 캐리 전압을 하이 상태로 유지시킨다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이고, 도 5는 도 4에 도시된 제1 및 제2 클럭신호 및 방전 제어신호를 나타낸 파형도이다.
도 4를 참조하면, 게이트 구동회로(210)의 쉬프트 레지스터(210a)는 제1 클럭신호(CKV) 및 제2 클럭신호(CKVB)를 수신하여 도 3의 회로에 의한 동작에 의해 해당 게이트 라인에 게이트 전압을 출력한다. 홀수 번째 스테이지(ASG1,...ASGn-1)에서, 제1 클럭신호(CKV)는 게이트 전압으로 사용되고 제2 클럭신호(CKVB)는 리플 방지를 위한 클럭신호로 사용된다. 짝수 번째 스테이지(ASG2,...ASGn)에서, 제2 클럭신호(CKVB)는 게이트 전압으로 사용되고 제1 클럭신호(CKV)는 리플 방지를 위한 클럭신호로 사용된다.
본 발명의 일 실시 예에 따른 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비(duty ratio)는 50% 미만으로 설정된다. 특히, 도 4에서는 본 발명의 일 실시예로 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비가 37.5%로 설정된 경우를 도시하였다. 또한, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 180° 위상차를 갖는다. 이처럼, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB) 각각의 듀티비가 50% 미만일 경우, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)가 모두 로우 상태인 구간이 존재한다.
제1 클럭신호(CKV)과 제2 클럭신호(CKVB) 중의 어느 하나의 클럭신호가 하이 상태일 때에는, 현재 스테이지가 정상적으로 동작한다. 그러나, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)가 모두 로우 상태일 때, 현재 스테이지의 모든 구동 트랜지스터가 동작하지 않아서, 현재 스테이지의 모든 노드가 플로팅(floating) 상태가 된다. 현재 스테이지의 모든 노드가 플로팅 상태가 되면, 현재 게이트 라인으로 인가되는 현재 게이트 전압에 지연(Delay) 문제가 발생한다. 특히, 다음 스테이지로부터 공급되는 현재 게이트 전압에 응답하여 현재 게이트 전압을 오프 전압(VSS)으로 다운시키는 구동 트랜지스터들이 정상적으로 동작하지 못하여, 현재 게이트 전압의 지연 시간이 길어진다. 이러한 지연 문제는 액정 표시패널(100)의 우측으로 갈수록 더욱 심해진다.
따라서, 현재 게이트 전압의 지연 시간을 단축시키고자, 방전부(210b)는 제1 방전 트랜지스터(T14) 및 제2 방전 트랜지스터(T17-1)를 구비한다. 제2 방전 트랜지스터(T17-1)는 게이트 제어회로(332)로부터 방전 제어신호(RVS-1)를 수신하여 현재 게이트 라인의 현재 게이트 전압을 오프 전압(VSS)으로 다운시킨다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)를 수신하여, 제1 및 제2 클럭신호(CKV, CKVB)가 모두 로우 상태일 때 하이 상태의 방전 제어신호(RVS-1)를 출력하는 NOR 게이트 회로(332-1)를 포함한다. 따라서, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 하이 상태를 갖는 방전 제어신호(RVS-1)가 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 방전 제어신호(RVS-1)에 응답하여 제2 방전 트랜지스터(17-1)가 턴 온되면, 현재 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 따라서, 현재 게이트 라인으로 인가된 현재 게이트 전압의 지연을 방지할 수 있다.
한편, 제1 방전 트랜지스터(T14)는 다음 스테이지의 다음 게이트 전압에 응답하여 현재 게이트 라인으로 인가된 현재 게이트 전압을 오프 전압(VSS)으로 유지시킨다. 그러나, 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 게이트 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 상기 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
본 실시 예의 NOR 게이트 회로(332-1)는 게이트 제어회로(332)의 내부에 존재하는 별개의 소프트웨어를 통해 구현될 수 있으며, 별도의 NOR 게이트 회로의 구성에 의해 구현될 수도 있다.
실시 예 2
도 6은 본 발명의 제2 실시 예에 따른 게이트 구동회로의 블럭도이고, 도 7은 도 6에 도시된 제1 내지 제4 클럭신호 및 방전 제어신호를 나타낸 파형도이다.
이하에서, 본 발명의 제1 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 6 및 도 7을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중의 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서, 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후, 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)를 수신하고, 두 클럭신호(CK1, CK3)가 모두 로우 상태일 때 하이 상태의 제1 방전제어신호(RVS-1)를 출력하는 제1 NOR 게이트 회로(332-1), 및 제2 클럭신호(CK2)와 제4 클럭신호(CK4)를 수신하여 두 클럭신호(CK2, CK4)가 모두 로우 상태일 때 하이 상태의 제2 방전제어신호(RVS-2)를 출력하는 제2 NOR 게이트 회로(332-2)를 포함한다. 본 발명의 제2 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만으로 설정된다. 일 예로, 각각의 듀티비는 37.5% 일 수 있다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 갖고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때, 홀수 번째 스테이지들이 정상적으로 동작하고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중 어느 하나의 클럭신호가 하이 상태일 때, 짝수 번째 스테이지들 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 홀수 번째 스테이지들 및 짝수 번째 스테이지들의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제2 실시 예에서, 제1 NOR 게이트 회로(332-1)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 하이 상태의 제1 방전제어신호(RVS-1)를 출력하여 홀수 번째 스테이지들의 모든 노드가 플로팅되지 않도록 한다. 또한, 제2 NOR 게이트 회로(332-1)는 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 하이 상태의 제2 방전제어신호(RVS-2)를 출력하여 짝수 번째 스테이지의 모든 노드가 플로팅 되지 않도록 한다.
이를 위해, 제1 NOR 게이트 회로(332-1)로부터 출력된 제1 방전제어신호(RVS-1)는 홀수 번째 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제1 방전제어신호(RVS-1)에 응답하여 홀수 번째 제2 방전 트랜지스터(17-1)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 또한, 제2 NOR 게이트 회로(332-1)로부터 출력된 제2 방전제어신호(RVS-2)는 짝수 번째 제2 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제2 방전제어신호(RVS-2)에 응답하여 짝수 번째 제2 방전 트랜지스터(17-1)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 제1 내지 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간 및 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 3
도 8은 본 발명의 제3 실시 예에 따른 게이트 구동회로의 블록도이다.
이하에서, 본 발명의 제1 내지 제2 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 8을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CKV) 및 제2 클럭신호(CKVB)를 수신하여 도 3의 회로에 의한 동작에 의해 해당 게이트 라인에 게이트 전압을 출력한다. 홀수 번째 스테이지에서, 제1 클럭신호(CKV)는 게이트 전압으로 사용되고 제2 클럭신호(CKVB)는 리플 방지를 위한 클럭신호로 사용된다. 짝수 번째 스테이지에서, 제2 클럭신호(CKVB)는 게이트 전압으로 사용되고 제1 클럭신호(CKV)는 리플 방지를 위한 클럭신호로 사용된다.
게이트 제어회로(332)는 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)를 수신하여, 두 클럭신호(CKV, CKVB)가 모두 로우 상태일 때 하이 상태를 출력하는 NOR 게이트 회로(332-1)를 포함한다. 본 발명의 제3 실시 예에 따른 제1 클럭신호(CK1)와 제3 클럭신호(CK3) 각각의 듀티비(duty ratio)는 50% 미만, 예를 들어, 37.5%로 설정된다. 또한, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 180°의 위상차를 갖는다.
본 발명의 제3 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 방전 제어신호(RVS-1)에 응답하여 현재 게이트 라인을 오프전압으로 방전시키는 제2 방전 트랜지스터(T17-1) 및 제3 방전 트랜지스터(T17-2)를 포함한다.
제1 방전 트랜지스터(T14)는 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)는 NOR 게이트 회로(332-1)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 제3 방전 트랜지스터(T17-2)는 NOR 게이트 회로(332-1)로부터 생성된 방전 제어 신호(RVS-1)를 수신하는 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)를 수신하는 출력 전극으로 이루어진다. 제2 방전 트랜지스터(T17-1)가 게이트 라인들의 제1 단부에 배치되면, 제3 방전 트랜지스터(T17-2)는 게이트 라인들의 제2 단부에 배치된다. 따라서, 제2 및 제3 방전 트랜지스터(T17-1, T17-2)는 표시 영역(DA)을 기준으로 양측에 각각 배치된다.
NOR 게이트 회로(332-1)로부터 출력된 방전 제어 신호(RVS-1)는 제2 방전 트랜지스터(T17-1)의 제어전극과 제3 방전 트랜지스터(T17-2)의 제어전극에 입력된다. 방전 제어신호(RVS-1)에 응답하여 제2 방전 트랜지스터(T17-1)와 제3 방전 트랜지스터(T17-2)가 턴 온되면, 현재 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 현재 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드는 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 4
도 9는 본 발명의 제4 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제3 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 9를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)중의 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고, 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)를 입력 받아, 두 클럭신호(CK1, CK3)가 모두 로우 상태일 때 하이 상태를 갖는 제1 방전제어신호(RVS-1)를 출력하는 제1 NOR 게이트 회로(332-1), 및 제2 클럭신호(CK2)와 제4 클럭신호(CK4)를 입력 받아 두 클럭신호(CK2, CK4)가 모두 로우 상태일 때 하이 상태를 갖는 제2 방전제어신호(RVS-2)를 출력하는 제2 NOR 게이트 회로(332-2)를 포함한다. 본 발명의 제4 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
본 발명의 제4 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 방전 제어신호(RVS-1)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제2 방전 트랜지스터(T17-1) 및 제3 방전 트랜지스터(T17-2)를 포함한다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때, 홀수 번째 스테이지는 정상적으로 동작한다. 또한, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중 어느 하나의 클럭신호가 하이 상태일 때, 짝수 번째 스테이지는 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 게이트 구동회로(210)의 홀수 번째 스테이지 및 짝수 번째 스테이지에는 동작하는 구동 트랜지스터가 없어서, 홀수 번째 스테이지 및 짝수 번째 스테이지의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제4 실시 예에서, 제1 NOR 게이트 회로(332-1)는 제1 클럭신호(CK1)와 제3 클럭신호(CK3)가 모두 로우 상태일 때 제1 방전 제어신호(RVS-1)를 출력하고, 제2 NOR 게이트 회로(332-1)는 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 제2 방전 제어신호(RVS-2)를 출력한다.
제1 NOR 게이트 회로(332-1)로부터 출력된 제1 방전제어신호(RVS-1)는 홀수 번째 제2 방전 트랜지스터(T17-1) 및 홀수번째 제3 방전 트랜지스터(T17-2)의 제어전극에 입력되고, 제2 NOR 게이트 회로(332-1)로부터 출력된 제2 방전제어신호(RVS-2)는 짝수 번째 제2 방전 트랜지스터(T17-1) 및 짝수번째 제3 방전 트랜지스터(T17-2)의 제어전극에 입력된다. 홀수 번째 및 짝수 번째 제2 방전 트랜지스터(17-1)와 홀수 번째 및 짝수 번째 제3 방전 트랜지스터(T17-2)가 턴 온 되면, 각 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 5
도 10은 본 발명의 제5 실시 예에 따른 게이트 구동회로의 블록도이고, 도 11은 도 10에 도시된 제1 내지 제4 클럭신호 및 제3 내지 제6 방전제어신호의 타이밍이다.
이하에서, 본 발명의 제1 내지 제4 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 10 및 도 11을 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4) 중 어느 두 클럭신호의 동작에 의해 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)를 반전하여 제3 방전제어신호(RVS-3)를 출력하는 제1 인버터 회로(332-3), 제2 클럭신호(CK2)를 반전하여 제4 방전제어신호(RVS-4)를 출력하는 제2 인버터 회로(332-4), 제3 클럭신호(CK3)를 반전하여 제5 방전제어신호(RVS-5)를 출력하는 제3 인버터 회로(332-5), 및 제4 클럭신호(CK4)를 반전하여 제6 반전제어신호(RVS-6)를 출력하는 제4 인버터 회로(332-6)를 포함한다. 본 발명의 제5 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1)및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제5 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제1 방전 트랜지스터(T14) 및 제3 내지 제6 방전 제어신호(RVS-3 ~ RVS-6)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
도 11에 도시된 바와 같이, 제3 및 제5 방전제어신호(RVS-3, RVS-5)는 각각 제1 및 제3 클럭신호(CK1, CK3)로부터 반전된 신호이므로, 제1 및 제3 클럭신호(CK1, Ck3)가 모두 로우인 구간에서 하이 상태를 갖는다. 또한, 제4 및 제6 방전제어신호(RVS-3, RVS-5)는 각각 제2 및 제4 클럭신호(CK2, CK4)로부터 반전된 신호이므로, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우인 구간에서 하이 상태를 갖는다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제3 및 제5 방전제어신호(RVS-3, RVS-5)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제4 및 제6 방전제어신호(RVS-4, RVS-6)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 6
도 12는 본 발명의 제6 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제5 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 12를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-2)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332, 도 1에 도시됨)는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)를 각각 반전하여 제3 내지 제6 방전제어신호(RVS-3 ~ RVS-6)를 출력하는 제1 내지 제4 인버터 회로(332-3 ~ 332-6)를 포함한다. 본 발명의 제6 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1) 및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제6 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 제3 내지 제6 방전 제어신호(RVS-3 ~ RVS-6)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1) 및 다수의 제3 방전 트랜지스터(T17-2)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다.
다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
또한, 다수의 제3 방전 트랜지스터(T17-2) 중 4n-3번째 방전 트랜지스터는 제3 방전 제어 신호(RVS-3)를 수신하고, 4n-2번째 방전 트랜지스터는 제4 방전제어신호(RVS-4)를 수신하며, 4n-1번째 방전 트랜지스터는 제5 방전제어신호(RVS-5)를 수신하며, 4n번째 방전 트랜지스터는 제6 방전제어신호(RVS-6)를 수신한다.
도 11에 도시된 바와 같이, 제3 및 제5 방전제어신호(RVS-3, RVS-5)는 각각 제1 및 제3 클럭신호(CK1, CK3)로부터 반전된 신호이므로, 제1 및 제3 클럭신호(CK1, Ck3)가 모두 로우인 구간에서 하이 상태를 갖는다. 또한, 제4 및 제6 방전제어신호(RVS-3, RVS-5)는 각각 제2 및 제4 클럭신호(CK2, CK4)로부터 반전된 신호이므로, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우인 구간에서 하이 상태를 갖는다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제3 및 제5 방전제어신호(RVS-3, RVS-5)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제4 및 제6 방전제어신호(RVS-4, RVS-6)에 응답하여, 4n-2번째 및 4n번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 7
도 13은 본 발명의 제7 실시 예에 따른 게이트 구동회로의 블록도이고, 도 14는 도 13에 도시된 제1 내지 제4 클럭신호 및 제7 내지 제10 방전제어신호의 타이밍도이다.
이하에서, 본 발명의 제1 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 13 및 도 14를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서, 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-3)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332)는 제1 클럭신호(CK1)와 제4 클럭신호(CK4)를 수신하여, 두 클럭신호(CK1, CK4)가 모두 로우 상태일 때 하이 상태의 제7 방전제어신호(RVS-7)를 출력하는 제7 NOR 게이트 회로(332-7), 및 제1 클럭신호(CK1)와 제2 클럭신호(CK2)를 수신하여 두 클럭신호(CK1, CK2)가 모두 로우 상태일 때 하이 상태의 제8 방전제어신호(RVS-8)를 출력하는 제8 NOR 게이트 회로(332-8)를 포함한다. 또한, 게이트 제어회로(332)는 제2 클럭신호(CK2)와 제3 클럭신호(CK3)를 수신하여, 두 클럭신호(CK2, CK3)가 모두 로우 상태일 때 하이 상태의 제9 방전제어신호(RVS-9)를 출력하는 제9 NOR 게이트 회로(332-9), 및 제3 클럭신호(CK3)와 제4 클럭신호(CK4)를 수신하여 두 클럭신호(CK3, CK4)가 모두 로우 상태일 때 하이 상태의 제10 방전제어신호(RVS-10)를 출력하는 제10 NOR 게이트 회로(332-10)를 포함한다.
본 발명의 제7 실시 예에 따른 제1 내지 제4 클럭신호(CK1, CK2, CK3, CK4) 각각의 듀티비는 50% 미만으로 설정된다. 특히, 각각의 듀티비는 37.5% 이다. 또한, 제1 클럭신호(CK1)와 제3 클럭신호(CK3)는 180°의 위상차를 갖고, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)는 180°의 위상차를 갖는다.
제1 클럭신호(CK1)과 제3 클럭신호(CK3) 중 어느 하나의 클럭신호가 하이 상태일 때에는 홀수 번째 스테이지들이 정상적으로 동작한다. 또한, 제2 클럭신호(CK2)와 제4 클럭신호(CK4) 중의 어느 하나의 클럭신호가 하이 상태일 때에는, 짝수 번째 스테이지들이 정상적으로 동작한다. 그러나, 제1 클럭신호(CK1)과 제3 클럭신호(CK3)가 모두 로우 상태이거나, 제2 클럭신호(CK2)와 제4 클럭신호(CK4)가 모두 로우 상태일 때, 홀수 번째 스테이지 및 짝수 번째 스테이지들의 모든 노드가 플로팅(floating) 상태가 된다.
본 발명의 제7 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제1 방전 트랜지스터(T14) 및 제7 내지 제10 방전 제어신호(RVS-7 ~ RVS-10)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다. 다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
제7 방전제어신호(RVS-7)는 4n-3번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제7 방전제어신호(RVS-7)에 응답하여 4n-3번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-3번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제7 방전제어신호(RVS-7)는 상기 제1 및 제4 클럭 신호(CK1, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제7 방전제어신호(RVS-7)는 4n-3번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
또한, 제8 방전제어신호(RVS-8)는 4n-2번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제8 방전제어신호(RVS-8)에 응답하여 4n-2번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-2번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제8 방전제어신호(RVS-8)는 상기 제1 및 제2 클럭 신호(CK1, CK2)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제8 방전제어신호(RVS-8)는 4n-2번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
제9 방전제어신호(RVS-9)는 4n-1번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제9 방전제어신호(RVS-9)에 응답하여 4n-1번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n-1번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제9 방전제어신호(RVS-9)는 상기 제2 및 제3 클럭 신호(CK2, CK3)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제9 방전제어신호(RVS-9)는 4n-1번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
마지막으로, 제10 방전제어신호(RVS-10)는 4n번째 방전 트랜지스터(T17-1)의 제어전극에 입력된다. 제10 방전제어신호(RVS-10)에 응답하여 4n번째 방전 트랜지스터(17-1)가 턴 온 되면, 4n번째 스테이지의 출력 전압은 오프전압(VSS)으로 방전된다. 도 14에 도시된 바와 같이, 제10 방전제어신호(RVS-10)는 상기 제3 및 제4 클럭 신호(CK3, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 따라서, 상기 제10 방전제어신호(RVS-10)는 4n번째 스테이지들의 모든 노드를 오프 상태로 유지시킬 수 있다.
이로 인해, 각 스테이지의 모든 노드는 제1 내지 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간 및 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서도 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어 전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 방전 트랜지스터(T17-1)에 의해서 오프 전압(VSS)으로 방전된다.
실시 예 8
도 15는 본 발명의 제8 실시 예에 따른 게이트 구동회로의 블럭도이다.
이하에서, 본 발명의 제1 내지 제7 실시 예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 상세한 설명은 생략한다.
도 15를 참조하면, 게이트 구동회로(210)의 각 스테이지는 제1 클럭신호 내지 제4 클럭신호(CK1 ~ CK4) 중 어느 두 클럭신호를 수신하여 게이트 전압을 출력한다. 본 실시 예에서 홀수 번째 스테이지는 제1 클럭신호(CK1) 및 제3 클럭 신호(CK3)를 수신하고, 짝수 번째 스테이지는 제2 클럭신호(CK2) 및 제4 클럭신호(CK4)를 수신한다. 첫 홀수 번째 스테이지(ASG-1)에서, 제1 클럭신호(CK1)는 게이트 전압으로 사용되고 제3 클럭신호(CK3)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 홀수 번째 스테이지(ASG-2)에서, 제3 클럭신호(CK3)는 게이트 전압으로 사용되고 제1 클럭신호(CK1)는 리플 방지를 위한 클럭신호로 사용된다. 첫 짝수 번째 스테이지(ASG-2)에서, 제2 클럭신호(CK2)는 게이트 전압으로 사용되고 제4 클럭신호(CK4)는 리플 방지를 위한 클럭신호로 사용된다. 이후 다음 짝수 번째 스테이지(ASG-4)에서, 제4 클럭신호(CK4)는 게이트 전압으로 사용되고 제2 클럭신호(CK2)는 리플 방지를 위한 클럭신호로 사용된다.
한편, 게이트 제어회로(332, 도 1에 도시됨)는 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)를 각각 반전하여 제3 내지 제6 방전제어신호(RVS-3 ~ RVS-6)를 출력하는 제1 내지 제4 인버터 회로(332-3 ~ 332-6)를 포함한다. 본 발명의 제6 실시 예에 따른 제1 클럭신호(CK1) 내지 제4 클럭신호(CK4)의 각각의 듀티비는 50% 미만, 예를 들어 37.5%로 설정된다. 또한, 제1 클럭신호(CK1) 및 제3 클럭신호(CK3)는 180°의 위상차를 가지며, 제2 및 제4 클럭신호(CK2, CK4)는 180°의 위상차를 갖는다.
본 발명의 제8 실시 예에 따른 방전부(210b)는 다음 게이트 라인으로부터 출력 전압을 수신하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 제1 방전 트랜지스터(T14), 제7 내지 제10 방전 제어신호(RVS-7 ~ RVS-10)에 응답하여 현재 게이트 라인을 오프전압(VSS)으로 방전시키는 다수의 제2 방전 트랜지스터(T17-1) 및 다수의 제3 방전 트랜지스터(T17-2)를 포함한다.
다수의 제1 방전 트랜지스터(T14) 각각은 다음 게이트 라인에 연결된 제어 전극, 현재 스테이지의 게이트 전압을 수신하는 입력 전극 및 오프전압(VSS)을 수신하는 출력 전극으로 이루어진다.
다수의 제2 방전 트랜지스터(T17-1) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
또한, 다수의 제3 방전 트랜지스터(T17-2) 중 4n-3번째 방전 트랜지스터는 제7 방전 제어 신호(RVS-7)를 수신하고, 4n-2번째 방전 트랜지스터는 제8 방전제어신호(RVS-8)를 수신하며, 4n-1번째 방전 트랜지스터는 제9 방전제어신호(RVS-9)를 수신하며, 4n번째 방전 트랜지스터는 제10 방전제어신호(RVS-10)를 수신한다.
도 14에 도시된 바와 같이, 제7 방전제어신호(RVS-7)는 상기 제1 및 제4 클럭 신호(CK1, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력되고, 제8 방전제어신호(RVS-8)는 상기 제1 및 제2 클럭 신호(CK1, CK2)가 모두 로우 상태인 구간에서 하이 상태로 출력된다. 또한, 제9 방전제어신호(RVS-9)는 상기 제2 및 제3 클럭 신호(CK2, CK3)가 모두 로우 상태인 구간에서 하이 상태로 출력되고, 제10 방전제어신호(RVS-10)는 상기 제3 및 제4 클럭 신호(CK3, CK4)가 모두 로우 상태인 구간에서 하이 상태로 출력된다.
따라서, 제1 및 제3 클럭신호(CK1, CK3)가 모두 로우 상태인 구간에서 제7 및 제9 방전제어신호(RVS-7, RVS-7)에 응답하여, 4n-3번째 및 4n-1번째 방전 트랜지스터가 턴 온 되면, 홀수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 또한, 제2 및 제4 클럭신호(CK2, CK4)가 모두 로우 상태인 구간에서 제8 및 제10 방전제어신호(RVS-8, RVS-10)에 응답하여, 4n-2번째 및 4n번째 방전 트랜지스터가 턴 온 되면, 짝수번째 스테이지의 출력 전압이 오프전압(VSS)으로 방전된다. 이로 인해, 각 스테이지의 모든 노드는 오프 상태를 유지하게 된다.
한편, 제1 방전 트랜지스터(T14)는 제어전극을 통해 다음 스테이지의 출력 전압을 수신하여 동작하므로, 다음 스테이지의 동작에 의해 현재 스테이지의 모든 노드가 오프 상태로 유지된다. 더미 스테이지인 마지막 스테이지(ASG-D)는 다음 스테이지로부터 제공되는 다음 출력 전압이 없기 때문에, 마지막 스테이지(ASG-D)로부터 출력된 출력전압은 제2 및 제3 방전 트랜지스터(T17-1, T17-2)에 의해서 오프 전압(VSS)으로 방전된다.
결과적으로, 게이트 구동회로에 입력되는 클럭신호를 이용하여 방전제어신호를 생성하고, 생성된 방전제어신호를 방전 트랜지스터에 공급하여 동작시킴으로써, 게이트 구동회로 내에 발생하는 플로팅 구간을 제거하여 화질 불량을 제거할 수 있다.
이상에서는 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 액정 표시패널 210 : 게이트 구동부
310 : 구동 회로 기판 320 : 데이터 구동부
330 : 컨트롤 인쇄회로기판 331 : 타이밍 컨트롤러
332 : 게이트 제어회로
310 : 구동 회로 기판 320 : 데이터 구동부
330 : 컨트롤 인쇄회로기판 331 : 타이밍 컨트롤러
332 : 게이트 제어회로
Claims (32)
- 종속적으로 서로 연결된 하나 이상의 스테이지를 포함하고, 각 스테이지가 적어도 하나의 클럭 신호에 응답하여 게이트 전압을 대응하는 게이트 라인에 출력하는 게이트 구동회로에서,
상기 각 스테이지는,
상기 게이트 전압을 출력하는 전압 출력부;
상기 전압 출력부를 구동하는 출력 구동부;
상기 게이트 라인을 오프 전압으로 홀딩하는 홀딩부; 및
상기 게이트 라인의 일단에 구비되어 상기 전압 출력부로부터 출력된 상기 게이트 전압에 응답하여 상기 게이트 라인을 상기 오프 전압으로 방전시키는 방전부를 포함하며,
상기 방전부는 상기 전압 출력부로부터 출력되는 상기 게이트 전압을 수신하여 상기 오프 전압으로 방전하는 제1 방전회로;
방전 제어 신호에 응답하여 상기 전압 출력부로부터 출력되는 게이트 전압을 상기 오프 전압으로 방전하는 제2 방전회로; 및
상기 게이트 라인의 타단에 형성되고, 상기 방전 제어 신호를 수신하여 상기 전압 출력부로부터 출력되는 상기 게이트 전압을 상기 오프 전압으로 방전하는 제3 방전 회로를 포함하는 게이트 구동회로. - 삭제
- 제1항에서, 상기 제3 방전회로는 상기 방전 제어신호를 수신하는 제어 전극, 상기 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 갖는 트랜지스터로 이루어진 것을 특징으로 하는 게이트 구동회로.
- 제1항에 있어서, 상기 제1 방전회로는 상기 게이트 라인의 다음 게이트 라인들 중 어느 하나에 연결된 제어 전극, 상기 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 구비하는 트랜지스터로 이루어진 것을 특징으로 하는 게이트 구동회로.
- 제1항에 있어서, 상기 제2 방전 회로는 상기 방전 제어 신호를 수신하는 제어 전극, 상기 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 구비하는 트랜지스터로 이루어진 것을 특징으로 하는 게이트 구동회로.
- 제1항에 있어서, 상기 클럭 신호는 제1 클럭신호 및 제2 클럭 신호를 포함하며, 상기 제1 및 제2 클럭 신호 각각은 0% 초과 50% 미만의 듀티비를 가지며, 상기 제1 및 제2 클럭 신호는 서로 다른 위상을 갖는 것을 특징으로 하는 게이트 구동회로.
- 제6항에 있어서, 상기 방전 제어 신호는 상기 제1 클럭신호와 상기 제2 클럭신호가 모두 로우 상태일 때 하이 상태를 갖는 것을 특징으로 하는 게이트 구동회로.
- 제1항에 있어서, 상기 클럭 신호는 제1 클럭신호 내지 제4 클럭 신호를 포함하며, 상기 제1 내지 제4 클럭신호들 각각은 0% 초과 50% 미만의 듀티비를 가지며, 각각은 서로 다른 위상을 갖는 것을 특징으로 하는 게이트 구동회로.
- 제8항에 있어서, 상기 방전 제어 신호는,
상기 제1 클럭신호와 상기 제3 클럭신호가 모두 로우 상태일 때 하이 상태인 제1 방전 제어 신호, 및
상기 제2 클럭신호와 상기 제4 클럭신호가 모두 로우 상태일 때 하이 상태인 제2 방전 제어 신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제8항에 있어서, 상기 방전 제어 신호는,
상기 제1 클럭신호로부터 반전된 제3 방전 제어신호,
상기 제2 클럭신호로부터 반전된 제4 방전 제어신호,
상기 제3 클럭신호로부터 반전된 제5 방전 제어신호, 및
상기 제4 클럭신호로부터 반전된 제6 방전 제어신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제8항에 있어서, 상기 방전 제어 신호는,
상기 제1 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제7 방전 제어 신호,
상기 제1 및 제2 클럭 신호가 모두 로우 상태일 때 하이 상태인 제8 방전 제어 신호,
상기 제2 및 제3 클럭 신호가 모두 로우 상태일 때 하이 상태인 제9 방전 제어 신호, 및
상기 제3 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제10 방전 제어 신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 행렬 형태로 배열되어 있는 복수의 화소,
상기 화소에 게이트 신호를 전달하는 복수의 게이트 라인,
상기 화소에 데이터 신호를 전달하는 복수의 데이터 라인,
상기 게이트 라인들에 연결되어 있으며 적어도 하나의 클럭신호에 기초하여 상기 게이트 신호를 생성하는 게이트 구동부,
상기 데이터 라인들에 연결되어 상기 데이터 신호를 생성하는 데이터 구동부 및
상기 게이트 구동부 및 데이터 구동부의 동작을 제어하는 제어부를 포함하며,
상기 게이트 구동부는 상기 게이트 라인들의 일단에 구비되어 상기 게이트 신호를 오프 전압으로 방전하는 제1 방전회로;
상기 제어부로부터 출력되는 방전 제어 신호에 응답하여 상기 게이트 신호를 상기 오프 전압으로 방전하는 제2 방전회로; 및
상기 게이트 라인의 타단에 형성되고, 상기 방전 제어 신호를 수신하여 상기 게이트 신호를 상기 오프 전압으로 방전하는 제3 방전 회로를 포함하는 표시장치. - 제12항에 있어서, 상기 게이트 구동부는 종속적으로 서로 연결된 하나 이상의 스테이지를 포함하고, 각 스테이지가 적어도 하나의 클럭 신호에 응답하여 상기 게이트 신호를 대응하는 현재 게이트 라인에 출력하고,
상기 각 스테이지는,
상기 게이트 신호를 출력하는 전압 출력부,
상기 전압 출력부를 구동하는 출력 구동부,
상기 현재 게이트 라인을 오프 전압으로 홀딩하는 홀딩부를 포함하는 표시장치. - 삭제
- 제13항에서, 상기 제3 방전회로는 상기 방전 제어 신호를 수신하는 제어 전극, 상기 현재 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 구비하는 트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
- 제13항에 있어서, 상기 제1 방전회로는 상기 현재 게이트 라인의 다음 게이트 라인들 중 어느 하나에 연결된 제어 전극, 상기 현재 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 구비하는 트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
- 제13항에 있어서, 상기 제2 방전 회로는 상기 방전 제어 신호를 수신하는 제어 전극, 상기 현재 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 구비하는 트랜지스터로 이루어진 것을 특징으로 하는 표시장치.
- 제12항에 있어서, 상기 클럭신호는 제1 클럭신호 및 제2 클럭 신호를 포함하며, 상기 제1 및 제2 클럭 신호 각각은 0% 초과 50% 미만의 듀티비를 가지며, 상기 제1 및 제2 클럭 신호는 서로 다른 위상을 갖는 것을 특징으로 하는 표시장치.
- 제18항에 있어서, 상기 방전 제어 신호는 상기 제1 클럭신호와 상기 제2 클럭신호가 모두 로우 상태일 때 하이 상태인 것을 특징으로 하는 표시장치.
- 제12항에 있어서, 상기 클럭신호는 제1 클럭신호 내지 제4 클럭 신호를 포함하며, 상기 제1 내지 제4 클럭 신호 각각은 0% 초과 50% 미만의 듀티비를 가지며, 각각 서로 다른 위상을 갖는 것을 특징으로 하는 표시장치.
- 제20항에 있어서, 상기 방전 제어 신호는,
상기 제1 클럭신호와 상기 제3 클럭신호가 모두 로우 상태일 때 하이 상태인 제1 방전 제어 신호, 및
상기 제2 클럭신호와 상기 제4 클럭신호가 모두 로우 상태일 때 하이 상태인 제2 방전 제어 신호를 포함하는 것을 특징으로 하는 표시장치. - 제20항에 있어서, 상기 방전 제어 신호는,
상기 제1 클럭신호로부터 반전된 제3 방전 제어신호,
상기 제2 클럭신호로부터 반전된 제4 방전 제어신호,
상기 제3 클럭신호로부터 반전된 제5 방전 제어신호, 및
상기 제4 클럭신호로부터 반전된 제6 방전 제어신호를 포함하는 것을 특징으로 하는 표시장치. - 제20항에 있어서, 상기 방전 제어 신호는,
상기 제1 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제7 방전 제어 신호,
상기 제1 및 제2 클럭 신호가 모두 로우 상태일 때 하이 상태인 제8 방전 제어 신호,
상기 제2 및 제3 클럭 신호가 모두 로우 상태일 때 하이 상태인 제9 방전 제어 신호, 및
상기 제3 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제10 방전 제어 신호를 포함하는 것을 특징으로 하는 표시장치. - 서로 종속적으로 연결되고, 복수의 게이트 라인들에 각각 대응하는 다수의 스테이지를 포함하고, 각 스테이지가 대응하는 게이트 라인에 게이트 신호를 출력하는 쉬프트 레지스터;
현재 스테이지의 다음 스테이지들 중 어느 한 스테이지로부터 출력된 다음 게이트 신호에 응답하여 상기 현재 스테이지로부터 출력된 현재 게이트 신호를 오프 전압으로 방전하는 제1 방전회로;
방전 제어 신호에 응답하여 상기 현재 스테이지에 대응하는 게이트 라인의 제1 단부의 상기 현재 게이트 신호를 상기 오프 전압으로 방전하는 제2 방전회로; 및
상기 방전 제어 신호에 응답하여 상기 현재 스테이지에 대응하는 게이트 라인의 제2 단부의 상기 현재 게이트 신호를 상기 오프 전압으로 방전하는 제3 방전 회로를 포함하는 게이트 구동회로. - 제24항에 있어서, 상기 제1 방전회로는 상기 다음 게이트 신호를 수신하는 제어 전극, 현재 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 포함하는 제1 방전 트랜지스터를 포함하고,
상기 제2 방전회로는 상기 방전 제어 신호를 수신하는 제어 전극, 상기 현재 게이트 라인에 연결된 입력 전극, 및 상기 오프 전압을 수신하는 출력 전극을 포함하는 제2 방전 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제25항에 있어서, 상기 각 스테이지는 제1 클럭신호 및 제2 클럭 신호를 수신하여 상기 게이트 신호를 출력하고,
상기 제1 및 제2 클럭신호는 서로 반대 위상을 가지며, 각각의 듀티비는 0% 초과 50% 미만인 것을 특징으로 하는 게이트 구동회로. - 제26항에 있어서, 상기 방전 제어 신호는 상기 제1 및 제2 클럭 신호가 모두 로우 상태일 때 상기 제2 방전 트랜지스터를 턴 온시키는 것을 특징으로 하는 게이트 구동회로.
- 제24항에 있어서, 상기 쉬프트 레지스터는 제1 클럭신호, 제2 클럭신호, 제3 클럭신호 및 제4 클럭신호를 수신하고,
상기 제1 내지 제4 클럭 신호 각각의 듀티비는 0% 초과 50% 미만이며, 각각은 서로 다른 위상을 갖는 것을 특징으로 하는 게이트 구동회로. - 제28항에 있어서, 상기 제1 및 제3 클럭 신호는 상기 다수의 스테이지 중 홀수번째 스테이지에 인가되고, 상기 제2 및 제4 클럭 신호는 상기 다수의 스테이지 중 짝수번째 스테이지에 인가되며,
상기 방전 제어 신호는 상기 제1 및 제3 클럭 신호가 모두 로우 상태일 때 하이 상태인 제1 방전 제어 신호 및 상기 제2 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제2 방전 제어 신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제28항에 있어서, 상기 제1 및 제3 클럭 신호는 상기 다수의 스테이지 중 홀수번째 스테이지에 인가되고, 상기 제2 및 제4 클럭 신호는 상기 다수의 스테이지 중 짝수번째 스테이지에 인가되며,
상기 방전 제어 신호는 상기 제1 클럭신호로부터 반전된 제3 방전 제어신호,상기 제2 클럭신호로부터 반전된 제4 방전 제어신호, 상기 제3 클럭신호로부터 반전된 제5 방전 제어신호, 및 상기 제4 클럭신호로부터 반전된 제6 방전 제어신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제28항에 있어서, 상기 제1 및 제3 클럭 신호는 상기 다수의 스테이지 중 홀수번째 스테이지에 인가되고, 상기 제2 및 제4 클럭 신호는 상기 다수의 스테이지 중 짝수번째 스테이지에 인가되며,
상기 방전 제어 신호는 상기 제1 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제7 방전 제어 신호, 상기 제1 및 제2 클럭 신호가 모두 로우 상태일 때 하이 상태인 제8 방전 제어 신호, 상기 제2 및 제3 클럭 신호가 모두 로우 상태일 때 하이 상태인 제9 방전 제어 신호, 및 상기 제3 및 제4 클럭 신호가 모두 로우 상태일 때 하이 상태인 제10 방전 제어 신호를 포함하는 것을 특징으로 하는 게이트 구동회로. - 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;
상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동부;
종속적으로 연결된 다수의 스테이지를 포함하고, 상기 표시부에 상기 게이트 신호를 출력하는 게이트 구동부; 및
상기 데이터 구동부 및 게이트 구동부의 동작을 제어하는 제어부를 포함하며,
상기 게이트 구동부는,
서로 종속적으로 연결되고, 복수의 게이트 라인들에 각각 대응하는 다수의 스테이지를 포함하고, 각 스테이지가 대응하는 게이트 라인의 일단에 게이트 신호를 출력하는 쉬프트 레지스터;
현재 스테이지의 다음 스테이지들 중 어느 한 스테이지로부터 출력된 다음 게이트 신호에 응답하여 상기 현재 스테이지로부터 출력된 현재 게이트 신호를 오프 전압으로 방전하는 제1 방전회로;
방전 제어 신호에 응답하여 상기 현재 스테이지에 대응하는 게이트 라인의 제1 단부의 상기 현재 게이트 신호를 상기 오프 전압으로 방전하는 제2 방전회로; 및
상기 방전 제어 신호에 응답하여 상기 현재 스테이지에 대응하는 게이트 라인의 제2 단부의 상기 현재 게이트 신호를 상기 오프 전압으로 방전하는 제3 방전 회로를 포함하는 표시장치.
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