KR102457161B1 - 게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치 - Google Patents

게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치 Download PDF

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Abstract

본 발명의 목적은, 싱글 피딩 방식에 의해 공급된 게이트 펄스에 의해 턴온되는 스위칭 트랜지스터의 턴오프 시점을 제어할 수 있는, 게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치를 제공하는 것이다. 이를 위해, 본 발명에 따른 게이트 드라이버가 내장된 표시패널은, 게이트 라인들과 데이터 라인들이 구비되어 있는 표시영역 및 비표시영역들을 포함한다. 여기서, 서로 마주보고 있는 제1비표시영역과 제2비표시영역 중 제1비표시영역에는 제1게이트 드라이버가 내장되고, 제2비표시영역에는 제2게이트 드라이버가 내장된다. 제1게이트 드라이버를 구성하는 스테이지들은 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 출력하고, 제2게이트 드라이버를 구성하는 스테이지들은 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 출력한다. 홀수번째 게이트 라인들 각각의 끝단에는 제1스위칭부가 연결되고, 짝수번째 게이트 라인들 각각의 끝단에는 제2스위칭부가 연결된다. 제1스위칭부는 제2비표시영역에 구비된 제1저전압 라인, 제1제어라인 및 홀수번째 게이트 라인에 연결되며, 제2스위칭부는 제1비표시영역에 구비된 제2저전압 라인, 제2제어라인 및 짝수번째 게이트 라인에 연결된다.

Description

게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치{DISPLAY PANEL WITH INTEGRATED GATE DRIVER AND DISPLAY APPARATUS USING THE SAME}
본 발명은 표시패널에 관한 것이며, 특히, 게이트 드라이버가 내장되어 있는 표시패널 및 이를 이용한 표시장치에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(Flat Panel Display)가 이용되고 있다. 평판표시장치(이하, 간단히 '표시장치'라 함)에는, 액정표시장치(Liquid Crystal Display) 및 유기발광표시장치(Organic Light Emitting Display Device) 등이 널리 이용되고 있다.
표시장치는 게이트 드라이버, 데이터 드라이버, 패널 및 제어부 등을 포함한다. 상기 패널은 유기발광패널 또는 액정패널일 수 있다.
도 1은 종래의 싱글 피딩 방식에 의해 출력되는 게이트 펄스들의 파형을 나타낸 예시도이다.
게이트 인 패널 방식의 게이트 드라이버는, 복수의 스테이지들을 포함하며, 각각의 스테이지는, 게이트 라인으로, 게이트 신호(Vg)를 출력한다. 게이트 신호(Vg)에는 게이트 펄스가 포함되어 있다.
게이트 인 패널 방식의 게이트 드라이버는, 싱글 피딩 방식으로 구성될 수도 있으며, 더블 피딩 방식으로 구성될 수도 있다.
싱글 피딩 방식의 게이트 드라이버가 적용된 표시패널에서는, 도 1에 도시된 바와 같이, 픽셀(P)들이 배치되어 있는 표시영역의 양쪽에 구비되는 비표시영역들에 스테이지들이 구비된다.
이 경우, 상기 표시영역의 좌측에 배치된 제n스테이지(Stage #n)는, 상기 표시영역에 구비된 제n게이트 라인으로 제n게이트 펄스(GPn)를 공급하며, 상기 표시영역의 우측에 배치된 제n+1스테이지(Stage #n+1)는 제n+1게이트 라인으로 제n+1게이트 펄스(GPn+1)를 출력한다.
상기 제n스테이지(Stage #n)로부터 출력된 상기 제n게이트 펄스(GPn)가 상기 표시영역의 좌측으로부터 우측으로 전송되는 동안, 상기 제n게이트 라인의 로드 등에 의해, 상기 제n게이트 펄스(GPn)의 특성은 점점 변화한다. 상기 제n+1스테이지(Stage #n+1)로부터 출력된 상기 제n+1게이트 펄스(GPn+1)가 상기 표시영역의 우측으로부터 좌측으로 전송되는 동안, 상기 제n+1게이트 라인의 로드 등에 의해, 상기 제n+1게이트 펄스(GPn+1)의 특성은 점점 변화한다.
이러한 특성의 변화는, 게이트 펄스가 표시패널의 각종 로드에 의해 지연되기 때문에 발생된다. 특히, 게이트 펄스의 지연은 표시패널의 양쪽 끝단부에서 심하게 발생된다.
따라서, 상기 표시영역의 좌측에서 측정된 상기 제n게이트 펄스(GPn)의 파형과, 상기 제n+1게이트 펄스(GPn+1)의 파형은, 도 1에 도시된 바와 같이 서로 다른 특성을 갖는다. 이에 따라, 싱글 피딩 방식의 게이트 드라이버가 적용되는 표시패널의 우측과 좌측에서, 영상의 품질의 차이가 발생된다.
부연하여 설명하면, 싱글 피딩 방식의 게이트 드라이버가 적용되면, 홀수 게이트 라인들과 짝수 게이트 라인들 간에 휘도 차이가 발생하여, 가로선 불량이 발생될 수 있다. 이러한 불량은, 게이트 펄스의 지연에 의해, 다음 데이터 신호와 게이트 펄스가 간섭을 일으키기 때문에 발생된다.
예를 들어, 상기 표시패널의 좌측에서 측정된 상기 제n+1게이트 펄스(GPn+1)의 지연폭(B)은 상기 표시패널의 좌측에서 측정된 상기 제n게이트 펄스(GPn)의 지연폭(A)보다 크다. 또한, 상기 표시패널의 우측에서 측정된 상기 제n게이트 펄스(GPn)의 지연폭(B)은 상기 표시패널의 우측에서 측정된 상기 제n+1게이트 펄스(GPn+1)의 지연폭(A)보다 크다.
상기 표시패널의 우측에서 상기 제n게이트 펄스(GPn)의 지연폭(B)이 커지면, 상기 표시패널의 우측에 구비되어, 상기 제n게이트 펄스(GPn)에 의해 오프되어야 하는 트랜지스터가, 여전히 턴온된 상태로 유지될 수 있다는 것을 의미한다. 이 경우, 제n+1게이트 라인에 상기 제n+1게이트 펄스(GPn+1)가 공급될 때까지, 제n게이트 라인에 연결된 트랜지스터가 상기 제n게이트 펄스(GPn)에 의해 온상태로 유지될 수 있다. 따라서, 상기 제n+1게이트 라인에 연결된 픽셀들로 공급되어야 하는 데이터 전압이, 상기 제n게이트 라인의 우측 끝단에 연결된 픽셀들로 공급될 수 있다. 이에 따라, 상기 제n게이트 라인의 우측 끝단에 연결된 픽셀들에서 얼룩 등의 불량이 발생될 수 있다.
또한, 싱글 피딩 방식의 게이트 드라이버가 적용되면, 게이트 펄스의 전압 차이에 의해, 픽셀들 간에 휘도 차이가 발생될 수 있다.
도 2는 종래의 더블 피딩 방식의 게이트 드라이버가 내장되어 있는 표시패널의 구성을 나타낸 예시도이다.
더블 피딩 방식의 게이트 드라이버가 적용된 표시패널에서는, 도 2에 도시된 바와 같이, 픽셀(P)들이 배치되어 있는 표시영역의 양쪽에 구비되는 비표시영역들에 스테이지들이 구비된다.
이 경우, 상기 표시영역의 좌측에 배치된 제1스테이지(Stage #1) 및 상기 표시영역의 우측에 배치된 제1스테이지(Stage #1)는 하나의 동일한 게이트 라인으로 제1게이트 펄스(GP1)를 출력한다.
표시영역의 좌측에 배치된 두 개의 제1스테이지들로부터 동일한 위상 및 파형을 갖는 상기 제1게이트 펄스(GP1)가 하나의 게이트 라인으로 공급되기 때문에, 상기 게이트 라인의 좌측 끝단에 배치된 픽셀들로 공급되는 게이트 펄스의 특성과 우측 끝단에 배치된 픽셀들로 공급되는 게이트 펄스의 특성이 동일 또는 유사하다. 따라서, 표시패널의 우측과 좌측에서, 영상의 품질의 차이가 발생되지 않는다.
그러나, 상기한 바와 같은 더블 피딩 방식의 게이트 드라이버에 적용되는 상기 스테이지는 게이트 라인들 각각 마다 구비되어야 한다. 따라서, 더블 피딩 방식의 게이트 드라이버에 적용되는 스테이지들의 개수는, 싱글 피딩 방식의 게이트 드라이버에 적용되는 스테이지들의 개수보다 많다. 이에 따라, 더블 피딩 방식의 게이트 드라이버가 구비되는 비표시영역의 크기는 싱글 피딩 방식의 게이트 드라이버가 구비되는 비표시영역의 크기보다 크다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 싱글 피딩 방식에 의해 공급된 게이트 펄스에 의해 턴온되는 스위칭 트랜지스터의 턴오프 시점을 제어할 수 있는, 게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 드라이버가 내장된 표시패널은, 게이트 라인들과 데이터 라인들이 구비되어 있는 표시영역 및 상기 표시영역의 외곽에 구비되는 비표시영역들을 포함한다. 여기서, 상기 비표시영역들 중 서로 마주보고 있는 제1비표시영역과 제2비표시영역 중 상기 제1비표시영역에는 제1게이트 드라이버가 내장되고, 상기 제2비표시영역에는 제2게이트 드라이버가 내장된다. 상기 제1게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 출력하고, 상기 제2게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 출력한다. 상기 홀수번째 게이트 라인들 각각의 끝단에는 상기 제2비표시영역에 구비된 제1스위칭부가 연결되고, 상기 짝수번째 게이트 라인들 각각의 끝단에는 상기 제1비표시영역에 구비된 제2스위칭부가 연결된다. 상기 제1스위칭부는 상기 제2비표시영역에 구비된 제1저전압 라인, 상기 제2비표시영역에 구비된 제1제어라인 및 상기 홀수번째 게이트 라인에 연결되며, 상기 제2스위칭부는 상기 제1비표시영역에 구비된 제2저전압 라인, 상기 제2비표시영역에 구비된 제2제어라인 및 상기 짝수번째 게이트 라인에 연결된다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 게이트 라인들과 데이터 라인들이 내장되어 있는 표시패널, 상기 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버 및 상기 데이터 드라이버를 제어하는 제어부를 포함한다. 여기서, 상기 표시패널의 표시영역의 외곽에 배치되어 서로 마주보고 있는 제1비표시영역과 제2비표시영역 중 상기 제1비표시영역에는 제1게이트 드라이버가 내장되고, 상기 제2비표시영역에는 제2게이트 드라이버가 내장된다. 상기 제1게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력하고, 상기 제2게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력한다. 상기 홀수번째 게이트 라인들 각각의 끝단에 구비된 제1스위칭부는, 제1제어신호에 따라 상기 홀수번째 게이트 라인을 제1저전압 라인에 연결시키며, 상기 짝수번째 게이트 라인들 각각의 끝단에 구비된 제2스위칭부는, 제2제어신호에 따라 상기 짝수번째 게이트 라인을 제2저전압 라인에 연결시킨다.
본 발명에 의하면, 싱글 피딩 방식의 게이트 드라이버가 사용되더라도, 게이트 라인의 끝단부에서의 게이트 펄스의 지연이, 더블 피딩 방식의 게이트 드라이버가 사용될 때의 게이트 라인의 끝단부에서의 게이트 펄스의 지연과 동등한 수준으로 감소될 수 있다. 따라서, 픽셀들 간의 전압 차이가 제거될 수 있으며, 이에 따라 화질이 개선될 수 있다.
또한, 본 발명이 싱글 피딩 방식을 이용하고 있기 때문에, 본 발명의 비표시영역의 폭은, 더블 피딩 방식을 이용하는 표시장치의 비표시영역의 폭보다 감소될 수 있다.
도 1은 종래의 싱글 피딩 방식에 의해 출력되는 게이트 펄스들의 파형을 나타낸 예시도.
도 2는 종래의 더블 피딩 방식의 게이트 드라이버가 내장되어 있는 표시패널의 구성을 나타낸 예시도.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 게이트 드라이버가 내장된 표시패널의 일부분을 나타낸 예시도.
도 5는 도 4에 도시된 제1스위칭부의 구성을 나타낸 예시도.
도 6은 도 5에 도시된 제1스위칭부의 등가회로.
도 7은 본 발명에 따른 표시장치에 적용되는 클럭들의 파형을 나타낸 예시도.
도 8은 본 발명에 따른 게이트 드라이버가 내장된 표시패널의 비표시영역의 폭과 종래의 표시패널의 비표시영역의 폭을 나타낸 예시도.
이하, 첨부된 도면을 참조하여 본 발명이 상세히 설명된다.
도 3은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이다.
본 발명에 따른 표시장치는, 도 3에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)(g는 짝수)과 데이터 라인들(DL1 to DLd)(d는 자연수)이 내장되어 있는 표시패널(100), 상기 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300), 상기 데이터 드라이버(300)를 제어하는 제어부(400), 상기 표시패널의 표시영역의 외곽에 배치되어 서로 마주보고 있는 제1비표시영역(NAA1)과 제2비표시영역(NAA2) 중 상기 제1비표시영역(NAA1)에 내장되는 제1게이트 드라이버(210) 및 상기 제2비표시영역(NAA2)에 내장되는 제2게이트 드라이버(220)를 포함한다. 상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이버(220)는 상기 제어부(400)에 의해 제어된다.
첫째, 상기 표시패널(100)은, 본 발명에 따른 게이트 드라이버가 내장된 표시패널(이하, 간단히 '표시패널'이라 함)이다.
상기 표시패널(100)은, 상기 게이트 라인들(GL1 to GLg)과 상기 데이터 라인들(DL1 to Dld)이 내장되어 있는 표시영역(110) 및 상기 표시영역(110)의 외곽에 구비되는 비표시영역들을 포함한다.
상기 비표시영역들 중 상기 제1비표시영역(NAA1)과 상기 제2비표시영역(NAA2)은 상기 표시영역(110)을 사이에 두고 서로 마주보고 있다.
상기 제1비표시영역(NAA1)에는 상기 제1게이트 드라이버(210)가 내장되며, 상기 제2비표시영역(NAA2)에는 상기 제2게이트 드라이버(220)가 내장된다.
상기 표시패널(100)에는 복수의 게이트 라인(GL1 to GLg)들과 데이터 라인(DL1 to DLd)들이 구비되며, 복수의 픽셀(P)들이 구비된다.
상기 픽셀(P)의 구조는 상기 표시장치의 종류에 따라 다양하게 변경될 수 있다.
예를 들어, 상기 표시장치가 유기발광표시장치인 경우, 각 픽셀(P)은, 유기발광다이오드, 데이터 라인(DL)과 게이트 라인(GL)에 연결된 스위칭 트랜지스터들, 상기 스위칭 트랜지스터에 연결되어 유기발광다이오드로 흐르는 전류를 제어하는 구동 트랜지스터들 등을 포함한다.
상기 표시장치가 액정표시장치인 경우, 각 픽셀(P)은, 액정, 픽셀전극 및 스위칭 트랜지스터를 포함하여 구성될 수 있다. 상기 스위칭 트랜지스터는 상기 게이트 라인, 상기 데이터 라인 및 상기 픽셀전극과 연결된다.
본 발명에 따른 표시장치에 구비되는 트랜지스터들은 박막트랜지스터가 될 수 있다.
상기 스위칭 트랜지스터들을 구동하기 위해, 상기 제1게이트 드라이버(210) 또는 상기 제2게이트 드라이버(220)는 게이트 신호를 상기 스위칭 트랜지스터들로 공급된다.
상기 게이트 신호는, 상기 스위칭 트랜지스터를 턴온시키는 게이트 펄스 및 상기 스위칭 트랜지스터를 턴오프시키는 풀다운 신호를 포함한다. 이 경우, 상기 게이트 펄스와 상기 풀다운 신호를 총칭하여 게이트 신호라 한다.
상기 게이트 펄스는, 상기 스위칭 트랜지스터를 턴온시킨다.
상기 게이트 펄스가 공급되지 않는 동안, 상기 게이트 라인으로는, 상기 스위칭 트랜지스터를 턴오프시키는 상기 풀다운 신호가 공급된다. 상기 풀다운 신호 역시, 상기 제1게이트 드라이버(210) 또는 상기 제2게이트 드라이버(220)를 통해, 각 게이트 라인으로 공급된다.
상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이버(220)를 구성하는 트랜지스터들 및 각종 소자들은, 상기 픽셀(P)들을 구성하는 상기 스위칭 트랜지스터들 및 각종 소자들이 상기 표시패널(100)의 상기 표시영역(110)에 구비될 때, 상기 제1비표시영역(NAA1) 및 상기 제2비표시영역(NAA2)에 구비된다. 이와 같이, 상기 표시패널(100)의 비표시영역에 게이트 드라이버를 내장하는 방식은, 게이트 인 패널(GIP) 방식이라 한다. 본 발명은 게이트 인 패널 방식에 의해 제조된 표시패널(100)에 적용된다.
둘째, 상기 제어부(400)는, 외부시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호, 수평동기신호 및 데이터 인에이블 신호 등을 이용하여, 상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이버(220)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 제어부(400)는, 상기 외부시스템으로부터 입력영상데이터 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터를 생성하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터(Data)를 상기 데이터 드라이버(300)와 상기 제1게이트 드라이버(210)와 상기 제2게이트 드라이버(220)로 출력하기 위한 출력부를 포함한다.
상기 제어부(400)는, 상기 외부시스템으로부터 입력되는 입력영상데이터를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터(Data)를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다.
상기 제어부(400)는 상기 외부시스템으로부터 전송되어온 타이밍 신호들을 이용하여, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS) 및 상기 제1게이트 드라이버(210)와 상기 제2게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이버(300)와 상기 제1게이트 드라이버(210)와 상기 제2게이트 드라이버(220)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다.
셋째, 상기 데이터 드라이버(300)는, 상기 제어부(400)로부터 전송되어온 디지털 영상데이터(Data)를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 펄스가 공급되는 기간마다 1수평라인분의 데이터 전압들을 상기 데이터 라인들(DL1 to DLd)에 공급한다. 상기 데이터 드라이버(300)는, 감마전압 발생부로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터(Data)를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을, 상기 데이터 라인으로 공급한다. 상기 데이터 드라이버(300)는, 상기 제어부(400)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
넷째, 상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이버(220)는, 상기에서 설명된 바와 같이, 상기 표시패널(100)의 상기 제1비표시영역(NAA1) 및 상기 제2비표시영역(NAA2)에 실장되며, 이러한 방법은 게이트 인 패널(Gate In Panel : GIP) 방식이라 한다.
상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이는, 상기 제어부(400)로부터 입력되는 상기 게이트 제어신호(GCS)에 응답하여, 상기 표시패널(100)의 상기 게이트 라인들(GL1 to GLg)에 게이트 펄스를 순차적으로 공급한다. 이에 따라, 상기 게이트 펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 스위칭 트랜지스터(TFT)가 턴온되어, 각 픽셀로 영상이 출력될 수 있다.
상기 제1게이트 드라이버(210)는, 도 3에 도시된 바와 같이, 상기 게이트 라인들(GL1 to GLg) 중 홀수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송할 수 있으며, 이 경우, 상기 제2게이트 드라이버(220)는, 도 3에 도시된 바와 같이, 상기 게이트 라인들(GL1 to GLg) 중 짝수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송한다.
또한, 상기 제1게이트 드라이버(210)는, 상기 게이트 라인들(GL1 to GLg) 중 짝수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송할 수 있으며, 이 경우, 상기 제2게이트 드라이버(220)는, 상기 게이트 라인들(GL1 to GLg) 중 홀수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송한다.
이하의 설명에서는, 도 3에 도시된 바와 같이, 상기 게이트 라인들(GL1 to GLg) 중 홀수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송하는 상기 제1게이트 드라이버(210) 및 상기 게이트 라인들(GL1 to GLg) 중 짝수번째 게이트 라인들로 상기 게이트 펄스를 순차적으로 전송하는 상기 제2게이트 드라이버(220)가 내장된 표시패널이 본 발명의 일예로서 설명된다.
상기 제1게이트 드라이버(210)는, 상기 홀수번째 게이트 라인들로 게이트 펄스를 순차적으로 공급하는 스테이지(211)들을 포함하며, 상기 제2게이트 드라이버(210)는, 상기 짝수번째 게이트 라인들로 게이트 펄스를 순차적으로 공급하는 스테이지(221)들을 포함한다.
부연하여 설명하면, 상기 제1게이트 드라이버(210)를 구성하는 상기 스테이지(211)들은 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력하고, 상기 제2게이트 드라이버(220)를 구성하는 상기 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력한다.
상기 홀수번째 게이트 라인들 각각의 끝단에 구비된 제1스위칭부(X1)는, 상기 제어부(400)의 상기 제어신호 생성부로부터 전송되는 제1제어신호(CS1)에 따라 상기 홀수번째 게이트 라인을 제1저전압 라인(VSSL1)에 연결시키며, 상기 짝수번째 게이트 라인들 각각의 끝단에 구비된 제2스위칭부(X2)는, 상기 제어부(400)의 상기 제어신호 생성부로부터 전송되는 제2제어신호(CS2)에 따라 상기 짝수번째 게이트 라인을 제2저전압 라인(VSSL2)에 연결시킨다.
상기 제1스위칭부(X1)는 상기 제2비표시영역(NAA2)에 구비되고, 상기 제2스위칭부(X2)는 상기 제1비표시영역(NAA1)에 구비된다.
상기 제1스위칭부(X1)는 상기 제2비표시영역(NAA2)에 구비된 상기 제1저전압 라인(VSSL1), 상기 제2비표시영역(NAA2)에 구비된 제1제어라인(CL1) 및 상기 홀수번째 게이트 라인에 연결된다.
상기 제2스위칭부(X2)는 상기 제1비표시영역(NAA1)에 구비된 상기 제2저전압 라인(VSSL2), 상기 제2비표시영역(NAA2)에 구비된 제2제어라인(CL2) 및 상기 짝수번째 게이트 라인에 연결된다.
상기 제어부(400)는, 상기 홀수번째 게이트 라인에 연결된 홀수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제1제어신호(CS1)를 상기 제1스위칭부(X1)로 전송하며, 상기 제어부(400)는, 상기 짝수번째 게이트 라인에 연결된 짝수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제2제어신호(SC2)를 상기 제2스위칭부(X2)로 전송한다.
상기 제1스위칭부(X1) 및 상기 제2스위칭부(X2)의 구체적인 구성 및 기능은, 이하에서, 도 4 내지 도 7을 참조하여 상세히 설명된다.
도 4는 본 발명에 따른 게이트 드라이버가 내장된 표시패널의 일부분을 나타낸 예시도이며, 도 5는 도 4에 도시된 제1스위칭부의 구성을 나타낸 예시도이다.
상기에서 설명된 바와 같이, 상기 제1 및 제2게이트 드라이버들(210, 220)가 내장된 표시패널(이하, 간단히 '표시패널'이라 함)(100)은, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 to DLd)이 구비되어 있는 표시영역(110) 및 상기 표시영역의 외곽에 구비되는 비표시영역들(NAA1, NAA2)을 포함한다.
상기 비표시영역들 중 서로 마주보고 있는 상기 제1비표시영역(NAA1)과 상기 제2비표시영역(NAA2) 중 상기 제1비표시영역(NAA1)에는 상기 제1게이트 드라이버(210)가 내장되고, 상기 제2비표시영역(NAA2)에는 상기 제2게이트 드라이버(220)가 내장된다.
상기 제1게이트 드라이버(210)를 구성하는 스테이지(211)들은, 예를 들어, 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 출력하고, 상기 제2게이트 드라이버(220)를 구성하는 스테이지(221)들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 출력한다.
상기 홀수번째 게이트 라인들 각각의 끝단에는, 상기 제2비표시영역(NAA2)에 구비된 상기 제1스위칭부(X1)가 연결되고, 상기 짝수번째 게이트 라인들 각각의 끝단에는 상기 제1비표시영역(NAA1)에 구비된 상기 제2스위칭부(X2)가 연결된다.
상기 제1스위칭부(X1)는, 상기 제2비표시영역(NAA2)에 구비된 상기 제1저전압 라인(VSSL1), 상기 제2비표시영역(NAA2)에 구비된 상기 제1제어라인(CL1) 및 상기 홀수번째 게이트 라인에 연결된다.
상기 제2스위칭부(X2)는 상기 제1비표시영역(NAA1)에 구비된 상기 제2저전압 라인(VSSL2), 상기 제2비표시영역(NAA2)에 구비된 상기 제2제어라인(CL2) 및 상기 짝수번째 게이트 라인에 연결된다.
예를 들어, 도 4에 도시된 상기 표시패널(100)에서, 상기 제1게이트 드라이버(210)를 구성하는 제n스테이지(Stage #n)(211)는 제n게이트 라인(GLn)과 연결되며, 상기 제n게이트 라인(GLn)의 끝단은, 도 5에 도시된 바와 같이, 상기 제2비표시영역(NAA2)에서 상기 제1스위칭부(X1)와 연결된다.
이 경우, 상기 제2게이트 드라이버(220)를 구성하는 제n+1스테이지(Stage #n+1)(221)는 제n+1게이트 라인과 연결되며, 상기 제n+1게이트 라인의 끝단은, 상기 제1비표시영역(NAA1)에서 상기 제2스위칭부(X2)와 연결된다.
또한, 상기 제1게이트 드라이버(210)를 구성하는 제n+2스테이지(Stage #n+2)는 제n+2게이트 라인과 연결되며, 상기 제n+2게이트 라인의 끝단은, 상기 제2비표시영역(NAA2)에서 상기 제1스위칭부(X1)와 연결된다.
또한, 상기 제2게이트 드라이버(220)를 구성하는 제n+3스테이지(Stage #n+3)는 제n+3게이트 라인과 연결되며, 상기 제n+3게이트 라인의 끝단은, 상기 제1비표시영역(NAA1)에서 상기 제2스위칭부(X2)와 연결된다.
상기 제1게이트 드라이버(210)를 구성하는 모든 스테이지(211)들 및 상기 제2게이트 드라이버(220)를 구성하는 모든 스테이지(222)들은, 상기에서 설명된 제n스테이지(Stage #n) 내지 제n+3스테이지(Stage #n+3)들과 동일한 형태로 상기 표시패널(100)에 구비된다.
상기 제1제어신호(CS1)는 상기 제1제어라인(CL1)을 통해 상기 제1스위칭부(X1)로 전송되며, 상기 제2제어신호(CS2)는 상기 제2제어라인(CL2)을 통해 상기 제2스위칭부(X2)로 전송된다.
상기 제1저전압(VSS1)은 상기 제1저전압 라인(VSSL1)을 통해 상기 제1스위칭부(X1)로 전송되며, 상기 제2저전압(VSS2)은 상기 제2저전압 라인(VSSL2)을 통해 상기 제2스위칭부(X2)로 전송된다.
도 6은 도 5에 도시된 제1스위칭부의 등가회로를 나타낸다.
상기 제1스위칭부(X1)는 제1단자, 제2단자 및 제3단자를 포함하는 제1트랜지스터가 될 수 있으며, 상기 제2스위칭부(X2)는 제1단자, 제2단자 및 제3단자를 포함하는 제2트랜지스터가 될 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 상기 제1트랜지스터(ST)의 게이트인 상기 제1단자는, 상기 제1제어라인(CL1)과 연결되고, 상기 제1트랜지스터의 상기 제2단자는 상기 홀수번째 게이트 라인과 연결되고, 상기 제1트랜지스터의 상기 제3단자는 상기 제1저전압 라인(VSSL1)과 연결된다.
이 경우, 상기 홀수번째 게이트 라인은, 도 4 및 도 5에서 설명된 상기 제n게이트 라인(GLn))이 될 수 있다. 상기 제n게이트 라인(GLn)은 상기 제1게이트 드라이버(210)를 구성하는 상기 제n스테이지(Stage #n)가 될 수 있다.
상기 제n게이트 라인(GLn)의 끝단에는 상기 제1트랜지스터(ST)가 연결되고, 상기 제1트랜지스터(ST)의 상기 제3단자와 상기 제1저전압 라인(VSSL1) 사이에는 보조라인(AL)이 연결되며, 상기 보조라인(AL)과 상기 제1저전압 라인(VSSL1)은 컨택홀(CH)을 통해 전기적으로 연결된다.
상기 제2비표시영역(NAA2)에 구비된 모든 상기 제1스위칭부(X1)는 도 5 및 도 6을 참조하여 설명된 제1스위칭부(X1)와 동일한 구조를 갖는다.
또한, 상기 제1비표시영역(NAA1)에 구비된 모든 상기 제2스위칭부(X2)도, 도 5 및 도 6을 참조하여 설명된 제1스위칭부(X1)와 동일한 구조를 갖는다.
따라서, 상기 제2트랜지스터의 게이트인 상기 제1단자는 상기 제2제어라인(CL2)과 연결되고, 상기 제2트랜지스터의 상기 제2단자는 상기 짝수번째 게이트 라인과 연결되며, 상기 제2트랜지스터의 상기 제3단자는 상기 제2저전압 라인(VSSL2)과 연결된다.
상기 짝수번째 게이트 라인의 끝단에는 상기 제2트랜지스터가 연결되고, 상기 제2트랜지스터의 상기 제3단자와 상기 제2저전압 라인(VSSL2) 사이에는 보조라인이 연결되며, 상기 보조라인과 상기 제2저전압 라인(VSSL2)은 컨택홀을 통해 전기적으로 연결된다.
도 7은 본 발명에 따른 표시장치에 적용되는 클럭들의 파형을 나타낸 예시도이다. 도 7을 참조하여 본 발명에 따른 표시장치의 구동 방법을 설명하면 다음과 같다.
첫째, 예를 들어, 도 4에 도시된 제n스테이지(Stage #n)는 제n게이트 라인(GLn)으로 1수평기간 동안 제n게이트 펄스를 출력한다. 이 경우, 상기 제n게이트 펄스는, 상기 제1게이트 드라이버(210)로 전송되는 도 7에 도시된 클럭들 중, 제n클럭(CLKn)에 의해 생성될 수 있다. 도 7에 도시된 상기 클럭들은 상기 제1게이트 드라이버(210)를 구성하는 상기 스테이지(211)들로 공급되며, 상기 스테이지(211)들은 상기 클럭들을 이용하여 홀수번째 게이트 라인들로 출력될 게이트 펄스를 순차적으로 생성한다.
또한, 도 7에 도시된 상기 클럭들은 상기 제2게이트 드라이버(220)를 구성하는 상기 스테이지(221)들로 공급되며, 상기 스테이지(221)들은 상기 클럭들을 이용하여 짝수번째 게이트 라인들로 출력될 게이트 펄스를 순차적으로 생성한다.
둘째, 상기 제n게이트 펄스에 의해, 상기 제n게이트 라인(GLn)에 연결된 스위칭 트랜지스터들이 턴온되며, 상기 스위칭 트랜지스터들에 연결된 픽셀전극(PE)들로 데이터 전압들이 충전된다. 따라서, 상기 제n게이트 라인(GLn)에 연결된 픽셀(P)들을 통해 광이 출력된다.
셋째, 상기 1수평기간이 경과하고, 상기 스위칭 트랜지스터들이 턴오프되어야 하는 시점에, 상기 제어부(200)는 상기 제1스위칭부(X1)를 구성하는 상기 제1제어라인(CL1)으로 상기 제1제어신호(CS1)를 전송한다.
부연하여 설명하면, 상기 제1제어신호(CS1)는 상기 홀수번째 게이트 라인에 연결된 홀수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제1제어라인(CL1)을 통해 공급된다.
상기 제1제어신호(CS1)는 도 7에 도시된 클럭들 중 제n+3클럭(CLKn+3)이 될 수 있다. 예를 들어, 상기 제n+3클럭(CLKn+3)의 라이징 시점은, 상기 제n클럭(CLKn)의 폴링 시점과 동일하다.
넷째, 상기 제1스위칭부(X1)는 상기 제1제어라인(CL1)을 통해 전송되는 상기 제1제어신호(CS1)에 따라 턴온되어, 상기 제n게이트 라인(GLn)을 상기 제1저전압 라인(VSSL1)에 연결시킨다.
상기 제1저전압 라인(VSSL1)을 통해 상기 제1저전압(VSS1)이 상기 제n게이트 라인(GLn)에 연결된 스위칭 트랜지스터들의 게이트들로 공급된다. 따라서, 상기 스위칭 트랜지스터들은 턴오프된다.
이에 따라, 도 1에 도시된 바와 같이, 상기 제n스테이지(Stage #n)로부터 출력되어 상기 표시패널(100)의 우측 끝단으로 공급된 상기 제n게이트 펄스의 지연폭(B)이 증가되어, 폴링 타임이 증가되더라도, 상기 스위칭 트랜지스터들의 턴오프 시간이 증가되지는 않는다.
부연하여 설명하면, 상기 제n게이트 펄스의 지연폭(B)과 상관없이, 상기 제n게이트 라인에 연결된 스위칭 트랜지스터들은, 상기 제1저전압(VSS1)에 의해 턴오프된다. 따라서, 상기 표시패널(100)의 우측에 구비된 스위칭 트랜지스터들의 턴오프 시점은 상기 표시패널(100)의 좌측에 구비된 스위칭 트랜지스터들의 턴오프 시점과 동일 또는 유사해 질 수 있다. 이에 따라, 상기 표시패널(100)의 좌측과 우측에서의 영상 품질이 균일하게 유지될 수 있다.
상기 제2스위칭부(X2) 역시, 상기 제1스위칭부(X1)와 동일한 방법으로 구동될 수 있다.
예를 들어, 상기 제2제어신호(CS2)는 상기 짝수번째 게이트 라인에 연결된 짝수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제2제어라인(CL2)을 통해 공급된다.
이 경우, 상기 제2스위칭부(X2)는 상기 제2제어라인(CL2)을 통해 전송되는 상기 제2제어신호(CS2)에 따라 상기 짝수번째 게이트 라인을 상기 제2저전압 라인(VSSL2)에 연결시킨다.
따라서, 상기 짝수번째 게이트 라인의 우측에 구비된 스위칭 트랜지스터들의 턴오프 시점은 상기 짝수번째 게이트 라인의 좌측에 구비된 스위칭 트랜지스터들의 턴오프 시점과 동일 또는 유사해 질 수 있다. 이에 따라, 상기 표시패널(100)의 좌측과 우측에서의 영상 품질이 균일하게 유지될 수 있다.
도 8은 본 발명에 따른 게이트 드라이버가 내장된 표시패널의 비표시영역의 폭과 종래의 표시패널의 비표시영역의 폭을 나타낸 예시도이다. 도 8에서 (a)는 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 표시패널의 비표시영역(Bezel, NAA)을 나타낸 예시도이며, 도 8에서 (b)는 본 발명에 따른 게이트 드라이버가 내장된 표시패널의 비표시영역의 폭을 나타낸 예시도이다.
상기에서 설명된 바와 같이, 본 발명에서는 싱글 피딩 방식이 이용되더라도, 상기 표시패널(100)의 좌측과 우측에서의 영상의 품질이 균일하게 유지될 수 있다.
일반적으로, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 세로 길이가, 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 세로 길이의 2배가 된다.
따라서, 도 8의 (b)에 도시된 바와 같이, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용한 본 발명에 적용되는 스테이지(211)들의 가로 길이는, 도 8의 (a)에 도시된 바와 같이, 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 가로 길이보다 줄어들 수 있다.
따라서, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용하는 본 발명에 따른 표시패널의 비표시영역의 폭은, 더블 피딩 방식 및 게이트 인 패널 방식을 이용하는 종래의 표시패널의 비표시영역의 폭보다 감소될 수 있다.
예를 들어, 도 8의 (a)에 도시된, 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 종래의 표시패널의 비표시영역의 폭이, 2.8mm라고 할 때, 도 8의 (b)에 도시된 본 발명에 따른 표시패널의 비표시영역의 폭은 2.01mm가 될 수 있다.
부연하여 설명하면, (a)에 도시된 표시패널에 구비된 씰(Seal)의 폭이, (b)에 도시된 표시패널에 구비된 씰(Seal)의 폭과 동일하더라도, (a)에 도시된 스테이지들의 가로 길이가 (b)에 도시된 스테이지(211)들의 가로 길이보다 크기 때문에, (a)에 도시된 비표시영역의 폭이 (b)에 도시된 비표시영역의 폭보다 크다.
따라서, 싱글 피딩 방식을 이용하고 있는 본 발명에 따른 표시패널의 비표시영역의 폭은, 더블 피딩 방식을 이용하는 종래의 표시패널의 비표시영역의 폭보다 작을 수 있다.
특히, 본 발명에 따른 표시패널의 비표시영역(NAA)의 폭은, 종래의 더블 피딩 방식을 이용하는 표시패널의 비표시영역의 폭보다, (a)에 도시된 상기 더블 피딩 방식의 스테이지의 폭에서, (b)에 도시된 상기 싱글 피딩 방식의 스테이지의 폭을 뺀 크기(K) 만큼 감소될 수 있다.
이에 따라, 본 발명은 비표시영역의 폭이 좁은 표시장치의 제조에 이용될 수 있다.
본 발명을 간단히 정리하면 다음과 같다.
첫째, 본 발명은 싱글 피딩 방식 및 게이트 인 패널 방식을 이용하고 있으며, 특히, 저전압(VSS)을 이용하여 게이트 펄스의 폴링 타임을 제어한다. 상기 저전압(VSS)으로는 게이트 펄스의 생성에 이용되는 게이트 로운 전압(VGL)이 이용될 수 있다.
본 발명은 게이트 라인의 로드에 의해, 게이트 펄스의 폴링 타임이 증가되는 것을 방지하기 위해, 상기 게이트 라인의 끝단에서 상기 저전압(VSS)을 상기 게이트 라인에 공급한다.
이에 따라, 상기 게이트 라인에 연결된 스위칭 트랜지스터들이, 정상적인 타이밍에 턴오프될 수 있다. 따라서, 게이트 라인의 좌측 및 우측에 구비된 스위칭 트랜지스터들의 턴오프 시점이 동일 또는 유사해 질 수 있으며, 이에 따라, 표시패널의 좌측 및 우측의 영상의 품질이 균일해 질 수 있다.
둘째, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 세로 길이가, 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 세로 길이의 2배가 되기 때문에, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 가로 길이는, 더블 피딩 방식 및 게이트 인 패널 방식을 이용한 스테이지들의 가로 길이보다 줄어들 수 있다.
따라서, 싱글 피딩 방식 및 게이트 인 패널 방식을 이용하는 본 발명에 따른 표시패널의 비표시영역의 폭은, 더블 피딩 방식 및 게이트 인 패널 방식을 이용하는 종래의 표시패널의 비표시영역의 폭보다 감소될 수 있다. 이에 따라, 본 발명은 비표시영역의 폭이 좁은 표시장치의 제조에 이용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시패널 210 : 제1게이트 드라이버
220 : 제2게이트 드라이버 300 : 데이터 드라이버
400 : 제어부 X1 : 제1스위칭부
X2 : 제2스위칭부

Claims (7)

  1. 게이트 라인들과 데이터 라인들이 구비되어 있는 표시영역; 및
    상기 표시영역의 외곽에 구비되는 비표시영역들을 포함하고,
    상기 비표시영역들 중 서로 마주보고 있는 제1비표시영역과 제2비표시영역 중 상기 제1비표시영역에는 제1게이트 드라이버가 내장되고, 상기 제2비표시영역에는 제2게이트 드라이버가 내장되고,
    상기 제1게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 출력하고, 상기 제2게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 출력하고,
    상기 홀수번째 게이트 라인들 각각의 끝단에는 상기 제2비표시영역에 구비된 제1스위칭부가 연결되고, 상기 짝수번째 게이트 라인들 각각의 끝단에는 상기 제1비표시영역에 구비된 제2스위칭부가 연결되고,
    상기 제1스위칭부는 상기 제2비표시영역에 구비된 제1저전압 라인, 상기 제2비표시영역에 구비된 제1제어라인 및 상기 홀수번째 게이트 라인에 연결되며,
    상기 제2스위칭부는 상기 제1비표시영역에 구비된 제2저전압 라인, 상기 제2비표시영역에 구비된 제2제어라인 및 상기 짝수번째 게이트 라인에 연결되고,
    상기 제1스위칭부는 제1단자, 제2단자 및 제3단자를 포함하는 제1트랜지스터이고,
    상기 제2스위칭부는 제1단자, 제2단자 및 제3단자를 포함하는 제2트랜지스터이고,
    상기 제1트랜지스터의 게이트인 상기 제1단자는 상기 제1제어라인과 연결되고, 상기 제1트랜지스터의 상기 제2단자는 상기 홀수번째 게이트 라인과 연결되고, 상기 제1트랜지스터의 상기 제3단자는 상기 제1저전압 라인과 연결되며,
    상기 제2트랜지스터의 게이트인 상기 제1단자는 상기 제2제어라인과 연결되고, 상기 제2트랜지스터의 상기 제2단자는 상기 짝수번째 게이트 라인과 연결되고, 상기 제2트랜지스터의 상기 제3단자는 상기 제2저전압 라인과 연결되고,
    상기 제1스위칭부는 상기 제1제어라인을 통해 전송되는 제1제어신호에 따라 상기 홀수번째 게이트 라인을 상기 제1저전압 라인에 연결시키며,
    상기 제2스위칭부는 상기 제2제어라인을 통해 전송되는 제2제어신호에 따라 상기 짝수번째 게이트 라인을 상기 제2저전압 라인에 연결시키고
    상기 홀수번째 게이트 라인들로 출력되는 게이트 펄스들의 생성에 이용되는 클럭들 중 어느 하나는 상기 제1제어신호가 되며,
    상기 짝수번째 게이트 라인들로 출력되는 게이트 펄스들의 생성에 이용되는 클럭들 중 어느 하나는 상기 제2제어신호가 되는 게이트 드라이버가 내장된 표시패널.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1제어신호는 상기 홀수번째 게이트 라인에 연결된 홀수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제1제어라인을 통해 공급되며,
    상기 제2제어신호는 상기 짝수번째 게이트 라인에 연결된 짝수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제2제어라인을 통해 공급되는 게이트 드라이버가 내장된 표시패널.
  5. 게이트 라인들과 데이터 라인들이 내장되어 있는 표시패널;
    상기 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버; 및
    상기 데이터 드라이버를 제어하는 제어부를 포함하고,
    상기 표시패널의 표시영역의 외곽에 배치되어 서로 마주보고 있는 제1비표시영역과 제2비표시영역 중 상기 제1비표시영역에는 제1게이트 드라이버가 내장되고, 상기 제2비표시영역에는 제2게이트 드라이버가 내장되고,
    상기 제1게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 홀수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력하고, 상기 제2게이트 드라이버를 구성하는 스테이지들은 상기 게이트 라인들 중 짝수번째 게이트 라인들로 게이트 펄스를 순차적으로 출력하고,
    상기 홀수번째 게이트 라인들 각각의 끝단에 구비된 제1스위칭부는, 제1제어신호에 따라 상기 홀수번째 게이트 라인을 제1저전압 라인에 연결시키며, 상기 짝수번째 게이트 라인들 각각의 끝단에 구비된 제2스위칭부는, 제2제어신호에 따라 상기 짝수번째 게이트 라인을 제2저전압 라인에 연결시키고,
    상기 제1스위칭부는 상기 제2비표시영역에 구비되고, 상기 제2스위칭부는 상기 제1비표시영역에 구비되고,
    상기 제1스위칭부는 상기 제2비표시영역에 구비된 상기 제1저전압 라인, 상기 제2비표시영역에 구비된 제1제어라인 및 상기 홀수번째 게이트 라인에 연결되며,
    상기 제2스위칭부는 상기 제1비표시영역에 구비된 상기 제2저전압 라인, 상기 제2비표시영역에 구비된 제2제어라인 및 상기 짝수번째 게이트 라인에 연결되고,
    상기 제1스위칭부는 제1단자, 제2단자 및 제3단자를 포함하는 제1트랜지스터이고,
    상기 제2스위칭부는 제1단자, 제2단자 및 제3단자를 포함하는 제2트랜지스터이고,
    상기 제1트랜지스터의 게이트인 상기 제1단자는 상기 제1제어라인과 연결되고, 상기 제1트랜지스터의 상기 제2단자는 상기 홀수번째 게이트 라인과 연결되고, 상기 제1트랜지스터의 상기 제3단자는 상기 제1저전압 라인과 연결되며,
    상기 제2트랜지스터의 게이트인 상기 제1단자는 상기 제2제어라인과 연결되고, 상기 제2트랜지스터의 상기 제2단자는 상기 짝수번째 게이트 라인과 연결되고, 상기 제2트랜지스터의 상기 제3단자는 상기 제2저전압 라인과 연결되고,
    상기 제1스위칭부는 상기 제1제어라인을 통해 전송되는 제1제어신호에 따라 상기 홀수번째 게이트 라인을 상기 제1저전압 라인에 연결시키며,
    상기 제2스위칭부는 상기 제2제어라인을 통해 전송되는 제2제어신호에 따라 상기 짝수번째 게이트 라인을 상기 제2저전압 라인에 연결시키고,
    상기 홀수번째 게이트 라인들로 출력되는 게이트 펄스들의 생성에 이용되는 클럭들 중 어느 하나는 상기 제1제어신호가 되며,
    상기 짝수번째 게이트 라인들로 출력되는 게이트 펄스들의 생성에 이용되는 클럭들 중 어느 하나는 상기 제2제어신호가 되는 표시장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제어부는, 상기 홀수번째 게이트 라인에 연결된 홀수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제1제어신호를 상기 제1스위칭부로 전송하며,
    상기 제어부는, 상기 짝수번째 게이트 라인에 연결된 짝수 스위칭 트랜지스터들이 턴오프되어야 하는 시점에 상기 제2제어신호를 상기 제2스위칭부로 전송하는 표시장치.
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