CN102237062B - 栅极驱动电路和具有栅极驱动电路的显示设备 - Google Patents

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Abstract

本发明提供一种栅极驱动电路和具有栅极驱动电路的显示设备。所述栅极驱动电路包括接连地连接至彼此的多个级，并且所述多个级中的每级响应至少一个时钟信号，将栅极电压输出到多条栅极线中的相应的栅极线。所述多个级中的每级包括输出栅极电压的电压输出部件、驱动电压输出部件的输出驱动部件、将栅极线保持在截止电压的保持部件和布置在栅极线的第一端的放电部件，其中，放电部件响应于从电压输出部件输出的栅极电压，用于将栅极线放电至截止电压。

Description

栅极驱动电路和具有栅极驱动电路的显示设备
本申请要求于2010年4月29日提交的第2010-40237号韩国专利申请的优先权，该申请的内容通过引用全部包含于此。
技术领域
本发明涉及一种栅极驱动电路和具有栅极驱动电路的显示设备。更具体地讲，涉及一种能够减少显示缺陷的栅极驱动电路和具有栅极驱动电路的显示设备。
背景技术
通常，液晶显示器(LCD)包括具有下基板、上基板和液晶层的LCD面板，其中，上基板面向下基板，液晶层设置在下基板和上基板之间。所述LCD面板包括多条栅极线、多条数据线和多个像素，其中，每个像素连接到所述多条栅极线中的相应的栅极线和所述多条数据线中的相应的数据线。
LCD包括将栅极脉冲顺序输出到栅极线的栅极驱动电路和将像素电压输出到数据线的数据驱动电路。通常，栅极驱动电路和数据驱动电路以芯片形式被安装在膜或LCD面板上。
近来，一种通过薄膜工艺在下基板上直接形成栅极驱动电路的非晶硅栅极结构已被广泛采用来减少在LCD结构中使用的芯片数量。在所述非晶硅栅极结构中，栅极驱动电路包括至少一个移位寄存器，其中，所述移位寄存器包括接连地连接至彼此的多个级。
在传统的栅极驱动电路中，响应于紧接地随后一级(以下称为“下一级”)的栅极信号，对每级复位。然而，当下一级的栅极信号失真时，用于对布置在栅极驱动电路中的每级复位的功能劣化，从而导致在图像显示中的缺陷。
发明内容
本发明的示例性实施例提供一种能防止显示缺陷的栅极驱动电路。
本发明的示例性实施例提供一种具有栅极驱动电路的显示设备。
根据示例性实施例，栅极驱动电路包括接连地连接至彼此的多个级，所述多个级中的每级响应于至少一个时钟信号，将栅极电压输出到多条栅极线中的相应的栅极线。所述多个级中的每级包括输出栅极电压的电压输出部件、驱动电压输出部件的输出驱动部件、将栅极线保持在截止电压的保持部件和布置在栅极线的第一端的放电部件，其中，所述放电部件响应于从电压输出部件输出的栅极电压，用于将栅极线放电至截止电压。在本示例性实施例中，放电部件包括第一放电电路和第二放电电路，其中，所述第一放电电路接收从电压输出部件输出的栅极电压以将栅极电压放电至截止电压，所述第二放电电路响应于放电控制信号，将从电压输出部件输出的栅极电压放电至截止电压。
根据另一示例性实施例，显示设备包括：按矩阵构造排列的多个像素、将栅极信号施加到所述多个像素的多条栅极线、将数据信号施加到所述多个像素的多条数据线、连接到栅极线以基于至少一个时钟信号来产生栅极信号的栅极驱动器、连接到数据线来产生数据信号的数据驱动器以及控制栅极驱动器和数据驱动器的操作的控制器。在本示例性实施例中，所述栅极驱动器包括第一放电电路和第二放电电路，其中，所述第一放电电路被布置在栅极线的第一端，用于将栅极信号放电至截止电压，所述第二放电电路响应于从控制器输出的放电控制信号，将栅极信号放电至截止电压。
根据上文，在未输入时钟信号的时间段中，布置在栅极驱动电路中的每级可放电至截止电压，从而减少了显示缺陷。
附图说明
参照以下当结合附图考虑时的详细描述，本发明的上述和其他优点将变得显而易见，其中：
图1是示出根据本发明的液晶显示器(LCD)的第一示例性实施例的俯视图；
图2是示出图1中的栅极驱动电路的示例性实施例的框图；
图3是示出栅极驱动电路的一级的示例性实施例的电路图；
图4是示出图1中的栅极驱动电路的示例性实施例的框图；
图5是示出图4中的第一时钟信号、第二时钟信号和放电控制信号的时序图；
图6是示出根据本发明的栅极驱动电路的第二示例性实施例的框图；
图7是示出图6中的第一时钟信号至第四时钟信号以及第一放电控制信号和第二放电控制信号的时序图；
图8是示出根据本发明的栅极驱动电路的第三示例性实施例的框图；
图9是示出根据本发明的栅极驱动电路的第四示例性实施例的框图；
图10是示出根据本发明的栅极驱动电路的第五示例性实施例的框图；
图11是示出图10中的第一时钟信号至第四时钟信号以及第三放电控制信号至第六放电控制信号的时序图；
图12是示出根据本发明的栅极驱动电路的第六示例性实施例的框图；
图13是示出根据本发明的栅极驱动电路的第七示例性实施例的框图；
图14是示出图13中的第一时钟信号至第四时钟信号以及第七放电控制信号至第十放电控制信号的时序图；
图15是示出根据本发明的栅极驱动电路的第八示例性实施例的框图。
具体实施方式
将理解的是，当元件或层被称作在另一元件或层“上”，或者被称作“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上或直接连接或结合到另一元件或层，或者也可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件“上”或“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的组件。如在这里使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
将理解的是，尽管在这里可使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了描述方便，在这里可使用空间相对术语，如“在......下方”、“下面的”、“上面的”、“在......上方”等，来描述如图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为其它元件或特征“下面的”或“在”其它元件或特征“下方”的元件随后将被定位为其它元件或特征“上面的”或“在”其它元件或特征“上方”的元件或特征。因此，示例性术语“下面的”可包括上面的和下面的两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不应理想地或者过于正式地解释它们的意思。
除非这里另外指示或者与上下文明显矛盾，否则这里描述的所有方法可以按合适的顺序被执行。除非另有要求，否则任意和所有例子或示例性语言(如“诸如”)的使用仅意图更好地示出本发明，而不造成对本发明范围的限制。说明书中的语言不应被理解为：将任意未要求保护的元件指示为对在这里使用的本发明的实施是必要的。
以下，将参照附图详细地解释本发明。
实施例1
图1是示出根据本发明的液晶显示器(LCD)的第一示例性实施例的俯视图。
参照图1，LCD 400包括显示图像的LCD面板100、将数据电压输出到LCD面板100的多个数据驱动器320和将栅极电压输出到LCD面板100的栅极驱动器210。
LCD面板100包括下基板110、面向下基板110的上基板120和设置在下基板110和上基板120之间的液晶层(未示出)。LCD面板100包括显示图像的显示区域DA和与显示区域DA相邻的外围区域PA。
在显示区域DA中，按矩阵构造限定多个像素区域，多条栅极线GL1～GLn和多条数据线DL1～DLm被布置在显示区域DA上，其中，所述多条数据线DL1～DLm被设置成与所述栅极线GL1～GLn基本垂直并绝缘。每个像素区域包括具有薄膜晶体管(TFT)Tr、液晶电容器Clc和存储电容器Cst的像素P1。作为示例，在一示例性实施例中，所述TFT Tr包括电气连接到第一栅极线GL1的栅极电极、电气连接到第一数据线DL1的源电极、电气连接到像素电极的漏电极，其中，所述像素电极用作液晶电容器Clc的第一电极。在本示例性实施例中，液晶电容器Clc和存储电容器Cst并行地连接到漏电极。
栅极驱动电路210形成在与栅极线GL1～GLn的一端相邻的外围区域PA上。栅极驱动电路210电气连接到栅极线GL1～GLn的一端，用于将栅极电压顺序施加到栅极线GL1～GLn。尽管可选示例性实施例包括可选的结构，但在一示例性实施例中，栅极驱动电路210可在TFT Tr的制造工艺期间与在像素区域中形成的TFT Tr基本同时形成。
在本示例性实施例中，多个驱动电路板310形成在与数据线DL1～DLm的一端相邻的外围区域PA上。例如，在一示例性实施例中，驱动电路板310可以是带载封装件(TCP)、膜上芯片(COF)或各种其他类似类型的电路板。多个数据驱动芯片320被分别安装在驱动电路板310上。数据驱动芯片320电气连接到数据线DL1～DLm的一端，用于将数据电压施加到数据线DL1～DLm。
LCD 400还可包括控制电路330，用于控制栅极驱动电路210和数据驱动芯片320的操作。在一示例性实施例中，控制电路330可以是印刷电路板(PCB)。控制电路330输出图像数据、用于控制数据驱动芯片320操作的数据控制信号和用于控制栅极驱动电路210操作的栅极控制信号。
控制电路330包括时序控制器331和栅极控制电路332，其中，所述时序控制器331接收来自外部的图像数据来产生数据控制信号，所述栅极控制电路332产生栅极控制信号。在另一示例性实施例中，控制电路330可以是数据电路，所述数据电路接收来自包括用于产生数据控制信号的时序控制器的单独电路的控制信号。示例性实施例包括所有电路可以是PCBs的构造。
时序控制器331控制数据驱动芯片320和栅极控制电路332的操作。栅极控制电路332产生用于驱动栅极驱动电路210的包括时钟信号CKV和CKVB的栅极控制信号、用于指示栅极信号开始的开始信号STV和放电控制信号RVS-1。
控制电路330通过驱动电路板310将数据控制信号和图像数据施加到数据驱动芯片320。另外，控制电路330通过与栅极驱动电路210相邻的驱动电路板310将栅极控制信号施加到栅极驱动电路210。
栅极驱动电路210和数据驱动芯片310中的每个可形成为单个的集成电路芯片，以被直接安装在LCD面板100上、安装在柔性印刷电路膜(未示出)上之后附于LCD面板100或者安装在单独的PCB(未示出)上。另外，栅极驱动电路210和数据驱动芯片310可与栅极线GL1～GLn、数据线DL1～DLm和TFT Tr一起集成在LCD面板100上。此外，在一示例性实施例中，栅极驱动电路210、数据驱动芯片310、时序控制器331和栅极控制电路332可集成于单个芯片中。在此示例性实施例中，电路210、310、331和332中的至少一个或者电路210、310、331和332中的至少一个电路装置可被布置在所述单个芯片外。
以下，将参照图2至图4详细描述栅极驱动电路210。
图2是示出图1中的栅极驱动电路的框图。
参照图2，栅极驱动电路210还包括移位寄存器210a和放电部件210b，其中，在移位寄存器210a中的多个级ASG-1～ASG-N和ASG-D接连地连接到彼此，放电部件210b被连接到栅极线GL1～GLn中的相应的栅极线，用于响应于从当前级之后的级输出的栅极电压而将当前栅极线放电至截止电压VSS。
级ASG-1～ASG-N和ASG-D中的每级包括第一输入端IN、第一时钟端CK1、第二时钟端CK2、第二输入端CT、电压输入端Vin、复位端RE、输入端OUT和进位端CR。
级ASG-2～ASG-N和ASG-D中的每级的第一输入端IN电气连接到在当前级之前的级的进位端CR来接收进位电压。在本示例性实施例中，级ASG-2～ASG-N和ASG-D中的每级从紧接地前一级接收进位电压。并且，在级ASG-1～ASG-N和ASG-D中的第一级ASG-1的第一输入端IN接收指示栅极驱动电路210的操作开始的开始信号STV。级ASG-1～ASG-N中的每级的第二输入端CT电气连接到紧接当前级之后的一级的输出端OUT来接收输出电压。但是，在级ASG-1～ASG-N和ASG-D中的最后级ASG-D的第二输入端CT接收开始信号STV。最后级ASG-D用作虚设级来将最后级ASG-D的前一级ASG-N的输出电压降低到截止电压电平。
在级ASG-1～ASG-N和ASG-D中的每个奇数级ASG-1、ASG-3、......、ASG-N-1(其中，N为自然数)的第一时钟端CK1接收第一时钟信号CKV，在级ASG-1～ASG-N和ASG-D中的每个奇数级ASG-1、ASG-3......和ASG-N-1(其中，N为自然数)的第二时钟端CK2接收相位与第一时钟信号CKV的相位不同的第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB的相位将在后面进行详细描述。在级ASG-1～ASG-N和ASG-D中的每个偶数级ASG-2、......、ASG-N的第一时钟端CK1接收第二时钟信号CKVB，在级ASG-1～ASG-N和ASG-D中的每个偶数级ASG-2、......、ASG-N的第二时钟端CK2接收第一时钟信号CKV。
级ASG-1～ASG-N和ASG-D中的每级的电压输入端Vin接收截止电压VSS；在本示例性实施例的截止电压VSS截止栅极线。另外，最后级ASG-D的输出端OUT电气连接到级ASG-1～ASG-N的复位端RE。
除最后级ASG-D之外，级ASG-1～ASG-N中的每级通过其输出端OUT电气连接到栅极线GL1～GLn中的相应的栅极线，最后级ASG-D电气连接到虚设栅极线DGL。因此，级ASG-1～ASG-N通过它们各自的输出端OUT顺序输出栅极电压来将栅极电压施加到栅极线GL1～GLn。例如，所述多个级中的每级响应于至少一个时钟信号，将栅极电压输出到多条栅极线中的相应的栅极线。如图2所示，级ASG-1～ASG-N和ASG-D被布置在栅极线GL1～GLn的第一端。可选示例性实施例包括所述虚设栅极线被省略或被短路的构造。
放电部件210b包括多个分别与栅极线GL1～GLn相应的独立的放电部件210b。每个放电部件210b包括第一放电晶体管T14和第二放电晶体管T17-1，用于将在栅极线GL1～GLn中的当前栅极线放电至截止电压VSS。
第一放电晶体管T14包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。例如，第一放电晶体管包括连接到与随后级相应的至少一条栅极线的控制电极、连接到相应的栅极线的输入电极以及接收截止电压的输出电极。第二放电晶体管T17-1包括控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极，其中，所述控制电极接收由在图1中示出的栅极控制电路332产生的放电控制信号RVS-1。放电部件210b的操作的详细描述将在后面进行更为详细地描述。
图3是示出栅极驱动电路中的一级的示例性实施例的电路图。在图3中，栅极驱动电路210中除虚设级ASG-D之外的级具有相同的电路构造和功能，因此将示出一级(例如第i级ASG-i)的内部电路构造作为代表性的级。
参照图3，级ASG-i包括将栅极导通/截止电压施加于相应栅极线的电压输出部件211、驱动电压输出部件211的输出驱动部件212以及将相应的栅极线保持在截止电压VSS的第一保持部件213和第二保持部件214。
电压输出部件211包括上拉晶体管T01和下拉晶体管T02。上拉晶体管T01包括连接到输出驱动部件212的输出端(以下，称为Q节点QN)的控制电极、连接到第一时钟端CK1的输入电极和连接到输出端OUT的输出电极。上拉晶体管T01响应于从输出驱动部件212输出的控制电压，将从输出端OUT输出的当前级的栅极电压上拉至通过第一时钟端CK1施加的第一时钟信号CKV(在图2中示出)。上拉晶体管T01在一帧中的与第一时钟信号CKV的高电平期相应的1H时间段期间导通，并在1H时间段期间将当前级的栅极电压保持在高态。
下拉晶体管T02包括连接到第二输入端CT的控制电极、连接到电压输入端Vin的输出电极和连接到输出端OUT的输入电极。因此，下拉晶体管T02响应于下一级的栅极电压，将由第一时钟信号CKV上拉的当前级的栅极电压下拉至通过电压输入端Vin施加的截止电压VSS(在图2中示出)。也就是说，下拉晶体管T02在1H时间段之后导通，用于将当前级的栅极电压降低至低态。
输出驱动部件212包括缓冲晶体管T04、第一电容器C1、第二电容器C2、放电晶体管T09和复位晶体管T06。
缓冲晶体管T04包括共同地连接到第一输入端N的输入电极和控制电极，以及连接到Q节点QN的输出电极。第一电容器C1连接在Q节点QN和输出端OUT之间，第二电容器C2连接在进位晶体管T15的控制电极和进位端CR之间。同时，放电晶体管T09包括连接到缓冲晶体管T04的输出电极的输入电极、连接到第二输入端CT的控制电极和连接到电压输入端Vin的输出电极。
复位晶体管T06包括连接到复位端RE的控制电极、连接到上拉晶体管T01的控制电极的输入电极和连接到电压输入端Vin的输出电极。复位晶体管T06响应于从最后级ASG-D输出并经过复位端RE输入的最后进位电压，将经过第一输入端IN输入的纹波电压放电至截止电压VSS。因此，响应于来自最后级ASG-D的最后进位电压，上拉晶体管T01和进位晶体管T15截止。因此，最后进位电压被提供给前面N个级的复位端RE，于是，布置在前面N个级的每级中的上拉晶体管T01和进位晶体管T15截止，从而复位前面N个级。
当缓冲晶体管T04响应于前一级的进位电压导通时，第一电容器C1和第二电容器C2充电。当第一电容器C1被充有超过上拉晶体管T01的阈值电压Vth的电荷时，Q节点QN的电势变得高于阈值电压Vth以导通上拉晶体管T01和进位晶体管T15。由于第一时钟信号CKV处于低态，因此在第一时钟信号CKV的低电平期1H期间，当前级的栅极电压和进位电压被保持在低态。然后，当第一时钟信号CKV被转变为高态时，第一时钟信号CKV被施加到输出端OUT和进位端CR，从而当前级的栅极电压和进位电压被转变为高态。也就是说，在第一时钟信号CKV的高电平期1H期间，当前级的栅极电压和进位电压被保持在高态。
然后，当放电晶体管T09响应于下一级的栅极电压导通时，充到第一电容器C1的电荷通过放电晶体管T09被放电至截止电压VSS。从而，Q节点QN的电势被降低至截止电压VSS。因此，上拉晶体管T01和进位晶体管T15截止。也就是说，放电晶体管T09在1H时间段之后导通，以截止上拉晶体管T01和进位晶体管T15，从而防止处于高态的当前级的栅极电压和进位电压被分别输出到输出端OUT和进位端CR。
第一保持部件213包括第一倒相晶体管T13、第二倒相晶体管T07、第三倒相晶体管T12、第四倒相晶体管T08、第五倒相晶体管T03、第三电容器C3和第四电容器C4。
第一倒相晶体管T13包括输入电极、控制电极和输出电极，其中，所述输入电极和控制电极共同地连接到第一时钟端CK1和第三电容器C3，所述输出电极经过第四电容器C4连接到第二倒相晶体管T07的输出电极。第二倒相晶体管T07包括输入电极、控制电极和输出电极，其中，所述输入电极连接到第一时钟端CK1和第三电容器C3，所述控制电极经过第三电容C3连接到其输入电极，所述输出电极连接到第五倒相晶体管T03的控制电极。第三倒相晶体管T12包括连接到第一倒相晶体管T13的输出电极的输入电极、连接到输出端OUT的控制电极和连接到电压输入端Vin的输出电极。第四倒相晶体管T08包括输入电极、连接到输出端OUT的控制电极和连接到电压输入端Vin的输出电极，其中，所述输入电极连接到第五倒相晶体管T03的控制电极和第二倒相晶体管T07的输出电极。第五倒相晶体管T03包括连接到第二倒相晶体管T07的输出电极的控制电极、连接到电压输入端Vin的输入电极和连接到输出端OUT的输出电极。
响应于输入到输入端OUT的当前级的处于高态的栅极电压，第三倒相晶体管T 12和第四倒相晶体管T08导通，并且当栅极电压处于高态时，从第一倒相晶体管T13和第二倒相晶体管T07输出的第一时钟信号CKV被放电至截止电压VSS。因此，在当前级的栅极电压被保持在高态的1H时间段内，第五倒相晶体管T03被保持在截止状态。然后，当当前级的栅极电压转变为低态时，第三倒相晶体管T12和第四倒相晶体管T08截止。从而，响应于从第一倒相晶体管T13和第二倒相晶体管T07输出的第一时钟信号CKV，第五倒相晶体管T03导通。因此，在单个帧中除该1H时间段之外的时间段(以下，称为(n-1)H)内，在第一时钟信号CKV的高电平期期间，当前级的栅极电压通过第五倒相晶体管T03被保持在截止电压VSS。
第二保持部件214包括第一纹波防止晶体管T10、第二纹波防止晶体管T 11和第三纹波防止晶体管T05，用于防止当前级的栅极电压和进位电压在单个帧中的(n-1)H时间段内因第一时钟信号CKV或第二时钟信号CKVB而出现波动。
第一纹波防止晶体管T10包括连接到第一时钟端CK1的控制电极、连接到输出端OUT的输入电极和连接到Q节点QN的输出电极。第二纹波防止晶体管T11包括连接到第二时钟端CK2的控制电极、连接到第一输入端IN的输入电极和连接到Q节点QN的输出电极。第三纹波防止晶体管T05包括连接到第二时钟端CK2的控制电极、连接到输出端OUT的输入电极和连接到电压输入端Vin的输出电极。
第一纹波防止晶体管T10响应于第一时钟信号CKV将当前级的栅极电压施加于Q节点QN，其中，所述当前级的栅极电压是从输出端OUT输出并且具有与截止电压VSS的电压电平相同的电压电平。从而，在(n-1)H时间段中的第一时钟信号CKV的高电平期期间，Q节点QN的电势被保持在截止电压VSS。因此，第一纹波防止晶体管T10可防止上拉晶体管T01和进位晶体管T15在(n-1)H时间段中的第一时钟信号CKV的高电平期期间导通。
第二纹波防止晶体管T11响应于经过第二时钟端CK2输入的第二时钟信号CKVB将前一级的输出电压施加于Q节点QN，其中，所述前一级的输出电压是经过第一输入端IN输入的并且基本上具有与截止电压VSS的电压电平相同的电压电平。从而，在(n-1)H时间段中的第二时钟信号CKVB的高电平期期间，Q节点QN的电势被保持在截止电压VSS。因此，第二纹波防止晶体管T11可防止上拉晶体管T01和进位晶体管T15在(n-1)H时间段中的第二时钟信号CKVB的高电平期期间导通。
第三纹波防止晶体管T05响应于第二时钟信号CKVB将当前级的栅极电压放电至截止电压VSS。从而，在(n-1)H时间段中的第二时钟信号CKVB的高电平期期间，第三纹波防止晶体管T05将当前级的栅极电压保持在截止电压VSS。
每级还包括将当前级的输出电压发送到下一级的进位部件215。进位部件215包括进位晶体管T15，所述进位晶体管T15具有连接到Q节点QN的控制电极、连接到第一时钟端CK1的输入电极和连接到进位端CR的输出电极。因此，进位晶体管T15响应于从输出驱动部件212输出的控制电压，将当前级的进位电压上拉至第一时钟信号CKV。进位晶体管T15在单个帧中的1H时间段内导通，从而将当前级的进位电压在1H时间段内保持在高态。
图4是示出图1中的栅极驱动电路的示例性实施例的框图，图5是示出图4中的第一时钟信号、第二时钟信号和放电控制信号的时序图。
参照图4，栅极驱动电路210的移位寄存器210a通过在图3中示出的电路的操作来接收第一时钟信号CKV和第二时钟信号CKVB，以将栅极电压输出到相应的栅极线。在奇数级ASG-1、ASG-3、......、ASG-N-1中，第一时钟信号CKV被用作栅极电压，第二时钟信号CKVB被用作时钟信号，以防止纹波效应的发生。在偶数级ASG-2、......、ASG-N中，第二时钟信号CKVB被用作栅极电压，第一时钟信号CKV被用作时钟信号，以防止纹波效应的发生。
在本示例性实施例中，第一时钟信号CKV和第二时钟信号CKVB中的每个具有小于约50％的占空比。作为示例，在图4中的一示例性实施例的第一时钟信号CKV和第二时钟信号CKVB中的每个可具有约为37.5％的占空比。另外，第一时钟信号CKV和第二时钟信号CKVB具有约180度的相位差。当第一时钟信号CKV和第二时钟信号CKVB中的每个具有小于约50％的占空比时，有下述的时间段：在此时间段期间，第一时钟信号CKV和第二时钟信号CKVB两者处于低态。
当第一时钟信号CKV或第二时钟信号CKVB处于高态时，当前级正常运行。然而，当第一时钟信号CKV和第二时钟信号CKVB两者同时处于低态时，包括在当前级中的所有驱动晶体管不运行，以致当前级的所有节点处于浮置状态，例如，被充有浮置电位。当当前级的所有节点处于浮置状态时，被施加于当前栅极线的栅极电压可被延迟。特别地，响应于从下一级施加的栅极电压将当前栅极电压降低至截止电压VSS的驱动晶体管不正常运行，从而增加了当前栅极电压的延迟时间。靠近LCD面板100右边的延迟时间变得更长，即，在LCD面板100右边的延迟时间大于在LCD面板100左边的延迟时间。
因此，为了减少当前栅极电压的延迟时间，放电部件210b包括第一放电晶体管T14和第二放电晶体管T17-1。第二放电晶体管T17-1从栅极控制电路332接收放电控制信号RVS-1，以将当前栅极线的当前栅极电压降低至截止电压VSS。
同时，栅极控制电路332包括NOR门电路332-1，所述NOR门电路332-1接收第一时钟信号CKV和第二时钟信号CKVB，并当第一时钟信号CKV或第二时钟信号CKVB两者处于低态时，输出处于高态的放电控制信号RVS-1。从而，当第一时钟信号CKV和第二时钟信号CKVB两者处于低态时，处于高态的放电控制信号RVS-1被输入到第二放电晶体管T17-1的控制电极。当第二放电晶体管T17-1响应于放电控制信号RVS-1导通时，当前级的输出电压被放电至截止电压VSS。因此，可防止施加到当前栅极线的当前栅极电压的延迟。
第一放电晶体管T14响应于下一级的下一栅极电压，将施加到当前栅极线的当前栅极电压保持在截止电压VSS。然而，由于最后级ASG-D是最终的级并且最后级ASG-D不接收从随后的级提供的栅极电压，所以从最后级ASG-D输出的输出电压被第二放电晶体管T17-1放电至截止电压VSS。
尽管可选的示例性实施例包括NOR门电路332-1通过单独的NOR门电路来被物理实施的构造，但是在本示例性实施例中，NOR门电路332-1可通过在栅极控制电路332中的另外的硬件来被实施。
实施例2
图6是示出根据本发明的栅极驱动电路的第二示例性实施例的框图，图7是示出图6中的第一时钟信号至第四时钟信号以及放电控制信号的时序图。在图6和图7中，相同的标号指示与在第一示例性实施例中的元件相同的元件，从而相同元件的详细描述将被省略。
参照图6和图7，栅极驱动电路210的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。
然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压以及第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压以及第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压以及第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。
同时，栅极控制电路332包括第一NOR门电路332-1和第二NOR门电路332-2。第一NOR门电路332-1接收第一时钟信号CK1和第三时钟信号CK3，并当第一时钟信号CK1和第三时钟信号CK3两者处于低态时，输出具有高态的第一放电控制信号RVS-1。第二NOR门电路332-2接收第二时钟信号CK2和第四时钟信号CK4，并当第二时钟信号CK2和第四时钟信号CK4两者处于低态时，输出具有高态的第二放电控制信号RVS-2。在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有约小于50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
当第一时钟信号CK1或第三时钟信号CK3处于高态时，奇数级正常运行，并且当第二时钟信号CK2或第四时钟信号CK4处于高态时，偶数级正常运行。然而，当第一时钟信号CK1和第三时钟信号CK3两者处于低态或者第二时钟信号CK2和第四时钟信号CK4两者处于低态时，奇数级和偶数级的所有节点处于浮置状态。
在第二示例性实施例中，当第一时钟信号CK1和第三时钟信号CK3两者处于低态时，第一NOR门电路332-1输出具有高态的第一放电控制信号RVS-1，以便奇数级的所有节点不在浮置状态下充电。另外，当第二时钟信号CK2和第四时钟信号CK4两者处于低态时，第二NOR门电路332-2输出具有高态的第二放电控制信号RVS-2，以便偶数级的所有节点不在浮置状态下充电。
为了这个目的，从第一NOR门电路332-1输出的第一放电控制信号RVS-1被输入到奇数级的第二放电晶体管T17-1的控制电极。当奇数级的第二放电晶体管T17-1响应于第一放电控制信号RVS-1导通时，每级的输出电压被放电至截止电压VSS。另外，从第二NOR门电路332-2输出的第二放电控制信号RVS-2被输入到偶数级的第二放电晶体管T17-1的控制电极。当第二放电晶体管T17-1响应于第二放电控制信号RVS-2导通时，每级的输出电压被放电至截止电压VSS。因此，在第一时钟信号CK1和第三时钟信号CK3处于低态期间的时间段内以及第二时钟信号CK2和第四时钟信号CK4处于低态期间的时间段内，每级的所有节点可被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。由于最后级ASG-D，即虚设级，不接收从随后的级提供的输出电压，所以从最后级ASG-D输出的输出电压被第二放电晶体管T17-1放电至截止电压VSS。
实施例3
图8是示出根据本发明的栅极驱动电路的第三示例性实施例的框图。在图8中，相同的标号指示在第一示例性实施例和第二示例性实施例中的相同的元件，因此相同元件的详细描述将被省略。
参照图8，栅极驱动电路210中的每级通过在图3中示出的电路的操作来接收第一时钟信号CKV和第二时钟信号CKVB，以将栅极电压输出到相应的栅极线。在奇数级中，第一时钟信号CKV被用作栅极电压，第二时钟信号CKVB被用作时钟信号，以防止纹波效应的发生。在偶数级中，第二时钟信号CKVB被用作栅极电压，第一时钟信号CKV被用作时钟信号，以防止纹波效应的发生。
栅极驱动电路332包括NOR门电路332-1，所述NOR门电路332-1接收第一时钟信号CKV和第二时钟信号CKVB，并当第一时钟信号CKV和第二时钟信号CKVB两者处于低态时，输出具有高态的放电控制信号RVS-1。在本示例性实施例中，第一时钟信号CKV和第二时钟信号CKVB中的每个具有小于约50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CKV和第二时钟信号CKVB中的每个可具有约37.5％的占空比。另外，第一时钟信号CKV和第二时钟信号CKVB具有约180度的相位差。
根据本示例性实施例的放电部件210b包括第一放电晶体管T14、第二放电晶体管T17-1和第三放电晶体管T17-2，其中，所述第一放电晶体管T14从下一栅极线接收输出电压，以将当前栅极线放电至截止电压VSS，所述第二放电晶体管T17-1和所述第三放电晶体管T17-2响应于放电控制信号RVS-1，将当前栅极线放电至截止电压VSS。
第一放电晶体管T14包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。第二放电晶体管T17-1包括接收从NOR门电路332-1产生的放电控制信号RVS-1的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。第三放电晶体管T17-2包括接收从NOR门电路332-1产生的放电控制信号RVS-1的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。为了示图的清楚，图8中的单个的NOR电路332-1被示出在移位寄存器的两侧上；在移位寄存器的两侧上的NOR电路332-1是相同的元件。第二放电晶体管T17-1被布置在栅极线的第一端，第三放电晶体管T17-2被布置在栅极线的第二端。也就是说，第二放电晶体管T17-1和第三放电晶体管T17-2被布置在关于设置在两者之间的显示区DA而相对的位置。
从NOR门电路332-1输出的放电控制信号RVS-1被施加到第二放电晶体管T17-1的控制电极和第三放电晶体管T17-2的控制电极。当第二放电晶体管T17-1和第三放电晶体管T17-2响应于放电控制信号RVS-1导通时，当前级的输出电压被放电至截止电压VSS。因此，当前级的所有节点被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。由于最后级ASG-D，即虚设级，不接收来自随后的级的输出电压，所以从最后级ASG-D输出的输出电压被第二放电晶体管T17-1和第三放电晶体管T17-2放电至截止电压VSS。
实施例4
图9是示出根据本发明的栅极驱动电路的第四示例性实施例的框图。在图9中，相同的标号指示在第一至第三示例性实施例中的相同的元件，从而相同元件的详细描述将被省略。
参照图9，栅极驱动电路210中的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压，第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压，第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压，第二时钟信号CK2被用作时钟信号，以防止纹波效应的发生。
同时，栅极控制电路332包括第一NOR门电路332-1和第二NOR门电路332-2。第一NOR门电路332-1接收第一时钟信号CK1和第三时钟信号CK3，并当第一时钟信号CK1和第三时钟信号CK3两者处于低态时，输出具有高态的第一放电控制信号RVS-1。第二NOR门电路332-2接收第二时钟信号CK2和第四时钟信号CK4，并当第二时钟信号CK2和第四时钟信号CK4两者处于低态时，输出具有高态的第二放电控制信号RVS-2。在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有小于约50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
根据本示例性实施例的放电部件210b包括第一放电晶体管T14、第二放电晶体管T17-1和第三放电晶体管T17-2，其中，所述第一放电晶体管T14从下一栅极线接收输出电压，以将当前栅极线放电至截止电压VSS，所述第二放电晶体管T17-1和所述第三放电晶体管T17-2响应于放电控制信号RVS-1，将当前栅极线放电至截止电压VSS。
当第一时钟信号CK1或第三时钟信号CK3处于高态时，奇数级正常运行。另外，当第二时钟信号CK2或第四时钟信号CK4处于高态时，偶数级正常运行。然而，当第一时钟信号CK1和第三时钟信号CK3两者处于低态或者第二时钟信号CK2和第四时钟信号CK4两者处于低态时，奇数级和偶数级的驱动晶体管没有运行，因此奇数级和偶数级的所有节点在浮置状态下充电。
在本示例性实施例中，当第一时钟信号CK1和第三时钟信号CK3两者处于低态时，第一NOR门电路332-1输出第一放电控制信号RVS-1，并且当第二时钟信号CK2和第四时钟信号CK4两者处于低态时，第二NOR门电路332-2输出第二放电控制信号RVS-2。
从第一NOR门电路332-1输出的第一放电控制信号RVS-1被输入到奇数级的第二放电晶体管T17-1和第三放电晶体管T17-2的控制电极，从第二NOR门电路332-2输出的第二放电控制信号RVS-2被施加到偶数级的第二放电晶体管T17-1和第三放电晶体管T17-2的控制电极。当奇数级和偶数级的第二放电晶体管T17-1和第三放电晶体管T17-2导通时，从每级输出的输出电压被放电至截止电压VSS。因此，每级的所有节点可被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。最后级ASG-D，即虚设级，不接收从随后的级提供的输出电压，因此从最后级ASG-D输出的输出电压被第二放电晶体管T17-1和第三放电晶体管T17-2放电至截止电压VSS。
实施例5
图10是示出根据本发明的栅极驱动电路的第五示例性实施例的框图，图11是示出图10中的第一时钟信号至第四时钟信号以及第三放电控制信号至第六放电控制信号的时序图。在图10中，相同的标号指示在第一至第四示例性实施例中的相同的元件，从而相同元件的详细描述将被省略。
参照图10和图11，栅极驱动电路210中的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压，第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压，第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。
同时，栅极控制电路332包括第一倒相电路332-3、第二倒相电路332-4、第三倒相电路332-5和第四倒相电路332-6，其中，所述第一倒相电路332-3将第一时钟信号CK1倒相以输出第三放电控制信号RVS-3，所述第二倒相电路332-4将第二时钟信号CK2倒相以输出第四放电控制信号RVS-4，所述第三倒相电路332-5将第三时钟信号CK3倒相以输出第五放电控制信号RVS-5，所述第四倒相电路332-6将第四时钟信号CK4倒相以输出第六放电控制信号RVS-6。在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有小于约50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
根据本示例性实施例的放电部件210b包括多个第一放电晶体管T14、多个第二放电晶体管T17-1，其中，所述每个第一放电晶体管T14从下一栅极线接收输出电压并将当前栅极线放电至截止电压VSS，所述每个第二放电晶体管T17-1响应于第三放电控制信号RVS-3至第六放电控制信号RVS-6，将当前栅极线放电至截止电压VSS。
第一放电晶体管T14中的每个包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。在第二放电晶体管T17-1中，第4n-3放电晶体管接收第三放电控制信号RVS-3(其中，n为自然数)，第4n-2放电晶体管接收第四放电控制信号RVS-4，第4n-1放电晶体管接收第五放电控制信号RVS-5，第4n放电晶体管接收第六放电控制信号RVS-6。
如图11所示，由于第三放电控制信号RVS-3和第五放电控制信号RVS-5是分别通过将第一时钟信号CK1和第三时钟信号CK3倒相来获得的，所以在第一时钟信号CK1和第三时钟信号CK3处于低态的时间段期间，第三放电控制信号RVS-3和第五放电控制信号RVS-5分别处于高态。另外，由于第四放电控制信号RVS-4和第六放电控制信号RVS-6是分别通过将第二时钟信号CK2和第四时钟信号CK4倒相来获得的，所以在第二时钟信号CK2和第四时钟信号CK4处于低态的时间段期间，第四放电控制信号RVS-4和第六放电控制信号RVS-6分别处于高态。
因此，当第4n-3放电晶体管和第4n-1放电晶体管响应于第三放电控制信号RVS-3和第五放电控制信号RVS-5，在第一时钟信号CK1和第三时钟信号CK3两者处于低态期间的时间段内导通时，从奇数级输出的输出电压被放电至截止电压VSS。另外，当第4n-2放电晶体管和第4n放电晶体管响应于第四放电控制信号RVS-4和第六放电控制信号RVS-6，在第二时钟信号CK2和第四时钟信号CK4两者处于低态期间的时间段内导通时，从偶数级输出的输出电压被放电至截止电压VSS。因此，每级的所有节点被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。最后级ASG-D，即虚设级，不接收来自随后的级的输出电压，因此从最后级ASG-D输出的输出电压被第二放电晶体管T17-1放电至截止电压VSS。
实施例6
图12是示出根据本发明的栅极驱动电路的第六示例性实施例的框图。在图12中，相同的标号指示在第一至第五示例性实施例中的相同的元件，从而相同元件的详细描述将被省略。
参照图12，栅极驱动电路210中的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压，第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压，第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压，第二时钟信号CK2被用作时钟信号，以防止纹波效应的发生。
同时，栅极控制电路332(在图1中示出)包括第一倒相电路、第二倒相电路、第三倒相电路和第四倒相电路(参照图10)，其中，所述第一倒相电路、第二倒相电路、第三倒相电路和第四倒相电路分别将第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4倒相，以分别输出第三放电控制信号RVS-3、第四放电控制信号RVS-4、第五放电控制信号RVS-5和第六放电控制信号RVS-6。在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有小于约50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
根据本示例性实施例的放电部件210b包括多个第一放电晶体管T14、多个第二放电晶体管T17-1和多个第三放电晶体管T17-2，其中，所述每个第一放电晶体管T14从下一栅极线接收输出电压并将当前栅极线放电至截止电压VSS，所述每个第二放电晶体管T17-1和第三放电晶体管T17-2响应于第三放电控制信号RVS-3至第六放电控制信号RVS-6，将当前栅极线放电至截止电压VSS。
第一放电晶体管T14中的每个包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。
在第二放电晶体管T17-1中，第4n-3放电晶体管接收第三放电控制信号RVS-3，第4n-2放电晶体管接收第四放电控制信号RVS-4，第4n-1放电晶体管接收第五放电控制信号RVS-5，第4n放电晶体管接收第六放电控制信号RVS-6。
此外，在第三放电晶体管T17-2中，第4n-3放电晶体管接收第三放电控制信号RVS-3，第4n-2放电晶体管接收第四放电控制信号RVS-4，第4n-1放电晶体管接收第五放电控制信号RVS-5，第4n放电晶体管接收第六放电控制信号RVS-6。
如图12所示，由于第三放电控制信号RVS-3和第五放电控制信号RVS-5是分别通过将第一时钟信号CK1和第三时钟信号CK3倒相来获得的，所以当第一时钟信号CK1和第三时钟信号CK3处于低态时，第三放电控制信号RVS-3和第五放电控制信号RVS-5分别处于高态。另外，由于第四放电控制信号RVS-4和第六放电控制信号RVS-6是分别通过将第二时钟信号CK2和第四时钟信号CK4倒相来获得的，所以当第二时钟信号CK2和第四时钟信号CK4处于低态时，第四放电控制信号RVS-4和第六放电控制信号RVS-6分别处于高态。
因此，当第4n-3放电晶体管和第4n-1放电晶体管响应于第三放电控制信号RVS-3和第五放电控制信号RVS-5，在第一时钟信号CK1和第三时钟信号CK3两者处于低态期间的时间段内导通时，从奇数级输出的输出电压被放电至截止电压VSS。另外，当第4n-2放电晶体管和第4n放电晶体管响应于第四放电控制信号RVS-4和第六放电控制信号RVS-6，在第二时钟信号CK2和第四时钟信号CK4两者处于低态期间的时间段内导通时，从偶数级输出的输出电压被放电至截止电压VSS。因此，每级的所有节点被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。最后级ASG-D，即虚设级，不接收来自随后的级的输出电压，因此从最后级ASG-D输出的输出电压被第二放电晶体管T17-1和第三放电晶体管T17-2放电至截止电压VSS。
实施例7
图13是示出根据本发明的栅极驱动电路的第七示例性实施例的框图，图14是示出图13中的第一时钟信号CK1至第四时钟信号CK4以及第七放电控制信号RVS-7至第十放电控制信号RVS-10的时序图。在图13和图14中，相同的标号指示在第一示例性实施例中的相同的元件，因此相同元件的详细描述将被省略。
参照图13和图14，栅极驱动电路210的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压，第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压，第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压，第二时钟信号CK2被用作时钟信号，以防止纹波效应的发生。
同时，栅极控制电路332包括第七NOR门电路332-7、第八NOR门电路332-8、第九NOR门电路332-9和第十NOR门电路332-10。第七NOR门电路332-7接收第一时钟信号CK1和第四时钟信号CK4，并当第一时钟信号CK1和第四时钟信号CK4两者处于低态时，输出处于高态的第七放电控制信号RVS-7。第八NOR门电路332-8接收第一时钟信号CK1和第二时钟信号CK2，并当第一时钟信号CK1和第二时钟信号CK2两者处于低态时，输出处于高态的第八放电控制信号RVS-8。第九NOR门电路332-9接收第二时钟信号CK2和第三时钟信号CK3，并当第二时钟信号CK2和第三时钟信号CK3两者处于低态时，输出处于高态的第九放电控制信号RVS-9。第十NOR门电路332-10接收第三时钟信号CK3和第四时钟信号CK4，并当第三时钟信号CK3和第四时钟信号CK4两者处于低态时，输出处于高态的第十放电控制信号RVS-10。
在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有小于50％约的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
当第一时钟信号CK1或第三时钟信号CK3处于高态时，奇数级正常运行。另外，当第二时钟信号CK2或第四时钟信号CK4处于高态时，偶数级正常运行。然而，当第一时钟信号CK1和第三时钟信号CK3两者处于低态或者第二时钟信号CK2和第四时钟信号CK4两者处于低态时，奇数级和偶数级的所有节点在浮置状态下充电。
根据本示例性实施例的放电部件210b包括多个第一放电晶体管T14和多个第二放电晶体管T17-1，其中，所述每个第一放电晶体管T14从下一栅极线接收输出电压并将当前栅极线放电至截止电压VSS，所述每个第二放电晶体管T17-1响应于第七放电控制信号RVS-7至第十放电控制信号RVS-10，将当前栅极线放电至截止电压VSS。
第一放电晶体管T14中的每个包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。在第二放电晶体管T17-1中，第4n-3放电晶体管接收第七放电控制信号RVS-7，第4n-2放电晶体管接收第八放电控制信号RVS-8，第4n-1放电晶体管接收第九放电控制信号RVS-9，第4n放电晶体管接收第十放电控制信号RVS-10。
第七放电控制信号RVS-7被施加到第4n-3放电晶体管T17-1的控制电极。当第4n-3放电晶体管T17-1响应于第七放电控制信号RVS-7导通时，第4n-3级的输出电压被放电至截止电压VSS。如图14所示，当第一时钟信号CK1和第四时钟信号CK4两者处于低态时，第七放电控制信号RVS-7以高态被输出。因此，第4n-3级的所有节点被第七放电控制信号RVS-7保持在截止状态。
此外，第八放电控制信号RVS-8被施加到第4n-2放电晶体管T17-1的控制电极。当第4n-2放电晶体管T17-1响应于第八放电控制信号RVS-8导通时，第4n-2级的输出电压被放电至截止电压VSS。如图14所示，当第一时钟信号CK1和第二时钟信号CK2两者处于低态时，第八放电控制信号RVS-8以高态被输出。因此，第4n-2级的所有节点被第八放电控制信号RVS-8保持在截止状态。
第九放电控制信号RVS-9被施加到第4n-1放电晶体管T17-1的控制电极。当第4n-1放电晶体管T17-1响应于第九放电控制信号RVS-9导通时，第4n-1级的输出电压被放电至截止电压VSS。如图14所示，当第二时钟信号CK2和第三时钟信号CK3两者处于低态时，第九放电控制信号RVS-9以高态被输出。因此，第4n-1级的所有节点被第九放电控制信号RVS-9保持在截止状态。
第十放电控制信号RVS-10被施加到第4n放电晶体管T17-1的控制电极。当第4n放电晶体管T17-1响应于第十放电控制信号RVS-10导通时，第4n级的输出电压被放电至截止电压VSS。如图14所示，当第三时钟信号CK3和第四时钟信号CK4两者处于低态时，第十放电控制信号RVS-10以高态被输出。因此，第4n级的所有节点被第十放电控制信号RVS-10保持在截止状态。
因此，在第一时钟信号CK1和第三时钟信号CK3两者处于低态的时间段中以及在第二时钟信号CK2和第四时钟信号CK4两者处于低态的时间段中，每级的所有节点被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。最后级ASG-D，即虚设级，不接收来自随后的级的输出电压，因此从最后级ASG-D输出的输出电压被第二放电晶体管T17-1放电至截止电压VSS。
实施例8
图15是示出根据本发明的栅极驱动电路的第八示例性实施例的框图。在图15中，相同的标号指示在第一至第七示例性实施例中的相同的元件，因此相同元件的详细描述将被省略。
参照图15，栅极驱动电路210中的每级接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4中的两个来输出栅极电压。在本示例性实施例中，奇数级接收第一时钟信号CK1和第三时钟信号CK3，偶数级接收第二时钟信号CK2和第四时钟信号CK4。在第一奇数级ASG-1中，第一时钟信号CK1被用作栅极电压，第三时钟信号CK3被用作时钟信号，以防止纹波效应的发生。然后，在下一奇数级ASG-3，即第二奇数级中，第三时钟信号CK3被用作栅极电压，第一时钟信号CK1被用作时钟信号，以防止纹波效应的发生。在第一偶数级ASG-2中，第二时钟信号CK2被用作栅极电压，第四时钟信号CK4被用作时钟信号，以防止纹波效应的发生。然后，在下一偶数级ASG-4，即第二偶数级中，第四时钟信号CK4被用作栅极电压，第二时钟信号CK2被用作时钟信号，以防止纹波效应的发生。
栅极控制电路332(在图1中示出)包括第一倒相电路、第二倒相电路、第三倒相电路和第四倒相电路(参照图10)，其中，所述第一倒相电路、第二倒相电路、第三倒相电路和第四倒相电路分别将第一时钟信号CK1至第四时钟信号CK4倒相，以分别输出第七放电控制信号RVS-7、第八放电控制信号RVS-8、第九放电控制信号RVS-9和第十放电控制信号RVS-10。在本示例性实施例中，第一时钟信号CK1至第四时钟信号CK4中的每个具有小于约50％的占空比。作为示例，在一示例性实施例中的第一时钟信号CK1至第四时钟信号CK4中的每个可具有约37.5％的占空比。另外，第一时钟信号CK1和第三时钟信号CK3具有约180度的相位差，第二时钟信号CK2和第四时钟信号CK4具有约180度的相位差。
根据本示例性实施例的放电部件210b包括多个第一放电晶体管T14、多个第二放电晶体管T17-1和多个第三放电晶体管T17-2，其中，所述每个第一放电晶体管T14从下一栅极线接收输出电压并将当前栅极线放电至截止电压VSS，所述每个第二放电晶体管T17-1和第三放电晶体管T17-2响应于第七放电控制信号RVS-7至第十放电控制信号RVS-10，将当前栅极线放电至截止电压VSS。
第一放电晶体管T14中的每个包括连接到下一栅极线的控制电极、接收当前级的栅极电压的输入电极和接收截止电压VSS的输出电极。
在第二放电晶体管T17-1中，第4n-3放电晶体管接收第七放电控制信号RVS-7，第4n-2放电晶体管接收第八放电控制信号RVS-8，第4n-1放电晶体管接收第九放电控制信号RVS-9以及第4n放电晶体管接收第十放电控制信号RVS-10。
此外，在第三放电晶体管T17-2中，第4n-3放电晶体管接收第七放电控制信号RVS-7，第4n-2放电晶体管接收第八放电控制信号RVS-8，第4n-1放电晶体管接收第九放电控制信号RVS-9以及第4n放电晶体管接收第十放电控制信号RVS-10。
如图15所示，当第一时钟信号CK1和第四时钟信号CK4两者处于低态时，第七放电控制信号RVS-7以高态被输出，当第一时钟信号CK1和第二时钟信号CK2两者处于低态时，第八放电控制信号RVS-8以高态被输出，当第二时钟信号CK2和第三时钟信号CK3两者处于低态时，第九放电控制信号RVS-9以高态被输出，当第三时钟信号和第四时钟信号两者处于低态时，第十放电控制信号RVS-10以高态被输出。
因此，当第4n-3放电晶体管和第4n-1放电晶体管响应于第七放电控制信号RVS-7和第九放电控制信号RVS-9，在第一时钟信号CK1和第三时钟信号CK3两者处于低态的时间段中导通时，奇数级的输出电压被放电至截止电压VSS。另外，当第4n-2放电晶体管和第4n放电晶体管响应于第八放电控制信号RVS-8和第十放电控制信号RVS-10，在第二时钟信号CK2和第四时钟信号CK4两者处于低态的时间段中导通时，偶数级的输出电压被放电至截止电压VSS。因此，每级的所有节点被保持在截止状态。
同时，由于第一放电晶体管T14通过经其控制电极接收下一级的输出电压来被操作，所以当前级的所有节点通过下一级的操作被保持在截止状态。最后级ASG-D，即虚设级，不接收来自随后的级的输出电压，因此从最后级ASG-D输出的输出电压被第二放电晶体管T17-1和第三放电晶体管T17-2放电至截止电压VSS。
因此，放电控制信号可使用输入到栅极驱动电路的时钟信号来被产生，并且产生的放电控制信号被施加于放电晶体管以操作放电晶体管。因此，发生在栅极驱动电路的操作中的浮置时间段可被去除，从而防止在显示质量上的缺陷的发生。
尽管已描述了本发明的示例性实施例，但是理解的是：本发明不应受限于这些示例性实施例，而是在所要求保护的本发明的精神和范围内，本领域的普通技术人员可进行各种改变和修正。

Claims (19)

1.一种栅极驱动电路，所述栅极驱动电路包括接连地连接至彼此的多个级，所述多个级中的每级响应于至少一个时钟信号，将栅极电压输出到多条栅极线中的相应的栅极线，所述多个级中的每级包括：
电压输出部件，输出栅极电压；
输出驱动部件，驱动电压输出部件；
保持部件，将栅极线保持在截止电压；以及
放电部件，被布置在栅极线的第一端，响应于从电压输出部件输出的栅极电压，用于将相应的栅极线放电至截止电压，
其中，放电部件包括：
第一放电电路，接收从电压输出部件输出的栅极电压，以将栅极电压放电至截止电压；以及
第二放电电路，响应于放电控制信号处于高态，将从电压输出部件输出的栅极电压放电至截止电压,
其中，所述至少一个时钟信号包括第一时钟信号和第二时钟信号，并且当第一时钟信号和第二时钟信号两者处于低态时，放电控制信号处于高态。
2.如权利要求1所述的栅极驱动电路，其中，放电部件还包括：第三放电电路，被布置在相应的栅极线的第二端，放电部件接收放电控制信号，并将从电压输出部件输出的栅极电压放电至截止电压。
3.如权利要求2所述的栅极驱动电路，其中，第三放电电路包括：晶体管，包括接收放电控制信号的控制电极、连接到相应的栅极线的输入电极以及接收截止电压的输出电极。
4.如权利要求1所述的栅极驱动电路，其中，第一放电电路包括：晶体管，包括连接到与随后级相应的至少一条栅极线的控制电极、连接到相应的栅极线的输入电极以及接收截止电压的输出电极。
5.如权利要求1所述的栅极驱动电路，其中，第二放电电路包括：晶体管，包括接收放电控制信号的控制电极、连接到相应的栅极线的输入电极以及接收截止电压的输出电极。
6.如权利要求1所述的栅极驱动电路，其中，第一时钟信号和第二时钟信号中的每个具有大于0％且小于50％的占空比，第一时钟信号具有与第二时钟信号的相位不同的相位。
7.如权利要求1所述的栅极驱动电路，其中，时钟信号还包括：第三时钟信号和第四时钟信号，第一时钟信号至第四时钟信号中的每个具有大于0％且小于50％的占空比，第一时钟信号至第四时钟信号均具有与彼此不同的相位。
8.如权利要求7所述的栅极驱动电路，其中，放电控制信号包括：
第一放电控制信号，当第一时钟信号和第二时钟信号两者处于低态时，第一放电控制信号处于高态；以及
第二放电控制信号，当第三时钟信号和第四时钟信号两者处于低态时，第二放电控制信号处于高态，
其中，所述第一放电控制信号施加到所述多个级中的奇数级，所述第二放电控制信号施加到所述多个级中的偶数级。
9.如权利要求7所述的栅极驱动电路，其中，放电控制信号包括：
第七放电控制信号，当第一时钟信号和第四时钟信号处于低态时，第七放电控制信号处于高态；
第八放电控制信号，当第一时钟信号和第二时钟信号处于低态时，第八放电控制信号处于高态；
第九放电控制信号，当第二时钟信号和第三时钟信号处于低态时，第九放电控制信号处于高态；以及
第十放电控制信号，当第三时钟信号和第四时钟信号处于低态时，第十放电控制信号处于高态。
10.一种显示设备，所述显示设备包括：
多个像素，按矩阵构造排列；
多条栅极线，将栅极信号施加到所述多个像素；
多条数据线，将数据信号施加到所述多个像素；
栅极驱动器，连接到栅极线，其中，栅极驱动器基于至少一个时钟信号产生栅极信号；
数据驱动器，连接到数据线，其中，数据驱动器产生数据信号；以及
控制器，控制栅极驱动器和数据驱动器的操作，
其中，栅极驱动器包括：
第一放电电路，被布置在多条栅极线的第一端，其中，第一放电电路将栅极信号放电至截止电压；以及
第二放电电路，响应于从控制器输出的放电控制信号处于高态，将栅极信号放电至截止电压,
其中，时钟信号包括第一时钟信号和第二时钟信号，并且当第一时钟信号和第二时钟信号两者处于低态时，放电控制信号处于高态。
11.如权利要求10所述的显示设备，其中，栅极驱动器包括：接连地连接至彼此的多个级，所述多个级中的每级响应于至少一个时钟信号，将栅极信号输出到相应的当前栅极线，所述多个级中的每级包括：
电压输出部件，输出栅极信号；
输出驱动部件，驱动电压输出部件；以及
保持部件，将栅极线保持在截止电压。
12.如权利要求11所述的显示设备，所述显示设备还包括：第三放电电路，被布置在多条栅极线的第二端，其中，第三放电电路接收放电控制信号，并将从电压输出部件输出的栅极电压放电至截止电压。
13.如权利要求12所述的显示设备，其中，第三放电电路包括：晶体管，晶体管包括：
控制电极，接收放电控制信号；
输入电极，连接到当前栅极线；以及
输出电极，接收截止电压。
14.如权利要求11所述的显示设备，其中，第一放电电路包括：晶体管，晶体管包括：
控制电极，连接到当前栅极线之后的栅极线；
输入电极，连接到当前栅极线；以及
输出电极，接收截止电压。
15.如权利要求11所述的显示设备，其中，第二放电电路包括：晶体管，晶体管包括：
控制电极，接收放电控制信号；
输入电极，连接到当前栅极线；以及
输出电极，接收截止电压。
16.如权利要求10所述的显示设备，其中，第一时钟信号和第二时钟信号中的每个具有大于0％且小于50％的占空比，第一时钟信号具有与第二时钟信号的相位不同的相位。
17.如权利要求10所述的显示设备，其中，时钟信号还包括：第三时钟信号和第四时钟信号，第一时钟信号至第四时钟信号中的每个具有大于0％且小于50％的占空比，第一时钟信号至第四时钟信号均具有与彼此不同的相位。
18.如权利要求17所述的显示设备，其中，放电控制信号包括：
第一放电控制信号，当第一时钟信号和第二时钟信号两者处于低态时，第一放电控制信号处于高态；以及
第二放电控制信号，当第三时钟信号和第四时钟信号两者处于低态时，第二放电控制信号处于高态。
19.如权利要求17所述的显示设备，其中，放电控制信号包括：
第七放电控制信号，当第一时钟信号和第四时钟信号处于低态时，第七放电控制信号处于高态；
第八放电控制信号，当第一时钟信号和第二时钟信号处于低态时，第八放电控制信号处于高态；
第九放电控制信号，当第二时钟信号和第三时钟信号处于低态时，第九放电控制信号处于高态；以及
第十放电控制信号，当第三时钟信号和第四时钟信号处于低态时，第十放电控制信号处于高态。
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