JP4790292B2 - アレイ基板及びこれを有する表示装置 - Google Patents
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Description
<アレイ基板>
図1は、本発明の一実施例によるアレイ基板の平面図である。図1を参照すると、本発明の一実施例によるアレイ基板100は、基板110と、画素部120と、ゲート駆動回路130と、検査回路140とを含む。
<検査回路>
まず、第1検査時間の間の、検査回路140の動作について説明する。図2は、第1検査時間の間における検査回路140の動作を、具体的に示した回路図である。図3は、検査回路140の入/出力波形図である。
(1)検査回路の構成
図2及び図3を参照すると、検査回路140は、第1奇数スイッチング素子(IT1)、第1偶数スイッチング素子(IT2)、第2奇数スイッチング素子(DT1)、第2偶数スイッチング素子(DT2)、第1検査ライン(IL1)及び第2検査ライン(IL2)を含む。
(2)検査回路の動作
(2−1)第1検査時間
図2及び図3に示すように、前記第1検査時間の間では、前記第1奇数スイッチング素子(IT1)の第2電極には、前記第1検査ライン(IL1)を通じて前記第1駆動電圧(Von)が印加される。これにより、前記第1奇数スイッチング素子(IT1)はオンして、前記第1駆動電圧(Von)が第3電極から第1電極へ流れる。そして、前記第1駆動電圧(Von)は第1電極に接続されている前記奇数番目のゲートライン(GL1〜GL2n−1)に提供される。また、前記第2偶数スイッチング素子(DT2)の下段のゲートラインに接続されている第1奇数スイッチング素子(IT1)が第1駆動電圧(Von)によりオンしているため、前記第2偶数スイッチング素子(DT2)の第2電極には、この下段の第1奇数スイッチング素子(IT1)を通過した第1駆動電圧(Von)がかかる。そして、第2偶数スイッチング素子(DT2)がオンすると、第2偶数スイッチング素子(DT2)の第3電極には、第2検査ラインからの第2駆動電圧(Voff)が入力する。そして、第2駆動電圧(Voff)は、第1電極を経て前記偶数番目のゲートライン(GL2〜GL2n)に提供される。即ち、前記第1検査時間の間では、前記奇数番目のゲートライン(GL1〜GL2n−1)に連結された奇数番目の画素はオンするが、前記偶数番目のゲートライン(GL2〜GL2n)に連結された偶数番目の画素はオフする。
(2−2)第2検査時間
次に、第2検査時間の間の第2検査回路の動作について説明する。図4は、第2検査時間の期間における検査回路140の動作を、具体的に示した回路図である。図5は、検査回路140の入/出力波形図である。ここで、図4の検査回路の構成は、図2の検査回路の構成と同様である。
(2−1)第1検査時間及び(2−2)第2検査時間において説明したように、前記検査回路140では、第1ゲートライン乃至第2nゲートライン(GL1〜GL2n)を二つの群に分割し、かつ検査時間を第1検査時間及び第2検査時間の2回に分けてゲートラインの二つの群をそれぞれ検査する。これにより、前記画素部120から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
<ゲート駆動回路>
図6は、図1のゲート駆動回路130の構成を具体的に示したブロック図である。図7は、図6のゲート駆動回路130の入/出力波形図である。
(1)ゲート駆動回路の構成
図6を参照すると、ゲート駆動回路130は、外部から各種信号の入力を受ける配線部132及び前記配線部132を通じて提供された各種信号に応答してゲート信号を出力する回路部131を含む。
(2)ゲート駆動回路及び画素部の検査
以下より、ゲート駆動回路及び画素部を検査する場合について説明する。前記ゲート駆動回路130と画素部120とを検査する間、前記ダミー検査回路150の前記検査パッド(IP)には前記第1駆動電圧(Vonが提供される。前記検査パッド(IP)から入力された前記第1駆動電圧(Von)は、前記連結配線(CL)を経て前記開始信号配線(SL1)、第1クロック配線(SL2)、第2クロック配線(SL3)及び電圧配線(SL4)に提供される。
<アレイ基板の駆動時間>
図8は、アレイ基板の駆動時間の間の検査回路140の動作を具体的に示した回路図である。図9は、検査回路140の入/出力波形図である。ここで、図8の検査回路140の構成は、図2の検査回路の構成と同様であるため、詳細は省略する。
<検査回路動作の他の例>
(1)検査回路140の構成
図10は、第1検査時間の間における検査回路140の動作を具体的に示した回路図である。図11は、検査回路140の入/出力波形図である。
(2―1)第1検査時間(FT1)の場合
次に、第1検査時間(FT1)の間における検査回路の動作について説明する。前記奇数番目のゲートライン(GL1〜GL2n−1)を検査する第1検査時間(FT1)の間、前記第1検査ライン(IL1)は外部から第1駆動電圧(Von)の入力を受け、前記第2検査ライン(IL2)は第2駆動電圧(Voff)の入力を受け、前記第3検査ライン(IL3)は前記第1駆動電圧(Von)の入力を受ける。
(2―2)第2検査時間(FT2)の場合
次に、第2検査時間における検査回路140の動作について説明する。図12は、第2検査時間の間における検査回路140の動作を具体的に示した回路図である。図13は、検査回路140の入/出力波形図である。
(3)接地時間(GT)の場合
次に、接地時間(GT)の動作について説明する。
<アレイ基板の他の例>
次に、アレイ基板のその他の例について説明する。図16は、本発明の他の実施例によるアレイ基板の平面図である。図17は、図16に示した放電回路と検査回路とを具体的に示した回路図である。
が印加される。
<表示装置の他の例>
図18は、本発明の他の実施例による表示装置の平面図である。但し、図18に示した構成要素のうち、図1に示した構成要素と同じ構成要素に対しては同じ参照符号を併記し、それに対する具体的な説明は省略する。
120、220 画素部
130、230 駆動回路
131 回路部
132 配線部
140 検査回路
150 ダミー検査回路
240 放電回路
241 放電スイッチング素子
242 放電配線
250 検査部
300 対向基板
330 表示パネル
350 データ駆動回路
400 表示装置
Claims (33)
- 基板と、
前記基板上に具備されており、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、
前記基板上に具備されており、前記複数のゲートラインの第1端部に電気的に連結され、前記画素部を駆動する駆動回路と、
前記基板上に具備されており、前記複数のゲートラインの第2端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する第1検査回路と、
を含み、
前記第1検査回路は、
前記複数のゲートラインのうち、奇数番目のゲートラインの前記第2端部に並列に接続された奇数番目の第1スイッチング素子及び奇数番目の第2スイッチング素子と、
前記奇数番目の第1スイッチング素子及び前記奇数番目の第2スイッチング素子に接続された第1検査ラインと、
前記複数のゲートラインのうち、偶数番目のゲートラインの前記第2端部に並列に接続された偶数番目の第1スイッチング素子及び偶数番目の第2スイッチング素子と、
前記偶数番目の第1スイッチング素子及び前記偶数番目の第2スイッチング素子に接続された第2検査ラインと、
を含み、
前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、
前記偶数番目のゲートラインには、前記複数の画素のうち偶数番目の画素が接続されており、
前記偶数番目の画素の検査は、前記奇数番目の画素の検査を行う第1検査時間とは異なる第2検査時間に行われることを特徴とするアレイ基板。 - 前記奇数番目の第1スイッチング素子及び前記偶数番目の第1スイッチング素子は3つの電極を有しており、
前記奇数番目の第1スイッチング素子の前記3つの電極のうち1つの電極は前記奇数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は前記第1検査ラインに接続され、
前記偶数番目の第1スイッチング素子の前記3つの電極のうち1つの電極は前記偶数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は前記第2検査ラインに接続されていることを特徴とする、請求項1に記載のアレイ基板。 - 前記第1検査時間では、前記奇数番目の第1スイッチング素子は前記第1検査ラインから第1駆動電圧を印加され前記奇数番目の画素をオンさせ、
前記第2検査時間の間では、前記偶数番目の第1スイッチング素子は前記第2検査ラインから前記第1駆動電圧を印加され前記偶数番目の画素をオンさせることを特徴とする、請求項2に記載のアレイ基板。 - 前記奇数番目の第2スイッチング素子及び前記偶数番目の第2スイッチング素子は3つの電極を有しており、
前記奇数番目の第2スイッチング素子の前記3つの電極のうち1つの電極は、前記奇数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は前記偶数番目のゲートラインの次の段の前記偶数番目のゲートライン及び前記第1検査ラインにそれぞれ接続され、
前記偶数番目の第2スイッチング素子の前記3つの電極のうち1つの電極は、前記偶数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は前記奇数番目のゲートラインの次の段の奇数番目ゲートライン及び前記第2検査ラインにそれぞれ接続されていることを特徴とする、請求項3に記載のアレイ基板。 - 前記第1検査時間の間では、前記偶数番目の第2スイッチング素子は、前記第2検査ラインから第2駆動電圧を印加されて前記偶数番目の画素をオフさせ、
前記第2検査時間の間では、前記奇数番目の第2スイッチング素子は、前記第1検査ラインから前記第2駆動電圧を印加されて前記奇数番目の画素をオフさせることを特徴とする、請求項4に記載のアレイ基板。 - 前記アレイ基板を駆動させる駆動時間の間では、前記第1検査ライン及び第2検査ラインには第2駆動電圧が印加されており、
前記奇数番目の第2スイッチング素子及び前記偶数番目の第2スイッチング素子にそれぞれ接続されている前記奇数番目のゲートライン及び前記偶数番目のゲートラインには、前記第1検査ライン及び前記第2検査ラインから前記第2駆動電圧が印加されていることを特徴とする、請求項1に記載のアレイ基板。 - 前記奇数番目の第1スイッチング素子及び前記偶数番目の第1スイッチング素子に接続された第3検査ラインを更に含むことを特徴とする請求項1に記載のアレイ基板。
- 前記奇数番目の第1スイッチング素子及び前記偶数番目の第1スイッチング素子は3つの電極を有しており、
前記奇数番目の第1スイッチング素子の前記3つの電極のうち1つの電極は、前記奇数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は、前記第1検査ライン及び前記第3検査ラインにそれぞれ接続され、
前記偶数番目の第1スイッチング素子の前記3つの電極のうち1つの電極は、前記偶数番目のゲートラインの第2端部に連結され、前記3つの電極のうち残りの電極は、前記第2検査ライン及び前記第3検査ラインにそれぞれ接続されることを特徴とする、請求項7に記載のアレイ基板。 - 前記第1検査時間の間、前記第1検査ライン及び第3検査ラインには第1駆動電圧が印加されており、前記第2検査ラインには、第2駆動電圧が印加されていることを特徴とする、請求項8に記載のアレイ基板。
- 前記第1検査時間の間では、前記奇数番目の第1スイッチング素子は前記第3検査ラインから前記第1駆動電圧を印加されてオンし、前記第1検査ラインに印加されている前記第1駆動電圧を前記奇数番目のゲートラインに提供し、
前記偶数番目の第1スイッチング素子は、前記第3検査ラインから前記第1駆動電圧を印加されてオンし、前記第2検査ラインに印加されている前記第2駆動電圧を前記偶数番目のゲートラインに提供することを特徴とする、請求項9に記載のアレイ基板。 - 前記第1検査時間の間では、前記奇数番目の画素は前記第1駆動電圧によりオンし、前記偶数番目の画素は前記第2駆動電圧によりオフしていることを特徴とする、請求項10に記載のアレイ基板。
- 前記第2検査時間の間、前記第2検査ライン及び第3検査ラインには第1駆動電圧が印加されており、前記第1検査ラインには第2駆動電圧が印加されていることを特徴とする、請求項8に記載のアレイ基板。
- 前記第2検査時間の間では、前記奇数番目の第1スイッチング素子は、前記第3検査ラインから前記第1駆動電圧を印加されてオンし、前記第1検査ラインに印加されている前記第2駆動電圧を前記奇数番目のゲートラインに提供し、
前記偶数番目の第1スイッチング素子は、前記第3検査ラインから前記第1駆動電圧を印加されてオンし、前記第2検査ラインに印加されている前記第1駆動電圧を前記偶数番目のゲートラインに提供することを特徴とする、請求項12に記載のアレイ基板。 - 前記第1検査時間の間では、前記偶数番目の画素は前記第1駆動電圧よりオンし、前記奇数番目の画素は前記第2駆動電圧よりオフしていることを特徴とする、請求項13に記載のアレイ基板。
- 前記複数のゲートラインを接地させる接地時間の間では、前記第1検査ライン及び第2検査ラインには接地電圧が印加されており、前記第3検査ラインには第1駆動電圧が印加されていることを特徴とする、請求項8に記載のアレイ基板。
- 前記接地時間の間では、前記奇数番目の第1スイッチング素子及び前記偶数番目の第1スイッチング素子は、前記第3検査ラインから前記第1駆動電圧を印加されてオンし、前記検査ラインに印加されている前記接地電圧を前記奇数番目のゲートライン及び前記複数番目のゲートラインに提供することを特徴とする、請求項15に記載のアレイ基板。
- 前記奇数番目の第2スイッチング素子及び前記偶数番目の第2スイッチング素子は3つの電極を有しており、
前記奇数番目の第2スイッチング素子の前記3つの電極のうちの1つの電極は、前記奇数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は、次の段の前記偶数番目のゲートライン及び前記第1検査ラインにそれぞれ接続され、
前記偶数番目の第2スイッチング素子の前記3つの電極のうちの1つの電極は、前記偶数番目のゲートラインの第2端部に接続され、前記3つの電極のうち残りの電極は、次の段の奇数番目のゲートライン及び前記第2検査ラインにそれぞれ接続されていることを特徴とする、請求項7に記載のアレイ基板。 - 前記第1検査時間の間、前記偶数番目の第2スイッチング素子は前記第2検査ラインから第2駆動電圧を印加され前記偶数番目の画素をオフさせ、
前記第2検査時間の間、前記奇数番目の第2スイッチング素子は前記第1検査ラインから前記第2駆動電圧を印加され前記奇数番目の画素をオフさせることを特徴とする、請求項17に記載のアレイ基板。 - 前記駆動回路は、前記複数のゲートラインにゲート信号を出力するゲート駆動回路であることを特徴とする、請求項1に記載のアレイ基板。
- 前記駆動回路は、
外部から各種信号を印加される複数の信号配線を含む配線部と、
前記配線部を通じて提供された前記各種信号に応じて前記ゲート信号を出力する回路部と、
を含むことを特徴とする、請求項19に記載のアレイ基板。 - 前記複数の信号配線を接続させる連結配線と、前記連結配線から延長されており外部から検査信号の入力を受けて前記連結配線に提供する検査パッドと、を有する第2検査回路を更に含むことを特徴とする、請求項20に記載のアレイ基板。
- 前記基板の端部には、グラインディング領域が形成され、
前記連結配線及び前記検査パッドは、前記基板の前記グラインディング領域上に形成されていることを特徴とする、請求項21に記載のアレイ基板。 - 前記グラインディング領域に形成された前記連結ライン及び前記検査パッドは、検査工程の後に遂行される研磨工程において除去されることを特徴とする、請求項22に記載のアレイ基板。
- 基板と、
前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、
前記基板上に具備されており、前記複数のゲートラインの第1端部と電気的に連結され、前記画素部に前記画素部を駆動させる駆動信号を提供する駆動回路と、
前記基板上に具備されており、前記複数のゲートラインの第2端部と電気的に連結され、前記画素部に提供された前記駆動信号を放電させる放電回路と、
前記基板上に具備されており、前記複数のゲートラインの第2端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査部と、
を含み、
前記検査部は、
前記複数のゲートラインのうち、奇数番目のゲートラインに連結されており、外部から提供された第1駆動電圧又は第2駆動電圧を印加される第1検査ラインと、
前記複数のゲートラインのうち、偶数番目のゲートラインに連結されており、外部から前記第1駆動電圧又は第2駆動電圧を印加される第2検査ラインと、
を含み、
前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、
前記偶数番目のゲートラインには、前記複数の画素のうち偶数番目の画素が接続されており、
前記偶数番目の画素の検査は、前記奇数番目の画素の検査を行う第1検査時間とは異なる第2検査時間に行われることを特徴とするアレイ基板。 - 前記第1検査時間の間、前記第1検査ラインには前記第1駆動電圧が印加されて、前記奇数番目の画素がオンし、
前記第2検査時間の間、前記第2検査ラインには前記第1駆動電圧が印加されて、前記偶数番目の画素がオンしていることを特徴とする、請求項24に記載のアレイ基板。 - 前記第1検査時間の間、前記第2検査ラインには前記第2駆動電圧が印加されて、前記偶数番目の画素がオフし、
前記第2検査時間の間、前記第1検査ラインには、前記第2駆動電圧が印加されて、前記奇数番目の画素がオフしていることを特徴とする、請求項25に記載のアレイ基板。 - 前記放電回路は、
前記複数のゲートラインの第2端部にそれぞれ接続された複数の放電スイッチング素子と、
前記放電スイッチング素子に接続されており、前記放電スイッチング素子に第2駆動電圧を提供する放電配線と、
を含むことを特徴とする、請求項24に記載のアレイ基板。 - 前記放電スイッチング素子は3つの電極を有しており、
前記放電スイッチング素子の前記3つの電極のうち1つの電極は、前記複数のゲートラインのうち1つのゲートラインに接続され、前記3つの電極のうち残りの電極は、前記ゲートラインの次の段のゲートライン及び前記放電配線にそれぞれ接続されており、
前記アレイ基板を動作させる駆動時間の間では、前記放電スイッチング素子は、前記次の段のゲートラインに印加された第1駆動信号によりオンし、前記3つの電極のうち1つの電極が接続されている前記1つのゲートラインに前記第2駆動電圧を印加することを特徴とする、請求項27に記載のアレイ基板。 - 前記放電配線は、前記複数のゲートラインと絶縁するように交差していることを特徴とする、請求項28に記載のアレイ基板。
- 前記基板の端部にはグラインディング領域が形成され、
前記検査部は、前記グラインディング領域に形成されており、検査工程の後に遂行される研磨工程において除去されることを特徴とする、請求項24に記載のアレイ基板。 - アレイ基板と、前記アレイ基板と対向して結合する対向基板と、を含み、
前記アレイ基板は、
基板と、
前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートラインに電気的に連結された複数の画素と、を含む画素部と、
前記基板上に具備されており、前記複数のゲートラインの第1端部に電気的に連結され、前記画素部を駆動させる駆動回路と、
前記基板上に具備されており、前記複数のゲートラインの第2端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査回路と、
を含み、
前記検査回路は、
前記複数のゲートラインのうち、奇数番目のゲートラインの前記第2端部に並列に接続された第1奇数スイッチング素子及び第2奇数スイッチング素子と、
前記第1奇数スイッチング素子及び前記第2奇数スイッチング素子に接続された第1検査ラインと、
前記複数のゲートラインのうち、偶数番目のゲートラインの前記第2端部に並列に接続された第1偶数スイッチング素子及び第2偶数スイッチング素子と、
前記第1偶数スイッチング素子及び前記第2偶数スイッチング素子に接続された第2検査ラインと、
を含み、
前記偶数番目のゲートラインの検査は、前記奇数番目のゲートラインの検査を行う第1検査時間とは異なる第2検査時間に行われることを特徴とする表示装置。 - 前記第1検査ラインには、前記第1検査時間の間は第1駆動電圧が印加され、前記第2検査時間の間は第2駆動電圧が印加され、
前記第2検査ラインには、前記第1検査時間の間は前記第2駆動電圧が印加され、前記第2検査時間の間は前記第1駆動電圧が印加され、
前記第1奇数スイッチング素子は、3つの電極を有しており、前記3つの電極うち1つの電極は前記奇数番目のゲートラインに接続され、前記3つの電極のうち残りの電極は前記第1検査ラインに接続され、前記第1検査時間の間は、前記第1検査ラインに印加された前記第1駆動電圧に基づいて、前記複数の画素のうちの前記奇数番目のゲートラインに連結された奇数番目の画素をオンさせ、
前記第1偶数スイッチング素子は、3つの電極を有しており、前記3つの電極のうち1つの電極は前記偶数番目のゲートラインに接続され、前記3つの電極のうち残りの電極は前記第2検査ラインに接続され、前記第2検査時間の間は、前期第2検査ラインに印加された前記第1駆動電圧基づいて、前記複数の画素のうちの前記偶数番目のゲートラインに連結された偶数番目の画素をオンさせ、
前記第2奇数スイッチング素子は、3つの電極を有しており、前記3つの電極のうち1つの電極は前記奇数番目のゲートラインに接続され、前記3つの電極のうち残りの電極は前記奇数番目のゲートラインの次の偶数番目のゲートライン及び前記第1検査ラインにそれぞれ接続され、前記第2検査時間の間は、前記第1検査ラインに印加された前記第2駆動電圧に基づいて、前記奇数番目の画素をオフさせ、
前記第2偶数スイッチング素子は、3つの電極を有しており、前記3つの電極のうち1つの電極は前記偶数番目のゲートラインに接続され、前記3つの電極のうち残りの電極は前記偶数番目の次の奇数番目のゲートライン及び前記第2検査ラインにそれぞれ接続され、前記第1検査時間の間は、前記第2検査ラインに印加された前記第2駆動電圧に基づいて前記偶数番目の画素をオフさせることを特徴とする、請求項31に記載の表示装置。 - 画素が表示される表示時間の間は、前記第1検査ライン及び前記第2検査ラインには前記第2駆動電圧が提供されることを特徴とする、請求項32に記載の表示装置。
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